JP2002170387A - 高電圧発生器を有する半導体装置及びその高電圧供給方法 - Google Patents
高電圧発生器を有する半導体装置及びその高電圧供給方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000003068 static effect Effects 0.000 claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000005086 pumping Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 7
- 239000000872 buffer Substances 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 230000004913 activation Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 101100539927 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NAN1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C2207/2227—Standby or low power modes
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 貯蔵されたデータをリフレッシュすべきメモ
リセルをもち、内部的にリフレッシュ機能を行いなが
ら、外部的にはSRAM（static random access memory）
製品のようなタイミング条件で動作する半導体メモリ装
置に採用するに適合した高電圧発生器及び高電圧供給方
法を提供するにある。 【解決手段】 静的RAM動作インターフェースを行う半
導体メモリ装置において、複数のワードラインと複数の
ビットラインのインターセクションで提供された複数の
リフレッシュ型メモリセルMCnと、メモリセルアクセス
動作区間のみで提供される駆動制御信号に応じて、パワ
ーソース電圧よりも高い高電圧を待機高電圧出力ノード
に提供する高電圧発生器30と、前記メモリセルアクセス
動作区間で前記高電圧発生器の駆動時点が前記待機高電
圧出力ノードでのチャージ消耗時点よりも早くなるよう
にするため印加されるコマンド情報に応じて、前記駆動
制御信号VPP-ENを生成する駆動制御信号発生部30とをも
つ。
リセルをもち、内部的にリフレッシュ機能を行いなが
ら、外部的にはSRAM（static random access memory）
製品のようなタイミング条件で動作する半導体メモリ装
置に採用するに適合した高電圧発生器及び高電圧供給方
法を提供するにある。 【解決手段】 静的RAM動作インターフェースを行う半
導体メモリ装置において、複数のワードラインと複数の
ビットラインのインターセクションで提供された複数の
リフレッシュ型メモリセルMCnと、メモリセルアクセス
動作区間のみで提供される駆動制御信号に応じて、パワ
ーソース電圧よりも高い高電圧を待機高電圧出力ノード
に提供する高電圧発生器30と、前記メモリセルアクセス
動作区間で前記高電圧発生器の駆動時点が前記待機高電
圧出力ノードでのチャージ消耗時点よりも早くなるよう
にするため印加されるコマンド情報に応じて、前記駆動
制御信号VPP-ENを生成する駆動制御信号発生部30とをも
つ。
Description
【０００１】
【発明の属する技術の分野】本発明は、半導体装置の分
野に係るもので、特に、貯蔵されたデータをリフレッシ
ュすべきメモリセルをもち、内部的にリフレッシュ機能
を行いながら外部的にはSRAM（static random access m
emory）製品のようなタイミング条件で動作する半導体
メモリ装置に採用するのに適合した高電圧発生器を有す
る半導体装置及びその高電圧供給方法に関する。
野に係るもので、特に、貯蔵されたデータをリフレッシ
ュすべきメモリセルをもち、内部的にリフレッシュ機能
を行いながら外部的にはSRAM（static random access m
emory）製品のようなタイミング条件で動作する半導体
メモリ装置に採用するのに適合した高電圧発生器を有す
る半導体装置及びその高電圧供給方法に関する。
【０００２】
【従来の技術】一般に、ランダムアクセスメモリ（RA
M）は、個別的にアドレス指定の可能な、メモリセルと
して知られたエレメントのアレイ内に電子データを貯蔵
する。２つの基本的なRAMセルが多く用いられる。静的R
AM（SRAM）セルと動的RAM（DRAM）セルがそれである。S
RAMセルは、無期限にデータを貯蔵できる静的ラッチン
グ構造（例えば６個のトランジスタ或いは４個のトラン
ジスタと２個の抵抗から構成）をもつ。DRAMセルは、貯
蔵ノード（例えば１個のキャパシタ）と単一アクセスト
ランジスタをもつ。ここで、前記貯蔵ノードが充電され
ながらセルにデータが貯蔵される。
M）は、個別的にアドレス指定の可能な、メモリセルと
して知られたエレメントのアレイ内に電子データを貯蔵
する。２つの基本的なRAMセルが多く用いられる。静的R
AM（SRAM）セルと動的RAM（DRAM）セルがそれである。S
RAMセルは、無期限にデータを貯蔵できる静的ラッチン
グ構造（例えば６個のトランジスタ或いは４個のトラン
ジスタと２個の抵抗から構成）をもつ。DRAMセルは、貯
蔵ノード（例えば１個のキャパシタ）と単一アクセスト
ランジスタをもつ。ここで、前記貯蔵ノードが充電され
ながらセルにデータが貯蔵される。
【０００３】DRAMセルは、全てのキャパシタで電荷漏出
が発生するため、データを永久的に貯蔵することができ
ないという特性をもつ。充電された貯蔵ノードは放電さ
れて、結局はデータエラーを発生する。このような現象
を防止するため、DRAMセルには周期的な“リフレッシ
ュ”動作が必要である。即ち、充電セルを再充電させな
ければならない。このような周期的なリフレッシュ機能
は、１秒当たり何度かそれぞれのセルで行われてデータ
損失を防止する。このため、データ損失が発生する前に
各セルでDRAMリフレッシュ機能を実行するリフレッシュ
回路が必要である。初期DRAM（特に、外部的にSRAM製品
のようなタイミング条件で動作するDRAM）では、外部記
憶装置制御器の制御に従い必要なリフレッシュ回路の機
能を行った。最近では、大部分のDRAMはリフレッシュ回
路が統合された内部論理回路を具備するので、“内部リ
フレッシュ機能”を行うことができる。
が発生するため、データを永久的に貯蔵することができ
ないという特性をもつ。充電された貯蔵ノードは放電さ
れて、結局はデータエラーを発生する。このような現象
を防止するため、DRAMセルには周期的な“リフレッシ
ュ”動作が必要である。即ち、充電セルを再充電させな
ければならない。このような周期的なリフレッシュ機能
は、１秒当たり何度かそれぞれのセルで行われてデータ
損失を防止する。このため、データ損失が発生する前に
各セルでDRAMリフレッシュ機能を実行するリフレッシュ
回路が必要である。初期DRAM（特に、外部的にSRAM製品
のようなタイミング条件で動作するDRAM）では、外部記
憶装置制御器の制御に従い必要なリフレッシュ回路の機
能を行った。最近では、大部分のDRAMはリフレッシュ回
路が統合された内部論理回路を具備するので、“内部リ
フレッシュ機能”を行うことができる。
【０００４】このような不都合な特性にもかかわらず、
DRAMはSRAMと異なった利点をもつ。その中でもDRAMメモ
リセルの大きさが類似した工程を通して製造されるSRAM
メモリセルよりも一桁だけ小さいことが挙げられる。こ
のようにその大きさが縮小されて装置の費用が節減さ
れ、同一のメモリ費用でより多くのデータを貯蔵するこ
とができる。従って、周辺回路に付加的な外部動作条件
を付加せずにSRAMを代替できるDRAMを開発することが要
求されている。
DRAMはSRAMと異なった利点をもつ。その中でもDRAMメモ
リセルの大きさが類似した工程を通して製造されるSRAM
メモリセルよりも一桁だけ小さいことが挙げられる。こ
のようにその大きさが縮小されて装置の費用が節減さ
れ、同一のメモリ費用でより多くのデータを貯蔵するこ
とができる。従って、周辺回路に付加的な外部動作条件
を付加せずにSRAMを代替できるDRAMを開発することが要
求されている。
【０００５】一方、半導体装置の動作において、DC発生
器の効率的な動作を保障するのは装置動作のパフォーマ
ンスのために非常に重要である。それで、このような発
生器がより安定的に動作できるようにするための多くの
努力と試みが行われている。特に、図５に示すように、
１つのトランジスタと１つのキャパシタからなるDRAMメ
モリセル（MC00）を採用したメモリ素子の場合に、電源
電圧を昇圧して、電源電圧よりも電位の高い電圧VPPを
生成するブースター回路２が採用される。高電圧発生器
又はブースティング回路ともいわれる前記ブースター回
路２は、内部のポンピングキャパシタンス22を用いて電
源電圧を一定レベルだけ昇圧した高電圧を生成し、ブー
スティングされた電圧を必要とする内部回路、例えば、
ワードラインを駆動するワードラインドライバWD0に高
電圧VPPを提供する。
器の効率的な動作を保障するのは装置動作のパフォーマ
ンスのために非常に重要である。それで、このような発
生器がより安定的に動作できるようにするための多くの
努力と試みが行われている。特に、図５に示すように、
１つのトランジスタと１つのキャパシタからなるDRAMメ
モリセル（MC00）を採用したメモリ素子の場合に、電源
電圧を昇圧して、電源電圧よりも電位の高い電圧VPPを
生成するブースター回路２が採用される。高電圧発生器
又はブースティング回路ともいわれる前記ブースター回
路２は、内部のポンピングキャパシタンス22を用いて電
源電圧を一定レベルだけ昇圧した高電圧を生成し、ブー
スティングされた電圧を必要とする内部回路、例えば、
ワードラインを駆動するワードラインドライバWD0に高
電圧VPPを提供する。
【０００６】例えば、DRAMなどのような半導体装置にお
いて、ワードラインに対し選択レベルを提供するブース
ター回路及びブースター回路のコントロール方法はヤマ
ダ氏に1997年3月11日付で特許付与された米国特許第5,6
10,863号に開示されている。前記図５は、前記米国特許
の図２に図示されたものである。前記米国特許には、パ
ワーソース電圧よりも高い高電圧を発生するブースター
回路と、アクティブ区間の間に提供されるワード選択信
号に応じて、前記ブースター回路の出力ターミナルを対
応されるワードラインに連結するためのワードドライバ
とを具備し、前記ブースティング回路のブースティング
動作を前記アクティブ区間よりも長く連続させるよう
に、ブースティングコントロール信号を前記ブースター
回路に提供するためのブースティングコントロール信号
発生回路が開示されている。このような構成をもつこと
により、ブースター回路のブースティングがアクティブ
区間よりも長く行われるので、ショートサイクルタイム
であるときにさえワードラインに満足できるほどにリー
ド動作のために要求される高電圧が提供されるようにな
って、メモリの信頼性が改善される。
いて、ワードラインに対し選択レベルを提供するブース
ター回路及びブースター回路のコントロール方法はヤマ
ダ氏に1997年3月11日付で特許付与された米国特許第5,6
10,863号に開示されている。前記図５は、前記米国特許
の図２に図示されたものである。前記米国特許には、パ
ワーソース電圧よりも高い高電圧を発生するブースター
回路と、アクティブ区間の間に提供されるワード選択信
号に応じて、前記ブースター回路の出力ターミナルを対
応されるワードラインに連結するためのワードドライバ
とを具備し、前記ブースティング回路のブースティング
動作を前記アクティブ区間よりも長く連続させるよう
に、ブースティングコントロール信号を前記ブースター
回路に提供するためのブースティングコントロール信号
発生回路が開示されている。このような構成をもつこと
により、ブースター回路のブースティングがアクティブ
区間よりも長く行われるので、ショートサイクルタイム
であるときにさえワードラインに満足できるほどにリー
ド動作のために要求される高電圧が提供されるようにな
って、メモリの信頼性が改善される。
【０００７】しかし、前記米国特許は、アクティブ区間
の初期で高電圧チャージが供給されるときにレベル低下
が発生する問題に対する解決策をもっていない。このよ
うな高電圧チャージの消耗時点で発生する高電圧チャー
ジの電圧ドロップに対する問題は、以下の説明でより明
確になる。
の初期で高電圧チャージが供給されるときにレベル低下
が発生する問題に対する解決策をもっていない。このよ
うな高電圧チャージの消耗時点で発生する高電圧チャー
ジの電圧ドロップに対する問題は、以下の説明でより明
確になる。
【０００８】従来のDRAMの動作は、メモリセルアクセス
のためのワードラインイネーブル時点が、ランダムに印
加される外部タイミングに依存して決定され、アクセス
タイムを最短化するためその時点を基準に最短パスでワ
ードラインイネーブルパスが形成される。この場合、高
電圧レベルのチャージを供給する時点は、漏泄によるチ
ャージ消耗を最小化するため、該当ワードラインイネー
ブル時点を基準に決定するしかない。そして、高電圧発
生器はポンピングキャパシタンスを用いたブースティン
グ方式によりチャージを生成するので、ブースティング
ノード端のプリチャージタイムが長くなる。また、該当
ワードラインイネーブル時点を基準に供給されるチャー
ジの伝達時点は、ブースティングに必要なレース（rac
e）を守り決定されなければならない。それで、半導体
メモリの待機モードで高電圧のレベルが維持された状態
で、実際に高電圧発生器のチャージ供給時点は、高電圧
VPPレベルのチャージを最初に消耗する時点に比べて遅
くなる。このため、実際には最初に高電圧VPPを消耗す
る時点で当該高電圧VPPの電位を見ると、3,3Vの電源電
圧をもつDRAMの場合、普通基準電位に比べて約0.5乃至
0.7V程度の電圧ドロップが現れる。このような電圧ドロ
ップは当該電源を使うチェーン（chain）で遅延をもた
らし、甚だしい場合にはメモリセル動作の失敗を誘発さ
せることになる。後述されるが、図３ではワードライン
（W/L）イネーブルに合わせて高電圧発生器をイネーブ
ル（VPP_EN）した場合に、高電圧VPPレベルがドロップ
されることを示している。図面においてタイムポイント
t1はVPPチャージの最初の消耗時点を示し、タイムポイ
ントt2はVPPチャージの供給時点をさす。このような動
作タイミングによると、符号G1で表示されたレベルだけ
の電圧ドロップが起こってメモリセル動作の失敗を誘発
するため、結局、半導体装置のパフォーマンス低下を招
来することになる。
のためのワードラインイネーブル時点が、ランダムに印
加される外部タイミングに依存して決定され、アクセス
タイムを最短化するためその時点を基準に最短パスでワ
ードラインイネーブルパスが形成される。この場合、高
電圧レベルのチャージを供給する時点は、漏泄によるチ
ャージ消耗を最小化するため、該当ワードラインイネー
ブル時点を基準に決定するしかない。そして、高電圧発
生器はポンピングキャパシタンスを用いたブースティン
グ方式によりチャージを生成するので、ブースティング
ノード端のプリチャージタイムが長くなる。また、該当
ワードラインイネーブル時点を基準に供給されるチャー
ジの伝達時点は、ブースティングに必要なレース（rac
e）を守り決定されなければならない。それで、半導体
メモリの待機モードで高電圧のレベルが維持された状態
で、実際に高電圧発生器のチャージ供給時点は、高電圧
VPPレベルのチャージを最初に消耗する時点に比べて遅
くなる。このため、実際には最初に高電圧VPPを消耗す
る時点で当該高電圧VPPの電位を見ると、3,3Vの電源電
圧をもつDRAMの場合、普通基準電位に比べて約0.5乃至
0.7V程度の電圧ドロップが現れる。このような電圧ドロ
ップは当該電源を使うチェーン（chain）で遅延をもた
らし、甚だしい場合にはメモリセル動作の失敗を誘発さ
せることになる。後述されるが、図３ではワードライン
（W/L）イネーブルに合わせて高電圧発生器をイネーブ
ル（VPP_EN）した場合に、高電圧VPPレベルがドロップ
されることを示している。図面においてタイムポイント
t1はVPPチャージの最初の消耗時点を示し、タイムポイ
ントt2はVPPチャージの供給時点をさす。このような動
作タイミングによると、符号G1で表示されたレベルだけ
の電圧ドロップが起こってメモリセル動作の失敗を誘発
するため、結局、半導体装置のパフォーマンス低下を招
来することになる。
【０００９】そこで、前記チャージドロップの問題を解
決するための好ましい技術が要求されているのが、実情
である。
決するための好ましい技術が要求されているのが、実情
である。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
のような従来の問題点を解決できる改善された技術を提
供することにある。
のような従来の問題点を解決できる改善された技術を提
供することにある。
【００１１】本発明の他の目的は、改善された高電圧発
生器を採用した半導体装置とその動作方法を提供するこ
とにある。
生器を採用した半導体装置とその動作方法を提供するこ
とにある。
【００１２】本発明の又他の目的は、高電圧VPP発生器
を効果的に制御して高電圧VPPの電圧ドロップを防止す
る動作制御方法を提供することにある。
を効果的に制御して高電圧VPPの電圧ドロップを防止す
る動作制御方法を提供することにある。
【００１３】本発明の又他の目的は、実際の高電圧チャ
ージ消耗のときの電圧ドロップを最小化または減少させ
ることができる半導体装置及びそれに従う高電圧供給方
法を提供することにある。
ージ消耗のときの電圧ドロップを最小化または減少させ
ることができる半導体装置及びそれに従う高電圧供給方
法を提供することにある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る半導体装置は、外部パワーソース
電圧を受信して内部電源電圧を発生する内部電源電圧発
生部と、前記内部電源電圧を受信して動作される内部回
路と、前記内部回路で前記内部電源電圧のチャージが消
耗され始める時点より前記内部電源電圧発生部のチャー
ジ供給時点を早くするために、前記内部電源電圧発生部
に駆動制御信号を印加する駆動制御信号発生部とを具備
することを特徴とする。
るため、本発明に係る半導体装置は、外部パワーソース
電圧を受信して内部電源電圧を発生する内部電源電圧発
生部と、前記内部電源電圧を受信して動作される内部回
路と、前記内部回路で前記内部電源電圧のチャージが消
耗され始める時点より前記内部電源電圧発生部のチャー
ジ供給時点を早くするために、前記内部電源電圧発生部
に駆動制御信号を印加する駆動制御信号発生部とを具備
することを特徴とする。
【００１５】好ましくは、前記半導体装置が静的RAM動
作インターフェースを行う半導体メモリ装置である場
合、複数のワードラインと複数のビットラインとの交差
部に提供される複数のリフレッシュ型メモリセルを具備
することが出きる。また、前記内部電源電圧発生部は、
メモリセルアクセス動作区間だけに提供される駆動制御
信号に応じて、パワーソース電圧よりも高い高電圧を待
機高電圧出力ノードに提供する高電圧発生器である。
作インターフェースを行う半導体メモリ装置である場
合、複数のワードラインと複数のビットラインとの交差
部に提供される複数のリフレッシュ型メモリセルを具備
することが出きる。また、前記内部電源電圧発生部は、
メモリセルアクセス動作区間だけに提供される駆動制御
信号に応じて、パワーソース電圧よりも高い高電圧を待
機高電圧出力ノードに提供する高電圧発生器である。
【００１６】このような構成によると、実際の高電圧チ
ャージの消耗の時の電圧ドロップを最小化することがで
きるので、メモリセルアクセス動作の信頼性が保障さ
れ、高電圧発生器内のポンピングキャパシタのサイズを
減らすことができ、回路のレイアウトが減少される。
ャージの消耗の時の電圧ドロップを最小化することがで
きるので、メモリセルアクセス動作の信頼性が保障さ
れ、高電圧発生器内のポンピングキャパシタのサイズを
減らすことができ、回路のレイアウトが減少される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図中、互いに同一或いは類似
した部分は説明及び理解の便意上同一乃至類似した符号
で記載される。
て図面を用いて説明する。図中、互いに同一或いは類似
した部分は説明及び理解の便意上同一乃至類似した符号
で記載される。
【００１８】図１は、本発明の一実施の形態に従い半導
体装置に適用された高電圧発生器及びワードライン駆動
関連の回路ブロック図である。また、図２は、図１内の
回路ブロックのいくつかの一例を示す具体的な回路図で
ある。
体装置に適用された高電圧発生器及びワードライン駆動
関連の回路ブロック図である。また、図２は、図１内の
回路ブロックのいくつかの一例を示す具体的な回路図で
ある。
【００１９】図１に示すように、メモリセルアレイ100
内のリフレッシュ型メモリセルMC0,MC1,MC2,MC3,...,MC
7は、複数の行と列のマトリックスをなすワードラインW
L0,WL1,WL2,WL3及びビットラインBL0,BL1,BL2,BL3の交
差点に接続される。ブロックセンスアンプ80,81は図面
の上部で対応されるビットラインと連結される。
内のリフレッシュ型メモリセルMC0,MC1,MC2,MC3,...,MC
7は、複数の行と列のマトリックスをなすワードラインW
L0,WL1,WL2,WL3及びビットラインBL0,BL1,BL2,BL3の交
差点に接続される。ブロックセンスアンプ80,81は図面
の上部で対応されるビットラインと連結される。
【００２０】高電圧VPP発生器30は、メモリセルアクセ
ス動作区間のみに提供される駆動制御信号VPP_ENに応じ
て、パワーソース電圧IVCCよりも高い高電圧を待機高電
圧出力ノードL1に提供する。前記高電圧VPP発生器30の
具体的例は、図２のブロック30に示すように、インバー
ターI9,I10、ポンピング用キャパシタC1,C2,C3,C4、及
び駆動用トランジスタT1,T2,T3,T4から構成される。
ス動作区間のみに提供される駆動制御信号VPP_ENに応じ
て、パワーソース電圧IVCCよりも高い高電圧を待機高電
圧出力ノードL1に提供する。前記高電圧VPP発生器30の
具体的例は、図２のブロック30に示すように、インバー
ターI9,I10、ポンピング用キャパシタC1,C2,C3,C4、及
び駆動用トランジスタT1,T2,T3,T4から構成される。
【００２１】駆動制御信号発生部として機能するVPPイ
ネーブル回路20は、前記メモリセルアクセス動作区間で
の前記高電圧発生器30の駆動時点が前記待機高電圧出力
ノードL1でのチャージ消耗時点よりも早くなるようにす
るため、印加されるコマンド情報PREQ,WREQ,RREQに応じ
て前記駆動制御信号VPP_ENを生成する。ここで、前記コ
マンド情報はそれぞれリード、ライト、及びリフレッシ
ュコマンド関連信号である。
ネーブル回路20は、前記メモリセルアクセス動作区間で
の前記高電圧発生器30の駆動時点が前記待機高電圧出力
ノードL1でのチャージ消耗時点よりも早くなるようにす
るため、印加されるコマンド情報PREQ,WREQ,RREQに応じ
て前記駆動制御信号VPP_ENを生成する。ここで、前記コ
マンド情報はそれぞれリード、ライト、及びリフレッシ
ュコマンド関連信号である。
【００２２】前記VPPイネーブル回路20の具体例は、図
２のブロック20に示すように、リード、ライト、及びリ
フレッシュコマンド関連信号PREQ,WREQ,RREQを受信して
NOR出力を生成するNORゲートNOR1と、前記NORゲートNOR
1の出力を所定時間だけ遅延するインバーターチェーンI
CHと、前記インバーターチェーンの出力ICHと前記NORゲ
ートNOR1の出力とを受信してNAND出力を生成するNANDゲ
ートNAN1と、前記NANDゲートの出力をインバーティング
する第１インバーターI7と、前記第１インバーターI7の
出力を反転する第２インバーターI8と、から構成され
る。
２のブロック20に示すように、リード、ライト、及びリ
フレッシュコマンド関連信号PREQ,WREQ,RREQを受信して
NOR出力を生成するNORゲートNOR1と、前記NORゲートNOR
1の出力を所定時間だけ遅延するインバーターチェーンI
CHと、前記インバーターチェーンの出力ICHと前記NORゲ
ートNOR1の出力とを受信してNAND出力を生成するNANDゲ
ートNAN1と、前記NANDゲートの出力をインバーティング
する第１インバーターI7と、前記第１インバーターI7の
出力を反転する第２インバーターI8と、から構成され
る。
【００２３】待機高電圧発生回路35は、半導体装置がア
クセス動作を行わない動作区間、即ち、待機モードのと
きにも一定した高電圧VPPを生成する。電力消耗を最小
化するため、前記待機高電圧発生回路35の電流駆動能力
は前記高電圧VPP発生器30の電流駆動能力と比較すると
きに相対的に小さい。ここで、前記待機高電圧発生回路
35の細部構成は、本分野の通常の知識をもった者にとっ
ては公知である。
クセス動作を行わない動作区間、即ち、待機モードのと
きにも一定した高電圧VPPを生成する。電力消耗を最小
化するため、前記待機高電圧発生回路35の電流駆動能力
は前記高電圧VPP発生器30の電流駆動能力と比較すると
きに相対的に小さい。ここで、前記待機高電圧発生回路
35の細部構成は、本分野の通常の知識をもった者にとっ
ては公知である。
【００２４】ワードライン駆動関連回路の一つとしてア
クセスコマンドバッファ10は、入力端を通じて印加され
る信号、例えば、リード、ライト、及びリフレッシュコ
マンド関連信号PREQ,WREQ,RREQをバッファーリングして
出力する。ここで、前記リード、ライト、及びリフレッ
シュコマンド関連信号PREQ,WREQ,RREQは前記VPPイネー
ブル回路20に直接に印加され、アドレス選択デコーダー
40には遅延回路25により一定時間だけ遅延されたリー
ド、ライト、及びリフレッシュコマンド関連信号DPREQ,
DWREQ,DRREQが印加される。ここで、前記遅延回路25は
通常の遅延素子から構成される。半導体装置でリード及
びライト命令はアドレス信号ADDi、チップイネーブル
（“チップ選択”という）信号CSB、及びライトイネー
ブル信号WEBを入力する外部入力端のうち一つ以上の外
部入力端に信号遷移が発生することにより開始される。
クセスコマンドバッファ10は、入力端を通じて印加され
る信号、例えば、リード、ライト、及びリフレッシュコ
マンド関連信号PREQ,WREQ,RREQをバッファーリングして
出力する。ここで、前記リード、ライト、及びリフレッ
シュコマンド関連信号PREQ,WREQ,RREQは前記VPPイネー
ブル回路20に直接に印加され、アドレス選択デコーダー
40には遅延回路25により一定時間だけ遅延されたリー
ド、ライト、及びリフレッシュコマンド関連信号DPREQ,
DWREQ,DRREQが印加される。ここで、前記遅延回路25は
通常の遅延素子から構成される。半導体装置でリード及
びライト命令はアドレス信号ADDi、チップイネーブル
（“チップ選択”という）信号CSB、及びライトイネー
ブル信号WEBを入力する外部入力端のうち一つ以上の外
部入力端に信号遷移が発生することにより開始される。
【００２５】リード、ライト、またはリフレッシュモー
ドに従いそれぞれ異なったアドレスが受信されるように
するアドレス選択デコーダー40は、制御信号として印加
される前記関連信号DPREQ,DWREQ,DRREQと、リフレッシ
ュ、ライト、及びリードモードで提供されるアドレスCN
Ti,Ai_Write,Ai_Readを受信及びデコーディングしてデ
コーディングアドレスDADDiを出力する。
ドに従いそれぞれ異なったアドレスが受信されるように
するアドレス選択デコーダー40は、制御信号として印加
される前記関連信号DPREQ,DWREQ,DRREQと、リフレッシ
ュ、ライト、及びリードモードで提供されるアドレスCN
Ti,Ai_Write,Ai_Readを受信及びデコーディングしてデ
コーディングアドレスDADDiを出力する。
【００２６】ここで、前記アドレス選択デコーダー40の
具体例は、図２のブロック40に示したように、信号反転
用インバーターI11,I12,I13、伝送ゲートG1,G2,G3、初
期化用トランジスタP1、及びインバーターラッチL1から
構成される。例えば、リード動作の場合、前記リードコ
マンド関連信号DRREQはハイレベルで印加される。よっ
て、伝送ゲートG3がターンオンされるので、リードアド
レスAi_ReadはラッチL1の入力として提供される。前記
ラッチL1の出力は、初期化によりローレベルに維持され
てから前記リードアドレスのレベルを反転してリード用
デコーディングアドレスDADDiとして出力される。
具体例は、図２のブロック40に示したように、信号反転
用インバーターI11,I12,I13、伝送ゲートG1,G2,G3、初
期化用トランジスタP1、及びインバーターラッチL1から
構成される。例えば、リード動作の場合、前記リードコ
マンド関連信号DRREQはハイレベルで印加される。よっ
て、伝送ゲートG3がターンオンされるので、リードアド
レスAi_ReadはラッチL1の入力として提供される。前記
ラッチL1の出力は、初期化によりローレベルに維持され
てから前記リードアドレスのレベルを反転してリード用
デコーディングアドレスDADDiとして出力される。
【００２７】ワードラインW/Lイネーブル回路50は、高
電圧VPPを動作電源電圧として受信し、前記デコーディ
ングアドレスDADDiと行ブロックアドレスBADDiを受信し
て行アドレスコーディング信号PXiを高電圧レベルとし
て出力する。ここで、前記ワードラインW/Lイネーブル
回路50の一具体例は、図2のブロック50に示すように、N
ANDゲートNAN2、インバーターI17,I18、クロスカップル
されたPチャンネルMOSトランジスタP2,P3、及びNチャン
ネルMOSトランジスタN1,N2から構成される。ワードライ
ンW/Lイネーブル回路51,52,53の構成は前記回路50の構
成と同一であり、同一ブロック内では前記デコーディン
グアドレスDADDiの入力だけが異なっていることがわか
る。
電圧VPPを動作電源電圧として受信し、前記デコーディ
ングアドレスDADDiと行ブロックアドレスBADDiを受信し
て行アドレスコーディング信号PXiを高電圧レベルとし
て出力する。ここで、前記ワードラインW/Lイネーブル
回路50の一具体例は、図2のブロック50に示すように、N
ANDゲートNAN2、インバーターI17,I18、クロスカップル
されたPチャンネルMOSトランジスタP2,P3、及びNチャン
ネルMOSトランジスタN1,N2から構成される。ワードライ
ンW/Lイネーブル回路51,52,53の構成は前記回路50の構
成と同一であり、同一ブロック内では前記デコーディン
グアドレスDADDiの入力だけが異なっていることがわか
る。
【００２８】PXiD回路60,61,62,63は、カラムアドレス
デコーディング信号BSYにより選択されたカラムセルア
レイブロックのワードラインがイネーブルされるように
するため、行アドレスコーディング信号のPXi(PX0,PX1,
PX2,PX3)とブロックコントロール制御信号BSYi(BSY1-BS
Ym)を入力信号として受信して、出力信号PXiD,PXiDD,PX
iBDを生成する。前記出力されたPXiD,PXiDD,PXiBDはワ
ードラインドライバ70,71,72,73に印加される。ここ
で、一つのPXiD回路60に関する一例の詳細では、図２の
ブロック60に示すように、高電圧VPPを動作電圧として
受信して動作し、アドレスコーディング信号のうち行ア
ドレスのコーディングLSB信号PXiと前記ブロックコント
ロール制御信号BSYiとを受信してNAND出力を生成する第
１NANDゲートNAN3と、前記行アドレスのコーディングLS
B信号PXiと前記ブロックコントロール制御信号BSYiとを
受信してNAND出力を生成する第２NANDゲートNAN4と、前
記高電圧VPPを動作電圧として受信して動作し、前記第
１NANDゲートNAN3の出力を反転して前記ワードラインド
ライバを制御するための第１駆動制御信号PXiDを発生す
る第１インバーターI19と、前記第２NANDゲートNAN4の
出力を反転して前記ワードラインドライバを制御するた
めの第２駆動制御信号PXiDDを発生する第２インバータ
ーI20と、から構成される。前記BSYiのアクチベーショ
ンレベルは電流漏泄をカバーするために高電圧VPPレベ
ルに印加されるてもよい。
デコーディング信号BSYにより選択されたカラムセルア
レイブロックのワードラインがイネーブルされるように
するため、行アドレスコーディング信号のPXi(PX0,PX1,
PX2,PX3)とブロックコントロール制御信号BSYi(BSY1-BS
Ym)を入力信号として受信して、出力信号PXiD,PXiDD,PX
iBDを生成する。前記出力されたPXiD,PXiDD,PXiBDはワ
ードラインドライバ70,71,72,73に印加される。ここ
で、一つのPXiD回路60に関する一例の詳細では、図２の
ブロック60に示すように、高電圧VPPを動作電圧として
受信して動作し、アドレスコーディング信号のうち行ア
ドレスのコーディングLSB信号PXiと前記ブロックコント
ロール制御信号BSYiとを受信してNAND出力を生成する第
１NANDゲートNAN3と、前記行アドレスのコーディングLS
B信号PXiと前記ブロックコントロール制御信号BSYiとを
受信してNAND出力を生成する第２NANDゲートNAN4と、前
記高電圧VPPを動作電圧として受信して動作し、前記第
１NANDゲートNAN3の出力を反転して前記ワードラインド
ライバを制御するための第１駆動制御信号PXiDを発生す
る第１インバーターI19と、前記第２NANDゲートNAN4の
出力を反転して前記ワードラインドライバを制御するた
めの第２駆動制御信号PXiDDを発生する第２インバータ
ーI20と、から構成される。前記BSYiのアクチベーショ
ンレベルは電流漏泄をカバーするために高電圧VPPレベ
ルに印加されるてもよい。
【００２９】それぞれ対応するワードラインWL0,WL1,WL
2,WL3を駆動するためのワードラインドライバ70,71,72,
73は、それぞれトランジスタN3,N4,N5,N6から構成さ
れ、前記高電圧VPPで駆動される。前記トランジスタN3
のドレイン端子に印加される入力信号NWEiは、図示され
ない行デコーダーで提供されるノーマルワードラインイ
ネーブル信号である。
2,WL3を駆動するためのワードラインドライバ70,71,72,
73は、それぞれトランジスタN3,N4,N5,N6から構成さ
れ、前記高電圧VPPで駆動される。前記トランジスタN3
のドレイン端子に印加される入力信号NWEiは、図示され
ない行デコーダーで提供されるノーマルワードラインイ
ネーブル信号である。
【００３０】静的RAM動作インターフェースを行う半導
体装置を例として挙げた場合、本発明が適用されるDRAM
セルアレイ配置構造は、レイアウト上のエリアペナルテ
ィーを最小化するように、２個のメモリセルアレイブロ
ックが一つのセクションワードラインドライバを共有で
きるように配置される。
体装置を例として挙げた場合、本発明が適用されるDRAM
セルアレイ配置構造は、レイアウト上のエリアペナルテ
ィーを最小化するように、２個のメモリセルアレイブロ
ックが一つのセクションワードラインドライバを共有で
きるように配置される。
【００３１】図２から分かるように、ワードラインW/L
イネーブル回路50,51,52,53、PXiD回路60,61,62,63及び
ワードラインドライバ70,71,72,73には、高電圧VPPが印
加されなければならない。DRAMの場合に高電圧VPPチャ
ージ消耗が主に起こる部分はワードラインイネーブル、
ブロックアイソレーション、ブロックプリチャージなど
である。本発明では、前記高電圧発生器30の駆動時点を
高電圧チャージ消耗時点に比べて早くし、実際の高電圧
チャージ消耗時の電圧ドロップを最小化する。従って、
メモリセルアクセス動作の信頼性が改善され、高電圧発
生器内のポンピングキャパシタのサイズを減らすことが
できるようになる。
イネーブル回路50,51,52,53、PXiD回路60,61,62,63及び
ワードラインドライバ70,71,72,73には、高電圧VPPが印
加されなければならない。DRAMの場合に高電圧VPPチャ
ージ消耗が主に起こる部分はワードラインイネーブル、
ブロックアイソレーション、ブロックプリチャージなど
である。本発明では、前記高電圧発生器30の駆動時点を
高電圧チャージ消耗時点に比べて早くし、実際の高電圧
チャージ消耗時の電圧ドロップを最小化する。従って、
メモリセルアクセス動作の信頼性が改善され、高電圧発
生器内のポンピングキャパシタのサイズを減らすことが
できるようになる。
【００３２】以下、このような構成による動作及び本発
明の基本原理を説明する。
明の基本原理を説明する。
【００３３】特に、DRAMセルを用いSRAMインターフェー
スをもつ半導体メモリ装置の場合、外部信号によるワー
ドラインアクチベーション時点が外部信号印加時点に比
べ相当な時間差をもつことができる。本発明ではこれを
用いる。即ち、高電圧VPP発生器の駆動時点をチャージ
消耗時点に比べて早くし、予めチャージを供給すること
により実際にVPPチャージ消耗時の電圧ドロップを最小
化することである。
スをもつ半導体メモリ装置の場合、外部信号によるワー
ドラインアクチベーション時点が外部信号印加時点に比
べ相当な時間差をもつことができる。本発明ではこれを
用いる。即ち、高電圧VPP発生器の駆動時点をチャージ
消耗時点に比べて早くし、予めチャージを供給すること
により実際にVPPチャージ消耗時の電圧ドロップを最小
化することである。
【００３４】従来の方法による高電圧VPP発生器及びワ
ードラインアクチベーション制御の動作タイミングを示
した図３において、高電圧発生器30は、チップ選択信号
CSB／（Ｘ／は信号Ｘの反転信号）がローレベルにアク
チブされた状態で、ワードラインW/Lイネーブルに合わ
せてイネーブル（VPP_EN）される。このようなタイミン
グで高電圧発生器30を駆動する場合、チャージを供給す
る時点はポンピングに必要なマージンを守った状態で最
短パスに決定されるべきで、実際チャージを消耗する局
地的な位置まで配置された高電圧VPP電源ラインを通し
てチャージが伝達されるべきであるので、実際にチャー
ジを消耗する位置でのチャージ供給時点は高電圧VPPチ
ャージ消耗時点に比べて遅くなる。即ち、VPPチャージ
の最初の消耗時点がタイムポイントt1で開始され、VPP
チャージの供給時点はタイムポイントt2で起こる。結
局、このような動作タイミングによると、電圧ドロップ
は符号G1で表示されたレベル起こって、ワードラインア
クチベーションの場合、アクチベーションが不十分にな
ってメモリセル動作の失敗が誘発されることになる。
ードラインアクチベーション制御の動作タイミングを示
した図３において、高電圧発生器30は、チップ選択信号
CSB／（Ｘ／は信号Ｘの反転信号）がローレベルにアク
チブされた状態で、ワードラインW/Lイネーブルに合わ
せてイネーブル（VPP_EN）される。このようなタイミン
グで高電圧発生器30を駆動する場合、チャージを供給す
る時点はポンピングに必要なマージンを守った状態で最
短パスに決定されるべきで、実際チャージを消耗する局
地的な位置まで配置された高電圧VPP電源ラインを通し
てチャージが伝達されるべきであるので、実際にチャー
ジを消耗する位置でのチャージ供給時点は高電圧VPPチ
ャージ消耗時点に比べて遅くなる。即ち、VPPチャージ
の最初の消耗時点がタイムポイントt1で開始され、VPP
チャージの供給時点はタイムポイントt2で起こる。結
局、このような動作タイミングによると、電圧ドロップ
は符号G1で表示されたレベル起こって、ワードラインア
クチベーションの場合、アクチベーションが不十分にな
ってメモリセル動作の失敗が誘発されることになる。
【００３５】そこで、本発明の実施の形態では、図４に
示したような動作タイミングで高電圧VPPチャージを供
給する。図４は高電圧VPP発生器30及びワードラインア
クチブコントロールのタイミング図である。図４は、ワ
ードラインW/Lイネーブルに先だって高電圧発生器30を
イネーブルVPP_ENした場合に、高電圧VPPレベルのドロ
ップが最小化されることを示している。図面においてタ
イムポイントt1はVPPチャージの供給時点を示し、タイ
ムポイントt2はVPPチャージの最初の消耗時点をさす。
図４のタイムポイントt1を図３に示したタイムポイント
と比較するときに、図３のタイムポイントt2に対応す
る。このような動作タイミングによると、高電圧の電圧
ドロップは符号62で表示されたレベルしか起こらないよ
うになって、メモリセルアクセス動作の失敗が防止また
は最小化される。
示したような動作タイミングで高電圧VPPチャージを供
給する。図４は高電圧VPP発生器30及びワードラインア
クチブコントロールのタイミング図である。図４は、ワ
ードラインW/Lイネーブルに先だって高電圧発生器30を
イネーブルVPP_ENした場合に、高電圧VPPレベルのドロ
ップが最小化されることを示している。図面においてタ
イムポイントt1はVPPチャージの供給時点を示し、タイ
ムポイントt2はVPPチャージの最初の消耗時点をさす。
図４のタイムポイントt1を図３に示したタイムポイント
と比較するときに、図３のタイムポイントt2に対応す
る。このような動作タイミングによると、高電圧の電圧
ドロップは符号62で表示されたレベルしか起こらないよ
うになって、メモリセルアクセス動作の失敗が防止また
は最小化される。
【００３６】前記図４のタイミングは、DRAMセルを用い
SRAMインターフェースをもつ半導体メモリ装置の場合に
特に有利である。このようなメモリ装置は外部コマンド
にかかわらずにセルのデータ損失を防ぐので、内部リフ
レッシュを行わなければならない。この場合、内部リフ
レッシュ周期によるリフレッシュ動作を保障するため、
動作区間（リード/ライト）の初期一定領域をリフレッ
シュ区間に空けておくのが有利になる。メモリセル動作
のための外部信号印加時点に比べて、実際のセル動作の
ためのワードラインイネーブル時点は、最短パスでなく
一定の遅延の後である。高電圧VPP発生器30の動作時点
は、セル動作のための外部信号印加時点を基準に決定す
ればよいので、実際のセル動作のためワードラインイネ
ーブル時点に比べて若干早くする。このように、高電圧
VPP発生器30の動作時点をワードラインアクチベーショ
ン時点に比べて早くすると、チャージ消耗の以前に消耗
されるだけのチャージを予め供給するので、高電圧VPP
のノード側には通常の高電圧よりも高い電圧が提供され
て、結局、ワードラインアクチベーションのときに電圧
レベルのドロップが最小化されるのである。
SRAMインターフェースをもつ半導体メモリ装置の場合に
特に有利である。このようなメモリ装置は外部コマンド
にかかわらずにセルのデータ損失を防ぐので、内部リフ
レッシュを行わなければならない。この場合、内部リフ
レッシュ周期によるリフレッシュ動作を保障するため、
動作区間（リード/ライト）の初期一定領域をリフレッ
シュ区間に空けておくのが有利になる。メモリセル動作
のための外部信号印加時点に比べて、実際のセル動作の
ためのワードラインイネーブル時点は、最短パスでなく
一定の遅延の後である。高電圧VPP発生器30の動作時点
は、セル動作のための外部信号印加時点を基準に決定す
ればよいので、実際のセル動作のためワードラインイネ
ーブル時点に比べて若干早くする。このように、高電圧
VPP発生器30の動作時点をワードラインアクチベーショ
ン時点に比べて早くすると、チャージ消耗の以前に消耗
されるだけのチャージを予め供給するので、高電圧VPP
のノード側には通常の高電圧よりも高い電圧が提供され
て、結局、ワードラインアクチベーションのときに電圧
レベルのドロップが最小化されるのである。
【００３７】更に、高電圧VPPレベルのドロップ量をよ
り減らすための用途で準備するパワーキャパシタのサイ
ズも、チャージの供給のときに上がる高電圧VPP電位が
問題にならない範囲内で減らすことができるので、回路
のレイアウト側面でも大きな利点がある。
り減らすための用途で準備するパワーキャパシタのサイ
ズも、チャージの供給のときに上がる高電圧VPP電位が
問題にならない範囲内で減らすことができるので、回路
のレイアウト側面でも大きな利点がある。
【００３８】以下、図１の回路において、メモリセルア
クセス動作中でリード動作を例に説明する。リード動作
モードにおいて、アドレス信号ADDi、チップイネーブル
信号CSB、及びライトイネーブル信号WEBがアクセスコマ
ンドバッファー10に提供される。よって、前記アクセス
コマンドバッファー10は、前記リード、ライト、及びリ
フレッシュコマンド関連信号PREQ,WREQ,RREQを生成し
て、VPPイネーブル回路20と遅延回路25に印加する。従
って、前記VPPイネーブル回路20は駆動制御信号VPP_EN
を発生し、これを受信した前記高電圧発生器30はパワー
ソース電圧IVCCよりも高い高電圧を待機高電圧出力ノー
ドL1に提供する。
クセス動作中でリード動作を例に説明する。リード動作
モードにおいて、アドレス信号ADDi、チップイネーブル
信号CSB、及びライトイネーブル信号WEBがアクセスコマ
ンドバッファー10に提供される。よって、前記アクセス
コマンドバッファー10は、前記リード、ライト、及びリ
フレッシュコマンド関連信号PREQ,WREQ,RREQを生成し
て、VPPイネーブル回路20と遅延回路25に印加する。従
って、前記VPPイネーブル回路20は駆動制御信号VPP_EN
を発生し、これを受信した前記高電圧発生器30はパワー
ソース電圧IVCCよりも高い高電圧を待機高電圧出力ノー
ドL1に提供する。
【００３９】また、前記遅延回路25は遅延されたリー
ド、ライト、及びリフレッシュコマンド関連信号DPREQ,
DWREQ,DRREQをアドレス選択デコーダー40に印可する。
まだW/Lイネーブル回路50,51,52,53、PXiD回路60,61,6
2,63、W/Lドライバ70,71,72,73ではチャージの消耗がな
いので、待機高電圧出力ノードL1の電圧レベルは前記高
電圧VPPレベルよりも高い電圧（VPP+x：ここでxはチャ
ージが供給された程度の電圧レベル）になる。従って、
ワードラインがイネーブルされる前に既に図２の高電圧
ノードVPPには、前記高電圧よりも高い電圧が提供され
ている。このような動作は図４のチャージ消耗時点のタ
イム時点t2まで持続される。一方、アドレス選択デコー
ダー40に一定タイムだけ遅延されたリードコマンド関連
信号DRREQが印加されると、ビットラインBLがプリチャ
ージされた状態でローアドレス信号をデコーディングす
るローデコーダーによりワードラインが選択される。こ
の場合、一つのノーマルワードラインイネーブルNWEiと
アドレスコーディングLSB信号PXiとがワードラインを活
性化させると、活性化されたワードラインに連結された
各メモリセル内部のアクセストランジスタがターンオン
される。このとき、即ち、図４のタイムポイントt2でチ
ャージの消耗が最初に起こる。
ド、ライト、及びリフレッシュコマンド関連信号DPREQ,
DWREQ,DRREQをアドレス選択デコーダー40に印可する。
まだW/Lイネーブル回路50,51,52,53、PXiD回路60,61,6
2,63、W/Lドライバ70,71,72,73ではチャージの消耗がな
いので、待機高電圧出力ノードL1の電圧レベルは前記高
電圧VPPレベルよりも高い電圧（VPP+x：ここでxはチャ
ージが供給された程度の電圧レベル）になる。従って、
ワードラインがイネーブルされる前に既に図２の高電圧
ノードVPPには、前記高電圧よりも高い電圧が提供され
ている。このような動作は図４のチャージ消耗時点のタ
イム時点t2まで持続される。一方、アドレス選択デコー
ダー40に一定タイムだけ遅延されたリードコマンド関連
信号DRREQが印加されると、ビットラインBLがプリチャ
ージされた状態でローアドレス信号をデコーディングす
るローデコーダーによりワードラインが選択される。こ
の場合、一つのノーマルワードラインイネーブルNWEiと
アドレスコーディングLSB信号PXiとがワードラインを活
性化させると、活性化されたワードラインに連結された
各メモリセル内部のアクセストランジスタがターンオン
される。このとき、即ち、図４のタイムポイントt2でチ
ャージの消耗が最初に起こる。
【００４０】ここで、ワードラインのアクチベーション
のときに前記高電圧VPPレベルよりも高い電圧（VPP+x）
が駆動電圧として印加されるているので、チャージ消耗
時点のタイムポイントt2の以後で最大のドロップは、前
記高電圧VPPのレベルを基準に符号G2で表示されたレベ
ルだけ起こるようになって、図３の符号G1と対比したと
きに高電圧VPPレベルを大きく外れない。従って、ワー
ドラインのアクチベーションが不十分な電圧で行われる
現象は、根本的に防止される。前記アクセストランジス
タがターンオンされるに従い、各メモリセルの貯蔵ノー
ドとこのメモリセルに連結された特定したビットライン
は電荷を共有することができるようになる。電荷がビッ
トラインにチャージシェアリングされ始めた後、センス
アンプが印加されるパルスにより動作する。各センスア
ンプは対応ビットラインの電圧を感知増幅した後、これ
を現在特定したビットラインに連結されたメモリセルの
データとしてラッチに貯蔵する。前記貯蔵されたデータ
は、カラムアドレスデコーディング信号に応答するカラ
ム選択ラインCSLのイネーブルに従い、入出力I/Oライン
にパスされる。この場合、カラム選択ラインCSLがイネ
ーブルされなくて前記入出力I/Oラインにパスされなか
ったデータは、前記ワードラインが活性化されている間
に対応するメモリセルにリライトされて、アクチブ回復
動作とも言われるリフレッシュ動作が行われる。
のときに前記高電圧VPPレベルよりも高い電圧（VPP+x）
が駆動電圧として印加されるているので、チャージ消耗
時点のタイムポイントt2の以後で最大のドロップは、前
記高電圧VPPのレベルを基準に符号G2で表示されたレベ
ルだけ起こるようになって、図３の符号G1と対比したと
きに高電圧VPPレベルを大きく外れない。従って、ワー
ドラインのアクチベーションが不十分な電圧で行われる
現象は、根本的に防止される。前記アクセストランジス
タがターンオンされるに従い、各メモリセルの貯蔵ノー
ドとこのメモリセルに連結された特定したビットライン
は電荷を共有することができるようになる。電荷がビッ
トラインにチャージシェアリングされ始めた後、センス
アンプが印加されるパルスにより動作する。各センスア
ンプは対応ビットラインの電圧を感知増幅した後、これ
を現在特定したビットラインに連結されたメモリセルの
データとしてラッチに貯蔵する。前記貯蔵されたデータ
は、カラムアドレスデコーディング信号に応答するカラ
ム選択ラインCSLのイネーブルに従い、入出力I/Oライン
にパスされる。この場合、カラム選択ラインCSLがイネ
ーブルされなくて前記入出力I/Oラインにパスされなか
ったデータは、前記ワードラインが活性化されている間
に対応するメモリセルにリライトされて、アクチブ回復
動作とも言われるリフレッシュ動作が行われる。
【００４１】本明細書に提示した概念は特定の適用例の
他のいろんな方式により適用されることができるのを、
当該技術の知識をもつ人ならば誰でも理解することが出
きる。メモリセルアレイを設定しアクセスする方法は本
発明ではさほど重要でなく、リフレッシュ回路を動作さ
せる方法も同様にさほど重要性を持たない。また、開示
されたタイミング信号は、本発明による動作方法の一部
を示し、より効率的で回路設計者に利用可能な他の多く
の方法を使うことができる。従って、これに対する詳細
な実現例は本発明に含められるもので、請求項の範囲に
含まれるものとする。
他のいろんな方式により適用されることができるのを、
当該技術の知識をもつ人ならば誰でも理解することが出
きる。メモリセルアレイを設定しアクセスする方法は本
発明ではさほど重要でなく、リフレッシュ回路を動作さ
せる方法も同様にさほど重要性を持たない。また、開示
されたタイミング信号は、本発明による動作方法の一部
を示し、より効率的で回路設計者に利用可能な他の多く
の方法を使うことができる。従って、これに対する詳細
な実現例は本発明に含められるもので、請求項の範囲に
含まれるものとする。
【００４２】一方、本発明の詳細な説明では具体的な実
施の形態例に関して説明したが、本発明の範囲から外れ
ない限りいろんな変形が可能であることは勿論である。
従って、本発明の範囲は説明された実施の形態例に限定
されて決められるものではなく、後述の特許請求の範囲
だけでなく、この特許請求の範囲と均等なものにまで広
げられるべきだ。
施の形態例に関して説明したが、本発明の範囲から外れ
ない限りいろんな変形が可能であることは勿論である。
従って、本発明の範囲は説明された実施の形態例に限定
されて決められるものではなく、後述の特許請求の範囲
だけでなく、この特許請求の範囲と均等なものにまで広
げられるべきだ。
【００４３】
【発明の効果】以上説明したように、高電圧発生器の駆
動時点をチャージ消耗時点に比べて早くして、実際の高
電圧チャージ消耗時の電圧ドロップを最小化する本発明
によると、メモリセルアクセス動作の信頼性を保障でき
るという効果がある。また、高電圧発生器内のポンピン
グキャパシタのサイズを減らすことができるので、回路
のレイアウトが減少されるという効果がある。
動時点をチャージ消耗時点に比べて早くして、実際の高
電圧チャージ消耗時の電圧ドロップを最小化する本発明
によると、メモリセルアクセス動作の信頼性を保障でき
るという効果がある。また、高電圧発生器内のポンピン
グキャパシタのサイズを減らすことができるので、回路
のレイアウトが減少されるという効果がある。
【図１】本発明の一実施の形態例に従い半導体装置に適
用された高電圧発生器及びワードライン駆動関連回路ブ
ロック図である。
用された高電圧発生器及びワードライン駆動関連回路ブ
ロック図である。
【図２】図１内の各ブロックの一例を示した具体的な回
路図である。
路図である。
【図３】通常の半導体回路での高電圧供給動作を示した
タイミング図である。
タイミング図である。
【図４】本実施の形態による高電圧供給動作を示したタ
イミング図である。
イミング図である。
【図５】従来のDRAMにおいてブースター回路の構成を示
した図である。
した図である。
Claims (23)
- 【請求項１】 静的RAM動作のインターフェースを行う
半導体メモリ装置において、 複数のワードラインと複数のビットラインとの交差部に
提供される複数のリフレッシュ型メモリセルと、 メモリセルアクセス動作区間のみに提供される駆動制御
信号に応じて、パワーソース電圧よりも高い高電圧を待
機高電圧出力ノードに提供する高電圧発生器と、 前記メモリセルアクセス動作区間で前記高電圧発生器の
駆動時点が前記待機高電圧出力ノードでのチャージ消耗
時点よりも早くなるようにするため印加されるコマンド
情報に応じて、前記駆動制御信号を生成する駆動制御信
号発生部とを有することを特徴とする半導体メモリ装
置。 - 【請求項２】 前記チャージ消耗時点は、前記ワードラ
インのうち選択されたワードラインがイネーブルされる
時点に対応することを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項３】 前記コマンド情報はリード、ライト、及
びリフレッシュコマンド関連信号であることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記高電圧発生器の駆動時点よりも一定
時間だけ遅延された時点において、前記ワードラインの
うち選択されたワードラインがアクチベーションされる
ようにするワードライン駆動関連内部回路をさらに具備
することを特徴とする請求項１に記載の半導体メモリ装
置。 - 【請求項５】 外部パワーソース電圧を受信して内部電
源電圧を発生する内部電源電圧発生部と、 前記内部電源電圧を受信して動作する内部回路と、 前記内部回路で前記内部電源電圧のチャージが消耗され
始める時点よりも前記内部電源電圧発生部のチャージ供
給時点を早くするために、前記内部電源電圧発生部に駆
動制御信号を印可する駆動制御信号発生部とを具備する
ことを特徴とする半導体装置。 - 【請求項６】 前記内部電源電圧発生部の前記内部電源
電圧は前記外部パワーソース電圧よりも高い高電圧であ
ることを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記半導体装置はDRAMセルを持ち静的RA
M動作インターフェースを行う半導体メモリ装置である
ことを特徴とする請求項５に記載の半導体装置。 - 【請求項８】 前記チャージ消耗時点は、前記DRAMセル
に連結されたワードラインのうち選択されたワードライ
ンがイネーブルされる時点よりも前の時点であることを
特徴とする請求項７に記載の半導体装置。 - 【請求項９】 前記内部電源電圧発生部の出力ノードに
共通に連結される静的高電圧発生器を具備することを特
徴とする請求項７に記載の半導体装置。 - 【請求項１０】 内部電源電圧発生部は、前記パワーソ
ース電圧を高電圧でブースティングするためのポンピン
グキャパシタを複数持つことを特徴とする請求項６に記
載の半導体装置。 - 【請求項１１】 複数のワードラインと複数のビットラ
インとの交差部に連結される複数のリフレッシュ型メモ
リセルを具備し、静的RAM動作のインターフェースを行
う半導体メモリ装置内に採用された高電圧発生器を制御
するための方法であって、 前記メモリセルのアクセス動作区間で印加される外部コ
マンド情報を受信するステップと、 前記受信された外部コマンド情報に基づき、前記高電圧
発生器の出力ノードでチャージが消耗される時点より前
記高電圧発生器のチャージ供給時点が早くなるようにす
るための駆動制御信号を前記高電圧発生器に提供するス
テップとを有することを特徴とする方法。 - 【請求項１２】 前記外部コマンド情報はリード、ライ
ト、及びリフレッシュコマンド関連信号であることを特
徴とする請求項１１に記載の方法。 - 【請求項１３】 静的RAM動作を行う半導体メモリ装置
において、 外部電源電圧に比べて高い電位を選択的に提供する内部
電源電圧発生装置と、 前記内部電源電圧発生装置の動作時点を、前記半導体メ
モリ装置のメモリセル駆動関連回路内での前記高い電位
に対するチャージ消耗時点よりもチャージ供給時点が早
くなるようにするワードライン駆動関連内部回路とを有
することを特徴とする半導体メモリ装置。 - 【請求項１４】 静的RAM動作を行う半導体メモリ装置
において、 複数のワードラインと複数のビットラインとの間に連結
される複数のリフレッシュ型メモリセルと、 アドレス信号、チップイネーブル信号、及びライトイネ
ーブル信号を含む外部信号を入力してリード、ライト、
及びリフレッシュコマンド関連信号を含む出力信号を出
力するアクセスコマンドバッファと、 前記出力信号のうち少なくとも一つを受信して、高電圧
発生のための駆動制御信号を出力する高電圧イネーブル
回路と、 前記駆動制御信号に応じて高電圧を発生する高電圧発生
器と、 前記高電圧発生器で高電圧が発生される時点より一定時
間だけ遅延された時点で、前記ワードラインのうち選択
されたワードラインを前記高電圧で駆動させる内部回路
とを具備することを特徴とする半導体メモリ装置。 - 【請求項１５】 前記内部回路は、 前記アクセスコマンドバッファで出力される出力信号を
一定時間だけ遅延して出力する遅延回路と、 前記遅延された出力信号を受信し、アドレスデコーディ
ング信号を出力するアドレス選択デコーダーと、 前記アドレスデコーディング信号とブロックアドレス信
号とを受信して、行デコーディング信号を出力する行デ
コーダー回路と、 前記行デコーディング信号に応じて、前記選択されたワ
ードラインを前記高電圧で駆動するワードラインドライ
バとを含むことを特徴とする請求項１４に記載の半導体
メモリ装置。 - 【請求項１６】 前記高電圧発生器の出力ノードに共通
に連結される待機高電圧発生器を具備することを特徴と
する請求項１４に記載の半導体メモリ装置。 - 【請求項１７】 前記待機高電圧発生器は待機動作のと
きに前記高電圧と同一なレベルの電圧を発生することを
特徴とする請求項１６に記載の半導体メモリ装置。 - 【請求項１８】 複数のワードラインと複数のビットラ
インとの交差部に連結される複数のリフレッシュ型メモ
リセルを具備し、静的RAM動作インターフェースを行う
半導体メモリ装置内に採用された高電圧発生器を制御す
るための方法であって前記メモリセルのアクセス動作区
間で印加される外部コマンド信号を入力してコマンド出
力信号を生成するステップと、 電圧が内部回路に供給されるようにし、前記コマンド出
力信号を遅延するステップと、 前記遅延されたコマンド出力信号を、前記ワードライン
を選択的に駆動するため前記内部回路に供給するステッ
プとを具備して、 前記ワードラインがアクチベーションされる時点が前記
高電圧の供給時点よりも一定時間だけ遅延されるように
することを特徴とする方法。 - 【請求項１９】 前記遅延されたコマンド出力信号はア
ドレス選択デコーダーに印加されることにより、アドレ
スデコーディング信号が生成されるようにすることを特
徴とする請求項１８に記載の方法。 - 【請求項２０】 前記内部回路は、ワードラインイネー
ブル回路、行デコーダー回路、及びワードラインドライ
バを含むことを特徴とする請求項１９に記載の方法。 - 【請求項２１】 前記ワードラインイネーブル回路は、
前記デコーディングアドレスと行ブロックアドレスを受
信して行アドレスコーディング信号を高電圧レベルとし
て出力することを特徴とする請求項２０に記載の方法。 - 【請求項２２】 前記高電圧供給時点は前記内部回路の
チャージ消耗時点よりも早いことを特徴とする請求項１
８に記載の方法。 - 【請求項２３】 前記チャージ消耗は前記高電圧が供給
されてから前記ワードラインがイネーブルされる時点の
前に前記内部回路で起こることを特徴とする請求項２２
に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0069833A KR100391152B1 (ko) | 2000-11-23 | 2000-11-23 | 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법 |
| KR2000-69833 | 2000-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002170387A true JP2002170387A (ja) | 2002-06-14 |
| JP5461749B2 JP5461749B2 (ja) | 2014-04-02 |
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|---|---|---|---|
| JP2001197217A Expired - Fee Related JP5461749B2 (ja) | 2000-11-23 | 2001-06-28 | 高電圧発生器を有する半導体装置及びその高電圧供給方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6504783B2 (ja) |
| JP (1) | JP5461749B2 (ja) |
| KR (1) | KR100391152B1 (ja) |
| TW (1) | TW525161B (ja) |
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|---|---|
| JP5461749B2 (ja) | 2014-04-02 |
| KR100391152B1 (ko) | 2003-07-12 |
| US20020060943A1 (en) | 2002-05-23 |
| US6504783B2 (en) | 2003-01-07 |
| TW525161B (en) | 2003-03-21 |
| KR20020039950A (ko) | 2002-05-30 |
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| Date | Code | Title | Description |
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| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080613 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130228 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
| A521 | Request for written amendment filed |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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