JP2002025256A - 半導体記憶装置及びその制御方法 - Google Patents

半導体記憶装置及びその制御方法

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JP2002025256A JP2000205749A JP2000205749A JP2002025256A JP 2002025256 A JP2002025256 A JP 2002025256A JP 2000205749 A JP2000205749 A JP 2000205749A JP 2000205749 A JP2000205749 A JP 2000205749A JP 2002025256 A JP2002025256 A JP 2002025256A
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Abstract

(57)【要約】 【課題】 面積の増大を招くことなくワード線を高速で
立ち上げることができる半導体記憶装置を提供する。 【解決手段】 ＡＣＴ／ＲＥＦ信号が及びロウイネーブ
ル信号ＲＥが昇圧制御回路５に入力されると、昇圧制御
信号ＰＲＥＶＢＴが昇圧電位検出回路６に入力され、昇
圧信号ＶＢＵＰの入力によりオシレータ回路７が発振し
て昇圧回路８が電圧ＶＰＰを予め昇圧する。従って、ワ
ード線の選択が行われると、ワード選択回路３に供給さ
れている電圧ＶＰＰがワード線に供給されるため、その
電圧降下が生じるが、電圧ＶＰＰは、その前に予め基準
電圧から昇圧されているので、基準電圧からの低下は小
さい。この結果、ワード線の電圧は瞬時に立ち上がり、
高速動作が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリセルアレイを
備えた半導体記憶装置及びその制御方法に関し、特に、
ワード線選択時における電圧低下の抑制により動作の高
速化を図った半導体記憶装置及びその制御方法に関す
る。
【０００２】
【従来の技術】一般に、ダイナミック・ランダム・アク
セス・メモリ（以下、ＤＲＡＭという）においては、１
つのメモリセルはデータ保持用のキャパシタとＮ型トラ
ンジスタとで構成されており、このトランジスタのゲー
トがワード線に接続され、ドレイン（ソース）がビット
線に接続され、ソース（ドレイン）がキャパシタの一端
に接続されている。トランジスタのソース電位は、通
常、ゲートに印加された電位よりトランジスタのしきい
値電圧Ｖｔだけ低い電位になる。従って、ワード線を通
常の電源電圧Ｖｉｎｔで駆動すると、キャパシタに保持
される電位の最大値は「電源電圧Ｖｉｎｔ−しきい値電
圧Ｖｔ」となる。このため、ビット線に電源電圧Ｖｉｎ
ｔ相当のデータ（電圧）を与えても、キャパシタにはし
きい値電圧Ｖｔだけ低い電圧が供給されるため、有効な
記憶電荷の保持ができない。
【０００３】これを防ぐため、ワード線に電源電圧Ｖｉ
ｎｔより高い電圧を与えることが知られている。
【０００４】電源電圧Ｖｉｎｔより高い電圧を得る方法
としては、２つの方法がある。
【０００５】第１の昇圧方法は、内部に発振回路を設
け、この発振回路の出力を倍圧整流回路で昇圧すること
で定常的に電源電圧Ｖｉｎｔより高い電圧を準備してお
く方法である。
【０００６】第２の昇圧方法は、ワード線が選択された
ときだけ、ワード線駆動回路の電源に一時的にパルスを
重畳させることで、一時的に電源電圧Ｖｉｎｔより高い
電圧を得る方法である。図９は従来のＤＲＡＭの一部を
示すブロック図である。
【０００７】従来のＤＲＡＭには、中央処理装置（ＣＰ
Ｕ）からのコマンドをデコードするコマンドデコーダ１
０１が設けられている。また、アドレス信号を入力する
アドレスバッファ１０２及びこのアドレスバッファ１０
２から出力されたアドレス信号に応じてワード線を選択
するワード選択回路１０３が設けられている。更に、コ
マンドデコーダからの出力信号によりアドレスバッファ
１０２及びワード選択回路１０３の動作を制御するロウ
系制御回路１０４が設けられている。
【０００８】また、ワード線の電位レベルを昇圧するた
めに昇圧電圧ＶＰＰを出力する昇圧回路１０８が設けら
れている。更に、昇圧電圧ＶＰＰと所定の基準電位との
差を検出してその検出結果を昇圧信号ＶＢＵＰとして出
力する昇圧電位検出回路１０６、及び昇圧信号ＶＢＵＰ
を入力し発振信号ＶＢＯＳを出力するオシレータ回路１
０７が設けられている。昇圧回路１０８には、昇圧信号
ＶＢＵＰ及び発振信号ＶＢＯＳが入力される。図１０は
昇圧電位検出回路１０６の構造を示す回路図であり、図
１１はオシレータ回路１０７の構造を示す回路図であ
る。また、図１２は昇圧回路１０８の構造を示す回路図
である。
【０００９】図１０に示すように、昇圧電位検出回路１
０６には、互いに直列に接続された抵抗素子Ｒ１０１ａ
及びＲ１０１ｂが設けられており、抵抗素子Ｒ１０１ａ
の一端には昇圧電圧ＶＰＰが供給され、抵抗素子Ｒ１０
１ｂの一端は接地ＧＮＤに接続されている。抵抗素子Ｒ
１０１ａ及びＲ１０１ｂの共通接続点には、比較回路Ｃ
ＯＭ１０１の一入力端が接続されている。この比較回路
ＣＯＭ１０１の他の一入力端には基準電位が入力され
る。この比較回路ＣＯＭ１０１からの出力信号が昇圧電
位検出回路１０６の昇圧信号ＶＢＵＰとして出力され
る。なお、抵抗素子Ｒ１０１ａ及びＲ１０１ｂの抵抗値
は昇圧電圧ＶＰＰ及び基準電圧Ｖｓの値によって決ま
り、昇圧電圧ＶＰＰを抵抗Ｒ１０１ａとＲ１０１ｂとで
抵抗分割した電圧が基準電圧Ｖｓに等しくなるように決
定される。
【００１０】図１１に示すように、オシレータ回路１０
７には、ＮＡＮＤゲートＮＡＮＤ１１０と、ＮＡＮＤゲ
ートＮＡＮＤ１１０の出力に直列に接続されたインバー
タＩＶ１１１乃至ＩＶ１１５とが設けられている。ＮＡ
ＮＤゲートＮＡＮＤ１１０の一方の入力端子には昇圧信
号ＶＢＵＰが入力され、他方の入力端子にはインバータ
ＩＶ１１４の出力信号が入力される。そして、インバー
タＩＶ１１５の出力端子から発振信号ＶＢＯＳが出力さ
れる。
【００１１】昇圧信号ＶＢＵＰがハイレベルのとき、オ
シレータ回路１０７は発振し、発振信号ＶＢＯＳは周期
的に変化する。一方、昇圧信号ＶＢＵＰがロウレベルの
とき、オシレータ回路１０７は発振を停止し、発振信号
ＶＢＯＳは一定の電位を保持される。
【００１２】図１２に示すように、昇圧回路１０８に
は、トランジスタＴｒ１１１及びＴｒ１１２と、昇圧容
量Ｃｃと、平滑容量Ｃｄと、インバータＩＶ１１６とが
設けられている。トランジスタＴｒ１１１のゲート及び
ソースに電源電圧Ｖｉｎｔが入力され、インバータＩＶ
１１６に発振信号ＶＢＯＳが入力される。インバータＩ
Ｖ１１６の出力端に昇圧容量Ｃｃの一端が接続され、昇
圧容量Ｃｃの他端、トランジスタＴｒ１１１のドレイン
並びにトランジスタＴｒ１１２のゲート及びソースが共
通接続されている。また、トランジスタＴｒ１１２のド
レインに平滑容量Ｃｄの一端が接続され、これらの接続
点から昇圧電圧ＶＰＰが出力される。なお、平滑容量Ｃ
ｄの他端は接地されている。
【００１３】次に、図１２に示す昇圧回路１０８の動作
について説明する。
【００１４】発振信号ＶＢＯＳがハイレベルになると、
ノードｂはロウレベルになり、トランジスタＴｒ１１１
がオンする。この結果、電源電圧Ｖｉｎｔがトランジス
タＴｒ１１１を介してノードａに印加され、昇圧容量Ｃ
ｃのノードａが電源電圧Ｖｉｎｔに充電される。
【００１５】発振信号ＶＢＯＳがロウレベルになると、
ノードｂはハイレベルになり、０Ｖから電源電圧Ｖｉｎ
ｔに変化する。このため、ノードａの電位は電源電圧Ｖ
ｉｎｔにインバータＩＶ１１６の出力電圧が重畳したも
のになり、電源電圧Ｖｉｎｔの２倍程度となる。
【００１６】このとき、トランジスタＴｒ１１１はオフ
し、トランジスタＴｒ１１２はオンするので、昇圧容量
Ｃｃと平滑容量Ｃｄの各容量をＣとすると、昇圧容量Ｃ
ｃに蓄積された電荷（約２Ｃ・Ｖｉｎｔ）はトランジス
タＴｒ１１２を介して平滑容量Ｃｄに転送され、ノード
ｃの電位を上昇させる。
【００１７】以上の動作を繰り返すことで、ノードｃの
電位は、理想的には約２・Ｖｉｎｔに昇圧される。
【００１８】昇圧電圧ＶＰＰは、トランジスタＴｒ１１
２及び昇圧容量Ｃｃの段数を増やすことで更に高い電圧
とすることができる。
【００１９】図１３は従来のＤＲＡＭにおける昇圧動作
を示すタイミングチャートである。上述のように構成さ
れた従来のＤＲＡＭにおいては、コマンドがコマンドデ
コーダ１０１に入力されると、コマンドデコーダ１０１
はそのコマンドをデコードし、データの読み出し又は書
き込みを行う場合にはＡＣＴ信号を、リフレッシュ動作
を行う場合にはＲＥＦ信号を、例えばワンショット信号
としてロウ系制御回路１０４に出力する。これにより、
ロウ系制御回路１０４はアドレスバッファ１０２及びワ
ード選択回路１０３を活性化させるロウイネーブル信号
ＲＥを出力する。アドレスバッファ１０２にはアドレス
信号も入力される。アドレス信号は、ロウイネーブル信
号ＲＥの立ち上がりに同期して取り込まれる。
【００２０】昇圧電位検出回路１０６においては、抵抗
素子Ｒ１０１ａの一端に昇圧電圧ＶＰＰが入力されてお
り、抵抗素子Ｒ１０１ａ及びＲ１０１ｂの接続点の電位
はＶＰＰ／２となっている。ＡＣＴ／ＲＥＦ信号が立ち
上がる以前では、比較回路ＣＯＭ１０１によりＶＰＰ／
２と基準電位とが比較される。従って、ＶＰＰ／２が基
準電位Ｖｓ（例えば、２．０Ｖ）より高い期間において
は、比較回路ＣＯＭ１０１の出力はロウである。しか
し、昇圧電圧ＶＰＰが低下し、ＶＰＰ／２が基準電位Ｖ
ｓより低くなると、即ち昇圧電圧ＶＰＰが４．０Ｖより
小さくなると、図１３に示すように、若干の遅延の後、
比較回路ＣＯＭ１０１の出力信号、即ち昇圧信号ＶＢＵ
Ｐが立ち上がり、オシレータ回路１０７が動作して発振
信号ＶＢＯＳを出力する。そして、昇圧回路１０８が昇
圧電圧ＶＰＰの昇圧を開始する。その後、昇圧電圧ＶＰ
Ｐが４．０Ｖを超えるようになると、比較回路ＣＯＭ１
０１の出力が立ち下がって昇圧信号ＶＢＵＰが立ち下が
るので、オシレータ回路１０７における発振が停止す
る。なお、昇圧電圧ＶＰＰが４．０Ｖに達してから昇圧
動作の開始、即ちオシレータ回路１０７の発信開始まで
には、時間Δｔ1の遅延が生じる。遅延が生ずる理由
は、昇圧電位検出回路１０６の遅延時間及び発振回路１
０８が安定した発振動作を行うまでの立ち上がり時間等
があるためである。
【００２１】その後、図１３に示すように、ＡＣＴ／Ｒ
ＥＦ信号が立ち上がると、所定時間経過した時刻ｔ
wで、ワード選択回路１０３により１つのワード線が選
択される。このため、昇圧電圧ＶＰＰがワード線に供給
され、昇圧電圧ＶＰＰは瞬間的に低下して４．０Ｖ以下
となる。従って、昇圧電位検出回路１０６において、比
較回路ＣＯＭ１０１の出力信号、即ち昇圧信号ＶＢＵＰ
が立ち上がり、オシレータ回路１０７が発振する。そし
て、昇圧回路１０８は、昇圧電圧ＶＰＰが瞬間的に低下
してからΔｔ2の時間を経過してから昇圧電圧ＶＰＰの
昇圧を開始する。
【００２２】その後、昇圧電圧ＶＰＰが４．０Ｖよりも
下がると、昇圧信号ＶＢＵＰはハイになり、昇圧電圧Ｖ
ＰＰが上昇して４．０Ｖ以上になると、比較回路ＣＯＭ
１０１の出力が立ち下がって昇圧が停止される。
【００２３】
【発明が解決しようとする課題】近年、ＤＲＡＭの記憶
容量はますます増加しており、これに伴い、ワード線の
長さも長くなってきている。これに加えて、１つのワー
ド線につながるメモリセルの数も増えてきた。このた
め、ワード線選択回路からみた寄生容量Ｃｗも大きくな
ってきた。
【００２４】一方、ワード線が選択されたときには、平
滑容量Ｃｄに蓄積された電荷が寄生容量Ｃｗに移動する
ので、昇圧電圧ＶＰＰがこれらの容量値で分割された電
圧に低下する。このため、前述のように、レベルダウン
から昇圧電圧ＶＰＰの上昇までにΔｔ2の時間が必要と
なる。つまり、昇圧電位検出回路１０６による電圧判
定、昇圧回路１０８の駆動及び電位復帰という過程が必
要とされるので、十分な昇圧電圧ＶＰＰを瞬時に得るこ
とができないという問題点がある。このように昇圧電圧
ＶＰＰが基準電位よりも著しく低下すると、図１３に示
すように、ワード線の電位Ｖｗの立ち上がり速度が遅く
なってしまう。このため、高速動作を行うことができな
い。
【００２５】このような問題点に対し、平滑容量Ｃｄの
値を大きくすることで電圧降下の程度を緩和させる方法
もあるが、近時における省面積化の要請の下では、大き
な容量自体を配置するために面積を割くことが困難にな
っている。
【００２６】第２の昇圧方法の例として特開平５−１５
１７７３号公報がある。
【００２７】この第２の昇圧方法では、ＲＡＳＢ信号が
与えられたことを検出して、ワードドライバの電位ＲＸ
を一時的に上昇させようとするものである。しかしなが
ら、１つのパルスを利用して一時的に昇圧しているの
で、昇圧レベルのばらつきが大きい。昇圧レベルをばら
つかせる要因には、昇圧容量のばらつき、これを駆動す
るトランジスタの特性ばらつき、配線抵抗及び寄生容量
のばらつき並びに電源電圧及び周辺温度の変動等様々な
事項がある。
【００２８】昇圧レベルが高すぎると、メモリセルトラ
ンジスタの劣化を招き、半導体記憶装置の寿命を短くす
る。逆に昇圧レベルが低すぎると、前述のように、メモ
リセルのキャパシタに十分な電荷が供給できず、電荷保
持特性が悪くなり、リフレッシュの周期を短くする必要
が生じる。また、データの読み出し時には、メモリセル
トランジスタのゲート電圧からしきい値電圧Ｖｔ分を差
し引いた電圧がビット線に出力されるので、メモリセル
のキャパシタから十分な電荷が取り出せなくなり、セン
スアンプで記憶データを判定するまでの時間が長くな
る。リフレッシュ時には、書き込みと読み出しとが続け
て行われるので、前述の問題が同様に発生する。
【００２９】更に、半導体記憶装置が大規模化し、ワー
ド線の寄生容量が大きくなると、昇圧容量を大きくしな
ければ、所定の昇圧レベルを確保できなくなる。このた
め、大きな昇圧容量を大きなトランジスタで駆動する必
要がでてくる。この結果、半導体記憶装置のチップサイ
ズが大きくなり、ノイズが発生して誤動作及び誤読み出
しが発生しやすくなる。
【００３０】本発明はかかる問題点に鑑みてなされたも
のであって、面積の増大を招くことなくワード線を高速
で立ち上げることができる半導体記憶装置及びその制御
方法を提供することを目的とする。
【００３１】また、他の目的は、ワード線が選択された
とき、昇圧電圧の出力電位の落ち込みを低減すると共
に、元の電位への復旧を短時間で行い、高速な読み出し
動作及び書き込み動作を可能にすることである。
【００３２】更に他の目的は、ワード線が選択されたと
き、昇圧電圧の出力からハザード等のノイズ発生を抑制
し、安定した読み出し動作及び書き込み動作を可能にす
ることである。
【００３３】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、メモリセルアレイと、このメモリセルアレイに
おいて行をなす複数個のメモリセルが共通接続された複
数本のワード線と、これらのワード線の中から入力され
たアドレス信号が示すメモリセルが属するワード線をそ
の電圧を立ち上げることにより選択するワード選択回路
と、このワード選択回路が前記ワード線を選択する前に
予め前記ワード選択回路に前記ワード線に供給すべき電
圧として前記ワード線の選択に必要とされる電圧よりも
大きな電圧を供給しておく先行昇圧手段と、を有するこ
とを特徴とする。
【００３４】本発明においては、ワード線の選択が行わ
れた際には、ワード選択回路に供給されている電圧がワ
ード線に供給されるため、従来と同様に電圧降下が生じ
るが、その選択前に予めワード選択回路にワード線の選
択に必要とされる電圧よりも高い電圧が供給されている
ので、昇圧電位検出回路等による判定が遅れても、昇圧
電圧ＶＰＰのレベルを短時間で所定のレベルまで戻すこ
とができる。この結果、ワード線の電圧は瞬時に立ち上
がり、高速動作が可能である。
【００３５】なお、前記先行昇圧手段を、前記メモリセ
ルアレイにおけるデータの読み出し若しくは書き込みを
行う命令又はリフレッシュ動作を行う命令を検出して前
記ワード選択回路に前記ワード線の選択に必要とされる
電圧よりも大きな電圧を供給するものとすることによ
り、また、前記先行昇圧手段に、オシレータ回路と、こ
のオシレータ回路からの発振信号により前記ワード選択
回路に供給される電圧を昇圧する昇圧回路と、一定の命
令が入力されると昇圧開始を示すワンショットの昇圧制
御信号を出力する昇圧制御回路と、前記ワード選択回路
に供給されている電圧が基準電圧を下回ったとき及び前
記昇圧制御信号が入力されたときに前記オシレータ回路
に発振動作を開始させる昇圧電位検出回路と、を設ける
ことにより、昇圧回路による過昇圧が生じない範囲でワ
ード選択回路に供給される電圧の基準電圧からの低下を
抑制することができる。
【００３６】また、前記先行昇圧手段に、オシレータ回
路と、このオシレータ回路からの発振信号により前記ワ
ード選択回路に供給される電圧を昇圧する昇圧回路と、
一定の命令が入力されると昇圧開始を示すワンショット
の昇圧制御信号を出力する昇圧制御回路と、前記ワード
選択回路に供給されている電圧が基準電圧を下回ったと
きに前記オシレータ回路に発振動作を開始させる昇圧電
位検出回路と、を設け、前記昇圧電位検出回路に、前記
昇圧制御信号が入力されたときに前記基準電圧をより高
い電圧に設定し前記ワード線の選択後に前記基準電圧を
元の電圧に戻す基準電圧変更手段を設けることにより、
昇圧回路による過昇圧を未然に防止することができる。
【００３７】更に、前記オシレータ回路は、前記昇圧電
位検出回路から入力される信号の論理レベルに応じて一
方が動作する第１及び第２の遅延部を有してもよい。
【００３８】本発明に係る半導体記憶装置の制御方法
は、オシレータ回路の出力を昇圧容量に充放電すること
により定常的に所望の昇圧電圧を発生する昇圧回路を有
する半導体記憶装置の制御方法において、ワード線を選
択するアドレス信号及びコマンドを入力するステップ
と、前記コマンドをデコードするステップと、前記コマ
ンドをデコードしたコマンド信号の変化に基づいて昇圧
制御信号を出力するステップと、前記昇圧制御信号の変
化に基づいて前記所望の昇圧電圧より高い事前昇圧電圧
まで昇圧するステップと、前記事前昇圧電圧を選択され
たワード線に供給するステップと、前記昇圧電圧の昇圧
を停止するステップと、前記選択されたワード線に接続
されたメモリセルにおいてデータの読み出し又は書き込
みを行うステップと、を有することを特徴とする。
【００３９】
【発明の実施の形態】以下、本発明の実施例に係る半導
体記憶装置について、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係るＤＲＡＭの
一部を示すブロック図である。
【００４０】第１の実施例に係るＤＲＡＭには、外部か
ら供給されるクロックをクロックバッファ１０で増幅し
たクロック信号ＣＫに同期して中央処理装置（ＣＰＵ）
から入力されたＡＣＴコマンド及びＲＥＦコマンド等を
取り込むコマンドデコーダ１が設けられている。コマン
ドデコーダ１では、ＡＣＴコマンド及びＲＥＦコマンド
等のコマンドがデコードされＡＣＴ信号及びＲＥＦ信号
等が出力される。また、コマンドデコーダ１から出力さ
れたＡＣＴ信号及びＲＥＦ信号を入力し所定時間経過後
にハイレベルで所定のパルス幅の信号ＰＲＥＶＢＴをワ
ンショット信号として出力する昇圧制御回路５が設けら
れている。更に、アドレス信号を入力するアドレスバッ
ファ２、このアドレスバッファ２から出力されたアドレ
ス信号に応じて所定のワード線１１を選択するワード選
択回路３及び所定のビット線１２を選択するビット選択
回路９が設けられている。なお、ワード線１１及びビッ
ト線１２は、従来のＤＲＡＭと同様に、夫々メモリセル
アレイ１０の行、列を構成する複数個のメモリセル１３
に共通接続されている。更に、コマンドデコーダ１から
の出力信号によりアドレスバッファ２及びワード選択回
路３の動作を制御するロウ系制御回路４が設けられてい
る。また、ビット線１２を介して入出力される信号はセ
ンスアンプで増幅され、入出力回路（Ｉ／Ｏ）１５を介
して記憶データとしてクロック信号ＣＫに同期して入出
力される。
【００４１】図２は昇圧制御回路５の構造を示すブロッ
ク図である。
【００４２】昇圧制御回路５には、ＡＣＴコマンド及び
ＲＥＦコマンドが各ゲートに印加されるＰチャネルトラ
ンジスタＴｒ１及びＮチャネルトランジスタＴｒ２が設
けられている。また、ロウイネーブル信号を反転するイ
ンバータＩＶ１及びその出力信号がゲートに印加される
ＮチャネルトランジスタＴｒ３が設けられている。トラ
ンジスタＴｒ１のソースには電源電位Ｖｃｃが供給さ
れ、トランジスタＴｒ３のソースは接地されている。ま
た、トランジスタＴｒ１及びＴｒ２の各ドレインは共通
接続され、トランジスタＴｒ２のソースはトランジスタ
Ｔｒ３のドレインに接続されている。
【００４３】また、トランジスタＴｒ１及びＴｒ２から
なるインバータの出力信号をラッチするラッチ回路Ｌ１
及び前記出力信号を入力する第１の遅延回路Ｄ１が設け
られている。ラッチ回路Ｌ１は、互いの入力端と出力端
とが接続されたインバータＩＶ２及びＩＶ３から構成さ
れている。一方、第１の遅延回路Ｄ１は偶数段のインバ
ータチェーンから構成されている。更に、第１の遅延回
路Ｄ１の出力信号を入力する第２の遅延回路Ｄ２及びそ
の出力信号と第１の遅延回路Ｄ１の出力信号との否定論
理積をとるナンド回路ＮＡＮＤ１が設けられている。第
２の遅延回路Ｄ２は奇数段のインバータチェーンから構
成されている。また、第２の遅延回路Ｄ２の出力信号を
入力する第３の遅延回路Ｄ３及びその出力信号とナンド
回路ＮＡＮＤ１の出力信号との論理積をとるナンド回路
ＮＡＮＤ２が設けられている。第３の遅延回路Ｄ３は奇
数段のインバータチェーンから構成されている。ナンド
回路ＮＡＮＤ２の出力信号がワンショットの昇圧制御信
号ＰＲＥＶＢＴとなる。
【００４４】なお、第１の遅延回路Ｄ１の遅延時間によ
りＡＣＴ／ＲＥＦ信号が入力されてから信号ＰＲＥＶＢ
Ｔが立ち上がるまでの時間が決定され、第２の遅延回路
Ｄ２及び第３の遅延回路Ｄ３の各遅延時間の和により信
号ＰＲＥＶＢＴのパルス幅が決定される。第２の遅延回
路Ｄ２及び第３の遅延回路Ｄ３を設けることにより、短
いパルス幅のＡＣＴ／ＲＥＦ信号が入力されても、確実
に所定のパルス幅の信号ＰＲＥＶＢＴを出力することが
できる。
【００４５】ＡＣＴ／ＲＥＦ信号のパルス幅が所定の幅
以上であれば、第３の遅延回路Ｄ３及びナンド回路ＮＡ
ＮＤ２はなくてもよい。
【００４６】なお、ＡＣＴコマンドは、データの読み出
し又は書き込みを示す命令であり、ＲＥＦコマンドは、
リフレッシュ動作を示す命令であり、ＡＣＴコマンド及
びＲＥＦコマンドに同期して行アドレス信号が半導体記
憶装置に入力される。これらのコマンドは、例えばワン
ショット信号又はワンサイクル信号で構成される。ま
た、ロウイネーブル信号は、アドレスバッファ２及びワ
ード選択回路３を活性化させる信号である。
【００４７】更に、ＤＲＡＭには、昇圧制御回路５から
の昇圧制御信号ＰＲＥＶＢＴを入力すると共に、ワード
線に供給される昇圧電圧ＶＰＰを検出する昇圧電位検出
回路６が設けられている。図３は第１の実施例における
昇圧電位検出回路６の構造を示す回路図である。
【００４８】昇圧電位検出回路６には、互いに直列に接
続された抵抗素子Ｒ１ａ及びＲ１ｂが設けられており、
抵抗素子Ｒ１ａの一端には昇圧電圧ＶＰＰが供給され、
抵抗素子Ｒ１ｂの一端は接地ＧＮＤに接続されている。
例えば、抵抗素子Ｒ１ａ及びＲ１ｂの抵抗値は１０００
ｋΩであるが、これに限定されるものではない。抵抗素
子Ｒ１ａ及びＲ１ｂの接続点は比較回路ＣＯＭ１の一入
力端に接続されている。この比較回路ＣＯＭ１の他の一
入力端には基準電位が入力される。基準電位は、例えば
２．０Ｖであるが、これに限定されるものではない。比
較回路ＣＯＭ１は、トランジスタＴｒ４の他端の電位
（ＶＰＰ／２）が基準電位よりも高いときにロウを出力
し、基準電位以下となるとハイを出力する。
【００４９】更に、比較回路ＣＯＭ１の比較結果を示す
出力信号と昇圧制御信号ＰＲＥＶＢＴとの論理和をとる
オア回路ＯＲ１が設けられており、このオア回路ＯＲ１
からの出力信号が昇圧電位検出回路６の昇圧信号ＶＢＵ
Ｐとして出力される。この昇圧信号ＶＢＵＰは、ワード
線の電位レベルを上昇させることを示す信号である。
【００５０】また、本実施例には、昇圧信号ＶＢＵＰを
入力し発振信号ＶＢＯＳを出力するオシレータ回路７が
設けられている。図４はオシレータ回路７の構造を示す
回路図である。オシレータ回路７は、第１のリングオシ
レータ部７ａと第２のリングオシレータ部７ｂとを有す
る。第１のリングオシレータ部７ａは、昇圧信号ＶＢＵ
Ｐがハイレベルのとき、即ちＡＣＴコマンド又はＲＥＦ
コマンドが入力されたときに一時的に動作し、第２のリ
ングオシレータ部７ｂは、昇圧信号ＶＢＵＰがロウレベ
ルのとき、即ちＡＣＴコマンド又はＲＥＦコマンドが入
力されたとき以外の通常の状態で動作する。
【００５１】第２のリングオシレータ部７ｂは第１のリ
ングオシレータ部７ａに比べて低い周波数で発振するた
め、消費電流の増加を抑制できる。逆に、第１のリング
オシレータ部７ａは第２のリングオシレータ部７ｂに比
べて高い周波数で発振するため、高速に昇圧電圧を上昇
させることができる。
【００５２】オシレータ回路７には、参照電圧Ｖｒｅｆ
がゲートに入力されるＮチャネルトランジスタＴｒ１１
及びＴｒ１２が設けられている。トランジスタＴｒ１１
のソースは接地されており、トランジスタＴｒ１１のド
レインとトランジスタＴｒ１２のソースとが接続されて
いる。また、ソースに電源電位が供給されゲートがトラ
ンジスタＴｒ１２のドレインに接続されたＰチャネルト
ランジスタＴｒ１３及びＴｒ１５乃至Ｔｒ２０が設けら
れている。トランジスタＴｒ１３においては、ドレイン
もトランジスタＴｒ１２のドレインに接続されている。
更に、ソースに電源電位が供給されドレインがトランジ
スタＴｒ１２のドレインに接続されたＰチャネルトラン
ジスタＴｒ１４が設けられている。更にまた、昇圧信号
ＶＢＵＰを反転するインバータＩＶ１１及びその出力信
号を反転するインバータＩＶ１２が設けられている。イ
ンバータＩＶ１２の出力信号はトランジスタＴｒ１４の
ゲートに入力される。
【００５３】また、インバータＩＶ１１の出力信号がゲ
ートに入力されソースが接地されたＮチャネルトランジ
スタＴｒ２１が設けられている。このトランジスタＴｒ
２１のドレインはトランジスタＴｒ１５のドレインに接
続されている。更に、トランジスタＴｒ１５及びＴｒ２
１の各ドレインにゲートが接続されソースが接地された
ＮチャネルトランジスタＴｒ２２乃至Ｔｒ２７が設けら
れている。トランジスタＴｒ２２においては、ドレイン
もトランジスタＴｒ１５及びＴｒ２１の各ドレインに接
続されている。
【００５４】また、トランジスタＴｒ１６乃至Ｔｒ２０
のドレインに、夫々ソースが接続されたＰチャネルトラ
ンジスタＴｒ２８乃至Ｔｒ３２が設けられている。更
に、トランジスタＴｒ２３乃至Ｔｒ２７のドレインに、
夫々ソースが接続されたＴｒ３３乃至Ｔｒ３７が設けら
れている。トランジスタＴｒ２８乃至Ｔｒ３２の各ドレ
インとトランジスタＴｒ３３乃至Ｔｒ３７の各ドレイン
とは、夫々共通接続されている。
【００５５】更に、オシレータ回路７には、昇圧信号Ｖ
ＢＵＰを反転するインバータＩＶ１３及びその出力信号
を反転するインバータＩＶ１４が設けられている。ま
た、インバータＩＶ１４の出力信号がゲートに入力され
るＰチャネルトランジスタＴｒ４１乃至Ｔｒ４５及びイ
ンバータＩＶ１３の出力信号がゲートに入力されるＮチ
ャネルトランジスタＴｒ４６乃至Ｔｒ５０が設けられて
いる。トランジスタＴｒ４１乃至Ｔｒ４５のソースには
電源電位Ｖｉｎｔが供給され、トランジスタＴｒ４６乃
至Ｔｒ５０のソースは接地されている。
【００５６】また、トランジスタＴｒ４１乃至Ｔｒ４５
のドレインに、夫々ソースが接続されたＰチャネルトラ
ンジスタＴｒ５１乃至Ｔｒ５５が設けられている。更
に、トランジスタＴｒ４６乃至Ｔｒ５０のドレインに、
夫々ソースが接続されたＴｒ５６乃至Ｔｒ５０が設けら
れている。トランジスタＴｒ５１乃至Ｔｒ５５の各ドレ
インとトランジスタＴｒ５６乃至Ｔｒ６０の各ドレイン
とは、夫々共通接続されている。
【００５７】更に、オシレータ回路７においては、トラ
ンジスタＴｒ３２、Ｔｒ３７、Ｔｒ５５及びＴｒ６０の
各ドレインにＰチャネルトランジスタＴｒ６１及びＮチ
ャネルトランジスタＴｒ６２からなるトランスファゲー
トＧ１の一端（入力側）が接続されている。トランジス
タＴｒ６１及びＴｒ６２のゲートには、夫々インバータ
ＩＶ１３及びＩＶ１４の出力信号が入力される。トラン
スファゲートＧ１の他端（出力側）には、トランジスタ
Ｔｒ２８、Ｔｒ３３、Ｔｒ５１及びＴｒ５６のゲートが
接続されている。トランジスタＴｒ２８、Ｔｒ３３、Ｔ
ｒ５１及びＴｒ５６のドレインには、トランジスタＴｒ
２９、Ｔｒ３４、Ｔｒ５２及びＴｒ５７のゲートが接続
されている。トランジスタＴｒ２９、Ｔｒ３４、Ｔｒ５
２及びＴｒ５７のドレインには、トランジスタＴｒ３
０、Ｔｒ３５、Ｔｒ５３及びＴｒ５８のゲートが接続さ
れている。トランジスタＴｒ３０、Ｔｒ３５、Ｔｒ５３
及びＴｒ５８のドレインには、トランジスタＴｒ３１、
Ｔｒ３６、Ｔｒ５４及びＴｒ５９のゲートが接続されて
いる。トランジスタＴｒ３１、Ｔｒ３６、Ｔｒ５４及び
Ｔｒ５９のドレインには、トランジスタＴｒ３２、Ｔｒ
３７、Ｔｒ５５及びＴｒ６０のゲートが接続されてい
る。
【００５８】更に、トランスファゲートＧ１の出力側に
は、インバータＩＶ１５乃至ＩＶ１７が直列に接続され
ている。また、インバータＩＶ１４及びＩＶ１３の各出
力信号が、夫々ゲートに入力されるＰチャネルトランジ
スタＴｒ６３及びＮチャネルトランジスタＴｒ６４、ト
ランジスタＴｒ６３のドレインにソースが接続されたＰ
チャネルトランジスタＴｒ６５、並びにトランジスタＴ
ｒ６３のドレインにソースが接続されたＮチャネルトラ
ンジスタＴｒ６６が設けられている。トランジスタＴｒ
６５及びＴｒ６６のゲートはインバータＩＶ１５及びＩ
Ｖ１６間に共通接続され、ドレインはトランスファゲー
トＧ１とインバータＩＶ１５との間に共通接続されてい
る。そして、インバータＩＶ１７から発振信号ＶＢＯＳ
が出力される。
【００５９】更に、本実施例には、昇圧信号ＶＢＵＰ及
び発振信号ＶＢＯＳを入力しワード線の電位レベルを昇
圧する昇圧回路８が設けられている。
【００６０】次に、上述のように構成された第１の実施
例のＤＲＡＭの動作について説明する。図５は昇圧制御
回路５の動作を示すタイミングチャートであり、図６は
第１の実施例における昇圧動作を示すタイミングチャー
トである。
【００６１】コマンドがコマンドデコーダ１に入力され
ると、コマンドデコーダ１はそのコマンドをデコード
し、データの読み出し又は書き込みを行う場合にはＡＣ
Ｔ信号を、リフレッシュ動作を行う場合にはＲＥＦ信号
を、例えばワンショット信号としてロウ系制御回路４及
び昇圧制御回路５に出力する。これにより、ロウ系制御
回路４はアドレスバッファ２及びワード選択回路３を活
性化させるロウイネーブル信号ＲＥを出力する。このロ
ウイネーブル信号ＲＥは昇圧制御回路５にも入力され
る。一方、アドレスバッファ２にはアドレス信号も入力
される。
【００６２】昇圧制御回路５においては、コマンドデコ
ーダ１からＡＣＴ／ＲＥＦ信号が入力され、ロウ系制御
回路４からロウイネーブル信号ＲＥが入力されると、図
５に示すように、第１の遅延回路Ｄ１によりＡＣＴ／Ｒ
ＥＦ信号の入力から時間Ｔ１の遅延が生じた後、昇圧制
御信号ＰＲＥＶＢＴが立ち上がる。また、その立ち上が
りから、遅延回路Ｄ２及びＤ３による時間Ｔ２の遅延が
生じた後、昇圧制御信号ＰＲＥＶＢＴは立ち下がる。
【００６３】このように、昇圧制御回路５においては、
ロウイネーブル信号ＲＥが立ち上がらなければ、昇圧制
御信号ＰＲＥＶＢＴは立ち上がらないので、ＡＣＴ／Ｒ
ＥＦ信号は内部の状態に関係なく発生するものではある
が、昇圧制御信号ＰＲＥＶＢＴの立ち上がりはワード線
が選択されるタイミングのみに限定される。また、図２
に示すように、昇圧制御回路５にはラッチ回路Ｌ１が設
けられているため、ＡＣＴ／ＲＥＦ信号がロウで、ロウ
イネーブル信号ＲＥがハイとなった場合でも、その前の
タイミングにおける論理がラッチ回路Ｌ１にラッチされ
るため、遅延回路Ｄ１の入力がフローティングになるこ
とが予め防止されている。
【００６４】昇圧電位検出回路６においては、抵抗素子
Ｒ１ａの一端に昇圧電圧ＶＰＰが入力されており、抵抗
素子Ｒ１ａ及びＲ１ｂの接続点の電位はＶＰＰ／２とな
っている。ＡＣＴ／ＲＥＦ信号が立ち上がる以前で昇圧
制御信号ＰＲＥＶＢＴがロウとなっている間、トランジ
スタＴｒ４はオンとなっているので、比較回路ＣＯＭ１
によりＶＰＰ／２と基準電位とが比較される。従って、
ＶＰＰ／２が基準電位（例えば、２．０Ｖ）より高い期
間においては、比較回路ＣＯＭ１の出力はロウである。
しかし、昇圧電圧ＶＰＰが低下し、ＶＰＰ／２が基準電
位より低くなると、即ち昇圧電圧ＶＰＰが４．０Ｖより
小さくなると、図６に示すように、若干の遅延の後、比
較回路ＣＯＭ１の出力が立ち上がる。これにより、昇圧
信号ＶＢＵＰも立ち上がり、オシレータ回路７が動作し
て発振信号ＶＢＯＳを出力する。そして、昇圧回路８が
昇圧電圧ＶＰＰの昇圧を開始する。その後、昇圧電圧Ｖ
ＰＰが４．０Ｖを超えるようになると、比較回路ＣＯＭ
１の出力が立ち下がって昇圧信号ＶＢＵＰが立ち下がる
ので、オシレータ回路７における発振が停止する。な
お、昇圧電圧ＶＰＰが４．０Ｖに達してから昇圧動作の
開始、即ちオシレータ回路７の発信開始までには、時間
Δｔの遅延が生じる。
【００６５】その後、図６に示すように、ＡＣＴ／ＲＥ
Ｆ信号が立ち上がって昇圧制御信号ＰＲＥＶＢＴが立ち
上がると、トランジスタＴｒ４がオフとなる一方で、オ
ア回路ＯＲ１の出力信号である昇圧信号ＶＢＵＰはハイ
に固定される。この結果、オシレータ回路７が発振を開
始し、昇圧回路８が昇圧電圧ＶＰＰの昇圧を開始する。
そして、昇圧中にワード選択回路３によりワード線が選
択されると、昇圧電圧ＶＰＰがワード線に供給されるの
で、昇圧電圧ＶＰＰは瞬間的に低下する。しかし、予め
昇圧されているので、その低下によるワード線の電位の
立ち上がり遅れは生じない。
【００６６】その後、ワンショット信号である昇圧制御
信号ＰＲＥＶＢＴが立ち下がり、通常動作へと移行する
が、この移行の時点で昇圧電圧ＶＰＰが４．０Ｖよりも
下がっていると、比較回路ＣＯＭ１の出力が立ち上が
り、昇圧信号ＶＢＵＰはハイのままとなる。そして、昇
圧電圧ＶＰＰが上昇して４．０Ｖに達すると、比較回路
ＣＯＭ１の出力が立ち下がって昇圧が停止される。な
お、ここでいう通常動作とは、昇圧電圧ＶＰＰを４．０
Ｖに保持しようとする動作のことである。
【００６７】次に、オシレータ回路７における発振動作
について説明する。オシレータ回路７においては、昇圧
信号ＶＢＵＰがハイであると、カレントミラーを構成す
るトランジスタＴｒ１１乃至Ｔｒ１５及びＴｒ２１及び
Ｔｒ２２等の後段に接続されたトランジスタＴｒ１６乃
至Ｔｒ３７からなる遅延部（発振回路）を通じてレベル
が推移する。このとき、インバータＩＶ１３及びＩＶ１
４の後段に接続されたトランジスタＴｒ４１乃至Ｔｒ６
０からなる遅延部（発振回路）は非導通状態となってい
る。また、トランスファゲートＧ１はオンとなるので、
インバータＩＶ１７から発振信号ＶＢＯＳが出力され
る。
【００６８】一方、昇圧信号ＶＢＵＰがロウであると、
インバータＩＶ１３及びＩＶ１４の後段に接続されたト
ランジスタＴｒ４１乃至Ｔｒ６０からなる遅延部が活性
化され、トランジスタＴｒ１６乃至Ｔｒ３７からなる遅
延部は非活性の状態となる。また、トランスファゲート
Ｇ１はオフとなっており、トランジスタＴｒ６３乃至Ｔ
ｒ６６を介してインバータＩＶ１７から発振信号ＶＢＯ
Ｓが出力される。この場合、前記カレントミラー内のト
ランジスタＴｒ１４がオンしてカレントミラーにおける
電源供給が停止するので、消費電流が削減される。
【００６９】このオシレータ回路７には、従来と同様に
消費電流削減用のトランジスタＴｒ１４が設けられてい
るが、トランジスタＴｒ４１乃至Ｔｒ６０からなる低速
の遅延部（発振回路）が設けられ、トランジスタＴｒ４
１乃至Ｔｒ６０からなる遅延部（発振回路）の後段には
トランスファゲートＧ１が設けられているので、昇圧信
号ＶＢＵＰのレベルが変化した場合であっても、ハザー
ドが発生する虞がない。
【００７０】これに対し、従来のオシレータ回路１０７
を、本実施例におけるオシレータ回路７の代替とした場
合には、昇圧信号ＶＢＵＰがロウの場合に、オシレータ
回路７と昇圧回路８との間にオシレータ回路７の前回動
作における最後の出力レベルを保持しておくための回路
が必要となるという欠点がある。また、このような回路
では、昇圧信号ＶＢＵＰがロウとなる度に最後の出力レ
ベルのリセットを行う必要があるため、昇圧信号ＶＢＵ
Ｐがハイとなる直前にロウに変化した場合には、短パル
スとして発振信号ＶＢＯＳが昇圧回路８に入力されてハ
ザードが発生する虞がある。
【００７１】事前昇圧電圧ＶＰＰＢの電圧は、信号ＰＲ
ＥＶＢＴのパルス幅、即ち第２の遅延回路Ｄ２及び第３
の遅延回路Ｄ３の各遅延時間の和Ｔ２によって決定さ
れ、パルス幅Ｔ２を短く設定すると、従来と同様の課題
を生じ、長く設定すると、メモリセルトランジスタが破
壊する。従って、事前昇圧電圧ＶＰＰＢは、ワード線１
１が選択されると平滑容量Ｃｄと寄生容量Ｃｗとで分割
された電圧になるが、このとき、ワード線１１に生ずる
電圧Ｖｗがメモリセルトランジスタのゲート耐圧以下に
収まるようにパルス幅Ｔ２（事前昇圧電圧ＶＰＰＢ）を
設定すればよい。特に、ワード線１１が選択されたとき
に低下した結果の昇圧電圧ＶＰＰが所定の昇圧電圧（４
Ｖ）になるように、パルス幅Ｔ２（事前昇圧電圧ＶＰＰ
Ｂ）を設定することがより望ましい。
【００７２】このように、第１の実施例によれば、ワー
ド線を選択する前に予め昇圧電圧ＶＰＰをその基準電位
である４．０Ｖよりも高い電圧に昇圧しているので、ワ
ード線選択によりそのレベルが低下したとしても、ワー
ド線の電位レベルは、十分早いタイミングで立ち上がる
ことが可能となる。また、オシレータ回路７において
は、昇圧信号ＶＢＵＰのレベルが変化した場合のハザー
ドを防止することが可能である。
【００７３】次に、本発明の第２の実施例について説明
する。第２の実施例においては、昇圧電位検出回路６の
構成が第１の実施例と異なっている。図７は第２の実施
例における昇圧電位検出回路６を示す回路図である。
【００７４】第２の実施例における昇圧電位検出回路６
には、互いに直列に接続された抵抗素子Ｒ１ａ及びＲ１
ｂが設けられており、抵抗素子Ｒ１ａの一端には昇圧電
圧ＶＰＰが供給され、抵抗素子Ｒ１ｂの一端は接地ＧＮ
Ｄに接続されている。また、互いに直列に接続された抵
抗素子Ｒ２及びＲ３が設けられており、抵抗素子Ｒ２の
一端には昇圧電圧ＶＰＰが供給され、抵抗素子Ｒ３の一
端は接地ＧＮＤに接続されている。例えば、抵抗素子Ｒ
１ａ及びＲ１ｂの抵抗値は１０００ｋΩであり、抵抗素
子Ｒ２の抵抗値は１０４８ｋΩ、抵抗素子Ｒ３の抵抗値
は９５２ｋΩであるが、これらに限定されるものではな
い。抵抗素子Ｒ１ａ及びＲ１ｂの接続点にＮチャネルト
ランジスタＴｒ４が接続されており、このトランジスタ
Ｔｒ４のゲートには、昇圧制御信号ＰＲＥＶＢＴを反転
するインバータＩＶ４が接続されている。また、抵抗素
子Ｒ２及びＲ３の接続点にＮチャネルトランジスタＴｒ
５が接続され、このトランジスタＴｒ５のゲートには、
インバータＩＶ４の出力信号を反転するインバータＩＶ
５が接続されている。トランジスタＴｒ４及びＴｒ５の
他端は互いに共通接続されて比較回路ＣＯＭ１の一入力
端に接続されている。この比較回路ＣＯＭ１の他の一入
力端には基準電位が入力される。基準電位は、例えば
２．０Ｖであるが、これに限定されるものではない。こ
の比較回路ＣＯＭ１からの出力信号が昇圧電位検出回路
６の昇圧信号ＶＢＵＰとして出力される。
【００７５】なお、他の回路の構成は第１の実施例と同
様である。
【００７６】次に、上述のように構成された第２の実施
例のＤＲＡＭの動作について説明する。図８は第２の実
施例における昇圧動作を示すタイミングチャートであ
る。
【００７７】第２の実施例においては、第１の実施例と
同様に、昇圧電位検出回路に設けられた抵抗素子Ｒ１ａ
の一端に昇圧電圧ＶＰＰが入力されており、抵抗素子Ｒ
１ａ及びＲ１ｂの接続点の電位はＶＰＰ／２となってい
る。ＡＣＴ／ＲＥＦ信号が立ち上がる以前で昇圧制御信
号ＰＲＥＶＢＴがロウとなっている間、トランジスタＴ
ｒ４はオンとなり、トランジスタＴｒ５はオフとなって
いるので、比較回路ＣＯＭ１によりＶＰＰ／２と基準電
位とが比較される。従って、ＶＰＰ／２が基準電位（例
えば、２．０Ｖ）より高い場合には比較回路ＣＯＭ１の
出力はロウとなる。しかし、昇圧電圧ＶＰＰが低下し、
ＶＰＰ／２が基準電位より低くなると、即ち昇圧電圧Ｖ
ＰＰが４．０Ｖより小さくなると、図８に示すように、
若干の遅延の後、比較回路ＣＯＭ１の出力信号、即ち昇
圧信号ＶＢＵＰが立ち上がり、オシレータ回路７が動作
して発振信号ＶＢＯＳを出力する。そして、昇圧回路８
が昇圧電圧ＶＰＰの昇圧を開始する。その後、昇圧電圧
ＶＰＰが４．０Ｖを超えるようになると、比較回路ＣＯ
Ｍ１の出力が立ち下がって昇圧信号ＶＢＵＰが立ち下が
るので、オシレータ回路７における発振が停止する。な
お、昇圧電圧ＶＰＰが４．０Ｖに達してから昇圧動作の
開始、即ちオシレータ回路７の発信開始までには、第１
の実施例と同様に、時間Δｔの遅延が生じる。
【００７８】その後、図８に示すように、ＡＣＴ／ＲＥ
Ｆ信号が立ち上がって昇圧制御信号ＰＲＥＶＢＴが立ち
上がると、トランジスタＴｒ４がオフとなり、トランジ
スタＴｒ５がオンになる。この結果、比較回路ＣＯＭ１
により、ＶＰＰ×９５２／（１０４８＋９５２）と基準
電位とが比較される。従って、ＶＰＰ×０．４７２が基
準電位（例えば、２．０Ｖ）より高い場合には、即ち電
位ＶＰＰが約４．２Ｖより高い場合には比較回路ＣＯＭ
１の出力はロウとなる。つまり、図８に示すように、昇
圧電圧ＶＰＰの基準電位が４．０Ｖから４．２Ｖに変化
することになる。しかし、昇圧制御信号ＰＲＥＶＢＴが
立ち上がった瞬間においては、昇圧電圧ＶＰＰは４．０
Ｖより若干高いだけで、４．２Ｖには達していない。こ
のため、比較回路ＣＯＭ１の出力信号、即ち昇圧信号Ｖ
ＢＵＰが立ち上がる。この結果、オシレータ回路７が発
振を開始し、昇圧回路８が昇圧電圧ＶＰＰの昇圧を開始
する。そして、昇圧中にワード選択回路３によりワード
線が選択されると、昇圧電圧ＶＰＰがワード線に供給さ
れるので、昇圧電圧ＶＰＰは瞬間的に低下する。しか
し、予め昇圧されているので、その低下によるワード線
の電位の立ち上がり遅れは生じない。
【００７９】その後、ワンショット信号である昇圧制御
信号ＰＲＥＶＢＴが立ち下がり、通常動作へと移行す
る。昇圧制御信号ＰＲＥＶＢＴの立ち下がりにより、ト
ランジスタＴｒ４がオンし、トランジスタＴｒ５がオフ
するため、比較回路ＣＯＭ１の一端には抵抗素子Ｒ１ａ
及びＲ１ｂによりＶＰＰが抵抗分割されたＶＰＰ／２が
入力される。即ち、ＶＰＰの基準電圧は、４．０Ｖに戻
る。従って、昇圧制御信号ＰＲＥＶＢＴの立ち下がりの
タイミングで昇圧電圧ＶＰＰが４．０Ｖよりも下がって
いると、比較回路ＣＯＭ１の出力が立ち上がり、昇圧信
号ＶＢＵＰはハイのままとなる。そして、昇圧電圧ＶＰ
Ｐが上昇して４．０Ｖに達すると、比較回路ＣＯＭ１の
出力が立ち下がって昇圧が停止される。
【００８０】以上の説明では、事前昇圧電圧ＶＰＰＢを
４．２Ｖとして説明したが、これに限定されるものでは
ない。事前昇圧電圧ＶＰＰＢを低く設定すると、従来と
同様の課題を生じ、高く設定すると、メモリセルトラン
ジスタが破壊する。従って、事前昇圧電圧ＶＰＰＢは、
ワード線１１が選択されると平滑容量Ｃｄと寄生容量Ｃ
ｗとで分割された電圧になるが、このとき、ワード線１
１に生ずる電圧Ｖｗがメモリセルトランジスタのゲート
耐圧以下に収まるように抵抗素子Ｒ２及びＲ３の各抵抗
値（事前昇圧電圧ＶＰＰＢ）を設定すればよい。特に、
ワード線１１が選択されたときに低下した結果の昇圧電
圧ＶＰＰが所定の昇圧電圧（４Ｖ）になるように、抵抗
素子Ｒ２及びＲ３の各抵抗値（事前昇圧電圧ＶＰＰＢ）
を設定することがより望ましい。
【００８１】なお、昇圧電位検出回路については、図３
及び図７に示す回路を統合し、第１の実施例として使用
する場合には、トランジスタＴｒ５のゲートを接地電位
に固定されたものとし、第２の実施例として使用する場
合には、オア回路ＯＲ１の一入力端を昇圧制御信号ＰＲ
ＥＶＢＴが入力されるものではなく接地電位に固定され
たものとしてもよい。このような構成としておけば、実
際の製造工程では、マスタースライスにより、第１及び
第２の実施例から一方のＤＲＡＭを選択することができ
るようになる。
【００８２】
【発明の効果】以上詳述したように、本発明によれば、
先行昇圧手段により、ワード線の選択前に予めワード選
択回路にワード線の選択に必要とされる電圧よりも高い
電圧が供給されているので、電圧降下が生じても、基準
電圧からの低下を小さなものとすることができる。この
ため、ワード線の電圧は選択から瞬時に立ち上がり、高
速動作を行うことができる。また、補償容量は必要ない
ので、面積の増大を回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＤＲＡＭの一部を
示すブロック図である。
【図２】昇圧制御回路５の構造を示すブロック図であ
る。
【図３】第１の実施例における昇圧電位検出回路６の構
造を示す回路図である。
【図４】オシレータ回路７の構造を示す回路図である。
【図５】昇圧制御回路５の動作を示すタイミングチャー
トである。
【図６】第１の実施例における昇圧動作を示すタイミン
グチャートである。
【図７】第２の実施例における昇圧電位検出回路６を示
す回路図である。
【図８】第２の実施例における昇圧動作を示すタイミン
グチャートである。
【図９】従来のＤＲＡＭの一部を示すブロック図であ
る。
【図１０】昇圧電位検出回路１０６の構造を示す回路図
である。
【図１１】オシレータ回路１０７の構造を示す回路図で
ある。
【図１２】昇圧回路１０８の構造を示す回路図である。
【図１３】従来のＤＲＡＭにおける昇圧動作を示すタイ
ミングチャートである。
【符号の説明】
１、１０１；コマンドデコーダ ２、１０２；アドレスバッファ ３、１０３；ワード選択回路 ４、１０４；ロウ系制御回路 ５；昇圧制御回路 ６、１０６；昇圧電位検出回路 ７、１０７；オシレータ回路 ８、１０８；昇圧回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイと、このメモリセルア
    レイにおいて行をなす複数個のメモリセルが共通接続さ
    れた複数本のワード線と、これらのワード線の中から入
    力されたアドレス信号が示すメモリセルが属するワード
    線をその電圧を立ち上げることにより選択するワード選
    択回路と、このワード選択回路が前記ワード線を選択す
    る前に予め前記ワード選択回路に前記ワード線に供給す
    べき電圧として前記ワード線の選択に必要とされる電圧
    よりも大きな電圧を供給しておく先行昇圧手段と、を有
    することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記先行昇圧手段は、前記メモリセルア
    レイにおけるデータの読み出し又は書き込みを行う命令
    を検出して前記ワード選択回路に前記ワード線の選択に
    必要とされる電圧よりも大きな電圧を供給することを特
    徴とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記先行昇圧手段は、前記メモリセルア
    レイにおけるリフレッシュ動作を行う命令を検出して前
    記ワード選択回路に前記ワード線の選択に必要とされる
    電圧よりも大きな電圧を供給することを特徴とする請求
    項１又は２に記載の半導体記憶装置。
  4. 【請求項４】 前記先行昇圧手段は、オシレータ回路
    と、このオシレータ回路からの発振信号により前記ワー
    ド選択回路に供給される電圧を昇圧する昇圧回路と、一
    定の命令が入力されると昇圧開始を示すワンショットの
    昇圧制御信号を出力する昇圧制御回路と、前記ワード選
    択回路に供給されている電圧が基準電圧を下回ったとき
    及び前記昇圧制御信号が入力されたときに前記オシレー
    タ回路に発振動作を開始させる昇圧電位検出回路と、を
    有することを特徴とする請求項１乃至３のいずれか１項
    に記載の半導体記憶装置。
  5. 【請求項５】 前記先行昇圧手段は、オシレータ回路
    と、このオシレータ回路からの発振信号により前記ワー
    ド選択回路に供給される電圧を昇圧する昇圧回路と、一
    定の命令が入力されると昇圧開始を示すワンショットの
    昇圧制御信号を出力する昇圧制御回路と、前記ワード選
    択回路に供給されている電圧が基準電圧を下回ったとき
    に前記オシレータ回路に発振動作を開始させる昇圧電位
    検出回路と、を有し、前記昇圧電位検出回路は、前記昇
    圧制御信号が入力されたときに前記基準電圧をより高い
    電圧に設定し前記ワード線の選択後に前記基準電圧を元
    の電圧に戻す基準電圧変更手段を有することを特徴とす
    る請求項１乃至３のいずれか１項に記載の半導体記憶装
    置。
  6. 【請求項６】 前記オシレータ回路は、前記昇圧電位検
    出回路から入力される信号の論理レベルに応じて一方が
    動作する第１及び第２の遅延部を有することを特徴とす
    る請求項４又は５に記載の半導体記憶装置。
  7. 【請求項７】 オシレータ回路の出力を昇圧容量に充放
    電することにより定常的に所望の昇圧電圧を発生する昇
    圧回路を有する半導体記憶装置の制御方法において、ワ
    ード線を選択するアドレス信号及びコマンドを入力する
    ステップと、前記コマンドをデコードするステップと、
    前記コマンドをデコードしたコマンド信号の変化に基づ
    いて昇圧制御信号を出力するステップと、前記昇圧制御
    信号の変化に基づいて前記所望の昇圧電圧より高い事前
    昇圧電圧まで昇圧するステップと、前記事前昇圧電圧を
    選択されたワード線に供給するステップと、前記昇圧電
    圧の昇圧を停止するステップと、前記選択されたワード
    線に接続されたメモリセルにおいてデータの読み出し又
    は書き込みを行うステップと、を有することを特徴とす
    る半導体記憶装置の制御方法。
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DE10130752A DE10130752B4 (de) 2000-07-06 2001-06-26 Halbleiterspeichervorrichtung mit Schaltung zur Erzeugung eines verstärkten Potentials und zugehöriges Steuerverfahren
US09/899,779 US6525972B2 (en) 2000-07-06 2001-07-05 Semiconductor memory device with boosting control circuit and control method
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170387A (ja) * 2000-11-23 2002-06-14 Samsung Electronics Co Ltd 高電圧発生器を有する半導体装置及びその高電圧供給方法
KR100847315B1 (ko) 2007-02-28 2008-07-21 삼성전자주식회사 셀프 리프레쉬 제어 회로, 이를 포함하는 반도체 메모리장치 및 셀프 리프레쉬 제어 방법
JP2010135040A (ja) * 2008-12-08 2010-06-17 Fujitsu Microelectronics Ltd 半導体メモリ、半導体装置およびシステム

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002091604A (ja) * 2000-09-19 2002-03-29 Mitsubishi Electric Corp クロック発生回路
US6836176B2 (en) * 2002-01-02 2004-12-28 Intel Corporation Charge pump ripple reduction
US6781860B2 (en) * 2002-05-01 2004-08-24 Ovonyx, Inc. High voltage row and column driver for programmable resistance memory
US6775189B2 (en) * 2002-12-25 2004-08-10 Ememory Technology Inc. Option fuse circuit using standard CMOS manufacturing process
KR100521375B1 (ko) * 2003-02-13 2005-10-12 삼성전자주식회사 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치
US7332978B2 (en) * 2004-12-16 2008-02-19 Stmicroelectronics Pvt Ltd. Glitch free controlled ring oscillator and associated methods
US7525853B2 (en) * 2005-08-12 2009-04-28 Spansion Llc Semiconductor device and method for boosting word line
JP4947703B2 (ja) * 2006-11-14 2012-06-06 オンセミコンダクター・トレーディング・リミテッド チャージポンプ回路
US7443735B2 (en) * 2006-12-22 2008-10-28 Sandisk Corporation Method of reducing wordline recovery time
US7495992B2 (en) * 2006-12-22 2009-02-24 Sandisk Corporation System for reducing wordline recovery time
KR20080060666A (ko) * 2006-12-27 2008-07-02 삼성전자주식회사 메모리 셀 워드라인의 스트레스 시간을 줄이는 워드라인구동 방법 및 회로
US9026304B2 (en) * 2008-04-07 2015-05-05 United Parcel Service Of America, Inc. Vehicle maintenance systems and methods
US7834712B2 (en) * 2008-10-09 2010-11-16 Altera Corporation Techniques for providing option conductors to connect components in an oscillator circuit
JP2010136573A (ja) * 2008-12-08 2010-06-17 Elpida Memory Inc 昇圧電圧発生回路、負電圧発生回路および降圧電圧発生回路
US7940549B2 (en) * 2009-10-05 2011-05-10 Nanya Technology Corp. DRAM positive wordline voltage compensation device for array device threshold voltage and voltage compensating method thereof
US8164321B2 (en) * 2010-03-09 2012-04-24 Freescale Semiconductor, Inc. Current injector circuit for supplying a load transient in an integrated circuit
US8331132B2 (en) 2010-08-03 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive write bit line and word line adjusting mechanism for memory
US9214859B2 (en) * 2012-04-30 2015-12-15 Macronix International Co., Ltd. Charge pump system
US9881654B2 (en) 2015-01-14 2018-01-30 Macronix International Co., Ltd. Power source for memory circuitry
US9536575B2 (en) 2015-01-14 2017-01-03 Macronix International Co., Ltd. Power source for memory circuitry
US9361972B1 (en) * 2015-03-20 2016-06-07 Intel Corporation Charge level maintenance in a memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153284A (ja) * 1995-11-29 1997-06-10 Nec Corp 半導体メモリ装置
JP2001297584A (ja) * 2000-04-13 2001-10-26 Nec Corp 半導体記憶装置の昇圧回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0812754B2 (ja) * 1990-08-20 1996-02-07 富士通株式会社 昇圧回路
JPH05151773A (ja) * 1991-11-29 1993-06-18 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置
JP3292417B2 (ja) * 1994-02-15 2002-06-17 三菱電機株式会社 半導体装置
JPH08203281A (ja) * 1995-01-30 1996-08-09 Nec Corp 半導体装置
JP3672968B2 (ja) * 1995-05-29 2005-07-20 株式会社ルネサステクノロジ ブースト回路
JPH09162713A (ja) * 1995-12-11 1997-06-20 Mitsubishi Electric Corp 半導体集積回路
JPH11288588A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153284A (ja) * 1995-11-29 1997-06-10 Nec Corp 半導体メモリ装置
JP2001297584A (ja) * 2000-04-13 2001-10-26 Nec Corp 半導体記憶装置の昇圧回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170387A (ja) * 2000-11-23 2002-06-14 Samsung Electronics Co Ltd 高電圧発生器を有する半導体装置及びその高電圧供給方法
KR100847315B1 (ko) 2007-02-28 2008-07-21 삼성전자주식회사 셀프 리프레쉬 제어 회로, 이를 포함하는 반도체 메모리장치 및 셀프 리프레쉬 제어 방법
JP2010135040A (ja) * 2008-12-08 2010-06-17 Fujitsu Microelectronics Ltd 半導体メモリ、半導体装置およびシステム

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