KR100440346B1 - 반도체 메모리 장치 및 제어 방법 - Google Patents

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Abstract

승압 전위 발생 회로를 구비한 반도체 메모리 장치 (50) 가 제공된다. 승압 전위 발생 회로는 워드 라인 (11) 이 선택될 때 승압 전위 노드에 전하를 제공한다. 승압 전위 발생 회로는 승압 제어 회로 (5), 승압 전위 검출 회로 (6), 오실레이터 회로 (7), 및 승압 회로 (8) 를 포함할 수 있다. 승압 제어 회로 (5) 는 커맨드 디코더 (1) 가 워드 라인이 활성되는 것을 지시할 때 승압 제어 신호를 발생할 것이다. 상기 승압 제어 신호에 응답하여, 승압 전위 검출 회로 (6) 는 승압 회로 (8) 가 승압 전위 노드에 전하를 전송하도록 오실레이터 회로 (7) 를 인에이블시킬 것이다. 이것은 워드 라인이 활성화될 때 워드 라인에 제공될 수 있는 충분한 전하를 승압 전위 노드가 가지도록 할 수 있다.

Description

반도체 메모리 장치 및 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD}
본 발명은 일반적으로 반도체 장치에 관한 것이고, 특히 워드 라인의 선택시 워드 라인의 전위 전원의 전위 감소를 억제할 수 있는 제어 방법을 구비한 반도체 메모리 장치에 관한 것이다.
DRAM (dynamic random access memory) 과 같은 반도체 메모리 장치는 메모리셀 트랜지스터 및 메모리 셀 커패시터에 의해 형성된 메모리 셀을 구비할 수 있다. 메모리 셀 트랜지스터는 통상적으로 n 형 IGFET (insulated gate field effect transitor) 이다. 상기 메모리 셀 트랜지스터의 제어 게이트는 워드 라인에 연결되고, 하나의 소스/드레인 단자는 비트 라인에 연결되고, 다른 소스/드레인 단자는 상기 메모리 셀 커패시터에 연결된다. 메모리 셀 커패시터는 메모리 셀에 저장된 비트의 로직 레벨을 지시하는 전하를 저장한다. n 형 IGFET 의 소스 전위는 n 형 IGFET 의 게이트에 인가된 전위보다 낮은 문턱값 (Vt) 으로 제한되기 때문에, 메모리 셀 커패시터에 홀드되는 전위는 제한된다. 전원 전압 Vint 이 워드 라인에 인가되는 최대 전위인 경우에, 메모리 셀 커패시터는 최대 전위 Vint - Vt 를 가지는데, 이때 Vt 는 메모리 셀 트랜지스터의 문턱값이다. 따라서 전원 Vint 에 해당하는 데이터 전위가 비트 라인에 인가되더라도, Vint - Vt 의 전위가 메모리 셀 커패시터에 저장된다. 이것은 데이터 보전성에 영향을 미칠 수 있고 및/또는 내역 (specification) 을 리프레시할 수 있다.
상기의 문제점을 방지하기 위해, 워드 라인에는 통상적으로 전원 전압 Vint 보다 높은 전위가 인가된다. 전원 전압 Vint 보다 높은 전위는 워드 라인 활성화 전위로 간주될 수 있다. 워드 라인 활성화 전위는 메모리 셀 커패시터에서 및 메모리 셀 커패시터로부터 충분한 전하의 이동을 제공하기에 필요한 전위일 수 있다.
전원 전압 Vint 보다 더 높은 전압을 얻기 위한 2 가지 접근 방법이 있다.
하나는 배율 전하 펌프 정류기에 연결된 오실레이터를 사용하는 것이다. 이러한 접근 방법은 일정하게 승압 전압을 인가할 수 있다.
다른 접근 방법은 부츠트래핑 펄스를 전위 인가 워드 라인에 가하도록 부츠트래핑 (bootstrapping) 커패시터를 사용하는 것이다.
도 9 를 참조하면, 종래 DRAM 의 도식적 블록도가 제시되어 있고 일반적 참조 번호 (100) 로 표시되어 있다.
종래 DRAM (100) 은 중앙 처리 장치 (CPU) 로부터 수신된 커맨드를 복조해서 제어 신호를 로우 제어 회로 (104) 에 제공하는 커맨드 디코더 (101) 를 포함한다. 또한 어드레스 신호를 수신해서 워드 선택 회로 (103) 에 로우 어드레스를 제공하고 컬럼 어드레스를 비트 선택 회로 (109) 에 제공하는 어드레스 버퍼 (102) 를 포함한다. 커맨드 디코더 (101) 는 어드레스 버퍼 (102) 와 워드 선택 회로 (103) 에 로우 인에이블 신호 (RE) 를 제공한다.
종래 DRAM (100) 은 메모리 셀 어레이 (110) 를 포함한다. 메로리 셀 (가령, 메모리 셀 (113)) 은 비트 라인 (가령, 비트 라인 (112)) 와 워드 라인 (가령, 워드 라인 (111)) 의 교차점에 형성된다. 워드 선택 회로는 로우 인에이블 신호 (RE) 가 활성화될 때 승압 회로 (108) 로부터 승압 전압 (VPP) 을 수신하고 어드레스 버퍼 (102) 로부터 수신한 어드레스 값에 기초하여 워드 라인 (111) 을 선택한다. 승압 전압 (VPP) 은 선택된 워드 라인 (111) 에 인가된다.
승압 전위 검출 회로 (106) 는 승압 전위 (VPP) 를 수신하고 승압 전위 (VPP) 가 소정 전위 아래로 떨어지는지 여부를 검출한다. 승압 전위 검출 회로 (106) 는 오실레이터 회로 (107) 와 승압 회로 (108) 에 승압 전압 신호 (VBUP) 를 제공한다. 오실레이터 회로 (107) 는 승압 회로 (108) 에 오실레이션 신호 (VBOS) 를 제공한다.
센스 증폭기 (114) 는 선택된 메모리 셀 (가령, 선택된 워드 라인 (111) 에 연결된 메모리 셀) 의 로우상의 데이터 신호를 검출한다. 그 후, 비트 선택 회로 (109) 는 어드레스 버퍼 (102) 로부터 수신한 컬럼 어드레스에 기초하여 컬럼 (가령, 비트 라인 (112)) 을 선택한다. 따라서, 입력/출력 (I/O) 버퍼 (115) 를 통해 종래의 DRAM (100) 으로부터 또는 DRAM (100) 에 데이터가 제공된다.
이제 도 10 을 참고하면, 승압 전위 검출 회로 (106) 의 도식적 회로도가 제시된다. 승압 전위 검출 회로 (106) 는 도 9 의 승압 전위 검출 회로 (106) 이다.
승압 전위 검출 회로 (106) 는 승압 전위 (VPP) 와 접지 (GND) 간에 직렬로연결된 저항 소자 (R101a 및 R101b) 를 가진다. 승압 전위 (VPP) 는 저항 소자 (R101a) 의 한 단자에 연결된다. 저항 소자 (R101b) 의 한 단자는 접지 (GND) 에 연결된다. 저항 소자 (R101a 및 R101b) 의 다른 단자는 비교기 회로 (COM101) 의 하나의 입력 단자에 전위를 제공하기 위해 연결된다. 기준 전위(Vs) 는 비교기 회로 (COM101) 의 다른 입력 단자에 인가된다. 승압 전압 신호 (VBUP) 는 비교기 (COM101) 로부터의 출력이다. 저항 소자 (R101a 및 R101b) 의 저항값은 바람직한 승압 전위 (VPP) 와 기준 전위 (Vs) 의 값에 기초하여 결정되어, 승압 전위가 바람직한 전위일 때 저항 소자 (R101a 및 R101b) 의 접점에서 얻은 전위는 기준 전위 (Vs) 와 동일하다.
도 11 을 참조하면, 오실레이터 회로 (107) 의 도식적 회로도가 제시된다. 오실레이터 회로 (107) 는 도 9 의 오실레이터 회로 (107) 이다.
오실레이터 회로 (107) 는 NAND 게이트 (NAND110) 및 인버터 (IV111 내지 IV115) 를 구비한다. NAND 게이트 (NAND110) 및 인버터 (IV111 내지 IV114) 가 직렬로 연결되어 인버터 (IV114) 의 출력이 NAND (NAND110) 의 입력이 되도록 링 오실레이터 회로를 형성한다. 또한 NAND 게이트 (NAND110) 는 입력으로 승압 전압 신호 (VBUP) 를 수신한다. 인버터 (IV115) 는 인버터 (IV114) 의 출력을 입력으로 수신하고 출력으로 오실레이션 신호 (VBOS) 를 제공하도록 연결된다.
승압 전압 신호 (VBUP) 가 하이 로직 레벨일 때, 오실레이터 회로 (107) 는 발진하고 오실레이션 신호 (VBOS) 는 주기적으로 로직 레벨을 변경한다. 그러나, 승압 전압 신호 (VBUP) 가 로우 로직 레벨일 때, 오실레이터 회로 (107) 는 발진을 중지하고 오실레이션 신호 (VBOS) 는 소정의 로직 레벨 (로우 로직) 로 유지된다.
도 13 을 참조하면, 승압 회로 (108) 의 도식적 다이어그램이 제시되어 있다. 승압 회로 (108) 는 도 9 의 승압 회로 (108) 이다.
승압 회로 (108) 는 트랜지스터 (Tr111 및 Tr112), 인버터 (IV116), 승압 커패시턴스 (Cc) 및 스무딩 커패시터 (Cd) 를 구비한다. 전원 전압 (Vint) 은 트랜지스터 (Tr111) 의 게이트와 소스에 연결된다. 트랜지스터 (Tr111) 의 드레인은 노드 (a) 에 연결된다. 인버터 (IV116) 는 오실레이션 신호 (VBOS) 를 입력으로 수신하고 노드 (b) 에서 승압 커패시터 (Cc) 의 단자에 출력을 제공한다. 승압 커패시터 (Cc) 의 다른 단자는 노드 (a) 에 연결된다. 트랜지스터 (Tr112) 는 노드 (a) 에 연결된 소스 및 게이트와 노드 (c) 에서 스무딩 커패시터 (Cd) 에 연결된 드레인을 구비한다. 승압 전위 (VPP) 는 노드 (c) 에서 출력이다. 스무딩 커패시터 (Cd) 의 다른 단자는 접지 전위에 연결된다.
승압 회로 (108) 의 동작은 다음에서 기술된다.
오실레이션 신호 (VBOS) 가 하이 로직일 때, 노드 (b) 는 로우 전위이다. 그 후, 노드 (a) 는 트랜지스터 (Tr111) 를 통해 (Vint - Vt, 여기에서 Vint 는 전원 전압, Vt 는 트랜지스터 (Tr111) 의 문턱 전압) 의 전위로 프리차지된다. 오실레이션 신호 (VBOS) 가 로우 로직으로 천이할 때, 노드 (b) 는 하이 전위 (Vint) 로 천이한다. 그 후 노드 (a) 는 (2Vint - Vt) 로 승압된다. 그 후 다이오드 구성 트랜지스터 (Tr112) 는 도통하여 승압 커패시터 (Cc) 로부터 스무딩 커패시터 (Cd) 로 전하를 이동시킨다. 오실레이션 신호 (VBOS) 는 계속해서 진동하여 승압 전위 (VPP) 가 이론적 한계인 (2Vint - 2Vt) 를 가지는데, 여기에서 2Vt 는 트랜지스트 (Tr111 및 Tr112) 의 결합된 문턱 전압이다.
승압 전압 (VPP) 은 트랜지스터 (Tr112) 및 승압 커패시터 (Cc) 의 스테이지수를 증가함으로써 증가될 수 있다.
도 12 를 참고하면, 종래 DRAM (100) 에서의 승압 동작을 나타내는 타이밍도를 제시한다.
도 9 와 함께 도 12 를 참고하면, 종래 DRAM (100) 에서 커맨드가 커맨드 디코더 (101) 로 입력될 때, 커맨드 디코더 (101) 는 커맨드를 복조한다. 커맨드가 데이터 읽기, 데이터 쓰기, 또는 리프레시 커맨드이면, 커맨드 디코더는 로우 제어 회로 (104) 에 원샷 신호로서 제어 신호 (ACT/REF) 를 출력한다. 로우 제어 회로 (104) 는 어드레스 버퍼 (102) 및 워드 선택 회로 (103) 를 활성화시키기 위해 로우 인에이블 신호 (RE) 를 출력한다. 커맨드가 커맨드 디코더 (101) 로 입력되는 시간 동안 어드레스 신호는 역시 어드레스 버퍼 (102) 로 입력된다. 어드레스 버퍼 (102) 는 로우 인에이블 신호 (RE) 의 상승에 동기하여 워드 선택 회로 (103) 에 어드레스를 전송한다.
이제 도 10 을 참고하면, 승압 전위 검출 회로 (106) 에서, 승압 전위 (VPP) 는 저항 소자 (R101a) 의 한 단자로 입력된다. 저항 (R101a 및 R101b) 의 저항값은 저항 소자 (R101a 및 R101b) 간의 연결 노드에서의 전위가 VPP/2 가 되도록 선택된다. 비교기 (COM101) 는 전위 (VPP/2) 를 기준 전위 (Vs) 와 비교한다. 기준 전위 (Vs) 는 2.0 V 로 설정된다. 전위 (VPP/2) 가 가령 2.0 V 의 기준 전위 (Vs) 보다 높으면, 승압 전압 신호 (VBUP) 는 로우 로직이다. 그러나, 전위 (VPP/2) 가 기준 전위 (Vs) 아래로 떨어지도록 승압 전위 (VPP) 가 하강할 때, 승압 전압 신호 (VBUP) 는 하이 로직이다. 이것은 승압 전위 (VPP) 가 바람직한최소의 전위인 4.0 V 아래로 떨어진 것을 의미한다.
다시 도 12 를 참고하면, 커맨드가 들어오기 전에 승압 전위 (VPP) 가 최소 전위인 4.0 V 이하로 떨어지는 것을 알 수 있다. 그 후, 승압 전압 신호 (VBUP) 는 하이 로직이 된다. 다시 도 11 를 참고하면, 오실레이터 회로 (107) 는 하이 로직의 승압 전압 신호 (VBUP) 를 수신한다. 따라서 오실레이터 회로 (107) 는 인에이블된다. 따라서, 승압 전위 (VPP) 가 최소 전위 (4.0 V) 아래로 떨어지고 시간 지연 (Δt1) 이 있은 후, 오실레이션 신호 (VBOS) 는 발진하기 시작하고 승압 회로 (108) 는 승압 전위 (VPP) 를 승압하기 시작한다. 시간 지연 (Δt1) 은 승압 전위 검출 회로 (106) 및 오실레이션 회로 (107) 의 전파 지연에 의해 결정된다.
커맨드가 커맨드 디코더 (101) 에 의해 수신된 후, 커맨드가 데이터 읽기, 데이터 쓰기, 또는 리프레시 커맨드이면, 커맨드 디코더 (101) 는 로우 제어 회로 (104) 에 제어 신호 (ACT/REF) 를 원샷 신호로 출력한다. 로우 제어 회로 (104) 는 어드레스 버퍼 (102) 와 워드 선택 회로 (103) 를 활성화하기 위해 로우 인에이블 신호 (RE) 를 출력한다. 커맨드가 커맨드 디코더 (101) 에 입력되는 동안, 어드레스 신호도 또한 어드레스 버퍼 (102) 에 입력된다. 어드레스 버퍼 (102) 는 로우 인에이블 신호 (RE) 에 동기되어 워드 선택 회로 (103) 에 어드레스를 전송한다.
워드 선택 회로 (103) 가 활성화된 로우 인에이블 신호 (RE) 를 수신할 때, 워드 선택 회로 (103) 는 워드 라인 (가령, 워드 라인 (111)) 에 승압 전력 전위(VPP) 을 전기적으로 연결한다. 워드 라인 (111) 은 다수의 메모리 셀에 연결된다. 따라서, 워드 라인은 비교적 큰 워드 라인 용량 (Cw) 을 가진다. 이것은 승압 전력 전위 (VPP) 가 도 12 에 도시된 바와 같이 순간적으로 떨어지도록 한다.
따라서, 승압 전위 검출 회로 (106) 는 하이 로직의 승압 전압 신호 (VBUP) 를 출력한다. 승압 전위 (VPP) 가 떨어지고 시간 지연 (Δt2) 이 있은 후, 오실레이터 회로 (107) 는 발진하기 시작하고 발진하는 오실레이션 신호 (VBOS) 를 제공한다. 그 후, 승압 회로 (108) 는 승압 전위 (VPP) 를 승압하기 시작한다. 따라서, 승압 전위 (VPP) 는 승압 전위 (VPP) 가 떨어진 후 시간 지연 (Δt2) 이 있을 때까지 복구를 시작하지 않는 것을 알수 있다. 승압 전위 (VPP) 가 4.0 V 보다 높을 때, 승압 전압 신호 (VBUP) 는 다시 낮아지고 오실레이터 회로 (107) 와 승압 회로 (108) 는 디스에이블된다.
최근에, DRAMs 의 용량은 계속해서 증가하고 있다. 결과적으로, 하나의 활성화 동작에서 선택되는 메모리 셀의 수는 증가한다. 따라서, 메모리 셀 트랜지스터의 게이트 제어하에 승압 전위 (VPP) 가 많은 수의 메모리 셀에 제공된다. 이것은 메모리 셀이 선택될 때 승압 전위 (VPP) 를 로딩(loading)하는 용량 (Cw) 을 증가시킨다.
워드 라인이 선택될 때, 스무딩 커패시터 (Cd) 상의 전하는 선택된 워드 라인에 전송된다. 이러한 전하 전송은 스무딩 커패시터 (Cd) 과 워드 라인 용량 (Cw) 간의 용량비 뿐아니라 이들 각각의 전위에 의해 결정되어 승압 전위 (VPP) 가 떨어지게 한다. 승압 전위 (VPP) 가 복구를 시작하기 전의 시간 지연 (Δt2) 때문에 충분한 승압 전압 (VPP) 을 순간적으로 얻을 수 없다. 승압 전압 (VPP) 이 더 낮아질 때, 워드 라인 전위 (Vw) 는 적절한 레벨로 천천히 복구한다. 이것은 DRAM 의 동작 속도에 영향을 미칠 수 있다.
승압 전위 (VPP) 의 전압 강하는 스무딩 커패시터 (Cd) 의 용량값을 증가함으로써 감소될 수 있다. 그러나, 이것은 칩의 사이즈를 증가시키고, 생산비를 증가시킨다.
제 2 승압 방법의 예로서 일본 특개평 특허번호 제 평 5151773 호에서 기술되고 있다.
제 2 승압 방법은 로우 어드레스 스트로브 (Row Address Strobe; RASB) 신호의 애플리케이션의 검출과 일시적으로 워드 라인 드라이브에 인가된 전위 (RX) 를 승압하는 것을 포함한다. 그러나, 승압이 일시적으로 펄스를 이용해 이루어지기 때문에 승압 전압 레벨은 크게 변할 수 있다. 다양한 변수가 전위 (RX) 의 변동을 유발할 수 있다. 이러한 변수로서는 몇가지 예를 들자면, 트랜지스터 특성, 배선 저항, 기생 용량, 전원 전압 및 온도등의 변수를 포함한다.
승압 전압 레벨 (전위 RX) 이 너무 높으면, 메모리 셀의 스트레스는 셀 트랜지스터를 악화시킬 수 있고 반도체 메모리 장치의 수명이 단축된다. 대안적으로, 승압 전압 레벨이 너무 낮으면, 충분한 양의 전하가 메모리 셀 커패시터에 인가될 수 없다. 따라서, 데이터 보전성은 악화되고, 불충분한 전하가 읽기 동작에 이용 가능할 수 있고, 또한 이것은 센스 증폭기가 비트 라인쌍에서 미분 전압을 적절히 감지하는데 더 많은 시간이 필요하기 때문에 읽기 동작이 지연될 수 있다.따라서, 메모리 셀에서 데이터는 시간이 흐름에 따라 급속히 악화될 것이고 리프레시 주기는 짧아져야 한다.
또한, 워드 라인의 기생 용량이 증가하면, 소정의 승압 전압 레벨은 승압 용량을 증가시킴이 없이는 달성될 수 없다. 증가된 용량은 큰 트랜지스터에 의해 구동되어야 한다. 이러한 변수들의 결과로, 반도체 메모리 장치의 칩 사이즈는 증가한다. 따라서, 큰 커패시터를 계속적으로 충전하고 방전하는 것은 읽기와 같은 동작에 영향을 미칠 수 있는 칩상 노이즈를 발생시킬 수 있다.
상술한 논점으로 볼 때, 불리하게 칩의 사이즈에 영향을 미치지 않고서 워드 라인의 전위를 증가시킬 수 있는 제어 방법을 구비한 반도체 메모리 장치를 제공하는 것이 바람직하다. 또한, 워드 라인을 선택할 때, 승압 전위의 전위 강하를 억제하는 것이 바람직하다. 또한, 승압 전위를 복구하기 시작하기 위해 요구되는 시간을 줄이고 읽기 및 쓰기 속도를 개선하는 것이 바람직하다. 또한, 승압 전위를 제공함으로써 발생될 수 있는 노이즈 발생을 줄이는 것이 바람직하다.
도 1 은 일 실시예에 따른 반도체 메모리 장치의 도식적 블록도.
도 2 는 일 실시예에 따른 승압 제어 회로의 도식적 블록도.
도 3 은 일 실시예에 따른 승압 전위 검출 회로의 도식적 블록도.
도 4 는 일 실시예에 따른 오실레이터 회로의 도식적 블록도.
도 5 는 일 실시예에 따른 승압 제어 회로의 동작을 나타내는 타이밍도.
도 6 은 일 실시예에 따른 승압 동작을 나타내는 타이밍도.
도 7 은 일 실시예에 따른 승압 전위 검출 회로의 도식적 회로도.
도 8 은 일 실시예에 따른 승압 동작을 나타내는 타이밍도.
도 9 는 종래의 DRAM 의 도식적 블록도.
도 10 은 종래의 승압 전위 검출 회로의 도식적 회로도.
도 11 은 종래의 오실레이터 회로의 도식적 회로도.
도 12 는 종래의 DRAM 의 승압 동작을 나타내는 타이밍도.
도 13 은 승압 회로의 도식적 다이어그램.
본 실시예에 따르면, 승압 전위 발생 회로를 구비한 반도체 메모리 장치가 제공된다. 승압 전위 발생 회로는 워드 라인이 활성화될 때 승압 전위 노드에 전하를 제공할 수 있다. 승압 전위 발생 회로는 승압 제어 회로, 승압 전위 검출 회로, 오실레이터 회로, 및 승압 회로를 포함한다. 승압 제어 회로는 커맨드 디코더가 워드 라인이 활성화될 것이라는 것을 지시할 때 승압 제어 신호를 발생할수 있다. 승압 제어 신호에 응답하여, 승압 전위 검출 회로는 승압 회로가 승압 전위 노드에 전하를 전송할 수 있도록 오실레이터 회로를 인에이블시킬 수 있다. 이것은 승압 전위 노드가 워드 라인이 활성화될 때 워드 라인에 제공될 수 있는 충분한 전하를 가질 수 있게 한다.
실시예의 한 측면에 따르면, 메모리 셀 어레이는 다수의 워드 라인을 구비할 수 있고 워드 선택 회로는 어드레스 값에 기초하여 다수의 워드 라인중 하나를 활성화시킬 수 있다. 승압 전위 노드는 상기 활성화된 워드 라인에 전하를 제공할 수 있다.
실시예의 다른 태양에 의하면, 승압 전위 발생 회로는 워드 라인을 활성화시키는 커맨드를 검출할 수 있고 상기 워드 라인이 활성화되기 전에 승압 전위 노드에 전하를 제공할 수 있다.
실시예의 또 다른 태양에 의하면, 워드 라인을 활성화시키는 커맨드는 읽기, 쓰기, 또는 리프레시 커맨드일 수 있다.
실시예의 또 다른 태양에 의하면, 승압 회로는 오실레이션 신호에 응답하여 승압 전위 노드에 전하를 제공할 수 있다.
실시예의 또 다른 태양에 의하면, 승압 제어 회로는 워드 라인이 활성화되는 것을 지시하는 원샷 승압 제어 신호를 제공할 수 있다.
실시예의 또 다른 태양에 의하면, 승압 전위 검출 회로는 승압 제어 신호를 수신하고 오실레이터 인에이블 상태와 오실레이터 디스에이블 상태를 가지는 승압 전압 신호를 제공할 수 있다. 승압 전압 신호는 승압 제어 신호가 워드 라인이활성된 것을 지시할 때, 오실레이터 인에이블 상태를 가질 수 있다.
실시예의 또 다른 태양에 의하면, 승압 전압 신호는 승압 전위 노드가 소정의 전위보다 하강할 때 오실레이터 인에이블 상태를 가질 수 있다.
실시예의 또 다른 태양에 의하면, 승압 전압 신호는 승압 제어 신호가 워드 라인이 활성화된 것을 지시하지 않을 때 승압 전위가 제 1 소정 전위보다 낮을 경우 오실레이터 인에이블 상태를 가질 수 있다. 승압 전압 신호는 승압 제어 신호가 워드 라인이 활성화된 것을 지시할 때 제 2 소정 전위보다 낮을 경우 오실레이터 인에이블 상태를 가질 수 있다. 제 2 소정 전위는 제 1 소정 전위보다 클 수 있다.
실시예의 또 다른 태양에 의하면, 오실레이터 회로는 발진 신호 발생기 및 오실레이터 프리셋 회로를 포함할 수 있다. 발진 신호 발생기는 승압 전압 신호가 오실레이터 인에이블 상태일 때 발진할 수 있고 오실레이터 프리셋 회로는 승압 전압 신호가 오실레이터 디스에이블 상태일 때 반대 시작 상태로 발진 신호 발생기를 프리셋할 수 있다.
실시예의 또 다른 태양에 의하면, 오실레이션 회로는 승압 전압 신호가 오실레이터 인에이블 상태일 때 주기적 로직 천이를 가질 수 있는 오실레이션 신호를 발생하기 위해 결합될 수 있다. 승압 회로는 오실레이션 신호의 로직 천이에 응답하여 승압 전위 노드에 전하를 제공하기 위해 결합될 수 있다.
실시예의 또 다른 태양에 의하면, 승압 제어 회로는 워드 라인이 활성화되는 것을 지시하는 제어 신호에 응답하여 승압 제어 신호를 발생할 수 있다. 승압제어 신호는 원샷 펄스일 수 있고 커맨드 디코더는 외부에서 인가된 커맨드를 수신하여 제어 신호를 발생할 수 있다.
실시예의 또 다른 태양에 의하면, 승압 전위 검출 회로는 기준 전위와 승압 레벨 지시 전위를 비교할 수 있는 비교기를 포함할 수 있고 기준 전위가 승압 레벨 지시 전위보다 클 때 오실레이터 인에이블 상태를 가지는 승압 전압 신호를 발생할 수 있다.
실시예의 또 다른 태양에 의하면, 승압 전위 검출 회로는 워드 라인이 인에이블될 때 제 1 승압 제어 로직 상태를 가지는 승압 제어 신호를 발생할 수 있다. 승압 전위 검출 회로는 승압 제어 신호가 제 1 승압 제어 로직 상태를 가질 때 오실레이터 인에이블 상태를 가지는 승압 전압 신호를 발생할 수 있다.
실시예의 또 다른 태양에 의하면, 승압 전위 검출 회로는 승압 전위를 수신하고 상기 승압 전위에 비례하는 전위를 제공할 수 있는 전압 분배기 회로를 포함할 수 있다. 비교기는 승압 전위와 이에 비례하는 전위를 비교하여 이 비교에 기초하여 승압 전압 신호를 제공할 수 있다.
실시예의 또 다른 태양에 의하면, 승압 전위 검출 회로는 승압 제어 신호의 로직값에 따라 선택할 수 있는 제 1 및 제 2 전압 분배기 회로를 포함할 수 있다. 이것은 워드 라인이 선택될 때 승압 전위 노드가 더 높은 전위를 가지도록 할 수 있다.
실시예의 또 다른 태양에 의하면, 오실레이터 회로에 의해 발생될 수 있는 오실레이션 신호에 응답하여 승압 전위를 발생할 수 있는 승압 회로를 구비하는 반도체 메모리 장치를 제어하는 제어 방법은 커맨드 및 어드레스를 수신하는 단계와,상기 커맨드를 디코딩하는 단계와, 워드 라인이 활성화된 것을 나타내는 상기 디코딩된 커맨드에 응답하여 승압 제어 신호를 발생하는 단계와, 상기 승압 제어 신호에 응답하여 승압 전위 노드에 전하를 제공하는 단계, 및 상기 수신된 어드레스 값에 따라서 상기 승압 전위 노드와 상기 워드 라인간에 전기적 접속을 제공하는 단계를 포함할 수 있다.
실시예의 또 다른 태양에 의하면, 상기 승압 전위 노드에 전하를 제공하는 단계는 워드 라인의 활성화 전위보다 더 큰 승압 전위를 제공할 수 있다.
실시예의 또 다른 태양에 의하면, 승압 제어 신호를 발생하는 단계는 원샷 펄스를 구비한 승압 제어 신호를 발생하는 단계를 포함할 수 있다.
실시예의 또 다른 태양에 의하면, 승압 노드에 전하를 제공하는 단계는 로직 천이간에 오실레이션 신호 주기를 가지는 오실레이션 신호를 발생하는 단계를 포함할 수 있다. 이 오실레이션 신호는 상기 승압 제어 신호에 응답하여 발생될 수 있다.
실시예의 또 다른 태양에 의하면, 상기 승압 제어 신호에 응답하여 오실레이션 신호를 발생하는 단계는 상기 승압 제어 신호에 응답하여 오실레이션 제어 신호를 발생하는 단계를 포함할 수 있다. 이 오실레이션 신호는 오실레이션 제어 신호가 오실레이션 디스에이블 상태일 때 마지막 오실레이션 상태를 가질 수 있고 오실레이션 신호는 천이간의 오실레이션 신호 주기에 의해 지연됨이 없이 제어 신호가 오실레이션 인에이블 상태로 천이할 때 마지막 오실레이션 상태에 반대로 천이할 수 있다.
본 발명의 다양한 실시예가 도면의 번호를 참조하여 이하에서 상세히 기술될 것이다.
이제 도 1 을 참조하면, 일 실시예에 따른 반도체 메모리 장치가 도식적 블록도로 제시되어 있고 일반적 참조 번호 (50) 로 표시된다. 도 1 에 도시된 반도체 메모리 장치 (50) 는 본 발명을 설명함에 있어 관련될 수 있는 일부분만을 나타낼 수 있다.
반도체 메모리 장치 (50) 는 중앙 처리 장치 (CPU) 와 같은 외부 장치로부터 커맨드 (CMD) 를 수신할 수 있는 커맨드 디코더 (1) 를 포함할 수 있다. 커맨드 (CMD) 는 클록 신호 (CK) 에 동기적으로 입력될 수 있다. 클록 신호 (CK) 는 클록 버퍼 (16) 에 의해 발생될 수 있다. 클록 버퍼 (16) 는 외부 클록 (CLK) 을 수신할 수 있고 클록 신호 (CK) 를 발생할 수 있다. 커맨드 (CMD) 는 클록 신호 (CK) 에 동기적으로 커맨드 디코더 (1) 에 의해 복조된다. 커맨드 (CMD) 가 워드 라인이 활성화되기를 요구할 때. 커맨드 디코더 (1) 는 제어 신호 (ACT/REF) 를 활성화시킬 수 있다. 제어 신호 (ACT/REF) 는 단지 2 개의 예제로서 활성화된 커맨드 또는 리프레시 커맨드가 수신되었는지를 지시할 수 있다. 로우 제어 회로 (4) 는 제어 신호 (ACT/REF) 를 수신할 수 있고 로우 인에이블 신호 (RE) 를 발생할 수 있다. 승압 제어 회로 (5) 는 제어 신호 (ACT/REF) 와 로우 인에이블 신호 (RE) 를 수신할 수 있고 승압 제어 신호 (PREVBT) 를 발생할 수 있다. 승압 제어 신호 (PREVBT) 는 활성화된 제어 신호 (ACT/REF) 로부터 소정 지연된 펄스일 수 있다. 승압 제어 신호 (PREVBT) 는 소정의 펄스 폭을 가진 원샷 펄스일 수 있다.
승압 전위 검출 회로 (6) 는 입력으로 승압 제어 신호 (PREVBT) 와 승압 전위 (VPP) 를 수신할 수 있고 승압 전압 신호 (VBUP) 를 발생할 수 있다. 승압 전압 신호 (VBUP) 는 승압 제어 신호 (PREVBT) 가 활성화되든가 또는 승압 전위 (VPP) 가 소정 전위 아래일 때 인에이블 상태를 가질 수 있다. 오실레이터 회로 (7) 는 승압 전압 신호 (VBUP) 를 수신할 수 있고 오실레이션 신호 (VBOS) 를 발생할 수 있다. 승압 회로 (8) 는 오실레이션 신호 (VBOS) 와 승압 전압 신호 (VBUP) 를 수신할 수 있고 승압 전위 (VPP) 를 발생할 수 있다. 스무딩 커패시터 (Cd) 는 승압 전위 (VPP) 를 수신할 수 있다. 스무딩 커패시터 (Cd) 는 순간적 전하를 전원으로 승압 전위 (VPP) 를 사용할 수 있는 회로에 제공하기 위해 사용될 수 있다. 이러한 방법으로, 승압 전위 (VPP) 상에서 전압 스파크는 감소될 수 있다.
반도체 메모리 장치 (50) 는 또한 어드레스 버퍼 (2) 를 포함할 수 있다. 어드레스 버퍼 (2) 는 어드레스 신호 (ADD) 를 수신할 수 있고 워드 선택 회로 (3) 에 로우 어드레스를 및/또는 비트 선택 회로 (9) 에 컬럼 어드레스를 제공할 수 있다. 메모리 어레이 (10) 는 워드 라인 (가령, 워드 라인(11)), 비트 라인 (가령, 비트 라인 (12)), 및 워드 라인과 비트 라인의 교차점에 형성되는 메모리 셀 (가령, 메모리 셀 (13)) 을 포함할 수 있다. 이런 방법으로, 메모리 어레이 (10) 은 메모리 셀 (가령, 메모리 셀 (13)) 어레이를 포함할 수 있다.
워드 선택 회로 (3) 는 로우 인에이블 신호 (RE), 로우 어드레스 (어드레스 버퍼 (2) 로부터의), 및 승압 전위 (VPP) 를 수신할 수 있고 수신된 로우 어드레스 값에 기초하여 워드 라인 (가령, 워드 라인 (11)) 활성화할 수 있다. 이런 방법으로, 워드 선택 회로 (3) 는 소정 워드 라인 (가령, 워드 라인 (11)) 에 승압 전위 (VPP) 를 제공할 수 있다.
센스 증폭기 (14) 는 비트 라인 (가령, 비트 라인 (12)) 을 수신할 수 있고 수신된 작은 신호를 증폭할 수 있다. 이런 방법으로, 메모리 셀 (가령, 메모리 셀 (13)) 의 로우에서의 데이터가 감지될 수 있다. 비트 선택 회로 (9) 는 컬럼 어드레스 (어드레스 버퍼 (2) 로부터의) 에 기초하여 소정 비트나 비트의 그룹을 선택할 수 있다. 입력/출력 (I/O) 버퍼 (15) 는 센스 증폭기 (14) 와 외부 단자간에 데이터 (DATA) 를 제공할 수 있다. 이런 방법으로, 데이터 (DATA) 는 클록 신호 (CK) 에 동기적으로 메모리 어레이 (10) 에 읽히거나 쓰일 수 있다.
이제 도 2 를 참조하면, 일실시예에 따른 승압 제어 회로 (5) 의 도식적 회로도가 제시된다. 승압 제어 회로 (5) 는 도 1 에 도시된 반도체 메모리 장치 (50) 에서의 승압 제어 회로 (5) 일 수 있다.
승압 제어 회로 (5) 는 제어 신호 (ACT/REF) 와 로우 인에이블 신호 (RE) 를 수신할 수 있고 승압 제어 신호 (PREVBT) 를 발생할 수 있다. 승압 제어 회로 (5) 는 인버터 (IV1), 트랜지스터 (Tr1 내지 Tr3), 지연 회로 (D1 내지 D3), NAND 게이트 (NAND1 및 NAND2) 및 래치 회로 (L1) 를 포함할 수 있다.
인버터 (IV1) 는 입력에 로우 인에이블 신호 (RE) 를 수신할 수 있고 트랜지스터 (Tr3) 의 게이트에 연결된 출력을 가진다. 트랜지스터 (Tr3) 는 접지 전위 (GND) 에 연결된 소스와 트랜지스터 (Tr2) 에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr2) 는 제어 신호 (ACT/REF) 를 수신하기 위해 연결된 게이트 및 노드 (N1) 에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr1) 는 제어 신호 (ACT/REF) 를 수신하기 위해 연결된 게이트, 전원 (VCC) 에 연결된 소스, 및 노드 (N1) 에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr2 및 Tr3) 는 n 형 IGFETs (insulated gate field effect transistors) 일 수 있다. 트랜지스터 (Tr1) 는 p 형 IGFET 일 수 있다.
래치 회로 (L1) 는 노드 (N1) 에 연결된 입력을 가진다. 래치 회로는 인버터 (IV2 및 IV3) 를 포함할 수 있다. 인버터 (IV2) 는 노드 (N1) 에 연결된 입력과 인버터 (IV3) 의 입력에 연결된 출력을 가질 수 있다. 인버터 (IV3) 는 노드 (N1) 에 연결된 출력을 가질 수 있다. 이런 방법으로, 래치 회로 (L1) 는 노드 (N1) 의 플로팅을 방지할 수 있다.
지연 회로 (D1) 는 노드 (N1) 에 연결된 입력과 NAND 게이트 (NAND1) 의 입력 및 지연 회로 (D2) 의 입력에 연결된 출력을 가질 수 있다. 지연 회로 (D1) 는 홀수의 스테이지를 가지는 인버터 체인을 포함할 수 있다. 따라서, 지연 회로 (D1) 는 노드 (N1) 로부터 수신한 신호에 대하여 지연되고 반전된 출력을 제공할 수 있다.
지연 회로 (D2) 는 NAND 게이트 (NAND1) 의 입력에 연결된 출력을 가질 수 있다. 지연 회로 (D2) 는 홀수의 스테이지를 가지는 인버터 체인을 포함할 수 있다. 따라서, 지연 회로 (D2) 는 지연 회로 (D1) 로부터 수신된 신호에 대하여 지연되고 반전된 출력을 제공할 수 있다. NAND 게이트 (NAND1) 는 NAND 게이트 (NAND2) 의 입력과 지연 회로 (D3) 의 입력에 연결된 출력을 가질 수 있다. 지연 회로 (D3) 는 NAND 게이트 (NAND2) 의 입력에 연결된 출력을 가질 수 있다. 지연 회로 (D3) 는 짝수의 스테이지를 가지는 인버터 체인을 포함할 수 있다. 따라서 지연 회로 (D3) 는 NAND 게이트 (NAND1) 로부터 수신된 신호에 대하여 지연된 출력을 제공할 수 있다. 트랜지스터와 같은 소자 비율은 수신된 입력 신호의 하강 에지는 지연 회로 (D3) 를 통해 전파하지만 상승 에지는 소정 시간 주기에 의해 지연되도록 상승 에지 지연을 제공하기 위해 지연 회로 (D3) 에서 조정될 수 있다. NAND 게이트 (NAND2) 는 출력으로 승압 제어 신호 (PREVBT) 를 발생할 수 있다.
승압 제어 회로 (5) 의 동작은 이하에서 기술될 것이다.
초기에, 제어 신호 (ACT/REF) 는 로우 로직일 수 있고 로우 인에이블 신호 (RE) 도 로우 로직일 수 있다. 따라서, 트랜지스터 (Tr1) 는 턴온될 수 있고 노드 (N1) 는 트랜지스터 (Tr1) 에 의해 하이 로직으로 될 수 있다. 지연 회로 (D1) 는 로우 로직 출력을 제공할 수 있다. 따라서, 지연 회로 (D2) 는 하이 로직 출력을 제공할 수 있다. 입력이 로우 로직에서, NAND 게이트 (NAND1) 는 NAND 게이트 (NAND2) 의 입력에 하이 로직 출력을 제공할 수 있다. 지연 회로 (D3) 는 NAND 게이트 (NAND2) 의 다른 입력에 하이 로직 출력을 제공할 수 있다. NAND 게이트 (NAND2) 에서의 양 입력이 하이 로직에서, 승압 제어 신호 (PREVBT)는 로우 로직일 수 있다.
도 1 의 커맨드 디코더 (1) 가 워드 라인이 활성되는 것을 지시하는 커맨드 (CMD) 를 수신할 때 제어 신호 (ACT/REF) 는 하이 로직으로 천이할 수 있다. 제어 신호 (ACT/REF) 가 하이 로직이고 로우 인에이블 신호 (RE) 가 로우 로직일 때, 양 트랜지스터 (Tr2 및 Tr3) 는 턴온될 수 있고 노드 (N1) 는 로우로 될 수 있다. 지연 회로 (D1) 는 소정의 지연 시간후 하이 로직의 출력을 제공할 수 있다. 지연 회로 (D2) 의 출력이 여전히 하이 로직일 수 있기 때문에, NAND 게이트 (NAND1) 의 출력은 로우 로직으로 천이할 수 있다. NAND 게이트 (NAND2) 의 입력이 로우 로직에서, 승압 제어 신호 (PREVBT) 는 하이 로직으로 천이할 수 있다. 이런 방법으로, 지연 회로 (D1) 는 제어 신호 (ACT/REF) 의 상승 에지에서 승압 제어 신호 (PREVBT) 의 상승 에지로 소정의 지연을 실질적으로 제공할 수 있다.
지연 회로 (D3) 는 상승 에지에서만 소정 지연을 제공할 것이기 때문에, 지연 회로 (D3) 의 출력은 NAND 게이트 (NAND1) 가 로우 로직 출력을 제공한 직후 로우 로직으로 될 것이다.
지연 회로 (D1) 의 출력이 하이로 천이한 후 (지연 회로 (D2) 에 의해 결정되는) 소정의 지연이 있고, 지연 회로 (D2) 의 출력은 로우 로직으로 천이할 수 있다. 따라서, NAND 게이트 (NAND1) 의 출력이 하이 로직으로 다시 천이할 수 있다. 그러나, 지연 회로 (D3) 의 출력이 여전히 로우 로직에 있기 때문에 승압 제어 신호 (PREVBT) 는 하이 로직으로 유지된다. 그러나, NAND 게이트 (NAND1) 의 출력이 하이 로직으로 된 후 (지연 회로 (D3) 에 결정되는) 소정의 지연이 있고, 지연 회로 (D3) 의 출력이 하이 로직이 될 것이다. NAND 게이트 (NAND2) 에의 양 입력이 하이 로직에서, 승압 제어 신호 (PREVBT) 는 로우 로직이될 것이다. 이런 방법으로, 승압 제어 신호는 본질적으로 지연 회로 (D2 및 D3) 에 의해 결정되는 펄스 폭을 가질 것이다.
따라서, 제어 신호 (ACT/REF) 가 하이 로직으로 천이한 후 (지연 회로 (D1) 에 의해 결정되는) 소정의 지연이 있고, 승압 제어 신호 (PREVBT) 는 하이 로직으로 될 것이다. 그 후, 소정 지연 (지연 회로 (D1 및 D2) 의 합에 의해 결정되는) 이 있은 후, 승압 제어 신호 (PREVBT) 는 다시 로우 로직으로 돌아갈 것이다. 이런 방법으로, 승압 제어 신호 (PREVBT) 는 소정 펄스 폭을 가진 지연된 원샷 펄스가 될 것이다.
지연 회로 (D2) 및 NAND 게이트 (NAND1) 는 기능적으로 네거티브 펄스 출력을 가진 포지티브 에지 트리거 원샷 펄스를 형성할 것이다.
지연 회로 (D3) 및 NAND 게이트 (NAND2) 는 기능적으로 포지티브 펄스 출력을 가진 펄스 익스텐더 (extender) 또는 와이더너 (widener) 를 형성할 수 있다.
제어 신호 (ACT/REF) 가 하이 로직이 된 직후, 로우 인에이블 신호 (RE) 는 하이 로직이 될 수 있다. 따라서, 트랜지스터 (Tr3) 는 턴오프된다. 그러나, 노드 (N1) 의 로직 상태는 래치 (L1) 에 의해 유지될 수 있다.
제어 신호 (ACT/REF) 는 펄스일 수 있다. 제어 신호 (ACT/REF) 의 펄스 폭이 승압 제어 신호 (PREVBT) 의 바람직한 소정의 펄스 폭보다 크거나 동일하다면, 지연 회로 (D2 및 D3) 는 생략될 수 있다.
이제 도 3 을 참조하면, 일 실시예에 따른 승압 전위 검출 회로 (6) 의 도식적 회로도가 제시된다. 승압 전위 검출 회로 (6) 는 도 1 에 도시된 반도체 메모리 장치 (50) 에서의 승압 전위 검출 회로 (6) 일 수 있다.
승압 전위 검출 회로 (6) 는 입력으로 기준 전위 (Vref1), 승압 전위 (VPP), 및 승압 제어 신호 (PREVBT) 를 수신할 수 있고, 출력으로 승압 전압 신호 (VBUP) 를 제공할 수 있다.
승압 전위 검출 회로 (6) 는 저항 소자 (R1a 및 R1b), 비교기 (COM1) 및 OR 게이트 (OR1) 를 포함할 수 있다. 저항 소자 (R1a) 는 저항 연결 노드에서 승압 전위 (VPP) 에 연결된 하나의 단자 및 저항 소자 (R1b) 의 단자에 연결된 다른 단자를 가질 수 있다. 저항 소자 (R1b) 는 접지 전위 (GND) 에 연결된 다른 단자를 가질 수 있다. 비교기 (COM1) 는 저항 연결 노드에 연결된 하나의 입력과 기준 전위 (Vref1) 를 수신하기 위해 연결된 다른 단자를 가질 수 있다. 기준 전위 (Vref1) 는 한 예로서 약 2.0 V 일 수 있다.
비교기 (COM1) 는 OR 게이트 (OR1) 입력에 출력을 제공할 수 있다. OR 게이트 (OR1) 는 다른 입력에 승압 제어 신호 (PREVBT) 를 수신할 수 있고 승압 전압 신호 (VBUP) 를 발생할 수 있다.
승압 전위 검출 회로 (6) 의 동작은 이하에서 설명될 것이다.
승압 제어 신호 (PREVBT) 가 하이 로직이면, OR 게이트 (OR1) 는 하이 로직인 승압 전압 신호 (VBUP) 를 제공할 것이다.
저항 소자 (R1a 및 R1b) 는 비교기 (COM1) 의 입력에 승압 전위 (VPP) 에 비례하는 전위를 제공하기 위해 전압 분배기로서 작용할 것이다. 저항 소자 (R1a 및 R1b) 는 한 예로서 약 1000 kΩ 의 저항값을 가질 수 있다. 이런 방법으로, 비교기 (COM1) 의 입력에 제공된 전위는 승압 전위 (VPP) 의 1.5 배 전위와 거의 동일할 것이다. 승압 전위 (VPP) 가 4.0 V 이하로 하강하면, 저항 소자 (R1a 및 R1b) 의 연결 노드는 2.0 V 이하의 전위를 가질 것이다. 그 후, 비교기 (COM1) 는 OR 게이트 (OR1) 의 입력에 하이 출력을 제공할 것이다. 따라서, OR 게이트 (OR1) 는 하이 로직의 승압 전압 신호 (VBUP) 를 제공할 것이다. 그러나, 승압 전위 (VPP) 가 4.0 V 를 넘어서면, 저항 소자 (R1a 및 R1b) 의 연결 노드는 2.0 V 를 초과하는 전위를 가질 것이다. 그 후, 비교기 (COM1) 는 OR 게이트 (OR1) 의 입력에 로우 입력을 제공할 것이다. 이런 조건에서, 승압 제어 신호 (PREVBT) 가 로우 로직이면 승압 전압 신호 (VBUP) 도 역시 로우 로직이 될 것이다.
따라서, 승압 전위 검출 회로 (6) 는 승압 전위 (VPP) 가 소정 전위 (한 예로서, 약 4 V) 아래로 하강하는지 여부 또는 워드 라인이 활성화되는지 (승압 제어 신호 (PREVBT) 가 하이로 됨) 여부를 지시할 것이다. 이런 방법으로, 승압 전위 검출 회로 (6) 는 더 많은 전하가 승압 전위 (VPP) 에 인가되는지를 지시할 것이다.
이제 도 4 를 참고하면, 일실시예에 따른 오실레이터 회로 (7) 의 도식적 회로도가 제시된다. 오실레이터 회로 (7) 는 도 1 에 도시된 반도체 메모리 장치 (50) 에서의 오실레이터 회로 (7) 일 수 있다.
오실레이터 회로 (7) 는 승압 전압 신호 (VBUP) 와 기준 전위 (Vref) 를 수신할 수 있고 오실레이션 신호 (VBOS) 를 발생할 수 있다. 오실레이션 회로 (7) 는 발진 신호 발생기 (7a), 오실레이터 프리셋 회로 (7b), 오실레이터 상태 래치 회로 (7c) 및 드라이버 회로 (7d) 를 포함할 수 있다.
발진 신호 발생기 (7a) 는 인버터 (IV11 및 IV12), 트랜지스터 (Tr11 내지 Tr37), 및 전송 게이트 (G1) 를 포함할 수 있다. 기준 전위 (Vref) 는 트랜지스터 (Tr11 및 Tr12) 의 게이트에 각각 제공될 수 있다. 트랜지스터 (Tr11) 는 접지 전위에 연결된 소스 및 트랜지스터 (Tr12) 의 소스에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr12) 는 트랜지스터 (Tr13 및 Tr14) 의 드레인과 트랜지스터 (Tr13 내지 Tr20) 의 게이트에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr13 내지 Tr20) 각각은 전원 (Vint) 에 연결된 소스를 가질 수 있다. 전원 (Vint) 은 일 예로서 내부에서 발생된 전원일 수 있다. 트랜지스터 (Tr15) 는 트랜지스터 (Tr21 및 Tr22) 의 드레인과 트랜지스터 (Tr22 내지 Tr27) 의 게이트에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr16 내지 Tr20) 는 각각 트랜지스터 (Tr28 내지 Tr32) 의 소스에 각각 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr21 내지 Tr27) 는 각각 접지 전위에 연결된 소스를 가질 수 있다. 트랜지스터 (Tr23 내지 Tr27) 는 각각 트랜지스터 (Tr33 내지 Tr37) 의 소스에 각각 연결된 드레인을 가질 수 있다. 인버터 (IV11) 는 입력에 승압 전압 신호 (VBUP) 를 수신할 수 있고 트랜지스터 (Tr21) 의 게이트 및 인버터 (IV12) 의 입력에 출력을 제공할 수 있다. 인버터 (IV12) 는 트랜지스터 (Tr14) 의 게이트에 출력을 제공할 수 있다.
트랜지스터 (Tr11,Tr12, 및 Tr21 내지 Tr27) 는 n 형 IGFETs 일 수 있다. 트랜지스터 (Tr13 내지 Tr20) 는 p 형 IGFETs 일 수 있다.
트랜지스터 (Tr28 및 Tr33) 는 각각 전송 게이트 (G1) 의 출력에 연결된 제어 게이트를 가질 수 있다. 트랜지스터 (Tr28 및 Tr33) 는 공동으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr29 및 Tr34) 는 각각 트랜지스터 (Tr28 및 Tr33) 의 드레인에 연결된 제어 게이트를 가질 수 있다. 트랜지스터 (Tr29 및 Tr34) 는 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr30 및 Tr35) 는 각각 트랜지스터 (Tr29 및 Tr34) 의 드레인에 연결된 제어 게이트를 가질 수 있다. 트랜지스터 (Tr30 및 Tr35) 는 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr31 및 Tr36) 는 각각 트랜지스터 (Tr30 및 Tr35) 의 드레인에 연결된 제어 게이트를 가질 수 있다. 트랜지스터 (Tr31 및 Tr36) 는 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr32 및 Tr37) 는 각각 트랜지스터 (Tr31 및 Tr36) 의 드레인에 연결된 제어 게이트를 가질 수 있다. 트랜지스터 (Tr32 및 Tr37) 는 노드 (N3) 에 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr28 내지 Tr32) 는 p 형 IGFETs 일 수 있다. 트랜지스터 (Tr33 내지 Tr37) 는 n 형 IGFETs 일 수 있다.
전송 게이트 (G1) 는 노드 (N3) 에서 트랜지스터 (Tr32 및 Tr37) 의 드레인에 연결된 입력과 노드 (N4) 에서 오실레이터 상태 래치 회로 (7c) 에 연결된 출력을 가질 수 있다. 전송 게이트 (G1) 는 트랜지스터 (Tr61 및 Tr62) 를 포함할 수 있다. 트랜지스터 (Tr61) 는 트랜지스터 (Tr32 및 Tr37) 의 드레인에 연결된소스/드레인, 노드 (N4) 에서 오실레이터 상태 래치 회로 (7c) 에 연결된 또 다른 소스/드레인, 및 오실레이터 프리셋 회로 (7b) 에 의해 발생된 신호를 수신할 게이트를 구비할 수 있다. 트랜지스터 (Tr62) 는 트랜지스터 (Tr32 및 Tr37) 의 드레인에 연결된 소스/드레인, 노드 (N4) 에서 오실레이터 상태 래치 회로 (7c) 에 연결된 또 다른 소스/드레인, 및 오실레이터 프리셋 회로 (7b) 에 의해 발생된 신호를 수신할 게이트를 구비할 수 있다. 트랜지스터 (Tr61) 는 p 형 IGFETs 일 수 있다. 트랜지스터 (Tr62) 는 n 형 IGFET 일 수 있다.
오실레이터 프리셋 회로 (7b) 는 인버터 (IV13 및 IV14) 및 트랜지스터 (Tr41 내지 Tr60) 를 포함할 수 있다. 인버터 (IV13) 는 입력에 승압 전압 신호 (VBUP) 를 수신할 수 있고 인버터 (IV14) 의 입력과 트랜지스터 (Tr46 내지 Tr50, Tr64, 및 Tr61) 의 게이트에 출력을 제공할 수 있다. 인버터 (IV14) 는 트랜지스터 (Tr41 내지 Tr45, Tr63, 및 Tr62) 의 게이트에 입력을 제공할 수 있다. 트랜지스터 (Tr41 내지 Tr45) 는 각각 전원 (Vint) 에 연결된 소스를 가질 수 있고 각각 트랜지스터 (Tr51 내지 Tr55) 의 소스 각각에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr46 내지 Tr50) 는 각각 접지 전위에 연결된 소스를 가질 수 있고 트랜지스터 (Tr56 내지 Tr60) 의 소스 각각에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr51 및 Tr56) 는 노드 (N4) 에 연결된 게이트를 가질 수 있고 트랜지스터 (Tr52 및 Tr57) 의 게이트에 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr52 및 Tr57) 는 트랜지스터 (Tr53 및 Tr58) 의 게이트에 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr53 및 Tr58) 는 트랜지스터 (Tr54 및Tr59) 의 게이트에 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr54 및 Tr59) 는 트랜지스터 (Tr55 및 Tr60) 의 게이트에 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr55 및 Tr60) 는 노드 (N3) 에 공통으로 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr41 내지 Tr45 및 Tr51 내지 Tr55) 는 p 형 IGFETs 일 수 있다. 트랜지스터 (Tr46 내지 Tr50 및 Tr56 내지 Tr60) 는 n 형 IGFETs 일 수 있다.
추가로, 오실레이터 프리셋 회로 (7b) 의 트랜지스터 (Tr51 및 Tr56) 는 발진 신호 발생기 (7a) 의 트랜지스터 (Tr28 및 Tr33) 의 드레인에 공통으로 연결된 드레인을 가질 수 있다. 오실레이터 프리셋 회로 (7b) 의 트랜지스터 (Tr52 및 Tr57) 는 발진 신호 발생기 (7a) 의 트랜지스터 (Tr29 및 Tr34) 의 드레인에 공통으로 연결된 드레인을 가질 수 있다. 오실레이터 프리셋 회로 (7b) 의 트랜지스터 (Tr53 및 Tr58) 는 발진 신호 발생기 (7a) 트랜지스터 (Tr30 및 Tr35) 의 드레인에 공통으로 연결된 드레인을 가질 수 있다. 오실레이터 프리셋 회로 (7b) 의 트랜지스터 (Tr54 및 Tr59) 는 발진 신호 발생기 (7a) 트랜지스터 (Tr31 및 Tr36) 의 드레인에 공통으로 연결된 드레인을 가질 수 있다. 오실레이터 프리셋 회로 (7b) 의 트랜지스터 (Tr55 및 Tr60) 는 발진 신호 발생기 (7a) 트랜지스터 (Tr32 및 Tr37) 의 드레인에 공통으로 연결된 드레인을 가질 수 있다.
오실레이터 상태 래치 회로 (7c) 는 인버터 (IV15) 및 트랜지스터 (Tr63 내지 Tr66) 를 포함할 수 있다. 인버터 (IV15) 는 노드 (N4) 에 연결된 입력과 트랜지스터 (Tr65 및 Tr66) 의 게이트에 연결된 출력을 가질 수 있다. 트랜지스터(Tr63) 는 전원 (Vint) 에 연결된 소스 및 트랜지스터 (Tr65) 의 소스에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr64) 는 접지 전위에 연결된 소스 및 트랜지스터 (Tr66) 의 소스에 연결된 드레인을 가질 수 있다. 트랜지스터 (Tr65 및 Tr66) 는 노드 (N4) 에 공통으로 연결된 드레인을 구비할 수 있다. 트랜지스터 (Tr63 및 Tr65) 는 p 형 IGFETs 일 수 있다. 트랜지스터 (Tr64 및 Tr66) 는 n 형 IGFETs 일 수 있다.
드라이브 회로 (7d) 는 인버터 (IV16 내지 IV17) 를 포함할 수 있다. 인버터 (IV16) 는 인버터 (IV15) 의 출력에 연결된 입력과 인버터 (IV17) 의 입력에 연결된 출력을 가질 수 있다. 인버터 (IV17) 는 출력에 오실레이션 신호 (VBOS) 를 발생할 수 있다.
오실레이터 회로 (7) 의 동작은 이하에서 설명될 것이다.
발진 신호 발생기 (7a) 는 홀수의 인버터가 링으로 배치되어 있는 링 오실레이터를 형성할 수 있다. 트랜지스터 (Tr28 및 Tr33) 는 인버터를 형성할 수 있다. 트랜지스터 (Tr29 및 Tr34) 는 인버터를 형성할 수 있다. 트랜지스터 (Tr30 및 Tr35) 는 인버터를 형성할 수 있다. 트랜지스터 (Tr31 및 Tr36) 는 인버터를 형성할 수 있다. 트랜지스터 (Tr32 및 Tr37) 는 인버터를 형성할 수 있다. 전송 게이트 (G1) 가 인에이블 (도통) 될 때, 발진 신호 발생기 (7a) 는 링으로 연결된 5 개의 인버터 스테이지를 구비한 링 오실레이터이거나 노드 (N4) 에 발진 출력 신호를 제공할 수 있다.
발진 신호 발생기 (7a) 내에서, 트랜지스터 (Tr11 내지 Tr13 및 Tr15 내지Tr20 및 Tr22 내지 Tr27) 는 발진 신호 발생기 (7a) 의 링 오실레이터 영역에 전류원을 제공할 수 있다. 기준 전위 (Vref) 는 인가되는 전류의 양을 설정하기 위해 사용될 수 있다. 따라서, 기준 전위 (Vref) 는 링 오실레이터 영역의 오실레이션 주파수를 조정하기 위해 사용될 것이다. 기준 전위 (Vref) 는 트랜지스터 (Tr11 및 Tr12) 의 게이트에 제공될 수 있다. 이것은 전류가 다이오드 구성 트랜지스터 (Tr13) 를 통해 흐르도록 설정할 것이다. 트랜지스터 (Tr15 내지 Tr20) 는 각각 전류 미러형 구성을 형성할 것이고 따라서 트랜지스터 (Tr13) 를 통해 흐르는 전류에 비례 (장치 사이즈에 의존하는) 할 수 있는 전류를 가질 것이다. 트랜지스터 (Tr15) 를 통해 흐르는 전류는 또한 다이오드 구성 트랜지스터 (Tr22) 를 통해 흐를 것이다. 트랜지스터 (Tr23 내지 Tr27) 는 각각 전류 미러형 구성을 형성할 것이고 따라서 트랜지스터 (Tr22) 를 통해 흐르는 전류에 비례 (장치 사이즈에 의존하는) 할 수 있는 전류를 가질 것이다.
트랜지스터 (Tr14 및 Tr21) 는 디스에이블 장치로 고려될 수 있다. 트랜지스터 (Tr14) 가 턴온될 때, 트랜지스터 (Tr13 및 Tr15 내지 Tr20) 의 게이트는 하이로 될 것이다. 따라서, 트랜지스터 (Tr13 및 Tr15 내지 Tr20) 는 턴오프될 수 있고 전류 흐름은 발진 신호 발생기 (7a) 의 링 오실레이터 영역에서 중단될 수 있다. 유사하게, 트랜지스터 (Tr21) 가 턴온될 때, 트랜지스터 (Tr22 내지 Tr27) 의 게이트는 로우로 될 수 있다. 따라서, 트랜지스터 (Tr22 내지 Tr27) 는 턴오프될 수 있고 전류 흐름은 발진 신호 발생기 (7a) 의 링 오실레이터 영역에서 분열될 수 있다. 발진 신호 발생기 (7a) 에서 전류 흐름을 중단함으로써 전류 소모는 감소될 수 있고 전체적 칩 전력 소모는 감소될 것이다.
승압 전압 신호 (VBUP) 가 하이 로직일 때, 발진 신호 발생기 (7a) 는 인에이블될 수 있고 노드 (N4) 에 발진 신호를 제공할 수 있다. 승압 전압 신호 (VBUP) 가 로우 로직일 때, 발진 신호 발생기 (7a) 는 디스에이블될 수 있다.
승압 전압 신호 (VBUP) 가 로우 로직일 때, 오실레이터 프리셋 회로 (7b) 는 턴온될 수 있는 트랜지스터 (Tr41 내지 Tr50) 를 가질 것이다. 따라서 트랜지스터 (Tr41 내지 Tr60) 에 의해 형성된 3 상 인버터는 인에이블될 것이다. 제 1 인버터 입력 (트랜지스터 (Tr51 및 Tr56) 의 게이트) (래치될) 노드 (N4) 로부터 로직 레벨을 수신할 것이다. 트랜지스터 (Tr41 내지 Tr60) 에 의해 형성된 직렬 연결 5 개의 3 상 인버터를 통해 전파한 후, 노드 (N4) 보다는 반대 로직 레벨이 노드 (N3) 에 인가될 것이다. 이런 방법으로 오실레이터 프리셋 회로 (7b) 는 노드 (N4) 에서의 로직 상태에 반대인 노드 (N3) 상의 로직 상태를 제공할 것이다.
추가로, 오실레이터 프리셋 회로 (7b) 내에서 형성된 3 상 인버터 각각은 발진 신호 발생기 (7a) 가 인에이블될 때, 발진 신호 발생기 (7a) 의 링 오실레이터를 형성하는 모든 인버터의 출력을 마지막 로직 상태에 반대 로직 상태로 설정할 것이다.
승압 전압 신호 (VBUP) 가 로우 로직일 때, 전송 게이트 (G1) 는 디스에이블될 것이다.
승압 전압 신호 (VBUP) 가 로우 로직일 때, 오실레이터 상태 래치 회로 (7c) 는 인에이블될 것이고 노드 (N4) 에서 로직 레벨을 래치할 것이다. 승압 전압 신호 (VBUP)가 로우 로직일 때, 트랜지스터 (Tr63 및 Tr64) 는 턴온될 수 있다. 따라서 인버터 (IV15) 및 트랜지스터 (Tr63 내지 Tr66) 는 플립플롭형 래칭 회로로서 동작할 것이고 노드 (N4) 에서 로직 레벨을 래치할 것이다.
드라이브 회로 (7d) 는 오실레이터 상태 래치 회로 (7c) 에 의해 래치된 로직 레벨을 수신할 수 있고 오실레이션 신호 (VBOS) 를 발생할 것이다.
승압 전압 신호 (VBUP) 가 하이 로직으로 천이할 때, 발진 신호 발생기 (7a) 는 인에이블될 수 있다. 오실레이터 상태 래치 회로 (7c) 는 턴오프될 수 있다 (트랜지스터 (Tr63 및 Tr64) 가 턴오프될 수 있다). 전송 게이트 (G1) 는 턴온될 수 있고 노드 (N3) 에 인가되는 노드 (N4) 로부터의 반대 로직 레벨이 노드 (N4) 에 인가될 수 있다. 이런 방법으로, 오실레이션 신호 (VBOS) 는 오실레이터 회로 (7) 가 승압 전압 신호 (VBUP) 의 하이 진행 에지를 수신한 후 짧은 시간에 변할 것이다.
오실레이터 프리셋 회로 (7b) 는 승압 전압 신호가 로우 로직으로 천이할 때 노드 (N3) 의 로직 레벨을 변경하기 위해 소정 지연을 제공할 것이다. 이것은 승압 전압 신호 (VBUP) 가 로직 상태에서 천이할 때, 원하지 않는 오실레이션 신호 (VBOS) 상의 고장을 제거할 것이다.
다음으로, 반도체 메모리 장치 (50) 의 동작이 도 1 내지 도 6 을 참고하여 기술될 것이다.
다시 도 5 를 참고하면, 승압 제어 회로 (5) 의 동작을 나타내는 타이밍도가 제시된다.
도 5 의 타이밍도는 제어 신호 (ACT/REF), 로우 인에이블 신호 (RE), 및 승압 제어 신호 (PREVBT) 를 포함할 수 있다.
도 1 의 커맨드 디코더 (1) 가 워드 라인이 활성화된 것을 지시하는 커맨드를 수신할 때, 제어 신호 (ACT/REF) 는 하이 펄스이다. 이러한 조건은 시간 t1 에서 설명될 수 있다. 이러한 제어 신호 (ACT/REF) 의 하이 진행 에지는 도 2 의 승압 제어 회로 (5) 에 의해 트랜지스터 (Tr1 및 Tr2) 의 게이트에 수신될 수 있고, 이것은 트랜지스터 (Tr2) 를 턴온시킬 수 있다. 로우 인에이블 신호 (RE) 가 도 5 의 시간 t1 에서 로우이므로, 트랜지스터 (Tr3) 는 또한 턴온될 것이고 노드 (N1) 는 로우로 될 것이다. 지연 회로 (D1) 에 의해 제공된 소정 지연 후, NAND 게이트 (NAND1) 에 입력은 하이로 천이할 것이고, NAND 게이트 (NAND1) 는 NAND 게이트 (NAND2) 에 로우 출력을 제공할 것이다. 따라서, 승압 제어 신호 (PREVBT) 는 지연 (T1) 후 하이로 천이할 것이다. 이런 방법으로 지연 (T1) 은 지연 회로 (D1) 에 의해 거의 결정될 것이다.
지연 회로 (D3) 는 상승 에지에 대해서만 소정 지연을 제공하기 때문에, 지연 회로 (D3) 의 출력은 NAND 게이트 (NAND1) 가 로우 로직 출력을 제공한 직후 로우 로직이 될 것이다.
지연 회로 (D1) 의 출력이 하이로 출력하고 (지연 회로 (D2) 에 의해 결정되는) 소정 지연이 있은 후, 지연 회로 (D2) 의 출력이 로우 로직으로 천이할 것이다. 따라서, NAND 게이트 (NAND1) 의 출력은 하이 로직으로 다시 천이할 것이다. 그러나, 지연 회로 (D3) 의 출력이 여전히 로우 로직이므로, 승압 제어 신호 (PREVBT) 는 하이 로직으로 유지된다. NAND 게이트 (NAND1) 의 출력이 하이로 출력하고 (지연 회로 (D3) 에 의해 결정되는) 소정 지연이 있은 후, 지연 회로 (D3) 의 출력은 하이 로직으로 될 것이다. NAND 게이트 (NAND2) 에의 두 입력이 하이 로직인 상태에서, 승압 제어 신호 (PREVBT) 는 로우 로직이 될 것이다. 이런 방법으로, 승압 제어 신호 (PREVBT) 는 거의 지연 회로 (D2 및 D3) 에 의해 결정되는 펄스 폭을 가질 것이다.
따라서, 거의 지연 회로 (D2 및 D3) 에 의해 결정되는 지연 T2 (시간 t3) 후, 승압 제어 신호 (PREVBT) 는 로우로 돌아갈 것이다. 시간 지연 T1 및 T2 는 워드 라인이 활성화될 때 승압 전위 (VPP) 에 바람직한 전하에 따라서 지연 회로 (D1 내지 D3) 의 지연을 조정함으로써 조정될 수 있다.
로우 인에이블 신호 (RE) 는 시간 t1 이후 하이 로직으로 천이할 것이다. 그러나 도 2 의 래치 회로 (L1) 는 제어 신호 (ACT/REF) 가 다시 로우가 될 때까지 노드 (N1) 를 로우 로직 상태로 유지할 것이다. 이런 방법으로, 노드 (N1) 는 프로팅이 방지될 것이다.
시간 t3 이후, 도 1 의 커맨드 디코더 (1) 는 워드 라인이 활성화되는 것을 지시하는 또 다른 커맨드를 수신할 것이다. 그러나, 워드 라인은 로우 인에이블 신호 (RE) 가 다시 로우로 되고 도 1 의 메모리 어레이 (10) 가 프리차지될 때까지 활성화되지 않을 것이다. 따라서, 승압 제어 신호 (PREVBT) 는 발생되지 않을 것이다. 지적하였듯이, 로우 인에이블 신호 (RE) 가 하이일 때, 도 2 의 트랜지스터 (Tr3) 는 턴오프될 것이다.
이제 도 6 을 참고하면, 실시예에 따른 승압 동작을 나타내는 타이밍도가 제시된다.
도 6 의 타이밍도는 제어 신호 (ACT/REF), 승압 제어 신호 (PREVBT), 도 3 의 비교기 회로 (COM1) 의 출력, 승압 전압 신호 (VBUP), 발진 신호 (VBOS), 승압 전위 (VPP), 도 1 의 워드 라인 (11) 의 전위를 포함할 수 있다.
도 3 의 승압 전위 검출 회로 (6) 의 통상적 동작 동안에, 승압 제어 신호 (PREVBT) 는 로우가 될 수 있다. 승압 전위 검출 회로 (6) 는 비교기 (COM1) 가 승압 전위 (VPP) 가 약 4.0 V 이하로 하강한 것을 지시할 때, 승압 전압 신호 (VBUP) 를 발생할 수 있다. 이것은 비교기 (COM1) 의 출력이 하이가 되도록 지시될 수 있다. 도 6 에서 알 수 있듯이, 시간 t1 에서 승압 전위 (VPP) 는 4.0 V 이하로 하강할 수 있다. 이것은 비교기 회로 (COM1) 의 출력이 하이로 되게 하고, 따라서 승압 전압 신호 (VBUP) 가 하이로 되게 한다.
도 4 의 오실레이션 회로 (7) 는 하이 로직의 승압 전압 신호 (VBUP) 를 수신할 수 있다. 이것은 발진 신호 발생기 (7a) 가 발진을 시작하게 한다. 앞서 지적하였듯이, 오실레이션 신호 (VBOS) 의 현 상태는 오실레이터 상태 래치 회로 (7c) 에 의해 래치될 수 있다. 오실레이터 프리셋 회로 (7b) 는 노드 (N4) 를 통해 오실레이션 신호 (VBOS) 의 현 상태를 수신할 수 있고, 반대 로직 상태가 노드 (N3) 에 배치되는 방법으로 발진 신호 발생기 (7a) 를 프리셋할 수 있다. 이런 방법으로, 오실레이션 신호 (VBOS) 는 승압 전압 신호 (VBUP) 가 활성화 (하이 로직) 된 직후, 로직 천이를 할 수 있다. 이것은 도 6 에서 시간 t1 후에 지연 ΔT1 의 지연으로 지시될 수 있다. 이런 방법으로, 도 1 의 승압 회로 (8) 는 승압 전위 (VPP) 에 전하를 빨리 제공할 수 있다. 오실레이션 신호 (VBOS) 는 그 이후에 오실레이션 신호 발생기 (7a) 에 의해 결정되는 주파수로 발진할 것이다. 이러한 주파수는 기준 전위 (Vref) 의 전위 레벨을 조정함으로써 조정될 수 있다. 오실레이션 신호 (VBOS) 는 도 1 의 승압 회로 (8) 가 승압 전위 (VPP) 를 약 4.0 V 이상의 전위로 승압할 때까지 계속 발진할 것이다. 그 후, 승압 전위 검출 회로 (6) 는 로우 로직으로 될 비교기 (COM1) 출력을 제공하고 승압 전압 신호 (VBUP) 는 로우 로직으로 된다.
도 6 을 참고로 하면, 시간 t2 에서 제어 신호 (ACT/REF) 는 하이 펄스이다. 이것은 도 1 의 커맨드 디코더 (1) 가 워드 라인이 활성화되는 커맨드를 수신한 것을 지시할 것이다. 시간 t2 이후, 거의 도 2 의 지연 회로 (D1) 에 의해 결정되는 시간 지연에서, 승압 제어 신호 (PREVBT) 는 하이로 될 것이다. 승압 전위 검출 회로 (6) 는 승압 제어 신호 (PREVBT) 를 수신할 수 있고 하이 로직의 승압 전압 신호 (VBUP) 를 발생할 수 있다. 오실레이터 회로 (7) 는 하이 로직의 승압 전압 신호 (VBUP) 를 수신할 것이다. 앞서 지적하였듯이, 오실레이터 상태 래치 회로 (7c) 는 노드 (N4) 에서의 로직 상태를 래치함으로써 오실레이션 신호 (VBOS) 의 로직 상태를 래치할 수 있다. 오실레이터 프리셋 회로 (7b) 는 노드 (N3) 에 반대 상태를 제공할 것이다. 이것은 승압 전압 신호 (VBUP) 를 수신하거나 활성화 (하이 로직) 한 직후 오실레이션 신호 (VBOS) 가 로직 레벨을 변경하도록할 것이다. 이런 방법으로, 도 1 의 승압 회로 (8) 는 승압 전위 (VPP) 에 빨리 전하를 제공할 것이다.
시간 t3 에서, 도 1 의 워드 라인 (11) 은 상승할 것이다. 이것은 승압 전위 (VPP) 상에 로드(load)를 위치시킬 것이다. 도 1 의 스무딩 커패시터 (Cd) 로부터의 전하 손실때문에 승압 전위 (VPP) 는 약 4.0 V 아래로 떨어질 것이다. 도 3 의 승압 전위 검출 회로 (6) 는 하이 로직으로 될 비교기 (COM1) 출력을 제공할 것이다. 이것은 승압 제어 신호 (PREVBT) 가 다시 로우로 된 이후에서도 승압 전압 신호 (VBUP) 를 하이로 유지시킨다. 이것은 오실레이터 회로 (7) 가 인에이블되게 하고 승압 회로 (8) 는 승압 전위 (VPP) 에 전하를 계속 공급하게 한다. 시간 t3 이후 시간 지연 ΔT2 에서, 승압 전위 (VPP) 및 워드 라인 전위 (Vw) 는 약 4.0 V 이상으로 될 수 있다. 따라서, 비교기 (COM1) 출력과 승압 전압 신호는 로우로 될 수 있다. 이것은 오실레이터 회로 (7) 를 디스에이블시키고 승압 회로 (8) 는 승압 전위 (VPP) 에 전하 공급을 중단한다.
오실레이터 상태 래치 회로 (7c) 는 오실레이션 신호 (VBOS) 의 로직 상태를 래치할 수 있고 오실레이터 프리셋 회로 (7b) 는 승압 전압 신호 (VBUP) 가 다시 하이로 돌아올 때 오실레이션 신호 (VBOS) 의 로직 상태를 빨리 변경하기 위해 오실레이터 회로 (7) 를 프리셋할 것이다.
실시예는 전하 소비 이벤트가 스무딩 커패시터 (Cd) 로부터 전하를 고갈시키기 전에 승압 전위 (VPP) 가 전하를 수신하도록 한다. 이것은 승압 전위 (VPP) 가 소정 전위를 더 잘 유지하도록 한다.
이제 도 7 를 참고하면, 일 실시예에 따른 승압 전위 검출 회로의 도식적 회로도가 제시되고 일반적 참조 번호 (60) 로 표시된다. 승압 전위 검출 회로 (60) 는 도 1 에 도시된 반도체 메모리 장치 (50) 에서의 승압 전위 검출 회로 (6) 로 사용될 수 있다.
승압 전위 검출 회로 (60) 는 기준 전위 (Vref1), 승압 전위 (VPP), 및 승압 제어 신호 (PREVBT) 를 입력으로 수신할 수 있고 승압 전압 신호 (VBUP) 를 출력으로 제공할 수 있다.
승압 전위 검출 회로 (60) 는 저항 소자 (R1a, R1b, R2, 및 R3), 인버터 (IV4 및 IV5), 트랜지스터 (Tr4 및 Tr5), 및 비교기 (COM1) 를 포함할 수 있다. 저항 소자 (R1a) 는 저항 연결 노드에서 승압 전위 (VPP) 에 연결된 하나의 단자와 저항 소자 (R1b) 의 단자에 연결된 다른 단자를 가진다. 저항 소자 (R1b) 는 접지 전위 (GND) 에 연결된 다른 단자를 가질 수 있다. 저항 소자 (R2) 는 저항 연결 노드에서 승압 전위 (VPP) 에 연결된 하나의 단자와 저항 소자 (R3) 의 단자에 연결된 다른 단자를 가질 수 있다. 저항 소자 (R3) 는 접지 전위 (GND) 에 연결된 다른 단자를 가질 수 있다. 트랜지스터 (Tr4) 는 저항 (R1a 및 R1b) 의 저항 연결 노드에 연결된 소스/드레인 및 비교기 (COM1) 의 입력에 연결된 다른 소스/드레인을 구비할 수 있다. 트랜지스터 (Tr5) 는 저항 (R2 및 R3) 의 저항 연결 노드에 연결된 소스/드레인 및 비교기 (COM1) 의 입력에 연결된 다른 소스/드레인을 구비할 수 있다. 비교기 (COM1) 는 기준 전위 (Vref1) 를 수신하기 위해 연결된 다른 입력을 가질 수 있다. 기준 전위 (Vref1) 는 일예로서 약 2.0 V 일 수 있다. 비교기 (COM1) 는 출력으로 승압 전압 신호 (VBUP) 를 제공할 수 있다.
인버터 (IV4) 는 입력에 승압 제어 신호 (PREVBT) 를 수신할 수 있고 트랜지스터 (Tr4) 의 게이트 및 인버터 (IV5) 의 입력에 출력을 제공할 수 있다. 인버터 (IV5) 는 트랜지스터 (Tr5) 의 게이트에 출력을 제공할 수 있다.
승압 전위 검출 회로 (60) 의 동작이 이하에서 기술된다.
저항 소자 (R1a 및 R1b) 는 각각의 저항 연결 노드에 승압 전위 (VPP) 에 비례하는 전위를 제공하기 위해 전압 분배기로서 작용할 수 있다. 저항 소자 (R1a 및 R1b) 는 일예로서 약 1000 kΩ 의 저항값을 가질 수 있다. 이런 방법으로, 각각의 저항 연결 노드에 제공된 전위가 승압 전위 (VPP) 의 1.5 배 전위와 거의 동일할 수 있다. 저항 소자 (R2 및 R3) 는 각각의 저항 연결 노드에 승압 전위 (VPP) 에 비례하는 전위를 제공하기 위해 전압 분배기로서 작용할 수 있다. 저항 소자 (R2) 는 일예로서 약 1048 kΩ 의 저항값을 가질 수 있다. 저항 소자 (R3) 는 일예로서 약 952 kΩ 의 저항값을 가질 수 있다. 이런 방법으로, 각각의 저항 연결 노드에 제공된 전위가 승압 전위 (VPP) 의 1.5 배 전위보다 작거나 거의 동일할 수 있다.
승압 제어 신호 (PREVBT) 가 로우 로직이면, 트랜지스터 (Tr4) 는 턴온되고 트랜지스터 (Tr5) 는 턴오프될 것이다. 따라서, 저항 소자 (R1a 및 R1b) 의 연결 노드는 비교기 (COM1) 의 입력에 전기적으로 연결될 것이다. 승압 전위 (VPP) 가 약 4.0 V 이하로 하강하면, 저항 소자 (R1a 및 R1b) 의 연결 노드는 약 2.0 V 이하의 전위를 가질 것이다. 그 후, 비교기 (COM1) 는 승압 전압 신호(VBUP) 에 하이 출력을 제공할 것이다. 그러나, 승압 전위 (VPP) 가 약 4.0 V 이상이면, 저항 소자 (R1a 및 R1b) 의 연결 노드는 약 2.0 V 이상의 전위를 가질 것이다. 그 후, 비교기 (COM1) 는 승압 전압 신호 (VBUP) 에 로우 출력을 제공할 것이다.
승압 제어 신호 (PREVBT) 가 하이 로직이면, 트랜지스터 (Tr4) 는 턴온되고 트랜지스터 (Tr5) 는 턴오프될 것이다. 따라서, 저항 소자 (R2 및 R3) 의 연결 노드는 비교기 (COM1) 의 입력에 전기적으로 연결될 것이다. 승압 전위 (VPP) 가 소정 전위 이하로 하강하면, 저항 소자 (R2 및 R3) 의 연결 노드는 약 2.0 V 이하의 전위를 가질 것이다. 저항 소자 (R2 및 R3) 의 저항 값은 1.5 배의 VPP 보다 더 큰 전위를 저항 소자 (R2 및 R3) 의 연결 노드에 제공하기 위해 선택될 것이기 때문에 비교기 (COM1) 는 승압 전압이 약 4.0 V 이상의 소정 전위 아래로 하강할 때 승압 전압 신호 (VBUP) 에 하이 출력을 제공할 수 있다. 그러나, 승압 전위 (VPP) 가 소정 전위보다 크면, 저항 소자 (R1a 및 R1b) 의 연결 노드는 약 2.0 V 이상의 전위를 가질 수 있다. 그 후 비교기 (COM1) 는 승압 전압 신호 (VBUP) 에 로우 입력을 제공할 것이다.
이런 방법으로, 승압 제어 신호 (PREVBT) 가 하이 로직일 때, 승압 전위 검출 회로 (60) 는 선택되는 워드 라인에 충분한 전하를 공급하기에 충분히 높은 소정 전위를 보장하기 위해 승압 전위 (VPP) 를 조절할 것이다. 소정 전위는 저항 (R2 및 R3) 의 저항값 비율에 의해 결정될 것이다. 소정 전위는 방정식에 의해 거의 결정되는데, 여기에서 Vref1 은 기준 전위(Vref1) 의 전위이고, R2 는 저항 (R2) 의 저항값이고, R3 은 저항 (R3) 의 저항값이다.,, 및이면, 승압 전위의 소정 전위는 제어 신호 (ACT/REF) 가 하이 로직일 때 약 4.2 V 가 될 것이다.
이제 도 8 를 참고하면, 승압 전위 검출 회로 (60) 를 이용하는 실시예에 따른 승압 동작을 나타내는 타이밍도가 제시된다.
도 8 의 타이밍도는 제어 신호 (ACT/REF), 승압 제어 신호 (PREVBT), 도 7 의 비교기 회로 (COM1) 의 출력, 승압 전압 신호 (VBUP), 오실레이션 신호 (VBOS), 승압 전위 (VPP). 및 도 1 의 워드 라인 (11) 의 전위를 포함할 수 있다.
도 7 의 승압 전위 검출 회로 (60) 의 통상적 동작 동안에, 승압 제어 신호 (PREVBT) 는 로우일 수 있다. 이 경우에, 저항 (R1a 및 R1b) 의 저항 연결 노드는 비교기 (COM1) 의 입력에 전기적으로 연결될 수 있다. 승압 전위 회로 (60) 는 비교기 (COM1) 가 승압 전위 (VPP) 가 약 4.0 V 이하로 하강한 것을 지시할 때 승압 전압 신호 (VBUP) 를 발생할 것이다. 이것은 비교기 (COM1) 의 출력이 하이가 되도록 지시될 수 있다. 도 8 에서 알 수 있듯이, 시간 t1 에서 승압 전위 (VPP) 는 4.0 V 이하로 하강할 것이다. 이것은 비교기 회로 (COM1) 의 출력을 하이가 되게 하고, 따라서 승압 전압 신호 (VBUP) 를 하이로 되게 한다.
도 4 의 오실레이션 회로 (7) 는 하이 로직의 승압 전압 신호 (VBUP) 를 수신할 수 있다. 이것은 발진 신호 발생기 (7a) 가 발진을 시작하게 한다. 앞서 지적하였듯이, 오실레이션 신호 (VBOS) 의 현 상태는 오실레이터 상태 래치 회로 (7c) 에 의해 래치될 수 있다. 오실레이터 프리셋 회로 (7b) 는 노드 (N4)를 통해 오실레이션 신호 (VBOS) 의 현 상태를 수신하고 노드 (N3) 에 반대 로직 상태가 위치하도록 발진 신호 발생기 (7a) 를 프리셋한다. 이런 방법으로 오실레이션 신호 (VBOS) 는 승압 전압 신호 (VBUP) 가 활성화 (하이 로직) 된 직후에 로직 천이를 할 수 있다. 이것은 도 6 에서 시간 t1 후에 지연 ΔT3 로 지시될 수 있다. 이런 방법으로, 도 1 의 승압 회로 (8) 는 승압 전위 (VPP) 에 전하를 빨리 제공할 수 있다. 오실레이션 신호 (VBOS) 는 그 이후에 오실레이션 신호 발생기 (7a) 에 의해 결정되는 주파수로 발생할 수 있다. 이러한 주파수는 기준 전위 (Vref) 의 전위 레벨을 조정함으로써 조절될 수 있다. 오실레이션 신호 (VBOS) 는 도 1 의 승압 회로 (8) 는 승압 전위 (VPP) 를 약 4.0 V 이상의 전위로 승압할 때까지 계속 발진할 수 있다. 그 후, 승압 전위 검출 회로 (60) 는 로우 로직으로 될 수 있는 비교기 (COM1) 출력을 제공할 수 있고 승압 전압 신호 (VBUP) 는 로우 로직으로 될 수 있다.
도 8 를 참고하면, 시간 t2 에 제어 신호 (ACT/REF) 는 하이 펄스일 수 있다. 이것은 도 1 의 커맨드 디코더 (1) 가 워드 라인이 활성화되는 커맨드를 수신한 것을 지시할 수 있다. 시간 t1 이후에 거의 도 2 의 지연 회로 (D1) 의해 결정되는 시간 지연에 승압 제어 신호 (PREVBT) 는 하이가 될 수 있다. 승압 전위 검출 회로 (60) 는 승압 제어 신호 (PREVBT) 를 수신할 수 있다. 이런 경우에, 저항 (R2 및 R3) 의 저항 연결 노드는 비교기 (COM1) 의 입력에 전기적으로 연결될 수 있다. 승압 전위 회로 (60) 는 비교기 (COM1) 가 승압 전위 (VPP) 가 소정 전위 약 4.2 V 이하로 하강한 것을 지시할 때 승압 전압 신호 (VBUP) 를 발생할 수 있다. 이것은 비교기 (COM1) 의 출력이 하이로 되는 것으로 지시될 수 있다. 도 8 에서 알 수 있는 바와 같이, 시간 t2 후 승압 전위 (VPP) 는 약 4.2 V 이하일 수 있다. 이것은 비교기 회로 (COM1) 의 출력이 하이가 되게 하고, 따라서 승압 전압 신호 (VBUP) 가 하이가 되게 한다.
도 4 의 오실레이션 회로 (7) 는 하이 로직인 승압 전압 신호 (VBUP) 를 수신할 수 있다. 이것은 발진 신호 발생기 (7a) 가 발진을 시작하게 할 수 있다. 앞서 지적한 바와 같이, 오실레이션 신호 (VBOS) 의 현 상태는 오실레이터 상태 래치 회로 (7c) 에 의해 래치될 수 있다. 오실레이터 프리셋 회로 (7b) 는 노드 (N4) 를 통해 오실레이션 신호 (VBOS) 의 현 상태를 수신할 수 있고 노드 (N3) 상에 다른 로직 상태를 배치시키는 방법으로 발진 신호 발생기 (7a) 를 프리셋할 수 있다. 이런 방법으로, 오실레이션 신호 (VBOS) 는 승압 전압 신호 (VBUP) 가 활성화 (하이 로직) 된 직후에 로직 천이를 할 수 있다. 이것은 도 8 에서 시간 t2 후의 지연으로 지시될 수 있다. 이런 방법으로, 도 1 의 승압 회로 (8) 는 승압 전위 (VPP) 에 전하를 급속히 제공할 수 있다. 오실레이션 신호 (VBOS) 는 그 이후에 오실레이션 발생기 (7a) 에 의해 결정되는 주파수로 발진할 것이다. 이러한 주파수는 기준 전위 (Vref) 의 전위 레벨을 조정함으로써 조절될 수 있다. 오실레이션 신호 (VBOS) 는 도 1 의 승압 회로 (8) 는 약 4.2 V 이상의 전위로 승압 전위 (VPP) 를 승압할 때까지 계속해서 발진한다. 승압 전위 검출 회로 (60) 는 로우 로직으로 되는 비교기 (COM1) 출력을 제공할 수 있고 승압 전압 신호 (VBUP) 는 로우 로직이 된다.
시간 t3 에, 도 1 의 워드 라인 (11) 이 상승할 것이다. 이것은 승압 전위 (VPP) 상에 로드를 위치킬 수 있다. 도 1 의 스무딩 커패시터 (Cd) 로부터의 전하 손실때문에, 승압 전위 (VPP) 는 약 4.0 V 이하로 떨어질 수 있다. 도 3 의 승압 전위 검출 회로 (60) 는 하이 로직으로 유지하는 비교기 (COM1) 를 제공할 수 있다. 이것은 승압 제어 신호 (PREVBT) 가 다시 로우로 된 후에도 승압 전압 신호 (VBUP) 를 하이로 유지할 수 있다. 이것은 오실레이터 회로 (7) 를 인에이블되게 유지하고 승압 회로 (8) 는 승압 전위 (VPP) 에 계속해서 전하를 공급할 수 있다. 시간 t3 후에 시간 지연 ΔT4 으로, 승압 전위 (VPP) 및 워드 라인 전위 (Vw) 는 약 4.0 V 이상으로 될 수 있다. 따라서, 비교기 (COM1) 출력 및 승압 전압 신호는 로우로 될 수 있다. 이것은 오실레이터 회로 (7) 를 디스에이블할 수 있고 승압 회로 (8) 는 승압 전위 (VPP) 에 전하 공급을 중지할 것이다.
오실레이터 상태 래치 회로 (7c) 는 오실레이션 신호 (VBOS) 의 로직 상태를 래치할 수 있고 오실레이터 프리셋 회로 (7b) 는 승압 전압 신호 (VBUP) 가 다시 하이로 될 때 오실레이션 신호 (VBOS) 의 로직 상태를 급히 변경하기 위해 오실레이터 회로 (7) 를 프리셋할 것이다.
실시예는 전하 소비 이벤트가 스무딩 커패시터 (Cd) 로부터 전하를 고갈시키기 전에 전하를 수신하기 위해 승압 전위 (VPP) 를 허용할 수 있다. 이것은 승압 전위 (VPP) 가 소정 전위를 더 잘 유지하도록 인에이블할 수 있다.
따라서, 승압 전위 검출 회로 (60) 는 승압 전위 (VPP) 가 소정 전위 (일예로서, 승압 제어 신호가 로우 로직일 때 약 4 V) 아래로 하강하는지 여부를 지시할것이고 또는 워드 라인이 활성화 (승압 제어 신호 (PREVBT) 가 하이로 됨) 되면 승압 전위 검출 회로 (60) 는 승압 전위 (VPP)가 더 높은 소정 전위 (일예로서 약 4.2 V) 아래로 하강하는지 여부를 지시할 것이다. 이런 방법으로 승압 전위 검출 회로 (60) 는 승압 전위 (VPP) 에 더 많은 전하가 인가되는지를 지시할 것이다.
승압 전위 (VPP) 는 승압 전위 (VPP) 에 인가되는 (워드 라인의 선택과 같은) 로드에 앞서 승압될 수 있다.
승압 전위 (VPP) 의 더 높은 소정 전위가 예를 들어 약 4.2 V 로 주어지고 있음을 알 수 있다. 이러한 더 높은 소정 전위는 이 값에 제한되어서는 안된다. 승압 전위 (VPP) 의 상기 소정 전위가 너무 낮게 설정되면, 종래 접근 방법과 유사한 문제가 발생할 수 있다. 승압 전위 (VPP) 의 상기 소정 전위가 너무 높게 설정되면, 메모리 셀 트랜지스터는 스트레스로 인하여 브레이크 다운을 겪을 것이다. 따라서 저항 소자 (R2 및 R3) 의 저항값은 적절히 선택될 수 있다.
반도체 메모리 장치 (50) 는 승압 전위 검출 회로 (6) 또는 승압 전위 검출 회로 (60) 의 하나로 선택적으로 기능할 수 있는 승압 전위 검출 회로를 포함할 수 있다. 이런 경우에, 승압 전위 검출 회로 (6) 가 바람직하다면, 도 7 의 트랜지스터 (Tr5) 의 게이트는 접지될 수 있고 트랜지스터 (Tr4) 의 게이트는 고전위로 설정될 수 있다. 이것은 몇가지 예를 들면, 금속 옵션, 퓨즈, 또는 결합 옵션과 같은 옵션을 통해 이루어질 수 있다. 그러나 승압 전위 검출 회로 (60) 가 바람직하다면, 도 3 의 OR 게이트 (OR1) 에의 입력은 접지될 것이고 트랜지스터 (Tr4 및 Tr5) 는 도 7 에서 도시된 것과 같이 연결된 게이트를 가질 것이다.
전술한 바와 같이, 워드 라인 선택에 요구되는 전위보다 더 높은 전위가 워드 라인 선택 이전에 승압 전위 (VPP) 의 앞서의 승압에 의해 미리 인가될 것이다. 이것은 승압 전위 (VPP) 용 전하를 저장할 수 있는 스무딩 커패시터 (Cd) 로부터 전하 고갈의 역효과를 감소시킬 수 있고 반도체 메모리 장치 (50) 의 동작 속도를 개선할 수 있다. 이것은 또한 스무딩 커패시터 (Cd) 의 사이즈를 감소시킬 수 있고 칩 사이즈를 감소시킬 것이다.
전술한 실시예는 단지 예제일뿐이고 본 발명이 상기 실시예로 제한되어서는 안된다고 이해되어야 한다. 특정 구조는 전술한 실시예에 제한되어서는 안된다.
따라서 다양한 개별 실시예가 여기에서 상세히 기술되었지만, 본 발명의 본질과 범위를 벗어나지 않는 한 다양한 변형, 대체, 및 변경이 있을 수 있다. 따라서 본 발명은 오직 첨부된 청구범위에 의해서만 제한되어야 한다.
본 발명을 통해, 불리하게 칩의 사이즈에 영향을 미치지 않고서 워드 라인의 전위를 증가시킬 수 있는 제어 방법을 구비한 반도체 메모리 장치를 제공할 수 있다. 또한, 워드 라인을 선택할 때, 승압 전위의 전위 강하를 억제할 수 있다. 또한, 승압 전위를 복구하기 시작하기 위해 요구되는 시간을 줄이고 읽기 및 쓰기 속도를 개선할 수 있다. 또한, 승압 전위를 제공함으로써 발생될 수 있는 노이즈 발생을 줄일 수 있다.

Claims (20)

  1. 복수의 워드 라인을 구비하는 메모리 셀 어레이;
    어드레스 값에 기초하여 상기 복수의 워드 라인중의 하나를 활성화하는 워드 선택 회로;
    상기 워드 선택 회로에 결합되어 상기 활성화된 워드 라인에 전하를 제공하는 승압 전위 노드; 및
    상기 승압 전위 노드에 결합되어 상기 워드 라인이 활성화될 때 상기 승압 전위 노드에 전하를 제공하는 승압 전위 발생 회로를 포함하고,
    상기 승압 전위 발생 회로는, 상기 워드 라인을 활성화시키는 커맨드를 검출하여 상기 워드 라인이 활성화되기 전에 상기 승압 전위 노드에 전하를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    워드 라인을 활성화시키는 상기 커맨드는 읽기 커맨드 또는 쓰기 커맨드인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    워드 라인을 활성화시키는 상기 커맨드는 리프레시 커맨드인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 승압 전위 발생 회로는,
    오실레이션 신호를 발생시키도록 결합된 오실레이터 회로;
    상기 오실레이션 신호에 응답하여 상기 승압 전위 노드에 전하를 제공하도록 결합된 승압 회로;
    상기 워드 라인이 활성화된 것을 나타내는 원샷 승압 제어 신호를 제공하도록 결합된 승압 제어 회로; 및
    상기 원샷 승압 제어 신호를 수신하고, 오실레이터 인에이블 상태와 오실레이터 디스에이블 상태를 갖는 승압 전압 신호를 제공하도록 결합된 승압 전위 검출 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 승압 전압 신호는 상기 원샷 승압 제어 신호가 상기 워드 라인이 활성화된 것을 나타낼 때 상기 오실레이터 인에이블 상태를 가지고,
    상기 승압 전압 신호는 상기 승압 전위가 소정 전위보다 낮을 때 상기 오실레이터 인에이블 상태를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 승압 전압 신호는 상기 원샷 승압 제어 신호가 상기 워드 라인이 활성화되지 않은 것을 나타낼 때 상기 승압 전위가 제 1 소정 전위보다 낮을 때에 상기 오실레이터 인에이블 상태를 가지고;
    상기 승압 전압 신호는 상기 원샷 승압 제어 신호가 상기 워드 라인이 활성화된 것을 나타낼 때 상기 승압 전위가 제 2 소정 전위보다 낮을 때에 상기 오실레이터 인에이블 상태를 가지고;
    상기 제 2 소정 전위는 상기 제 1 소정 전위보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 오실레이터 회로는 오실레이팅 신호 발생기 및 오실레이터 프리셋 회로를 포함하고;
    상기 오실레이팅 신호 발생기는 상기 승압 전압 신호가 상기 오실레이터 인에이블 상태일 때 발진하고;
    상기 오실레이터 프리셋 회로는 상기 승압 전압 신호가 상기 오실레이터 디스에이블 상태일 때 상기 오실레이팅 신호 발생기를 반대 시작 상태로 프리셋하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 오실레이터 회로에 의해 발생되는 오실레이션 신호에 응답하여 승압 전위를 발생하는 승압 회로를 구비하는 반도체 메모리 장치를 제어하는 방법에 있어서,
    커맨드 및 어드레스를 수신하는 단계;
    상기 커맨드를 디코딩하는 단계;
    워드 라인이 활성화된 것을 나타내는 상기 디코딩된 커맨드에 응답하여 승압 제어 신호를 발생하는 단계;
    상기 승압 제어 신호에 응답하여 승압 전위 노드에 전하를 제공하는 단계; 및
    상기 수신된 어드레스 값에 따라서 상기 승압 전위 노드와 상기 워드 라인간에 전기적 접속을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치 제어 방법.
  10. 제 9 항에 있어서,
    상기 승압 전위 노드에 전하를 제공하는 단계는 상기 워드 라인의 활성화 전위보다 높은 승압 전위를 제공하는 것을 특징으로 하는 반도체 메모리 장치 제어 방법.
  11. 제 9 항에 있어서,
    상기 승압 제어 신호를 발생하는 단계는 원샷 펄스의 발생 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치 제어 방법.
  12. 제 9 항에 있어서,
    승압 전위 노드에 전하를 제공하는 단계는 상기 승압 제어 신호에 응답하여 상기 오실레이션 신호를 발생하는 단계를 포함하고,
    상기 오실레이션 신호는 천이간에 오실레이션 신호 주기를 가지는 것을 특징으로 하는 반도체 메모리 장치 제어 방법.
  13. 제 12 항에 있어서,
    상기 승압 제어 신호에 응답하여 오실레이션 신호를 발생하는 단계는 상기 승압 제어 신호에 응답하여 오실레이션 제어 신호를 발생하는 단계를 포함하고,
    상기 오실레이션 신호는 상기 오실레이션 제어 신호가 오실레이션 디스에이블 상태일 때 마지막 오실레이션 상태를 가지고, 상기 오실레이션 신호는 상기 오실레이션 제어 신호가 천이간에 상기 오실레이션 신호 주기에 의한 지연이 없이 오실레이션 인에이블 상태로 천이할 때 마지막 오실레이션 상태의 반대로 천이하는 것을 특징으로 하는 반도체 메모리 장치 제어 방법.
  14. 복수의 워드 라인을 구비하는 메모리 셀 어레이;
    어드레스 값에 기초하여 상기 복수의 워드 라인중의 하나를 활성화하는 워드 선택 회로;
    워드 라인이 활성화된 것을 나타내는 제어 신호에 응답하여 승압 제어 신호를 발생하기 위해 결합된 승압 제어 회로;
    상기 승압 제어 신호를 수신하고 오실레이터 인에이블 상태와 오실레이터 디스에이블 상태를 가지는 승압 전압 신호를 제공하기 위해 결합된 승압 전위 검출 회로;
    상기 워드 선택 회로에 결합되어 상기 활성화된 워드 라인에 전하를 제공하는 승압전위 노드;
    상기 승압 전압 신호가 상기 오실레이터 인에이블 신호일 때 주기적 로직 천이를 가지는 오실레이션 신호를 발생하기 위해 결합된 오실레이션 회로; 및
    상기 오실레이션 신호에서의 로직 천이에 응답하여 상기 승압 전위 노드에 전하를 제공하기 위해 결합된 승압 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 승압 제어 회로는 원샷 펄스인 승압 제어 신호를 발생하고;
    커맨드 디코더는 외부에서 인가된 커맨드를 수신하고 상기 제어 신호를 발생하기 위해 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 승압 전위 검출 회로는 기준 전위와 승압 레벨 지시 전위를 비교하여 상기 기준 전위가 상기 승압 레벨 지시 전위보다 높을 때 오실레이터 인에이블 상태를 갖는 상기 승압 전압 신호를 발생하는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 승압 제어 회로는 워드 라인이 인에이블될 때 제 1 승압 제어 로직 상태를 가지는 상기 승압 제어 신호를 발생하고;
    상기 승압 전위 검출 회로는 상기 승압 제어 신호가 상기 제 1 승압 제어 로직 상태를 가질 때 상기 오실레이터 인에이블 상태를 가지는 승압 전압 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 오실레이션 회로는
    링 오실레이터의 전파 지연에 의해 결정되는 주기적 로직 천이를 갖는 상기 오실레이션 신호를 발생하기 위해 결합된 상기 링 오실레이터를 구비한 오실레이션 신호 발생기; 및
    상기 승압 전압 신호가 오실레이터 디스에이블 상태에서 상기 오실레이터 인에이블 상태로 천이할 때 상기 오실레이션 신호에서 제 1 로직 천이를 트리거하기 위해 상기 오실레이터 회로를 프리셋하는 오실레이터 프리셋 회로를 포함하고,
    상기 오실레이터 디스에이블 상태에서 상기 오실레이터 인에이블 상태로의 상기 승압 전압 신호 천이로부터 상기 오실레이션 신호에서 상기 제 1 로직 천이로의 시간이 상기 링 오실레이터의 상기 전파 지연보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 오실레이션 회로는 상기 승압 전압 신호가 상기 오실레이터 디스에이블 상태일 때 상기 오실레이션 신호의 상기 상태를 래치하기 위한 래치 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 14 항에 있어서,
    상기 오실레이션 회로는 기준 전위를 수신하고 전원 단자로부터 링 오실레이터로 전류를 제공하기 위해 결합된 전류원을 포함하고,
    상기 오실레이션 신호의 주기적 로직 천이간의 시간 지연은 상기 기준 전위에 의존하는 것을 특징으로 하는 반도체 메모리 장치.
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