KR20010098601A - 워드선 선택전에 사전부팅이 가능한 부팅회로를 구비한메모리장치 - Google Patents

워드선 선택전에 사전부팅이 가능한 부팅회로를 구비한메모리장치 Download PDF

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Abstract

행 주소 스트로브 (RAS, row address strobe) 신호가 메모리 장치에 입력될 때, 메모리 장치의 제어 논리는 그 RAS 신호에 대응되는 내부 RAS 신호를 발생시키고, 행 디코더 (row decoder) 는 내부 RAS 신호에 응답하는 선택된 단어선을 구동한다. 소정의 시간간격 (time interval) 은 내부 RAS 신호의 발생에서부터 선택된 워드선의 구동까지 경과하는데, 이 시간 간격은 메모리 장치의 회로 레이아웃 및 스큐 (skew) 등에 의존한다. 이 소정의 시간간격은 부팅 회로에서 사전부팅 시간에 사용된다.

Description

워드선 선택전에 사전부팅이 가능한 부팅회로를 구비한 메모리장치{MEMORY DEVICE WITH BOOTING CIRCUIT CAPABLE OF PRE-BOOTING BEFORE WORDLINE SELECTION}
본 발명은 일반적으로는 메모리 장치, 보다 자세하게는 동적 램 (DRAM, Dynamic random access memory) 장치, 동기 디 램 (SDRAM, synchronous DRAM) 장치 등과 같은 메모리장치의 데이터를 판독하는데 필요한 접근시간 (access time) 을 단축하기 위한 장치 및 방법에 관한 것이다.
최근 메모리 장치에서는, 전원 전압 (VCC) 이 더 낮아져서, 예를 들어 3.3 V이다. 행 디코더 (row decoder) 는 전압의 사용을 필요로 하며, 그 전압은 선택된 워드선 (wordline) 을 구동할 때, 기억 셀 (storage cell) 의 임계 레벨 Vth보다 더 큰 레벨을 갖는다. 그 더 큰 레벨의 전압은 "선택 레벨 전압" 이라 언급되고, 예를 들어 4V 에서 5V 의 범위에 속한다.
더 큰 레벨의 전압을 갖는 행 디코더를 공급하기 위하여, DRAM 장치 또는 SDRAM 장치는 공통적으로 부팅된 (booted) 또는 상승된 (boosted) 전압을 생산할 수 있는 부팅 회로를 사용하고, 그 전압은 전원 전압 VCC보다 더 높은 전압 레벨을 갖는다.
그러나, 그 부팅된 전압은 선택된 워드선을 구동하는데 일시적으로 소비되기 때문에, 부팅된 전압은 행 디코더가 선택된 워드선을 구동할 때의 전압 레벨에서 낮아진다. 부팅된 전압의 일시적인 소비는 부팅된 전압이 선택 레벨 전압의 아래로 내려가고, 워드선의 구동이 불안정해지는 결과를 일으킬 수 있다. 판독오퍼레이션(readout operation) 을 확실히 하기 위해서, 부팅된 전압을 자신의 레벨로 회복시키고 선택 레벨 전압에 도달하게 하는 것이 필요하다. 따라서, 이전에 개발된 메모리 장치에서는 안정된 판독오퍼레이션을 위한 메모리 접근시간이 종종 너무 길어진다.
따라서, 본 발명의 목적은 이전에 개발된 메모리 장치와 비교할 때 메모리 접근시간을 줄일 수 있는 개량된 메모리 장치를 제공하는 것이다.
일반적으로, 행 주소 스트로브 (RAS) 신호가 메모리 장치에 입력될 때, 메모리 장치의 제어논리는 RAS 신호에 대응하는 내부 RAS 신호를 발생시키고, 행 디코더는 내부 RAS 신호에 응답하는 선택된 워드선을 구동한다. 여기서 소정의 시간간격 (time interval) 은 내부 RAS 신호에의 발생에서부터 선택된 워드선의 구동까지 경과하는데, 이 시간 간격은 메모리 장치의 회로 레이아웃 및 스큐 등에 의존하는 것에 주목한다. 본 발명의 한 측면은 부팅회로에서 사전부팅 시간을 위해 그 소정의 시간간격을 이용한다.
도 1 은 본 발명의 한 실시예에 따른 동기 디 램 (SDRAM) 의 블록도이다.
도 2 는 도 1 에 도시된 부팅 회로의 블록도이다.
도 3 은 도 2 에 도시된 레벨 판정 회로의 회로도이다.
도 4 는 도 2 에 도시된 부팅 전압 제어 회로의 회로도이다.
도 5는 부팅 전압 및 전압 제어의 트랜지션 (transition) 을 도시하는 타이밍 차트이다.
본 발명의 한 측면에 따르면, 메모리 장치는 메모리 셀 어레이, 제어 논리, 부팅 회로 및 행 디코더를 포함한다. 메모리 셀 어레이는, 편성되고 (organized) 워드선 및 비트선에 행(row) 및 열(column) 로 연결되는 저장 셀 (storage cell) 을 포함한다. 제어논리는 메모리 장치의 RAS 신호 입력에 응답하는 내부 RAS 신호를 발생시킨다.
부팅회로는 제어논리 및 행 디코더에 연결된다. 부팅회로는, 노말 상태에서 선택 레벨 전압으로 부팅되고 내부 RAS 신호가 턴온 (turn on) 되기 시작할 때 선택 레벨 전압보다 높게 더 부팅되는 전압을 부팅 전압 신호로서 발생시킨다. 여기서, 선택 레벨 전압은 워드선을 구동하는데 필요한 전압이다. 부팅 전압 신호는 부팅회로로부터 행 디코더에 전달된다.
행 디코더는 제어논리에 연결되고 워드선에 연결된다. 행 디코더는 내부 RAS 신호가 턴온되기 시작한 후 소정의 시간간격이 경과할 때 부팅된 전압 신호로선택된 워드선을 구동하는 것을 시작한다. 예를 들어, 소정의 시간간격은 메모리 장치의 회로 레이아웃에 의존한다.
위의 구조에서, 행 디코더가 선택된 워드선을 구동하기 전에, 부팅 전압은 선택 레벨 전압보다 높게 더 부팅된다. 선택된 워드선을 구동하는데 일시적으로 소모될 때의 전압 레벨에서 부팅 전압 신호가 감소하는 경우에도, 부팅된 전압 신호가 선택 레벨 전압 아래로 떨어질 가능성은 낮아진다. 게다가, 선택 레벨 전압 아래로 떨어지는 경우, 부팅 전압 신호는 자신의 레벨로 회복될 수 있으며, 더 단시간에 선택 레벨 전압에 도달할 수 있다. 따라서, 안정된 판독오퍼레이션을 위한 메모리 접근 시간은 본 발명의 한 태양에 따른 메모리 장치에서는 감소한다.
본 발명의 이점 및 특징 뿐만 아니라, 본 발명의 다른 측면은 아래 내용 및 첨부된 도면과 관련하여 바람직한 실시예에 좀 더 자세하게 설명되어 있다.
(바람직한 실시예의 설명)
도 1에 도시된 바와 같이, 본 발명의 한 실시예에 따른 SDRAM 은 뱅크 0 메모리 셀 어레이 (17) 및 뱅크 1 메모리 셀 어레이 (17') 를 포함하고, 뱅크 메모리 셀 어레이는 모두 워드선 및 비트선에 행 및 열로 연결되고 편성되는 기억 셀을 포함한다.
전력은 SDRAM 20 핀 Vcc(도시되지 않음) 에 공급된다. 이 실시예에서, 전원 공급 전압은 3.3 V 이다. 시스템 클록 (CLK) 신호는 CLK 입력 핀을 통해공급되고, 클록 인에이블 신호 (CKE) 는 CKE 입력 핀을 통해 SDRAM 의 클록 제너레이터 (10) 에 공급된다. 클록 제너레이터 (10) 는 CKE 신호의 상태에 따라 CLK 신호를 활성화 및 비활성화시키고, 내부 클록 신호 (110) 로서 활성화된 CLK 신호를 발생시킨다. SDRAM 에서는, 전력다운 (power down) 및 자체 재생 모드 동안의 CKE 입력 신호를 제외하고, 모든 입력 및 출력 신호는 CLK 신호 즉 내부 CLK 신호 (110) 의 활성 에지(active going edge), 에 동기화된다. 본 실시예에서, 내부 CLK 신호 (110) 는 명령 디코더 (12), 제어논리 (13), 열 디코더 및 래치 (이후 열 디코더라 함) (19, 19') 및 래치 (21)에 공급된다.
칩 선택 (chip select, CS) 입력 핀은 CS 신호를 입력하고, CS 신호는 로우 (low) 일 때는 명령 디코더를 인에이블시키고 (enable), 하이(high) 일 때에는 명령 디코더를 디스에이블시킨다(disable). 명령 디코더 (12) 는 RAS 핀에 입력되는 RAS 신호, CAS 핀에 입력되는 열 주소 스트로브 (column address strobe, CAS) 신호, WE 핀에 입력되는 기록 인에이블 (write enable, WE) 신호를 포함하는 제어 신호를 더 수신한다. 명령 디코더 (12) 는 RAS 신호, CAS 신호, WE 신호를 명령 신호 (122) 로 해독하여, 뒤에 서술한 특정 명령 오퍼레이션 순서에 따라 제어논리 (13) 에 입력한다.
주소 신호 (A0 - A10) 및 뱅크 선택 신호 (A11) 는 도 1 에 "ADDR" 로 일괄적으로 표시된 주소 핀에 공급된다. 행 및 열 주소 입력 비트는 모두 주소 핀 (ADDR) 에 공급된다. 기록 전송 오퍼레이션 동안, 데이터는 도 1에 "DQ" 라 일괄적으로 표시된 데이터 입력/출력 핀을 통해 SDRAM 에 입력된다. 판독 전송오퍼레이션 동안, 데이터는 데이터 입력/출력 핀 (DQ) 을 통해 SDRAM 으로부터 판독된다. 입력/출력 마스크 신호는 데이터 입력/출력 버퍼 (22) 에 대한 비지속적인 버퍼 콘트롤을 제공하는 DQM 입력 핀에 공급된다.
모드 레지스터 (11) 은 주소 신호에 응답하는 모드 레지스터 신호 (112) 를 발생시킨다. 모드 레지스터 신호 (112) 는 판독 대기시간 (또는 CAS 대기시간) 및 버스트 길이 (burst length) 를 지시한다.
제어논리 (13) 는 명령 디코더 (12) 에 의해 해독된 명령에 기초하여 SDRAM 의 여러 회로를 제어하는 내부 명령 신호를 발생시킨다. 본 실시예에서, 내부 명령 신호 (111, 113) 의 하나는 부팅 회로 (23) 에 전달되고, 각각 내부 RAS 신호 및 센스 인에이블 엔드 신호 (sense enable end signal) 로 언급된다. 내부 RAS 신호 (111) 는 RAS 핀에 수신된 RAS 신호에 대응하고, 로우 상태일 때 온 (ON) 상태이다. 센스 인에이블 엔드 신호 (113) 는, 센스 인에이블 엔드 신호가 하이 레벨을 취하고 온 상태에 있을 때, 센스 앰플리파이어 (sense amplifier) (18,18') 에서 실행되는 충분한 증폭을 지시한다. 따라서, 노말 (nomal) DRAM 장치에서 사용되는 센스 인에이블 엔드 신호 (113) 는 본 실시예에 따른 SDRAM 에 적용된다. 내부 명령 신호 (114) 는 열 구동 오퍼레이션 (column drive operation) 을 제어하기 위해 데이터 콘트롤러 (20) 및 래치 (21) 에 전달된다. 내부 명령 신호 (115) 는 행 구동 오퍼레이션 (row drive operation) 을 제어하기 위해 행 주소 버퍼 및 재생 카운터 (이후 행 주소 버퍼라 함) (14), 행 디코더 (16,16') 및 센스 앰플리파이어 (18, 18')에 전달된다. 내부 명령 신호 (115)는 본 실시예에서 내부 RAS 신호를 포함한다. 내부 명령 신호 (116) 는 열 구동 오퍼레이션, 특히, 열 주소 버퍼링 및 재생을 제어하기 위해 열 주소 버퍼 (15) 에 전달된다.
예를 들어, 내부 CLK 신호 (110)의 발생부에서 CS 및 RAS 신호가 로우이고 CAS 및 WE 신호가 하이일 때, 유효한 액티브 (ACTIVE) 명령이 명령 디코더 (12) 에 의해 초기화된다. 제어 논리 (13) 는 유효한 액티브 명령에 대응하는 내부 명령 신호 (내부 RAS 신호를 포함) 를 발생시킨다. 액티브 명령 중에, 뱅크 선택 신호의 상태는 어떤 뱅크 메모리 셀 어레이가 활성화되고 주소화되는지를 결정한다. 액티브 명령중에, 선택된 뱅크 메모리 셀 어레이의 행 주소는 행 주소 버퍼 (14) 에서 버퍼된다. 뱅크 선택 신호의 상태에 따라, 뱅크 1 메모리 셀 어레이 (17') 에 연결된 행 디코더 (16') 또는 뱅크 0 메모리 셀 어레이 (17) 의 행 디코더 (16)에 행 주소가 공급된다. 행 디코더 (16) 는 판독 또는 기록 전송 오퍼레이션을 위한 행 주소에 대응하여, 부팅 전압 신호 (130) 로 뱅크 0 메모리 셀 어레이 (17) 의 워드선의 하나를 구동하거나 활성화하고, 행 주소 버퍼 (14) 에서 공급된 행 주소를 해독한다. 행 디코더 (16') 는 마찬가지로 판독 또는 기록 전송 오퍼레이션을 위한 행 주소에 대응하여, 부팅 전압 신호 (130) 로 뱅크 1 메모리 셀 어레이 (17') 의 워드선의 하나를 구동하거나 활성화하기 위해 행 주소 버퍼 (14) 에서 행 주소를 해독한다.
유효한 판독 (READ) 명령은 CS, RAS 및 WE 신호가 로우이고, CLK 신호의 발생부에서 CAS 신호가 하이일 때, 명령 디코더 (12) 에 의해 초기화된다. 제어논리 (13) 는 유효한 판독 명령에 대응하는 내부 명령 신호 (내부 RAS 신호 포함) 를 발생시킨다. 판독 명령에 대응하는 내부 명령 신호는 열 주소 버퍼 (15) 를 제어하고, 열주소 버퍼는 열 주소 비트를 수신하여, 판독 명령에 대응하는 내부 명령 신호 (116) 가 제어 논리 (13) 에 의해 발생할 때 뱅크 선택 신호에 의해 선택된 뱅크 메모리 셀 어레이의 열 주소를 버퍼한다.
열 디코더 및 래치 (이하 열 디코더라 함) (19) 는 열 주소 버퍼 (15) 로부터 입력된 현재 열 주소 (118) 에 대응하는, 센스 앰플리파이어 (sense amplifier) (18,18') 를 경유하여, 지정된 비트선을 활성화시킨다. 행 디코더 (16,16') 에 의해 구동된 액티브 워드선에 연결된 저장 셀에 저장된 데이터를 감지하는 기술에서 알려진 방법으로 센스 앰플리파이어가 작동한다. 열 디코더 (18,18') 에 의해 활성화된 비트선을 통하여 데이터가 판독되고 판독오퍼레이션 중에 래치 (21) 를 통해 전달될 때, 데이터 콘트롤러 (20)는 데이터 전송을 제어한다. 데이터 입력/출력 버퍼 (22) 는 데이터 입력/출력 핀 (DQ) 에 판독 데이터 비트를 공급한다.
내부 CLK 신호 (110) 의 발생부에서 RAS 신호가 하이이고 CS, CAS, 및 WE 신호가 로우일 때, 유효한 기록 명령이 명령 디코더 (12) 에 의해 초기화된다. 기록 명령 오퍼레이션 중에, 판독 오퍼레이션의 역방향을 따라서 데이터가 전송된다. 프리차아지 (PRECHAGE) 명령, 자동 재생 (AUTO REFRESH) 명령, 자체재생 (SELF-REFRESH) 명령, 버스트 종료 (BURST TERMINATION) 명령 및 세트 모드 레지스터 (SET MODE REGISTER) 명령과 같은 다른 명령에 대한 설명은 명확성을 위해 생략한다.
이제, 도 2 에서 도 5 를 참조하여 부팅 회로 (23) 에 대해 상세한 설명을 할 것이다.
상기한 바와 같이, 제어 논리 (13) 는 RAS 신호에 대응하는 내부 RAS 신호를 발생시킨다. 부팅회로 (23) 는 제어논리 (13) 에 연결되고, 내부 RAS 신호 (111) 를 수신한다. 노말 상태에서, 부팅 회로 (23) 는 워드선을 구동하기 위해 행 디코더에 필요한 전압인 선택 레벨 전압으로 부팅되는 전압을 부팅 전압 신호 (130) 로서 발생시킨다. 턴온하기 시작한 내부 RAS 신호를 검출하고, 부팅회로 (23) 는 선택 레벨 전압보다 높게 부팅 전압 신호 (130) 를 더 부팅한다. 더 부팅된 전압신호 (130) 는 행 디코더 (16,16') 에 전달된다. 행 디코더 (16,16') 는 제어 논리 (13) 및 부팅 회로 (23) 에 연결되고, 워드선에 연결된다. 행 디코더 (16,16') 는 턴온하는 내부 RAS 신호에 응답하여, 부팅 전압 신호 (130) 로 선택된 워드선을 구동하거나 활성화시킨다. 그러나, 메모리 장치의 회로 레이아웃 및 스큐 등에 의존하는, 소정의 시간간격은 턴온하기 시작한 내부 RAS 신호의 발생으로부터 선택된 워드선의 구동까지의 시간이다. 선택된 워드선의 구동에 사용된 부팅 전압 신호 (130) 는 선택 레벨 전압보다 높다. 따라서, 선택 레벨 전압 아래로 부팅 전압 신호 (130) 가 떨어질 가능성은 낮아지고, 선택 레벨 전압 아래로 떨어지는 경우, 선택 레벨 전압에 대한 부팅 전압 신호 (130) 의 회복이 빠르게 이루어진다.
도 2 에 도시된 바와 같이, 부팅 회로 (23) 는 기준 전압 (VRef) 제너레이터 (30), 레벨 판정 회로 (31), 부팅 전압 (Vboot) 제어 회로 (32), 오실레이터 (33), 펌핑 (pumping) 회로 (34) 를 포함한다. 기준 전압 제너레이터 (30) 는 기준 전압 신호 (140) 를 발생시킨다.
레벨 판정 회로 (31) 는, 부팅 전압 신호 (130) 를 모니터 하는 동안, 기준 전압 신호 (140) 를 수신한다. 레벨 판정 회로 (31) 는 기준 전압 신호 (VRef) 의 기준에 의거하여 선택 레벨 전압 (예를 들면 4.5V) 보다 부팅된 전압 신호 (Vboot) 가 낮은지 여부를 판단한다. 그 판단 결과는 레벨 판정 회로 (31) 에 의하여 결과 신호 (125) 로 나타내어진다. 결과 신호 (125) 는 부팅 전압 신호 (130) 가 선택 레벨 전압보다 낮은 경우 온 (ON) 상태이다.
본 실시예에서, 레벨 판정 회로 (31) 는, 도 3에 도시된 바와 같이, 두 개의 저항 (R1,R2) 으로 구성된 분압기 및 전압 비교기를 포함한다. 분압기는 부팅 전압 신호 (Vboot) 를 분할하고, 분할된 전압 신호 (150) 를 발생시킨다. 본 실시예에서, 부팅 전압 신호 (Vboot) 가 선택 레벨 전압과 동일한 전압 레벨을 갖는 경우, 분할된 전압 신호 (150) 는 실질적으로 기준 전압 신호 (VRef) 와 동일한 전압 레벨을 갖는다. 다시 말하자면, 선택 레벨 전압과 동일한 부팅 전압 신호 (130) 에 대응하는 분할된 전압 신호와 실질적으로 같아지도록, 기준 전압 신호(VRef)(140) 가 결정된다.
전압 비교기는 분압기 및 기준 전압 제너레이터 (30)에 연결되고, 기준 전압 신호 (140) 및 분할된 신호 (150) 를 수신한다. 결과 신호 (125) 로서의 비교 출력을 하기 위하여 전압 비교기는 분할된 전압 신호 (150) 와 기준 전압 신호 (140) 를 비교한다. 즉, 분할된 전압 신호 (150) 가 기준 전압 신호 (140)보다 낮은 경우, 전압 비교기는 온 (on) 상태의 결과 신호를 발생시킨다.
도 2에 대해 살펴보면, 결과 신호 (125) 는 부팅 전압 제어 회로 (32) 에 공급된다. 부팅 전압 제어 회로 (32) 는 또한 내부 RAS 신호 (111) 및 센스 인에이블 엔드 신호 (SEEND, 113) 를 수신하고, 제어 신호 (128) 를 발생시킨다. 제어 신호 (128) 을 발생시키자마자, 부팅 전압 제어 회로 (32) 는 제 1 및 제 2 조건을 판정한다. 제 1 조건은 내부 RAS 신호 (111) 가 온 상태에 있고 (low), 센스 인에이블 엔드 신호 (113) 가 오프 상태에 있는 것 (low)인 반면에, 제 2 조건은 결과 신호 (125) 가 온 상태에 있는 것 (high) 이다.
제 1 조건 및 제 2 조건의 적어도 하나가 만족되는 경우에, 부팅 전압 제어 회로 (32) 는 온 상태 (high) 의 제어 신호 (128) 를 입력한다.
도 4에 관하여, 부팅 전압 제어 회로 (32) 는 제 1 내지 제 3의 인버터 및 제 1 및 제 2 NAND 게이트를 포함한다. 제 1 내지 제 3의 인버터는 내부 RAS 신호 (111), 센스 인에이블 엔드 신호 (113) 및 결과 신호 (125) 를 수신하고, 각각 제 1 내지 제 3 인버트된 (inverted) 출력을 발생시킨다. 제 1 NAND 게이트는 제 1 및 제 2 인버트된 출력을 수신하고, 제 1 NAND 된 출력을 발생시킨다. 제 2 NAND 게이트는 제 3 인버트된 출력 및 제 1 NAND 된 출력을 수신하고, 하이일때 온 상태인 제어 신호 (128) 로서 제 2 NAND 된 출력을 발생시킨다.
도 4 에 도시된 부팅 전압 제어 회로 (32) 의 불 연산 (Boolean operation) 테이블이 아래에 나타나 있다.
내부 RAS (111) SEEND (113) 결과 (125) 제어 (128)
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
위에 도시된 테이블에 있어서, 내부 RAS 신호 (111) 및 센스 인에이블 엔드 신호 (SEEND) (113) 가 모두 "0" 일 때, 또는 결과 신호 (125) 가 "1" 일 때, 또는 내부 RAS 신호 (111) 및 센스 인에이블 엔드 신호 (SEEND) (113) 가 모두 "0" 이고 결과 신호 (125) 가 "1" 일 때, 제어 신호 (128) 는 "1" 이다. 즉, 위에서 언급한 제 1 및 제 2 조건 중 적어도 하나가 만족되면 부팅 전압 제어 회로 (32) 는 "1" 의 제어 신호 (128) 를 발생시킨다.
도 2에 있어서, 오실레이터 (33) 는 부팅 전압 제어 회로 (33) 에 연결되고, 부팅 전압 제어 회로 (32) 로부터 제어 신호 (128) 를 수신한다. 제어 신호 (128) 가 하이일 때 (온 상태), 오실레이터 (33) 는 활성화되고, 오실레이팅 출력 (129) 을 발생시킨다.
펌핑 회로 (34) 는 부팅 전압 제어 회로 (32), 오실레이터 (33) 및 행 디코더 (16,16') 에 연결되고, 부팅 전압 제어 회로 (32) 로부터 제어 신호 (128) 를 수신한다. 제어 신호 (128) 가 온 상태일 때 (high), 펌핑 회로 (34) 가 활성화되고, 부팅 전압 신호를 발생시키기 위해 오실레이팅 출력 (129) 를 펌핑한다.
도 5에 관하여, 노말 (normal) 오퍼레이션에서 부팅 전압 신호 (130) 는 선택 레벨 전압과 동일한 레벨을 갖는다. 하이 (high) 논리에서 로우 (low) 논리로 내부 RAS 신호 (111) 가 트랜지션될 때, 센스 인에이블 엔드 신호 (113) 는 논리 로우 상태를 유지하고, 논리 로우에서 논리 하이로 제어 신호 (128) 가 트랜지션된다. 로우에서 하이로의 트랜지션은 부팅 전압 신호 (130) 를 더 부팅되게 한다.
소정의 시간간격 (T) 은 부팅 전압 신호 (130) 를 더 부팅하는 것으로부터 경과하며, 워드선은 행 디코더에 의해 활성화되고, 논리 로우에서 논리 하이로 트랜지션되며, 부팅 전압 신호 (130) 는 구동에 소모되고, 도 5 에 도시된 바와 동일한 전압 레벨로 감소한다.
부팅 전압 신호 (130) 가 선택 레벨 전압 아래로 떨어질 때, 결과 신호 (125) 가 논리 로우에서 논리 하이로 트랜지션된다. 그러나, 내부 RAS 신호 (111) 및 센스 인에이블 엔드 신호 (113) 가 논리 로우 상태에 있기 때문에, 결과 신호 (125) 의 트랜지션은 제어 신호 (128) 에 영향을 주지 않는다.
부팅 전압 신호 (130) 가 회복되고 선택 레벨 전압에 도달하면, 결과 신호 (125) 는 논리 하이에서 논리 로우로 트랜지션한다. 본 실시예에서는, 비슷한 때에, 센스 인에이블 엔드 신호 (113) 가 논리 로우에서 논리 하이로트랜지션한다. 두 트랜지션 모두 제어 신호 (128) 에 영향을 미치며, 논리 하이에서 논리 로우로 제어신호 (128) 가 트랜지션되게 한다. 제어신호 (128) 의 트랜지션은 부팅 전압 신호 (130) 가 더 부팅되지 못하게 하여, 부팅 전압 신호 (130) 가 선택 레벨 전압에서 유지되게 한다.
상기 설명은 예시적으로 설명된 것이며, 이에 한정되는 것은 아니라는 것으로 이해되어야 한다. 위의 설명을 검토하면, 많은 실시예 및 그 조합이 당업자에게 명백해진다. 예를 들어, 상기한 실시예에 따른 메모리 장치는 SDRAM 이나, 본 발명이 이에 한정되는 것은 아니다. 당업자는 DRAM 이나 EDO DRAM 과 동일한 대안적인 메모리 장치의 다른 등가물을 인식할 것이다. 게다가, 상기한 실시예의 SDRAM 은 두개의 뱅크를 포함하지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, SDRAM 은 4개의 뱅크 또는 8개의 뱅크 등을 포함할 수 있다.
본 출원은 2000년 4월 13일에 출원된 일본 특허출원 (No.Hei 11-25310) 에 기초하며, 일본 특허출원의 내용이 여기에 병합되어 있다.
이상 설명한 바와 같이, 본 발명에 의하면 워드선을 구동하기 위해 사용하는 부팅 전압을 출력하는 부팅회로를 구비한 메모리장치에 있어서, 워드선의 선택 전에 부팅 전압을 기준 전압보다 높게 더 부팅하는 것에 의해 메모리 셀의 판독 및 출력이 빠르게 될 수 있다.

Claims (8)

  1. 기억 셀, 워드선 및 비트선을 포함하고, 상기 기억 셀은 상기 워드선 및 상기 비트선에 행 및 열로 편성되어 연결되는 메모리 셀 어레이;
    내부 RAS 신호를 발생시키기 위하여, 상기 메모리 장치의 RAS 신호 입력에 응답하는 제어논리;
    노말 상태에서 워드선을 구동하는데 필요한 전압인 선택 레벨 전압으로 부팅되고, 내부 RAS 신호가 턴온 (turn on) 되기 시작할 때 선택 레벨 전압보다 높게 더 부팅되는 전압을 부팅 전압 신호로서 발생시키기 위하여, 상기 제어논리에 연결되는 부팅회로; 및
    내부 RAS 신호가 턴온되기 시작한 후 소정의 시간간격이 경과할 때 부팅된 전압 신호로 상기 워드선 중 선택된 하나의 구동을 시작하기 위하여, 상기 워드선에 연결되고, 상기 제어논리와 상기 부팅회로에 연결되는 행 디코더;
    를 포함하는 것을 특징으로 하는 메모리장치.
  2. 제 1 항에 있어서, 상기 소정의 시간간격이 상기 메모리 장치의 회로 레이아웃에 의존하는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서, 상기 비트선에 연결되는 센스 앰플리파이어를 더 포함하고, 상기 제어논리가 온 (on) 상태에 있을 때 센스 앰플리파이어에서 실행되는 충분한 증폭을 지시하는 센스 인에이블 엔드 신호를 더 발생시키는 것을 특징으로 하는 메모리 장치.
  4. 제 3 항에 있어서, 상기 부팅회로는
    기준 전압 신호를 생성하기에 적합한 기준 전압 제너레이터;
    상기 부팅 전압 신호 및 상기 기준 전압 신호에 응답하여, 상기 부팅된 전압 신호가 상기 기준 전압 신호에 의거하여 상기 선택 레벨 전압보다 낮은 지 여부를 판정하고, 또한 상기 부팅된 전압 신호가 상기 선택 레벨 전압보다 낮은 경우 온(on) 상태에 있는 결과 신호를 발생시키는 레벨 판정 회로;
    상기 결과 신호, 상기 내부 RAS 신호 및 상기 센스 인에이블 엔드 신호에 응답하여, 상기 내부 RAS 신호가 온 (ON) 상태에 있고 상기 센스 인에이블 엔드 신호는 온 상태가 아닌 상태인 제 1 조건과, 상기 결과 신호가 온 상태인 제 2 조건 중 적어도 하나가 만족될 때, 온 상태에 있는 제어신호를 발생시키는 부팅 전압 제어 회로;
    상기 제어 신호가 온 상태에 있을 때 오실레이팅 출력을 생성하기 위하여, 상기 부팅 전압 제어 회로에 연결된 오실레이터; 및
    상기 제어 신호가 온 상태에 있을 때, 상기 오실레이팅 출력을 펌핑하여 상기 선택 레벨 전압보다 높은 상기 부팅 전압 신호를 발생시키기 위하여 , 상기 부팅 전압 제어 회로, 상기 오실레이터 및 상기 행 디코더에 연결된 펌핑 회로;
    를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 내부 RAS 신호는 로우 상태에 있을 때 온 상태이고;
    상기 센스 인에이블 엔드 신호는 하이 상태에 있을 때 온 상태이고;
    상기 결과 신호는 하이 상태에 있을 때 온 상태이고; 또한
    상기 부팅 전압 제어 회로는
    상기 내부 RAS 신호, 상기 센스 인에이블 엔드 신호 및 상기 결과 신호에 응답하여 각각 제 1 내지 제 3의 인버트된 출력을 생성하는, 제 1 내지 제 3의 인버터;
    상기 제 1 및 상기 제 2 인버트된 출력에 응답하여, 제 1 NAND된 출력을 생성하는 제 1 NAND 게이트; 및
    상기 제 3 인버트된 출력 및 상기 제 1 NAND된 출력에 응답하여 하이 상태에 있을 때 온 상태에 있는 제어신호로서 제 2 NAND된 출력을 생성하는, 제 2 NAND 게이트를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제 4 항에 있어서, 상기 레벨 판정 회로는
    상기 부팅 전압 신호가 상기 선택 레벨 전압과 동일한 전압 레벨을 갖는 경우, 상기 기준 전압 신호와 동일한 전압 레벨을 실질적으로 갖는 분할된 전압 신호를 발생시키기 위하여 상기 부팅 전압 신호를 분할하는 분압기; 및
    상기 결과 신호로서의 비교출력을 생성하기 위한 상기 기준 전압 신호를 상기 분할된 전압신호와 비교하기 위하여, 상기 분압기 및 상기 기준 전압 제너레이터에 연결되고, 상기 분할된 전압 신호가 상기 기준 전압 신호보다 낮은 경우 상기 결과 신호가 온 상태에 있도록 하는 전압 비교기
    를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 행 디코더, 상기 메모리 장치의 RAS 신호 입력에 응답하여 내부 RAS 신호를 발생시키는 제어 논리 및 부팅 회로를 포함하는 메모리 장치 내에서, 상기 행 디코더에 상기 부팅 회로에서 생산된 전압을 공급하는 방법에 있어서, 상기 방법은 상기 부팅 회로에 의해 실행되고,
    노말 상태에서 선택 레벨 전압으로 부팅되는 전압을 부팅 전압 신호로서 발생시키는 단계; 및
    상기 부팅 전압 신호를 상기 선택 레벨 전압보다 높게 더 부팅하기 위하여, 턴온하기 시작한 상기 내부 RAS 신호를 검출하는 단계를 포함하는 공급방법.
  8. 제 7 항에 있어서,
    상기 부팅 전압 신호를 모니터하는 단계; 및
    상기 부팅 전압 신호가 상기 선택 레벨 전압 아래로 내려갈 때 상기 부팅 전압 신호를 상기 선택 레벨 전압으로 부팅하는 단계를 더 포함하는 것을 특징으로 하는 공급방법.
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