KR100587690B1 - 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법 - Google Patents

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Abstract

반도체 메모리 장치의 어드레스 버퍼 회로가 개시되어진다. 그러한 어드레스 버퍼 회로는 동작 제어신호의 제1상태에 응답하여 인가되는 외부 어드레스신호를 버퍼링된 내부 어드레스신호로서 출력하며, 상기 동작 제어신호의 제2상태에 응답하여 동작이 차단되는 어드레스 버퍼부와, 상기 반도체 메모리 장치가 데이터 억세싱 동작을 수행하지 않는 비동작 구간에서는 상기 제2상태의 동작 제어신호를 생성하고, 데이터 억세싱 동작을 수행하는 동작 구간에서는 상기 제1상태의 동작 제어신호를 생성하는 어드레스 버퍼 제어부를 구비한다. 그리하여, 본 발명은 어드레스 버퍼 제어부가 구비된 어드레스 버퍼 회로를 제공함으로써, 메모리 제어신호가 메모리 셀에 아무런 커맨드를 제공하지 않는 상태인 비동작 상태의 경우에 상기 어드레스 버퍼부에 의하여 버퍼링되어 출력되는 신호인 내부 어드레스가 출력되는 것을 감소 또는 최소화하는 효과가 있다.
어드레스 버퍼, 비동작 구간(NOP), 어드레스 버퍼 제어부, 낸드(NAND)

Description

어드레스 버퍼 회로 및 어드레스 버퍼 제어방법{Address buffer circuit and method controlling address buffer}
도 1은 종래의 어드레스 버퍼 장치를 간략히 보인 블록도.
도 2는 도 1에서 어드레스 버퍼부에 의하여 버퍼링된 신호를 칩 선택신호(chip select signal)에 의하여 선택할 수 있게 하기 위해, 칩 선택신호가 어드레스 버퍼부에서의 출력과 낸드(NAND) 연산이 수행되어지는 어드레스 버퍼 회로를 보인 개략도.
도 3은 본 발명의 일실시예에 의한 어드레스 버퍼 제어부를 구비하는 어드레스 버퍼 회로를 보인 개략도.
도 4는 도 3에서의 어드레스 버퍼 제어부를 구비한 어드레스 버퍼 회로의 일례를 간략히 보인 등가 회로도.
도 5는 도 3에서의 어드레스 버퍼 제어부를 구비한 어드레스 버퍼 회로의 다른 예를 간략히 보인 등가 회로도.
도 6은 본 발명의 다른 실시예에 있어서, 제1상태의 동작 제어신호의 발생시점에서 어드레스 버퍼부로 입력되도록 하는 경우의 타이밍도.
도 7a는 본 발명의 일실시예에 의한 어드레스 버퍼 회로의 적용시 커맨드 신호와 어드레스신호의 입력 시점이 대체로 동일한 경우의 타이밍도이다.
도 7b는 도 7a에서의 커맨드신호와 어드레스신호의 입력 시점을 갖는 경우 어드레스신호의 입력이 동작제어신호의 입력과 대체로 동일하도록 하는 지연부가 구비된 경우를 보인 블록도.
<도면의 주요부분에 대한 부호의 설명>
10 : 어드레스 버퍼부 12, 18 : 인버터
14 : 제1낸드 연산부 16 : 제2낸드 연산부
20 : 어드레스 버퍼 제어부 22, 36, 38 : NMOS
Ext.An : 외부 어드레스신호 Int.An : 내부 어드레스신호
24, 26, 32, 34 : PMOS Vpp : 전원전압
Vref : 기준전압 CLK : 클럭(clock)신호
CMD : 커맨드신호 ADD : 어드레스신호
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에서의 어드레스 버퍼에 관한 것이다.
반도체 메모리 장치가 개발되기 시작한 이후 메모리 칩 설계자의 목표는 고집적도와 고속동작 및 저전력 소모를 충족시키는 반도체 메모리 칩을 설계하는 것이다.
일반적으로 DRAM(dynamic random access memory)과 데이터(data)를 주고 받 는 칩(chip)들은 대개 TTL(transitor transitor logic)이나 CMOS(complementary metal oxide semiconductor)를 사용하고 있다. TTL의 노이즈 마진(noise margin)이 CMOS의 노이즈 마진보다 더 좁다. 특히 이러한 칩들과 접속되어 사용되는 DRAM은 전원 전압 변동, 온도의 변화 등을 견딜 수 있어야 하며, 잡음이 함께 입력되어도 안정하게 동작하여야 한다. 따라서 DRAM은 외부로부터의 입력 신호가 TTL 레벨(level)이라고 가정하고 설계된다. 그러므로, 외부의 TTL신호를 DRAM 내부에서 사용되는 CMOS 신호로 변환하는 버퍼(buffer) 회로가 필요하다. 이 중 특히, 어드레스 핀(address pin)에 연결된 버퍼를 어드레스 입력 버퍼(address input buffer) 또는 어드레스 버퍼(address buffer)라 부른다. 그리고, 상기 어드레스 버퍼로 입력되는 어드레스는 외부 어드레스(external address)라 불려지고, 어드레스 버퍼에 의해 변환된 출력은 내부 어드레스(internal address)라 불려진다. 그리고, 상기 내부 어드레스는 디코더로 입력되어 데이터가 저장된 셀을 선택하게 된다.
이하에서는 외부 어드레스를 버퍼링하여 버퍼링된 결과 신호인 내부 어드레스를 출력하는 종래의 어드레스 버퍼 회로가 도면을 참조하여 설명된다.
도 1은 종래의 어드레스 버퍼 회로를 간략히 보인 블록도이다.
도 1을 참조하면, 어드레스 버퍼부(1)로 입력되는 어드레스를 나타내는 외부 어드레스신호(ext.an), 상기 외부 어드레스신호(ext.an)가 상기 어드레스 버퍼부(1)에 의해 버퍼링된 출력인 내부 어드레스신호(int.an), 클럭에 의해 동기되는 메모리 제어신호(con.sig)가 도시되어져 있다.
상기 외부 어드레스신호(ext.an)가 상기 어드레스 버퍼부(1)로 입력되면, 상 기 어드레스 버퍼부(1)에서 버퍼링된 후의 신호인 내부 어드레스신호(int.an)가 출력된다.
그리고, 상기 메모리 제어신호(con.sig)는 반도체 메모리 장치의 동작제어를 위한 커맨드가 생성될 때 논리 조합되어지는 신호이다. 즉, 상기 메모리 제어신호(con.sig)는 그들의 논리 조합에 의하여 반도체 메모리 장치의 메모리 셀에 억세스(access)하기 위한 신호로서, 일반적으로, 로우 어드레스 스트로브, 컬럼 어드레스 스트로브, 라이트 인에이블(write enable)신호 등을 포함한다.
DRAM에서는 어드레스멀티플렉싱(address multiplexing) 방식이 주로 사용되어진다. 이러한 어드레스멀티플렉싱 방식에 있어서, 어드레스가 입력되어지고, 상기 어드레스는 로우 어드레스 스트로브(row address strobe, RAS)와 컬럼 어드레스 스트로브(column address strobe, CAS)에 의해 제어된다(이하에서는 설명의 편의를 위해 로우 어드레스 스트로브, 컬럼 어드레스 스트로브는 각각의 반전신호인 RASB, CASB를 의미하는 것으로 함). 특히 억세스 시간을 단축하기 위하여, DRAM에서는 컬럼 어드레스가 컬럼 어드레스 스트로브의 제어를 직접적으로 받지 않고 로우 어드레스 스트로브에 의해 로우 어드레스의 입력이 완료되었음을 알리는 신호에 응답하는 방식이 주로 사용되어지고 있다. 상기 로우 어드레스 스트로브, 컬럼 어드레스 스트로브, 그리고 라이트 인에이블신호(write enable signal, WE)(이하에서는 설명의 편의를 위해 라이트 인에이블신호는 반전신호인 WEB를 의미하는 것으로 함)등의 메모리 제어신호(con.sig)의 조합에 의하여 스탠바이(standby) 상태, 파워다운(power down) 상태, 리프레쉬(refresh) 동작 등이 상기 반도체 메모리 장치의 메 모리 셀들에서 일어나게 된다. 이 때, 상기 메모리 제어신호(con.sig)가 반도체 메모리 장치의 동작제어를 위한 커맨드가 생성될 때 논리 조합되어지더라도, 상기 메모리 셀에 아무런 동작이 일어나지 않는 상태가 존재하게 되는데, 이를 비동작 구간(no operation command, NOP)라 한다. 예를 들면, 로우 어드레스 스트로브, 컬럼 어드레스 스트로브의 논리값이 '1' 인 경우에는 상기 비동작 구간이 존재하게 된다.
일반적으로, 이러한 비동작 구간은 반도체 메모리 장치의 스펙(specification)에 명시되어져 있다.
상기 비동작 구간인 경우, 상기 메모리 셀에서는 아무런 동작이 일어나지 않지만, 내부 어드레스신호(int.an)는 계속 출력된다. 따라서, 상기 어드레스 버퍼부(1)에 흐르는 전류로 인하여 전력 소모가 생기게 된다.
또한, 상기 내부 어드레스신호(int.an)가 상기 어드레스 버퍼부(1)에 의하여 버퍼링된 후에 출력되는 내부 어드레스신호(int.an)는 전(all) 칩으로 입력되어짐으로 인하여 전력의 소모는 더욱 많아지는 결과가 된다.
반도체 메모리 장치에서의 전력 소모를 줄이기 위하여 어드레스 버퍼부(1)에 의하여 버퍼링된 신호를 칩 선택신호(chip select signal)에 의하여 선택할 수 있게 하기 위해 상기 어드레스 버퍼부(1)의 후단에서 별도의 논리 연산이 수행되는 방법이 사용되어졌다.
도 2는 도 1에서 어드레스 버퍼부에 의하여 버퍼링된 신호를 칩 선택신호(chip select signal)에 의하여 선택할 수 있게 하기 위해, 칩 선택신호가 어드레 스 버퍼부에서의 출력과 낸드(NAND) 연산이 수행되어지는 어드레스 버퍼 회로를 보인 개략도이다.
도 2를 참조하면, 도 1에서의 어드레스 버퍼부의 후단에 칩 선택신호(chip select signal, cs)와의 낸드 연산을 수행하기 위한 낸드 게이트(2)가 연결되어져 있다.
어드레스 핀(미도시)으로부터 외부 어드레스신호(ext.an)가 어드레스 버퍼부(11)로 입력되어 버퍼링된 후, 내부 어드레스신호(int.an)가 출력되는 과정은 이하와 같다.
먼저 외부 어드레스신호(ext.an)가 상기 어드레스 버퍼부(11)로 입력된다. 그리고, 상기 낸드 게이트(2)는 상기 어드레스 버퍼부(11)에 의하여 버퍼링된 신호(m.an)와 칩 선택신호(cs)에 대하여 낸드 연산을 수행하게 된다. 상기 낸드 연산의 결과는 내부 어드레스신호(int.an)이다. 그리고, 상기 내부 어드레스신호(int.an)가 디코더(decoder, 미도시)에 입력되기 전에 프리디코딩(predecoding)되어 원하는 하나의 워드라인(word line)을 선택하게 된다.
예를 들면, 상기 칩 선택신호(cs)의 논리값이 '0' 이면, 상기 어드레스 버퍼부(11)의 출력신호(m.an)의 논리값이 '1' 이든 '0' 이든 상관없이 상기 낸드 게이트(1)의 출력은 '1'이 되므로, 내부 어드레스(int.an)는 '1'이 된다. 즉, 상기 칩 선택신호(cs)를 '0' 으로 입력할 경우에는 상기 어드레스 버퍼부(11)의 출력 신호를 제어할 수 있게 된다. 상기 논리값 '0'은 전압 레벨이 로우 레벨(low level)인 것을 나타내고, 논리값 '1'은 전압 레벨이 하이 레벨(high level)인 것을 나타낸다. 그리하여, 선택되어지지 않은 칩에는 전류가 흐르지 않아, 전력 소모를 감소시키는 효과를 갖는다.
그러나, 상기와 같은 경우에도 상기 어드레스 버퍼부(11)를 직접 제어하지 않기 때문에, 어드레스 버퍼부에 의하여 소모되는 전력 감소의 효과는 얻을 수가 없다. 즉, 어드레스 버퍼의 후단에서 칩 선택신호(cs)를 이용한 전력 소모 감소의 효과에는 그 한계가 있다.
또한, 메모리 제어신호가 반도체 메모리 장치의 메모리 셀에 아무런 커맨드를 제공하지 않는 상태인 비동작 구간의 경우에도, 어드레스 버퍼부에 의하여 버퍼링되어 출력되는 신호인 내부 어드레스신호는 여전히 존재하게 된다. 즉, 불필요한 전류는 여전히 흐르게 되어 반도체 메모리 소자에서의 전력 소모가 증가하게 된다.
따라서, 본 발명의 목적은 어드레스 버퍼부를 직접 제어하여, 상기 어드레스 버퍼부에 의하여 소모되는 전력을 감소시키기 위한 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법을 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 장치에서 메모리 제어신호가 메모리 셀에 억세스 하지 않는 상태인 비동작 구간의 경우에 상기 어드레스 버퍼부에 의하여 버퍼링되어 출력되는 신호를 감소시켜 반도체 메모리 소자에 의하여 소모되는 전력을 감소 또는 최소화하기 위한 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법 을 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 메모리 장치의 어드레스 버퍼 회로는 동작 제어신호의 제1상태에 응답하여 인가되는 외부 어드레스신호를 버퍼링된 내부 어드레스신호로서 출력하며, 상기 동작 제어신호의 제2상태에 응답하여 동작이 차단되는 어드레스 버퍼부와; 상기 반도체 메모리 장치의 동작제어를 위한 커맨드가 생성될 때 논리 조합되어지는 메모리 제어 신호 중 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블신호(WEB)가 모두 하이 레벨로서 상기 반도체 메모리 장치가 데이터 억세싱(accessing) 동작을 수행하지 않는 비동작 구간에서는 상기 제2상태의 동작 제어신호를 생성하고, 데이터 억세싱 동작을 수행하는 동작 구간에서는 상기 제1상태의 동작 제어신호를 생성하는 어드레스 버퍼 제어부를 구비함을 특징으로 한다.
여기서, 상기 어드레스 버퍼 제어부는 상기 메모리 제어 신호 중 칩 선택신호(CSB)가 하이 레벨인 경우 상기 제2상태의 동작 제어신호를 생성하는 것이 바람직하다.
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상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 메모리 장치의 어드레스 버퍼 회로는 동작 제어신호의 제1상태에 응답하여 인가되는 외부 어드레스신호를 버퍼링된 내부 어드레스신호로서 출력하며, 상기 동작 제어신호의 제2상태에 응답하여 동작이 차단되는 어드레스 버퍼부와; 상기 반도체 메모리 장치의 동작제어를 위한 커맨드가 생성될 때 논리 조합되어지는 메모리 제어 신호 중 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블 신호(WEB)가 모두 하이 레벨로서 상기 반도체 메모리 장치가 데이터 억세싱 동작을 수행하지 않는 비동작 구간에서는 상기 제2상태의 동작 제어신호를 생성하고, 데이터 억세싱 동작을 수행하는 동작 구간에서는 상기 제1상태의 동작 제어신호를 생성하는 어드레스 버퍼 제어부와; 상기 외부 어드레스신호가 상기 제1상태의 동작 제어신호의 발생시점에서 상기 어드레스 버퍼부로 입력되도록 하기 위해, 상기 어드레스 버퍼부의 전단에 연결된 지연부를 구비하는 것을 특징으로 한다.
여기서, 상기 지연부는 상기 반도체 메모리 장치의 동작을 위한 콘트롤러와 상기 반도체 메모리 장치가 연결되는 신호선 상에 구비될 수 있다.
또한, 상기 지연부는 상기 반도체 메모리 장치 내에서 외부 어드레스 신호선과 어드레스 버퍼로부터 연결되는 신호선 상에 구비될 수 있다.
또한, 상기 제1상태의 동작 제어신호 및 제2상태의 동작 제어신호는 칩 선택신호(CSB), 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블신호(WEB)가 상기 어드레스 버퍼 제어부로 입력되어져 생성되어질 수 있다.
또한, 상기 어드레스 버퍼 회로는 상기 메모리 제어 신호 중 칩 선택신호(CSB)가 하이 레벨인 경우 상기 제2상태의 동작 제어신호를 생성하는 것이 바람직하다.
또한, 상기 지연부는 상기 외부 어드레스신호가 상기 제1상태의 동작 제어신호의 발생보다 늦거나 같게 상기 어드레스 버퍼부로 입력되도록 하는 것이 바람직하다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 반도체 메모리 장치의 어드레스 버퍼 제어방법은 외부 어드레스신호가 어드레스 버퍼부에 인가되어 내부 어드레스신호로서 출력되도록 하기 위해 제1상태의 동작 제어신호를 상기 어드레스 버퍼부에 제공하는 단계와; 상기 어드레스 버퍼부의 동작이 차단되도록 하기 위해 제2상태의 동작 제어신호를 상기 어드레스 버퍼부에 제공하는 단계와; 상기 외부 어드레스신호가 상기 제1상태의 동작 제어신호의 발생시점에서 상기 어드레스 버퍼부로 입력되도록 하기 위한 딜레이(delay) 단계를 갖는 것을 특징으로 한다.
여기서, 상기 딜레이 단계는 상기 어드레스 버퍼부의 전단에 연결된 지연부를 경유하여 상기 어드레스 버퍼부로 상기 외부 어드레스신호가 입력되도록 하는 것이 바람직하다.
또한, 상기 딜레이 단계는 상기 외부 어드레스신호가 정상적인 외부 어드레스신호의 입력보다 늦은 지연입력이 되도록 하여, 상기 제1상태의 동작 제어신호의 발생시점에서 상기 어드레스 버퍼부로 입력되도록 하는 것이 바람직하다.
또한, 상기 지연부는 상기 외부 어드레스신호가 상기 제1상태의 동작 제어신호의 발생보다 늦거나 같게 상기 어드레스 버퍼부로 입력되도록 하는 것이 바람직하다.
또한, 상기 지연입력은 상기 제1상태의 동작 제어신호의 발생보다 늦거나 같게 상기 어드레스 버퍼부로 입력되는 것이 바람직하다.
또한, 상기 제1상태의 동작 제어신호 및 제2상태의 동작 제어신호는 반도체 메모리 장치의 동작제어를 위한 커맨드가 생성될 때 논리 조합되어지는 메모리 제어신호를 이용하여 생성되어지는 것이 바람직하다.
또한, 상기 메모리 제어신호는 칩 선택신호(CSB), 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블신호(WEB) 중의 적어도 둘 이상을 포함하는 것이 바람직하다.
또한, 상기 칩 선택신호(CSB)가 하이 레벨이거나, 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블 신호(WEB)가 모두 하이 레벨인 경우 상기 제2 상태의 동작 제어신호가 생성되는 것이 바람직하다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에 대하여 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으 로 사용되어서는 아니 될 것이다.
도 3은 본 발명의 일실시예에 의한 어드레스 버퍼 제어부를 구비하는 어드레스 버퍼 회로를 보인 개략도이다.
도 3을 참조하면, 외부 어드레스신호를 수신하고 버퍼링하여 내부 어드레스신호를 출력하는 어드레스 버퍼부(10), 상기 어드레스 버퍼부(10)로 입력되는 어드레스인 외부 어드레스신호(Ext.An), 상기 어드레스 버퍼부(10)에 의해 버퍼링된 출력인 내부 어드레스신호(Int.An), 상기 어드레스 버퍼부(10)를 제어하기 위한 어드레스 버퍼 제어부(20)가 도시되어 있다. 그리고, 상기 어드레스 버퍼 제어부는 인버터(12), 제1낸드 연산부(14), 제2낸드 연산부(16)를 포함하고 있다.
칩 선택신호(CSB), 로우 어드레스 스트로브(RASB), 칼럼 어드레스 스트로브(CASB), 및 라이트 인에이블신호(WEB) 등을 포함하는 메모리 제어신호는 논리 조합에 의하여 다양한 형태의 커맨드가 반도체 메모리 장치에 제공될 수 있다.
상기 인버터(12)는 상기 칩 선택신호(CSB)를 수신하여 상기 칩 선택신호의 반전신호를 출력한다.
상기 제1낸드 연산부(14)는 메모리 제어신호를 수신하여 낸드 응답을 출력한다. 여기서, 상기 메모리 제어신호는 상기 로우 어드레스 스트로브(RASB), 칼럼 어드레스 스트로브(CASB), 및 라이트 인에이블신호(WEB)일 수 있다.
그리고, 상기 낸드 응답은 상기 제1낸드 연산부(14)의 연산 결과이고, 상기 제1낸드 연산부(14)는 낸드 게이트로 구성될 수도 있고, 앤드(AND) 게이트와 인버터로 구성되어질 수도 있고, 노어(NOR) 게이트 및 인버터 등으로 구성될 수도 있다. 즉, 상기 메모리 제어신호를 수신하여 낸드 응답만 출력할 수 있다면 무방하다.
상기 제2낸드 연산부(16)는 상기 인버터(12)의 출력신호와 상기 제1낸드 연산부(14)의 출력신호를 수신하여 낸드 응답을 출력한다. 여기서, 상기 제2낸드 연산부(16)는 낸드 게이트 하나만으로도 구성되어질 수도 있고, 앤드(AND) 게이트와 인버터로 구성될 수도 있다. 즉, 상기 인버터(12)의 출력신호와 상기 제1낸드 연산부(14)의 출력신호를 수신하여 낸드 응답만 출력한다면, 어떠한 형태로 구성되어져도 무방하다.
그리고, 상기 제2낸드 연산부(16)의 출력신호는 상기 어드레스 버퍼부(10)로 입력되어, 상기 어드레스 버퍼부(10)를 제어하게 된다.
여기서, 상기 제2낸드 연산부(16)에서의 낸드 연산 결과는 동작 제어신호로써, 반도체 메모리 장치가 데이터 억세싱 동작을 수행하지 않는 비동작 구간에서는 상기 제2상태의 동작 제어신호를 생성하고, 데이터 억세싱 동작을 수행하는 동작 구간에서는 상기 제1상태의 동작 제어신호를 생성하게 된다.
상기 어드레스 버퍼 제어부의 동작 과정이 표1을 참조하여 이하에서 설명된다.
(표 1)
Figure 112004046367464-pat00001
상기 표1에서 '0', '1'은 논리값을 나타내고, 'X'는 논리값이 '0' 혹은 '1'의 값 중 어떤 값이 되어도 무관한 돈캐어(don't care) 상태를 나타낸다.
상기 표1에서 보여지는 바와 같이, 칩 선택신호(CSB)의 논리값이 '0', 로우 어드레스 스트로브(RASB)의 논리값이 '1', 칼럼 어드레스 스트로브(CASB)의 논리값이 '1', 라이트 인에이블신호(WEB)의 논리값이 '1'인 경우는 정상적인 반도체 메모리 장치에 있어서 어떠한 명령도 메모리 셀에 주어지지 않는 상태인 비동작 구간의 일례이다. 그리고, 이 경우 상기 제1낸드 연산부(14)에서의 낸드 연산 결과값은 '0'이 되고, 상기 제2낸드 연산부(16)에서의 낸드 연산 결과값은 '1'이 되어 상기 어드레스 버퍼부(10)를 디스에이블(disable)시킨다.
또한, 상기 칩 선택신호(CSB)의 논리값이 '1'인 경우에는 낸드 연산의 특성상, 상기 제1낸드 연산부(14)에서의 낸드 연산 결과값에 무관하게 상기 제2낸드 연산부(16)에서의 상기 낸드 연산 결과값은 '1'이 되어 상기 어드레스 버퍼부(10)를 디스에이블 시키게 된다.
그리하여, 상기 비동작 구간에서 상기 어드레스 버퍼부의 출력 신호인 내부 어드레스신호(Int.An)가 출력되지 않게 함으로써, 반도체 메모리 장치의 동작시 전력의 소모를 감소시킬 수 있게 된다.
도 4는 도 3에서의 어드레스 버퍼 제어부를 구비한 어드레스 버퍼 회로를 간략히 보인 등가 회로도이다.
도 4를 참조하면, 상기 어드레스 버퍼 회로는 NMOS(22)와 PMOS(24)로 구성된 CMOS를 포함하는 어드레스 버퍼부, 상기 어드레스 버퍼부에서 전원 전압단자(Vpp)와 상기 PMOS(24) 사이에 연결된 억세스 트랜지스터(access transistor)(26), 및 상기 억세스 트랜지스터(26)의 게이트에 연결된 어드레스 버퍼 제어부(20)를 구비하고 있다.
상기 표1과 도 4를 참조하여, 상기 반도체 메모리 장치의 비동작 구간에서 상기 어드레스 버퍼 제어부에 의하여 상기 어드레스 버퍼부(20)가 제어되는 과정을 설명하면 이하와 같다.
메모리 제어신호에 의하여 비동작 구간이 된 경우, 즉 상기 제2낸드 연산부(16)에서의 출력이 '1' 이 되는 경우에, 상기 억세스 트랜지스트가 턴 오프되어 전원전압(Vpp)가 상기 CMOS로 공급되지 않는다. 그리고, 이 때 외부 어드레스신호(Ext.An)가 '0' 이면, 내부 어드레스신호(Int.An)는 출력되지 않는다. 즉, 상기 어드레스 버퍼 제어부(20)는, 상기 메모리 제어신호에 의한 결과가 상기 표1에서와 같이 비동작 구간이 된 경우에, 어드레스 버퍼부를 비활성화시키게 된다. 그리하여, 비동작 구간에서도 상기 어드레스 버퍼부가 계속 활성화(enable)되어 있음으로 인하여 소모되는 전력은 더 이상 소모되지 않게 된다.
도 5는 도 3에서의 어드레스 버퍼 제어부를 구비한 어드레스 버퍼 회로의 다른 예를 간략히 보인 등가 회로도이다.
도 5를 참조하면, 어드레스 버퍼 제어부(20)가 구비된 차동증폭기를 포함하는 어드레스 버퍼 회로가 도시되어져 있다.
상기 차동증폭기는 전류 미러(current mirror) 형태로 연결된 것으로서, 두 쌍의 NMOS, PMOS로 구성되어져 있으며, 외부 어드레스신호(Ext.An)가 NMOS(36)의 게이트 전극으로 입력되어지고, 다른 NMOS(38)의 게이트 전극에 입력되어지는 기준 전압(Vref)과의 차이에 의해 버퍼링되어 내부 어드레스신호(Int.An)가 출력되어진다.
표1 및 도 5를 참조하여, 어드레스 버퍼 제어부에 의하여 어드레스 버퍼부가 제어되는 과정을 설명하면 이하와 같다.
비동작 상태, 즉 상기 어드레스 버퍼 제어부(20)의 제2낸드 연산부(16)에서의 출력이 '1' 이면, 상기 출력이 인버터(18)에 의하여 반전되어 '0'이 된다. 따라서, 억세스 트랜지스터(40)는 오프(off) 되어지고, 상기 차동 증폭기는 작동하지 않게 되어 상기 내부 어드레스신호(Int.An)가 출력되지 않는다. 즉, 상기 어드레스 버퍼 제어부는, 상기 반도체 메모리 장치의 제어를 위한 메모리 제어신호의 논리 상태가 상기 표1에서와 같이 비동작 상태가 된 경우에, 어드레스 버퍼부를 비활성화시키게 된다. 그리하여, 비동작 상태에서도 상기 어드레스 버퍼부가 계속 인에이블(enable)되어 있음으로 인하여 소모되는 전력이 더 이상 소모되지 않게 된다.
도 6, 도 7a 및 도 7b는 본 발명의 회로 적용시 야기될 수 있는 문제점을 보완하기 위한 타이밍도 및 블록도이다. 즉, 도 6은 커맨드신호 및 어드레스신호가 반도체 메모리 장치에 입력되는 시점을 다르게 하여 동작을 보완하는 경우를 설명하기 위한 타이밍도이고, 도 7a 및 도 7b는 커맨드 신호와 어드레스 신호의 입력시점을 대체로 동일하게 할 때 어드레스신호 경로에 지연부를 구비하여 커맨드신호 입력 후 일정한 지연을 갖는 동작제어신호를 발생시켜 어드레스 버퍼로 입력되게 함으로써 동작 제어신호의 입력과 대체로 동일하게 반도체 메모리 장치에 어드레스 신호가 입력되도록 하는 경우를 설명하기 위한 타이밍도 및 블록도이다.
먼저 도 6을 참조하면, 도 6은 본 발명의 다른 실시예에 있어서, 제1상태의 동작 제어신호의 발생시점에서 어드레스 버퍼부로 입력되도록 하는 경우의 타이밍도이다.
도 6을 참조하면, 클럭신호(CLK), 커맨드신호(CMD), 제1상태의 동작 제어신호(CONT), 어드레스신호(ADD)가 도시되어져 있다. 여기서 A는 임의의 어드레스신호이고, td는 상기 커맨드신호(CMD)가 어드레스 버퍼 제어부를 경유함에 의해 발생하는 지연시간(delay time)이다. 그리고, 비동작 구간(NOP), 메모리 셀에의 억세스 구간(command)이 도시되어져 있다.
도 3 및 도 6을 참조하여 어드레스 버퍼 제어부에 의한 제어 동작 과정을 설명하면, 외부 어드레스신호(Ext.An)가 정상적인 외부 어드레스신호의 입력보다 늦은 지연입력이 되도록 하여, 상기 제1상태의 동작 제어신호(CONT)의 발생시점에서 상기 어드레스 버퍼부(10)로 입력되도록 한다. 즉, 상기 제1상태의 동작 제어신호(CONT)가 발생되는 시점에서 상기 외부 어드레스신호(Ext.An)가 입력되도록 하여, 원하는 메모리 셀에의 억세스가 이루어지도록 하기 위함이다. 여기서, 상기 외부 어드레스신호(Ext.An)는 상기 제1상태의 동작 제어신호의 발생시점보다 먼저 입력되지 않으면 되므로, 상기 제1상태의 동작 제어신호의 발생시점보다 늦게 상기 어드레스 버퍼부(10)로 입력되어도 좋다.
다음으로 도 7a 및 도 7b를 참조하면, 도 7a에는 커맨드 신호와 어드레스 신호의 입력시점을 대체로 동일하게 할 때 즉 통상적인 커맨드 신호와 어드레스 신호의 입력 상태이고, 도 7b에는 도 7a와 같은 타이밍 특성을 갖는 커맨드 신호 및 어드레스 신호가 입력되는 경우의 단점을 보완하기 위한 구성인 입력 콘트롤러(50), 반도체 메모리 장치(52) 및 지연부(54)가 도시되어 있다.
도 3의 어드레스 버퍼 회로 및 도 7a 및 도 7b를 참조하여 이를 보다 상세히 설명하면 이하와 같다.
어드레스 버퍼부(10)는 상기 어드레스 버퍼 제어부(20)에서 생성되는 동작 제어신호의 제1상태에 응답하여 인가되는 외부 어드레스신호(Ext.An)를 버퍼링된 내부 어드레스신호(Int.An)로서 출력하며, 상기 동작 제어신호의 제2상태에 응답하여 동작이 차단된다.
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상기 어드레스 버퍼 제어부(20)는 상기 반도체 메모리 장치(52)가 데이터 억세싱 동작을 수행하지 않는 비동작 구간에서는 상기 제2상태의 동작 제어신호를 생성하고, 데이터 억세싱 동작을 수행하는 동작 구간에서는 상기 제1상태의 동작 제어신호를 생성한다.
상기 지연부(54)는 상기 외부 어드레스신호(Ext.An)가 상기 제1상태의 동작 제어신호의 발생시점에서 상기 어드레스 버퍼부(10)로 입력되도록 하기 위해, 상기 어드레스 버퍼부(10)의 전단에 연결된다. 즉, 메모리 제어신호가 상기 어드레스 버퍼 제어부로 입력되어진 후, 상기 어드레스 버퍼 제어부(20)에서의 다양한 연산을 거쳐 상기 제1동작 제어신호가 상기 어드레스 버퍼부(10)으로 입력됨으로 인하여 상기 제1동작 제어신호의 지연(delay)이 발생된다. 그리고, 상기 어드레스 버퍼부(10)로 외부 어드레스신호(Ext.An)가 입력될 때, 상기 제1동작 제어신호의 지연을 고려하지 않는다면 억세스하고자 하는 메모리 셀로 억세싱 할 수 없게 되는 문제가 발생될 수도 있다. 따라서, 이러한 상황을 고려하여 상기 어드레스를 상기 제1동작 제어신호가 발생할 시점에 상기 외부 어드레스신호(Ext.An)를 상기 어드레스 버퍼부(10)로 입력되도록 하기 위함이다. 이 경우, 상기 외부 어드레스신호(Ext.An)가 상기 제1상태의 동작 제어신호의 발생보다 늦게 상기 어드레스 버퍼부(10)로 입력될 수도 있다. 또한, 상기 지연부(54)는 상기 어드레스 버퍼부(10)의 전단에 위치하면 되므로, 어드레스 경로상에만 존재하면 된다. 따라서, 상기 지연부(54)는 상기 콘트롤러(50)의 내부 또는 상기 반도체 메모리 장치를 포함하는 메모리 모듈(module) 상 또는 상기 반도체 메모리 장치 내의 외부 어드레스 경로상에 위치될 수도 있다.
상술한 바와 같이 본 발명에서는 비동작 구간에서 어드레스 버퍼를 비활성화시킴으로써 전력의 소모를 감소시킴과 동시에, 반도체 메모리 장치가 정상적으로 동작하도록 하면서 전력의 소모를 감소시키는 효과를 가진다.
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본 발명의 실시예에 따른 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 어드레스 버퍼 제어부가 구비된 어드레스 버퍼 회로를 제공함으로써, 어드레스 버퍼에 의하여 소모되는 전력을 감소시키는 효과가 있다.
또한, 본 발명은 어드레스 버퍼 제어부가 구비된 어드레스 버퍼 회로를 제공함으로써, 반도체 메모리 장치에서 메모리 제어신호가 메모리 셀에 억세스 하지 않는 상태인 비동작 구간에 상기 어드레스 버퍼부에 의하여 버퍼링되어 출력되는 신호인 내부 어드레스가 출력되는 것을 감소 또는 최소화하는 효과가 있다.

Claims (21)

  1. 반도체 메모리 장치의 어드레스 버퍼 회로에 있어서:
    동작 제어신호의 제1상태에 응답하여 인가되는 외부 어드레스신호를 버퍼링된 내부 어드레스신호로서 출력하며, 상기 동작 제어신호의 제2상태에 응답하여 동작이 차단되는 어드레스 버퍼부와;
    상기 반도체 메모리 장치의 동작제어를 위한 커맨드가 생성될 때 논리 조합되어지는 메모리 제어 신호 중 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블신호(WEB)가 모두 하이 레벨로서 상기 반도체 메모리 장치가 데이터 억세싱 동작을 수행하지 않는 비동작 구간에서는 상기 제2상태의 동작 제어신호를 생성하고, 데이터 억세싱 동작을 수행하는 동작 구간에서는 상기 제1상태의 동작 제어신호를 생성하는 어드레스 버퍼 제어부를 구비함을 특징으로 하는 어드레스 버퍼 회로.
  2. (삭제)
  3. (삭제)
  4. (삭제)
  5. 반도체 메모리 장치의 어드레스 버퍼 회로에 있어서:
    동작 제어신호의 제1상태에 응답하여 인가되는 외부 어드레스신호를 버퍼링된 내부 어드레스신호로서 출력하며, 상기 동작 제어신호의 제2상태에 응답하여 동작이 차단되는 어드레스 버퍼부와;
    상기 반도체 메모리 장치의 동작제어를 위한 커맨드가 생성될 때 논리 조합되어지는 메모리 제어 신호 중 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블신호(WEB)가 모두 하이 레벨로서 상기 반도체 메모리 장치가 데이터 억세싱 동작을 수행하지 않는 비동작 구간에서는 상기 제2상태의 동작 제어신호를 생성하고, 데이터 억세싱 동작을 수행하는 동작 구간에서는 상기 제1상태의 동작 제어신호를 생성하는 어드레스 버퍼 제어부와;
    상기 외부 어드레스신호가 상기 제1상태의 동작 제어신호의 발생시점에서 상기 어드레스 버퍼부로 입력되도록 하기 위해, 상기 어드레스 버퍼부의 전단에 연결된 지연부를 구비하는 것을 특징으로 하는 어드레스 버퍼 회로.
  6. (삭제)
  7. (삭제)
  8. 제5항에 있어서,
    상기 지연부는 상기 외부 어드레스신호가 상기 제1상태의 동작 제어신호의 발생보다 늦거나 같게 상기 어드레스 버퍼부로 입력되도록 하는 것을 특징으로 하는 어드레스 버퍼 회로.
  9. 외부 어드레스신호가 어드레스 버퍼부에 인가되어 내부 어드레스신호로서 출력되도록 하기 위해 제1상태의 동작 제어신호를 상기 어드레스 버퍼부에 제공하는 단계와:
    상기 어드레스 버퍼부의 동작이 차단되도록 하기 위해 제2상태의 동작 제어신호를 상기 어드레스 버퍼부에 제공하는 단계와;
    상기 외부 어드레스신호가 상기 제1상태의 동작 제어신호의 발생시점에서 상기 어드레스 버퍼부로 입력되도록 하기 위한 딜레이 단계를 갖는 것을 특징으로 하는 어드레스 버퍼 제어방법.
  10. 제9항에 있어서,
    상기 딜레이 단계는 상기 어드레스 버퍼부의 전단에 연결된 지연부를 경유하여 상기 어드레스 버퍼부로 상기 외부 어드레스신호가 입력되도록 하는 것을 특징으로 하는 어드레스 버퍼 제어방법.
  11. 제9항에 있어서,
    상기 딜레이 단계는 상기 외부 어드레스신호가 정상적인 외부 어드레스신호의 입력보다 늦은 지연입력이 되도록 하여, 상기 제1상태의 동작 제어신호의 발생시점에서 상기 어드레스 버퍼부로 입력되도록 하는 것을 특징으로 하는 어드레스 버퍼 제어방법.
  12. 제10항에 있어서,
    상기 지연부는 상기 외부 어드레스신호가 상기 제1상태의 동작 제어신호의 발생보다 늦거나 같게 상기 어드레스 버퍼부로 입력되도록 하는 것을 특징으로 하는 어드레스 버퍼 제어방법.
  13. 제11항에 있어서,
    상기 지연입력은 상기 제1상태의 동작 제어신호의 발생보다 늦거나 같게 상기 어드레스 버퍼부로 입력되는 것을 특징으로 하는 어드레스 버퍼 제어방법.
  14. 제10항에 있어서,
    상기 제1상태의 동작 제어신호 및 제2상태의 동작 제어신호는 반도체 메모리 장치의 동작제어를 위한 커맨드가 생성될 때 논리 조합되어지는 메모리 제어신호를 이용하여 생성되어짐을 특징으로 하는 어드레스 버퍼 제어방법.
  15. 제14항에 있어서,
    상기 메모리 제어신호는 칩 선택신호(CSB), 로우 어드레스 스트로브(RASB), 칼럼 어드레스 스트로브(CASB) 및 라이트 인에이블신호(WEB)를 포함하는 것을 특징으로 하는 어드레스 버퍼 제어방법.
  16. 제15항에 있어서,
    상기 칩 선택신호(CSB)가 하이 레벨이거나, 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블신호(WEB)가 모두 하이 레벨인 경우 상기 제2 상태의 동작 제어신호가 생성되는 것을 특징으로 하는 어드레스 버퍼 제어방법.
  17. 제1항에 있어서,
    상기 메모리 제어 신호 중 칩 선택신호(CSB)가 하이 레벨인 경우 상기 제2상태의 동작 제어신호를 생성하는 것을 특징으로 하는 어드레스 버퍼 회로.
  18. 제5항에 있어서,
    상기 지연부는 상기 반도체 메모리 장치의 동작을 위한 콘트롤러와 상기 반도체 메모리 장치가 연결되는 신호선 상에 구비되는 것을 특징으로 하는 어드레스 버퍼 회로.
  19. 제5항에 있어서,
    상기 지연부는 상기 반도체 메모리 장치 내에서 외부 어드레스 신호선과 어드레스 버퍼부로부터 연결되는 신호선 상에 구비되는 것을 특징으로 하는 어드레스 버퍼 회로.
  20. 제5항에 있어서,
    상기 제1상태의 동작 제어신호 및 제2상태의 동작 제어신호는 칩 선택신호(CSB), 로우 어드레스 스트로브(RASB), 컬럼 어드레스 스트로브(CASB) 및 라이트 인에이블신호(WEB)가 상기 어드레스 버퍼 제어부로 입력되어져 생성되어짐을 특징으로 하는 어드레스 버퍼 회로.
  21. 제5항에 있어서,
    상기 메모리 제어 신호 중 칩 선택신호(CSB)가 하이 레벨인 경우 상기 제2상태의 동작 제어신호를 생성하는 것을 특징으로 하는 어드레스 버퍼 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902048B1 (ko) 2007-05-14 2009-06-15 주식회사 하이닉스반도체 반도체 장치의 어드레스 수신회로
KR100935601B1 (ko) * 2008-04-10 2010-01-07 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 버퍼 제어회로
KR101008990B1 (ko) * 2008-12-05 2011-01-17 주식회사 하이닉스반도체 버퍼인에이블신호 생성회로 및 이를 이용한 입력회로
KR20110083859A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템
KR101878902B1 (ko) 2011-10-04 2018-07-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
WO2015070245A1 (en) * 2013-11-11 2015-05-14 Rambus Inc. High capacity memory system using standard controller component
KR20150135004A (ko) 2014-05-23 2015-12-02 삼성전자주식회사 어드레스 미러링 기능을 갖는 메모리 모듈

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980060891A (ko) * 1996-12-31 1998-10-07 김영환 전력 절감용 반도체 메모리 소자 및 그 구현 방법
KR20030021733A (ko) * 2001-09-07 2003-03-15 삼성전자주식회사 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치
KR20030026056A (ko) * 2001-09-24 2003-03-31 삼성전자주식회사 칩선택 출력 시간이 단축된 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385369A (en) * 1981-08-21 1983-05-24 Mostek Corporation Semiconductor memory address buffer having power down mode
JPS6212991A (ja) * 1985-07-10 1987-01-21 Fujitsu Ltd 半導体記憶装置
US5124584A (en) * 1990-10-22 1992-06-23 Sgs-Thomson Microelectronics, Inc. Address buffer circuit with transition-based latching
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JP3708729B2 (ja) * 1998-11-18 2005-10-19 富士通株式会社 半導体記憶装置
US6166991A (en) 1999-11-03 2000-12-26 Cypress Semiconductor Corp. Circuit, architecture and method for reducing power consumption in a synchronous integrated circuit
JP2001297584A (ja) * 2000-04-13 2001-10-26 Nec Corp 半導体記憶装置の昇圧回路
US6519188B2 (en) 2000-12-18 2003-02-11 Hynix Semiconductor Inc. Circuit and method for controlling buffers in semiconductor memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980060891A (ko) * 1996-12-31 1998-10-07 김영환 전력 절감용 반도체 메모리 소자 및 그 구현 방법
KR20030021733A (ko) * 2001-09-07 2003-03-15 삼성전자주식회사 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치
KR20030026056A (ko) * 2001-09-24 2003-03-31 삼성전자주식회사 칩선택 출력 시간이 단축된 반도체 메모리 장치

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