KR19980060891A - 전력 절감용 반도체 메모리 소자 및 그 구현 방법 - Google Patents
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Abstract
본 발명은 전력 절감용 반도체 메모리 소자 및 그 구현 방법에 관한 것으로, 특히 동기식 디램이 대기상태에 있을 시 명령 및 주소를 입력받는 버퍼단에서 소모하는 전류를, 간단한 논리 소자들을 조합하여 제어하므로써, 전체적인 디램의 전력소모를 감소시키는 반도체 메모리 소자에 관한 것이다.
Description
본 발명은 전력 절감용 반도체 메모리 소자 및 그 구현 방법에 관한 것으로, 특히 동기식 디램에서 명령 입력 및 주소 입력 버퍼를 제어하는 신호를 발생하는 방법을 개선하여 디램의 대기 상태에서 소모되는 전류를 줄이는 방법에 관한 것이며, 모든 동기식 메모리 제품에 적용된다.
일반적으로 동기식 디램은 기본적으로 파워를 절감하기 위해 파워다운모드라는 특별한 모드를 두어 칩이 대기중 상태에 있을 때 소모되는 전류를 줄여 전체적으로 해당 디바이스의 전력을 절감시킨다.
이러한 파워다운모드는 클럭 인에이블 신호(CKE)의 상태에 따라 실행되는데, 여기서 상기 클럭 인에이블 신호의 역할을 보면, 이 신호는 '하이' 액티브 신호로써, 마약 '로직 하이' 상태이면 칩 외부에서 입력되는 주 클럭이 칩 내부로 전달되고, 아울러 명령 입력과 주소 입력이 가능해진다.
반대로 '로직 로우' 상태이면 외부 주 클럭이 칩 내부로 전달되지 않으며, 명령입력과 주소 입력을 담당하는 해당 버퍼들이 비활성화(오프상태)에 들어가 정적전류소모를 줄인다.
즉, 클럭 인에이블 신호가 '로직 로우' 상태일때 파워다운모드가 수행된다.
그러나 상기와 같은 파워다운 모드가 아닌 상태 즉, 상기 클럭 인에이블 신호가 '하이' 상태에서는 명령 입력단 및 주소 입력단의 버퍼가 활성화되어 지속적인 파워 소모가 이루어진다.
왜냐하면 이러한 대기 상태에서는 항상 명령버퍼 및 주소 버퍼가 활성화 되어 항상 새로운 명령과 새로운 주소를 입력받을 준비가 되어있어야 하기 때문이다.
그리고 이러한 명령을 입력받는 그 클럭에서는 항상 칩 셀렉트 신호(/CS)가 같이 동기되어야 한다.
따라서 상기와 같은 규정 즉 스펙을 변경하지 않는 한 기존의 기술들은 이러한 버퍼들을 단속하는 신호를 클럭 인에이블 신호에서 비롯된 제 2 신호 혹은 제 3 신호를 이용하기 때문에 오로지 클럭 인에이블 상태에 의존할 수 밖에는 없다.
이를 요약하면, 클럭 인에이블 신호가 '로직 하이' 상태에서는 파워다운모드가 아니고, 모든 버퍼들은 입력 대기 상태이므로 버퍼단에서는 지속적인 대기 전류가 흐르게 되어 전력 소모를 가중시킨다.
이와 같은 현상은 특별히 밧데리를 구동전원으로 사용하는 시스템에서는 상당한 전류소모의 문제가 된다.
이상과 같은 입력버퍼들에서의 대기시 소모되는 전류의 원인을 살펴보면 다음과 같다.
현재 제조되는 대부분의 디바이스는 C-모스 트랜지스터 로직으로 구성되어 있다.
이들 디바이스들의 내부에 위치한 로직들은 레일-투-레일(rail-to-rail) 동작의 로직 특성을 갖는다. 즉, 로직 전이 구간을 제외한 전구간에서 소모하는 정적 전류는 거의 제로에 가깝다.
그러나 디바이스의 외부에서 신호를 전달받는 입력버퍼단의 로직 상태는 내부 형태와는 상이하여 다음과 같은 특성을 갖는다.
우선 로직 하이에서 'VIH' 이상의 어떤 값을 갖는다. 여기서 'VIH'란 상기 버퍼가 로직 하이임을 감지하기 위한 최소한의 전압값을 말한다. 따라서 'VIH' 이상 VDD 이하의 전위를 갖는 로직 하이에서 버퍼는 정적전류를 소모한다.
마찬가지로 로직 로우에서도 같은 현상을 보인다.
이에 따라 대부분의 버퍼 설계 기술에서 이들 버퍼의 동작을 선택적으로 차단하는 스위치를 구비하여 정적전류를 줄이려는 기술이 계속 구현되고 있다.
본 발명은 상기에 기술한 바와 같은 종래 문제점을 감안하여, 기존이 동기식 디램 동작을 규정한 스펙을 변경하지 않는 상태에서, 디램이 파워다운모드 상태가 아닐 때 소모되는 전류를 효과적으로 줄이는 것을 목적으로 한다.
도 1 은 본 발명에 의해 생성된 각 신호들의 상태를 나타내는 타이밍도.
도 2 는 본 발명에 의한 신호들을 생성하는 각 부를 나타내는 블럭 구성도.
도 3(A) ~ (D)는 도 2의 각 부에 대한 상세 회로도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 제 1 클럭 신호(S1) 생성부
2 : 제1 칩 셀렉트 신호(S2) 생성부
3 : 버퍼 제어신호(C1) 생성수단
4 : 명령 및 주소 저장부
5 : 디코더부
상기와 같은 목적을 달성하기 위해 본 발명에서 제안하는 전력 절감용 동기식 반도체 메모리 소자는 대기상태에 있는 반도체 메모리 소자에서 소모되는 전류를 감소시키도록; 외부에서 입력되는 클럭 신호의 상태를 검출하는 검출부와, 칩 셀렉트 신호의 상태를 검출하는 검출부와, 상기 각각의 검출부에서 출력되는 신호를 조합하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부로 구성된 버퍼 제어신호 생성수단을 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위해 본 발명에서 제안하는 전력 절감용 동기식 반도체 메모리 소자는 대기상태에 있는 반도체 메모리 소자에서 소모되는 전류를 감소시키도록; 외부에서 입력되는 클럭 신호에 동기되어 제 1 클럭 신호를 생성하는 제 1 클럭 신호 생성부와; 외부에서 입력되는 칩 셀렉트 신호에 응답하는 제 1 셀렉트 신호를 생성하는 제 1 칩 셀렉트 신호 생성부와; 상기 각 신호 생성부에서 출력되는 신호를 검출하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성 수단과; 외부에서 입력되는 명령 및 주소를 저장하며, 상기 버퍼 제어신호 생성수단에서 출력되는 버퍼 제어신호의 상태에 따라 동작되는 명령 및 주소 버퍼부; 및 상기 명령 및 주소 버퍼부에서 출력되는 명령들을 복호화하는 디코더부를 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 버퍼 제어방법은 반도체 메모리 소자에서 파워절감 모드가 아닌 대기상태에서 외부에서 입력되는 명령의 유/무를 알 수 있는 칩 셀렉트 신호의 상태에 따라 버퍼부의 동작을 제어하는 버퍼 제어신호를 생성하여, 상기 버퍼부의 동작을 제어하므로써, 대기상태시 소모되는 전류를 방지하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
디램이 파워다운 모드가 아닌 상태에서은 항상 명령을 입력받을 준비가 되어 있어야 한다.
이 명령이란 클럭에 동기하고 특별히 칩 셀렉트 신호와 항상 같이 입력되어 그 칩이 선택되었음을 알리고 그 명령을 감지 해내도록 제어신호를 발생한다.
즉, 모든 명령 입력버퍼 및 주소 입력 버퍼들은 칩 셀렉트 신호가 로직 로우 액티브 되었을 때만 의미가 있고 그 이외의 구간에서 인가되는 모든 명령들은 무효가 된다.
따라서 본 발명에서는 상기에 기술한 바와 같은 특징을 이용하여 버퍼의 동작을 제어하는 버퍼 제어신호 생성수단을 구현하여 대기 상태에 있는 반도체 메모리 소자에서 외부 명령이 입력되지 않을 때에는 버퍼가 동작하지 않도록 한다.
이를 위해 구현된 버퍼 제어신호 생성수단은 외부에서 입력되는 클럭 신호의 상태를 검출하는 검출부와, 칩 셀렉트 신호의 상태를 검출하는 검출부와, 상기 각각의 검출부에서 출력되는 신호를 조합하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부를 포함한다.
이때 상기 버퍼 제어신호는 상기 클럭 인에이블 신호가 인에이블 상태이고, 칩 셀렉트 신호는 디스에이블된 상태일 때, 액티브 상태가 되어 버퍼부의 동작을 제어하는 바, 상기와 같은 버퍼 제어신호 생성수단을 구체적으로 반도체 메모리 소자에 적용한 실시예를 설명하면 다음과 같다.
본 발명에서는 다음과 같은 신호들을 생성하여, 칩 셀렉트 신호에 의해 모든 입력 버퍼의 대기 상태를 조정하는 방법을 고안한 바, 칩 셀렉트 신호가 로직 로우 일때에만 모든 명령 입력 버퍼 및 주소 입력 버퍼들이 활성화되도록 한다.
즉, 명령 및 주소 입력이 완료된 후 다음 클럭에서 칩 셀렉트 신호가 로직 하이로 디스에이블되면 명령 입력 버퍼 및 주소 입력 버퍼들은 비활성화되어 더 이상 대기전류를 소모하지 않도록 한다.
상기와 같이 동작되도록 하기 위해 본 발명에서는 첫째, 명령 입력 버퍼 및 주소 입력 버퍼의 인에이블을 제시하는 버퍼제어신호를 생성하여, 이 신호가 액티브될때에만 해당 버퍼들을 활성화시켜 명령 및 주소 입력 대기 상태에 진입하도록 한다.
둘째, 제 1 칩 셀렉트 신호를 생성하는 바, 이 신호는 칩을 선택하면서 명령입력을 확인시켜 주는 기능을 가진 외부에서 입력되는 칩 셀렉트 신호와 위상이 다른 신호로써, 상기 버퍼 제어신호 생성시 이용된다.
셋째, 제1 클럭 신호를 생성하는 바, 이 신호는 외부에서 인가되는 클럭의 포지티브 에지에 동기되어 생성되는 신호로써, 상기 버퍼 제어신호 생성시 이용된다.
제 1 도는 상기 각 신호들의 상태를 나타낸 타이밍도로, 외부에서 입력되는 클럭 신호(CLK)(제 1 도 (가))와; 상기 클럭 신호의 인에이블을 제어하여 파워다운모드를 액티브시키는 클럭 인에이블 신호(CKE)(제 1 도 (나))와; 칩을 선택하는 칩 셀렉트 신호(/CS)(제 1 도 (다))와; 상기 클럭 신호(제 1 도 (가))의 포지티브 에지에서 펄스 형태로 나타나는 제 1 클럭 신호(제 1 도 (라))와; 상기 칩 셀렉트 신호(/CS)의 위상이 반전된 신호인 제 1 칩 셀렉트 신호(제 1 도 (마)); 및 상기 제 1 클럭 신호(제 1 도 (라))와, 제 1 칩 셀렉트 신호(제 1 도 (마))를 조합하여 생성된 신호로 명령 및 주소 입력버퍼의 동작을 온/오프 시키는 버퍼 제어신호(제 1도 (바))들이 도시되어 있다.
이때 상기 버퍼 제어신호(제 1 도 (바))는 '로우' 액티브 신호로, 클럭 인에이블 신호(제 1 도 (나))와, 칩 셀렉트 신호(제 1 도 (다))가 모두 '하이' 상태일 때 '로우' 상태가 된다.
이처럼 버퍼 제어신호(제 1 도 (바))가 '로우' 상태가 되면 외부에서 입력되는 명령 및 주소를 저장하는 버퍼수단의 동작이 제어되어 버퍼가 동작하지 않게 된다.
즉, 외부에서 입력된 명령(예 : /RAS, /CAS, /WE, /CS 등) 또는 주소(ADDR)가 버퍼에서 출력되지 않고 래치된 상태를 유지하여 기존에 출력되었던 상태와 동일한 상태가 되며, 이로 인해 대기시 소모되었던 전류가 소모되지 않는 것이다.
상기와 같은 상태에서 다시 버퍼가 대기 상태로 들어가는 순간은 상기 칩 셀렉트 신호(제1 도 (다))가 '로우' 상태로 액티브되는 순간 제 1 칩 셀렉트 신호(제 1 도 (마))가 '하이' 상태로 되면서, 상기 버퍼 제어신호(제 1 도 (바)) 또한 '하이' 상태가 된다.
이에 따라 버퍼의 동작 제어는 해제되어 외부로부터 입력되는 명령 또는 주소를 출력할 수 있게 된다.
이러한 정상적인 상태에서 다시 상기 칩 셀렉트 신호(제 1 도 (다))가 '하이' 상태가 되면 제 1 칩 셀렉트 신호(제 1 도 (마))는 '로우' 상태가 되고, 이에 따라 버퍼 제어신호(제 1 도 (바))는 '로우' 상태가 되어 다시 버퍼의 동작을 제어하게 된다.
제 2도는 본 발명에서 구현한 각 신호들을 생성하는 하드웨어를 나타낸 블럭도로, 외부에서 입력되는 클럭 신호(제 2 도 (가))의 포지티브 에지마다 펄스를 생성하여 제 1 클럭 신호(제 2 도 (라))를 생성하는 제 1 클럭 신호 생성부(1)와; 외부에서 입력되는 칩 셀렉트 신호(제 2 도 (다))의 위상에 반대되는 신호인 제 1 셀렉트 신호(제 2 도 (마))를 생성하는 제 1 칩 셀렉트 신호 생성부(2)와; 상기 각 신호 생성부(1, 2)에서 출력되는 신호를 조합하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성수단(3)과; 외부에서 입력되는 명령 및 주소를 저장하며, 상기 버퍼 제어신호 생성수단(3)에서 출력되는 버퍼 제어신호의 상태에 따라 동작되는 명령 및 주소 버퍼(4); 및 상기 명령 및 주소 버퍼부(4)에서 출력되는 명령들을 복호화하는 디코더부(5)를 포함한다.
이때 상기 제 1 클럭 신호 생성부(1)에서 생성되는 제 1 클럭은 제 1 칩 셀렉트 신호 생성부(2)와, 명령 및 주소 저장부(4)에서 출력되는 신호(TOCOM1, TOCOM2) 들의 출력 동기를 확립하는데 사용된다.
여기서 상기 본 발명의 각 신호 생성부들의 내부 회로도를 도면을 참조하여 설명하면 하기와 같으며, 이는 일 실시예로써 본 발명에서 사용코자 하는 신호를 생성할 수 있는 논리소자들의 조합이면 어느 것이나 가능하다.
상기 제 1 클럭 신호 생성부(1)는 제 3 도 (A)와 같이 구현할 수 있는 바, 외부에서 인가되는 클럭을 반전시키는 인버터(INV1)와; 상기 인버터(INV1)에서 출력된 신호를 연속 반전시키는 복수의 인버터(INV2 ~ INV4)들; 및 상기 인버터(INV1)에서 출력된 신호와, 상기 복수의 인버터 중 최종 인버터(INV4)에서 출력된 신호를 낸드 연산하여, 제 1 클럭 신호(S1)를 출력하는 낸드 게이트(NAND1)를 포함한다.
상기 제 1 칩 셀렉트 신호 생성부는 제 3 도 (B)와 같이 구현할 수 있는 바, 외부에서 인가되는 칩 셀렉트 신호(/CS)를 반전시켜, 제 1 칩 셀렉트 신호(S2)로 출력하는 인버터(INV5); 및 칩 셀렉트 신호(/CS)가 액티브 되었을 시 입력되는 외부 명령이 어떤 명령인가를 판단키 위해 상기 디코더부(5)로 출력되는 신호인 'TOCOM1' 신호의 동기 확립을 위해 상기 인버터(INV5)에서 출력된 제 1 칩 셀렉트 신호와, 상기 제 1 클럭 신호(S1)를 입력받아 낸드 연산하는 낸드 게이트(NAND2)를 포함한다.
상기 버퍼 제어신호 생성 수단(3)은 제 3 도 (C)와 같이 구현할 수 있는 바, 상기 제 1 칩 셀렉트 신호 생성부(2)에서 출력된 제 1 칩 셀렉트 신호(S2)를 반전시키는 인버터(INV6)와; 상기 인버터(INV6)의 출력과, 제 1 클럭 신호(S1)를 입력받아 낸드 연산하는 낸드 게이트(NAND3)와; 상기 인버터(INV6)에서 출력되는 신호와, 낸드 게이트(NAND5)에서 출력되는 신호를 낸드 연산하여 최종 버퍼 제어신호(C1)를 생성하는 낸드 게이트(NAND4); 및 상기 낸드 게이트(NAND4)의 출력과, 상기 낸드 게이트(NAND3)의 출력을 입력받아 낸드 연산한 후, 상기 낸드 게이트(NAND4)의 입력으로 출력하는 낸드 게이트(NAND5)를 포함한다.
이때 상기 본 발명의 버퍼 제어신호 생성 수단(이하 설명의 비교를 편리하게 하기위해 A라 칭한다)과, 상기 본 발명에 따른 구체적인 실시예에 의한 버퍼 제어 신호 생성수단(이하 설명의 비교를 편리하게 하기 위해 B라 칭한다)의 차이점을 설명하면, 상기 A는 상기 B보다 넓은 의미의 버퍼 제어신호 생성 수단으로, A의 각 검출부는 어떠한 상태의 클럭이든지, 또한 어떠한 상태의 칩 셀렉트 신호이든지 상관없이 입력받아 버퍼 제어신호를 생성할 수 있도록 하는 범용적인 범위의 버퍼 제어신호 생성수단이고, 상기 B는 본 발명에서 구체적으로 클럭 신호 및 칩 셀렉트 신호를 변형시키고, 이 변형된 상태의 신호를 각각 입력받아 버퍼 제어신호를 생성하는 수단으로써, 본 발명의 실시예에서 구현되는 버퍼 제어신호 생성수단이다.
그러나 상기 실시예여서 구현된다 하여 상기 기술에서 파생될 수 있는 다른 기술까지 커버할 수 없는 것은 물론 아니다.
한편, 상기 명령 및 주소 저장부(4)는 제 3 도 (D)와 같이 구현할 수 있는 바, 외부에서 입력되는 외부 명령을 저장하는 버퍼(B1)와; 상기 버퍼(B1)에 연결되며, 상기 버퍼 제어신호(C1)의 상태에 따라 턴-온/오프 되어 상기 버퍼(B1)의 동작을 제어하는 N-모스 트랜지스터(N1)와; 외부 명령 신호가 액티브 되었을 시 입력되는 외부 명령이 어떤 명령인가를 판단키 위해 상기 디코더부(5)로 출력되는 신호인 'TOCOM2' 신호의 동기 확립을 위해 상기 버퍼(B1)에서 출력되는 신호와 제 1 클럭 신호(S1)를 입력받아 낸드 연산하는 낸드 게이트(NAND6)를 포함한다.
상기와 같이 구성된 본 발명의 버퍼 인에이블 제어 동작을 설명하면 다음과 같다.
로우와 컬럼으로 이루어진 메모리 셀 어레이가 있고, 이들 셀을 억세스하는 수단인 로우 어드레스와 컬럼 어드레스가 외부로부터 입력되면, 이를 저장하는 어드레스 입력 버퍼와 그들의 레지스터가 구비되어 있는 상태에서, 클럭 인에이블 신호(CKE)가 '하이' 상태에 있고, 칩 셀렉트 신호(/CS)가 '하이' 상태에 있으면 상기에서도 설명한 바와 같이 디램은 대기 상태에 들어간다.
이러한 상태가 되면 상기 제 1 클럭 신호 생성부(1)와, 제 1 칩 셀렉트 신호 생성부(2)에서 생성된 각 신호(S1, S2)가 버퍼 제어신호 생성 수단(3)로 입력된다.
이때 상기 제 1 칩 셀렉트 신호(S2)는 '로우' 상태이다.
이 신호는 상기 버퍼 제어신호 생성 수단(3)의 인버터(INV6)로 입력되어 '하이' 상태가 되고, 이 신호는 낸드 게이트(NAND4)와, 낸드 게이트(NAND3)의 입력단으로 들어간다.
낸드 게이트(NAND3)에서는 상기 신호와 제 1 클럭 신호 생성부(1)에서 출력되는 제 1 클럭 신호(S1)를 입력받아 낸드 연산하여 '로우' 값을 출력하고, 이 신호는 낸드 게이트(NAND5)의 일측으로 입력된다.
이때 상기 낸드 게이트(NAND5)의 타측으로는 이전 상태의 버퍼 제어신호가 입력되는데 이때는 상기 버퍼 제어신호가 디스에이블 상태에 있으므로 '하이' 신호가 입력고된다.
따라서 상기 낸드 게이트(NAND5)의 출력은 '하이' 값이 되고, 이는 낸드 게이트(NAND4)의 일측으로 입력되고, 이 낸드 게이트(NAND4)는 상기에서 입력받은 '하이' 값과 '하이' 값을 연산하여 '로우' 값을 출력한다.
따라서 '로우' 액티브인 버퍼 제어신호(C1)는 상기 명령 및 주소 저장부(4)의 N-모스 트랜지스터(N1)의 게이트단으로 입력되고, 이에 의해 N-모스 트랜지스터(N1)는 턴-오프되어 버퍼(B1)의 동작을 방지한다.
즉, 버퍼(B1)에 입력되어 있는 값이 출력되지 않도록 버퍼(B1)가 동작되지 않게 하므로써, 이때 소모되었던 전류를 절감시키는 것이다.
이러한 절감 상태를 상기 제 1 클럭 신호(S1)가 '하이' 상태로 한번 입력되고, 다시 두번째 펄스가 상기 낸드 게이트(NAND3)에 입력될 때 해제된다.
이와 같이 본 발명은 디램이 대기상태(CKE = '하이' 상태, /CS = '하이' 상태일 때)에 있을 때 소모되는 전류를, 버퍼단에 접속시킨 스위칭 수단(본 발명에서는 N-모스 트랜지스터를 사용함)을 제어하여 버퍼단의 동작을 제어하므로써, 어떠한 명령이 없을 때에는 버퍼가 동작하지 않도록 한다.
이사엥서 상세히 설명한 바와 같이 본 발명은 디램이 대기상태에 있을 시 명령 및 주소를 입력받는 버퍼단에서 소모하는 전류를, 간단한 논리 소자를 조합하여 제어하므로써, 전체적인 디램의 전력 소모를 감소시키는 잇점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 대기상태에 있는 반도체 메모리 소자에서 소모되는 전류를 감소시키도록;외부에서 입력되는 클럭 신호의 상태를 검출하는 검출부와,칩 셀렉트 신호의 상태를 검출하는 검출부와,상기 각각의 검출부에서 출력되는 신호를 조합하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부를 각각 포함하여 구성된 버퍼 제어신호 생성수단을 포함하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자.
- 청구항 1 에 있어서,상기 버퍼 제어신호는 상기 클럭 인에이블 신호가 인에이블 상태이고, 칩 셀렉트 신호는 디스에이블된 상태일 때, 액티브 상태가 되어 버퍼부의 동작을 제어하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자.
- 대기상태에 있는 반도체 메모리 소자에서 소모되는 전류를 감소시키도록;외부에서 입력되는 클럭 신호에 동기되어 제 1 클럭 신호를 생성하는 제 1 클럭 신호 생성부와;외부에서 입력되는 칩 셀렉트 신호에 응답하는 제 1 셀렉트 신호를 생성하는 제 1 칩 셀렉트 신호 생성부와;상기 각 신호 생성부에서 출력되는 신호를 검출하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성 수단과;외부에서 입력되는 명령 및 주소를 저장하며, 상기 버퍼 제어신호 생성수단에서 출력되는 버퍼 제어신호의 상태에 따라 동작되는 명령 및 주소 버퍼부; 및상기 명령 및 주소 버퍼부에서 출력되는 명령들을 복호화하는 디코더부를 포함하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자.
- 청구항 3에 있어서,상기 제 1클럭 신호 생성부는 외부에서 인가되는 클럭을 반전시키는 제1 반전소자와;상기 제 1 반전소자에서 출력된 신호를 연속 반전시키는 복수의 반전소자; 및상기 제 1 반전소자에서 출력된 신호와, 상기 복수의 반전소자 중 최종 반전소자에서 출력된 신호를 낸드 연산하여, 제 1 클럭 신호를 출력하는 논리소자를 포함하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자.
- 청구항 3에 있어서,제 1 칩 셀렉트 신호 생성부 외부에서 인가되는 칩 셀렉트 신호를 반전시켜, 제 1 칩 셀렉트 신호(S2)로 출력하는 반전소자; 및칩 셀렉트 신호가 액티브 되었을 시 입력되는 외부 명령이 어떤 명령인가를 판단키 위해 상기 디코더부로 출력되는 신호인 출력신호의 동기 확립을 위해 상기 반전소자에서 출력된 제 1 칩 셀렉트 신호와, 상기 제 1 클럭 신호를 입력받아 낸드 연산하는 논리소자를 포함하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자.
- 청구항 3에 있어서,상기 버퍼 제어신호 생성 수단은 제 1 칩 셀렉트 신호 생성수단은 상기 제 1 칩 셀렉트 신호를 반전시키는 반전소자와;상기 반전소자의 출력과, 제 1 클럭 신호를 입력받아 낸드 연산하는 제 1 논리소자와;상기 반전소자에서 출력되는 신호와, 제 3 논리소자에서 출력되는 신호를 낸드 연산하여 최종 버퍼 제어신호를 생성하는 제 2 논리소자; 및상기 제 2 논리소자의 출력과, 상기 제 1 논리소자의 출력을 입력받아 낸드 연산한 후, 상기 제 2 논리소자의 입력으로 출력하는 제 3 논리소자를 포함하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자.
- 청구항 3에 있어서,상기 버퍼 제어신호는 클럭 인에이블 신호가 인에이블 상태이고, 칩 셀렉트 신호는 디스에이블 상태일 때, 액티브 상태가 되어 버퍼부의 동작을 제어하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자.
- 청구항 3항에 있어서,상기 명령 및 주소 저장부는 외부에서 입력되는 외부 명령을 저장하는 버퍼와; 상기 버퍼에 연결되며, 상기 버퍼 제어신호의 상태에 따라 턴-온/오프 되어 상기 버퍼의 동작을 제어하는 스위칭 소자와;외부 명령 신호가 액티브 되었을 시 입력되는 외부 명령이 어떤 명령인가를 판단키 위해 상기 디코더부로 출력되는 신호인 출력신호의 동기 확립을 위해 상기 버퍼에서 출력되는 신호와 제 1 클럭 신호를 입력받아 낸드 연산하는 논리소자를 포함하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자.
- 반도체 메모리 소자에서 파워절감 모드가 아닌 대기상태에서 외부에서 입력되는 명령의 유/무를 알 수 있는 칩 셀렉트 신호의 상태에 따라 버퍼부의 동작을 제어하는 버퍼 제어신호를 생성하여, 상기 버퍼부의 동작을 제어하므로써, 대기상태시 소모되는 전류를 방지하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자 구현 방법.
- 청구항 9에 있어서,상기 버퍼 제어신호는, 상기 칩 셀렉트 신호와 반대 위상을 가지는 제 1 칩 셀렉트 신호를 생성하는 과정과;주 클럭의 포지티브 에지마다 펄스로 생성되는 제 1클럭신호를 생성하는 과정과;상기 각각 생성된 제 1 칩 셀렉트 신호와, 제 1 클럭신호를 조합하여 생성하는 과정을 포함하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자 구현 방법.
- 청구항 9에 있어서,상기 버퍼부는 스위칭 소자를 포함하며, 이 스위칭 소자는 상기 버퍼 제어신호의 상태에 따라 제어되는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자 구현 방법.
- 청구항 11에 있어서,상기 스위칭 소자는 버퍼 제어신호가 '로우' 상태일 때 턴-오프되어 버퍼가 동작하는 것을 방지하고, 반대로 버퍼 제어신호가 '하이' 상태일 때 턴-온되어 제어 동작을 해제하는 것을 특징으로 하는 전력 절감용 반도체 메모리 소자 구현 방법.
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