KR100388214B1 - 펄스워드라인신호 발생기 - Google Patents

펄스워드라인신호 발생기 Download PDF

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KR100388214B1 KR10-1999-0025693A KR19990025693A KR100388214B1 KR 100388214 B1 KR100388214 B1 KR 100388214B1 KR 19990025693 A KR19990025693 A KR 19990025693A KR 100388214 B1 KR100388214 B1 KR 100388214B1
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Abstract

본 발명은 반도체 메모리 장치의 펄스워드라인신호 발생기에 관한 것으로, 특히, 메모리 셀의 데이터를 감지하기 위한 센스앰프와 센스앰프라인을 구비한 반도체 메모리 장치에 있어서, 상기 센스앰프의 센싱 동작이 완료시점을 검출하기 위해 상기 센스앰프라인으로부터 전송된 센스앰프라인신호에 응답하여 리셋신호를 발생하는 센싱검출수단; 펄스등화신호와 상기 리셋신호를 입력받고, 상기 펄스등화신호의 상승엣지에서 제 1레벨의 펄스등화신호를 출력하고, 상기 리셋신호의 상승엣지에서 제 2레벨의 펄스등화신호를 출력함에 따라 소정 펄스폭의 펄스워드라인신호를 발생하는 펄스신호발생수단을 구비하여 이루어진 것을 특징으로 한다.
따라서, 본 발명의 펄스워드라인신호 발생기는 반도체 메모리 장치가 센싱 동작 후 자동으로 펄스워드라인 신호를 오프하도록 펄스워드라인신호 발생기의 동작을 제어하므로써, 불필요한 전류 소모를 줄일 수 있는 효과가 있다.

Description

펄스워드라인신호 발생기{Pulse word line signal generator}
본 발명은 워드라인을 액티브시키기 위한 펄스워드라인신호 발생기에 관한 것으로, 보다 상세하게는 펄스워드라인신호(PWL: Pulse Word Line)가 전원전압 및 온도의 변화에 영향을 받지 않도록 종래의 딜레이 회로 대신 펄스신호발생부로 구성하고 센싱 동작의 변화를 감지한 신호에 의해 생성되도록 함으로써, 센싱후 자동으로 펄스워드라인신호를 오프시켜 전류 소모를 줄인 펄스워드라인신호 발생기에 관한 것이다.
일반적으로, 반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정을 살펴보면, 먼저 로우 어드레스가 입력되면 이 어드레스에 해당하는 워드라인이 액티브되고 일정한 시간후에 비트라인 센스앰프가 동작하여 액티브된 워드라인의 셀 데이터를 래치(latch)시키게 된다(로우 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트라인 센스앰프의 정보를 데이터 라인을 통해서 데이터라인 센스앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다.
도 1은 종래의 펄스워드라인신호 발생기의 회로도로서, 펄스등화신호(Pulse Equalization ; PEQ) 신호를 입력하여 펄스등화바신호(PEQB)를 출력하는 인버터(INV1)와, 상기 펄스등화바신호(PEQB)를 증폭하여 출력하는 인버터(INV2,INV3)와, 상기 인버터(INV3)의 출력신호를 일정시간 딜레이한 후 딜레이신호(D1)를 출력하는 제 1딜레이 회로부(10)와, 상기 펄스등화바신호(PEQB)와 딜레이신호(D1)를 입력받아 논리연산하여 펄스신호(PWL1)를 출력하는 NAND 게이트(NA1)와, 상기 펄스신호(PWL1)의 신호를 반전하여 출력하는 인버터(INV4)와, 상기 인버터(INV4)의 출력신호를 입력받아 일정시간 딜레이한 후 딜레이신호(D2)를 출력하는 제 2딜레이 회로부(12)와, 상기 펄스등화바신호(PEQB)와 딜레이신호(D2)를 입력받아 논리연산한 후 펄스워드라인신호(PWL)를 NAND게이트(NA2)로 구성된다.
상기 구성에 의한 동작을 도 2a 내지 도 2f에 도시한 동작 파형도를 참조하여 설명하기로 한다.
먼저, 펄스등화신호(PEQ)가 입력되면 인버터(IMV1)에서 반전된 신호인 펄스 등화바신호(PEQB)를 생성하고, 이 펄스등화바신호(PEQB)를 인버터(INV2,INV3)를 통하여 증폭한 후에 제 1딜레이 회로부(10)를 거쳐 펄스등화바신호(PEQB)의 펄스폭에 (a)만큼 딜레이된 신호인 딜레이신호(D1)를 생성한다. 이 신호는 상기 펄스등화바신호(PEQB)와 NAND게이트(NA1) 입력단으로 입력된 후, 펄스신호(PWL1)를 생성한다. 이 신호는 인버터(INV4)에 의해서 다시 반전된 후, 제 2딜레이 회로부(12)로 입력된다. 제 2딜레이 회로부(12)에서는 반전된 펄스신호(PWL1)를 (b)만큼 딜레이하여 딜레이신호(D2)를 출력하게 된다. 이 딜레이신호(D2)와 상기 펄스등화바신호(PEQB)가 NAND게이트(NA2)로 입력된 후 NAND연산되어 펄스워드라인신호(PWL)를 생성한다. 이렇게 하여 최종적으로 생성된 펄스워드라인신호(PWL)는 상기 제 1딜레이 회로부(10)와 제 2딜레이 회로부(12)에서 딜레이된 시간만큼의 딜레이 폭을 가지게 된다.
그런데, 이와 같이 구성된 종래의 펄스워드라인신호 발생기에 있어서는, 출력 신호인 펄스워드라인신호(PWL)가 펄스 폭을 결정하는 상기 제 1 및 제 2딜레이 회로부(10,12)에 의하여 펄스워드라인신호(PWL)의 펄스폭이 결정되므로, 넓은 대역폭을 갖는 동작전압에서는 각각의 딜레이 값의 변화가 크게 나타나게 된다. 이는 펄스워드라인신호(PWL)에 의해 동작하는 모든 회로의 동작 시간에 영향을 미치므로, 안정적인 동작을 위해 가장 나쁜 조건의 동작 상태에 맞추어 펄스워드라인신호(PWL)의 펄스폭을 여유있게 설정하게 된다. 이로 인해, 각각 다른 동작 상태를 갖는 회로에서는 불필요하게 계속 인에이블 상태에 놓이게 되어 전류의 소모가 늘어나는 문제점이 있었다. 특히, 전원전압 및 온도 변화가 클 경우 상기 펄스워드라인신호(PWL)의 펄스폭 변화가 심하게 나타나게 되어 불필요한 회로의 동작을 유발시키게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 펄스워드라인신호가 전원전압 및 온도의 변화에 영향을 받지 않도록 종래의 딜레이 회로 대신 펄스신호발생부로 구성하고 센싱 동작의 변화를 감지한 신호에 의해 생성되도록 함으로써, 센싱 후 자동으로 펄스워드라인신호(PWL)를 오프시켜 전류 소모를 줄인 펄스워드라인 발생기를 제공하는데 있다.상기 목적을 달성하기 위하여, 본 발명에 의한 펄스워드라인신호 발생기는, 메모리 셀의 데이터를 감지하기 위한 센스앰프와 센스앰프라인을 구비한 반도체 메모리 장치에 있어서,상기 센스앰프의 센싱 동작이 완료시점을 검출하기 위해 상기 센스앰프라인으로부터 전송된 센스앰프라인신호에 응답하여 리셋신호를 발생하는 센싱검출수단;펄스등화신호와 상기 리셋신호를 입력받고, 상기 펄스등화신호의 상승엣지에서 제 1레벨의 펄스등화신호를 출력하고, 상기 리셋신호의 상승엣지에서 제 2레벨의 펄스등화신호를 출력함에 따라 소정 펄스폭의 펄스워드라인신호를 발생하는 펄스신호발생수단을 구비하여 이루어진 것을 특징으로 한다.
도 1은 종래의 펄스워드라인신호 발생기의 회로도
도 2a 내지 도 2f는 종래의 펄스워드라인신호 발생기의 동작 파형도
도 3은 본 발명의 펄스워드라인신호 발생기의 회로도
도 4는 본 발명의 펄스워드라인신호 발생기의 동작 파형도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 제 1딜레이 회로부 12 : 제 2딜레이 회로부
20 : 센싱검출부 30 : 펄스신호발생부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 펄스워드라인신호 발생기의 회로도로서, 센스앰프(미도시)의 센싱 동작이 완료된 시점을 검출하기 위해 센스앰프라인신호(Salo 및 Salob)에 응답하여 리셋신호(Reset)를 출력하는 센싱검출부(20)와, 상기 센싱검출부(20)의 리셋신호(Reset)와 펄스등화(PEQ) 신호를 입력으로 하여 펄스워드라인(PWL) 신호를 출력하는 펄스신호발생부(30)로 구성된다.
상기 센싱검출부(20)는 센스앰프라인(미도시)으로부터 센스앰프라인신호(Salo, Salob)를 입력받아 센싱 변화를 검출한 리셋신호(Reset)를 출력하는 낸드게이트(NA3)로 구성되고, 상기 리셋신호(Reset)는 센싱 전에 로직 '로우'를 유지하다가 센싱이 완료되는 시점, 즉 센스앰프 인에이블신호(Pseli)가 로직 '하이'로 천이한 후 소정 시간 경과한 후에 로직 '하이'로 천이된다. ,상기 펄스신호발생부(30)는 플립플롭으로서, 상기 펄스등화신호(PEQ)와 펄스워드라인신호(PWL)를 입력받아 부정논리합 연산한 후 출력하는 제 1노어게이트(NR1)와, 상기 리셋신호(Reset)와 상기 제 1노어게이트(NR1)의 출력신호를 부정논리합 연산한 후 출력하는 제 2노어게이트(NR2)로 구성된다.
상기 구성에 의한 동작을 도 4에 도시한 동작 파형도를 참조하여 설명하기로 한다.
상기 센스앰프에서 데이타를 센싱하기 전에는 센스앰프라인은 항상 전원전압(Vdd)으로 프리차지되어 있고, 이에 따라 센스앰프라인신호(Salo와 Salob)는 각각 로직 '하이'신호로 낸드게이트(NA3)로 입력되어 리셋신호(Reset)를 로직 '로우'신호로 만든다. 이때, 이 '로우'의 리셋신호(Reset)가 펄스신호발생부(30)로 입력되면, 제 2노어게이트(NR2)에 의해서 펄스워드라인신호(PWL)가 로직 '로우'로 리셋되고 펄스등화신호(PEQ)의 입력을 기다리게 된다. 이때, 펄스등화신호(PEQ)가 입력되면 펄스등화신호(PEQ)의 상승엣지(rising edge) 부분에서 제 1노어게이트(NR1)에 의해 펄스워드라인신호(PWL)를 로직 '하이'로 온시키게 된다.
그 후, 데이타 리드 경로를 통해 데이타 센싱이 이루어지게 되면, 센스앰프라인신호(Salo와 Salob) 중에 한 신호가 로직 '로우'레벨로 떨어진다. 이를 센싱검출부(20)에서 감지하여 리셋신호(Reset)가 로직 '하이'로 천이하게 되며, 이 리셋 신호(Reset)는 제 2노어게이트(NR2)에 입력되어 펄스워드라인신호(PWL)를 로직 "로우"로 오프시키게 된다.
본 발명의 펄스워드라인 발생기는, 메모리 소자의 리드 동작시 사용되는 회로 전체의 전류 소모를 감소시킬 수 있어 고집적 회로에 적용할 수 있고, 또한 휴대용에 사용되는 메모리 소자에 효과적으로 사용할 수 있어 이로 인한 경쟁력 향상을 가져올 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 펄스워드라인(PWL) 발생기에 의하면, 펄스워드라인신호가 전원전압 및 온도의 변화에 영향을 받지 않도록 종래의 딜레이 회로 대신 펄스신호발생부로 구성하고 센싱 동작의 변화를 감지한 신호에 의해 생성되도록 함으로써, 센싱 후 자동으로 펄스워드라인(PWL) 신호를 오프시켜 전류 소모를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 메모리 셀의 데이터를 감지하기 위한 센스앰프와 센스앰프라인을 구비한 반도체 메모리 장치에 있어서,
    상기 센스앰프의 센싱 동작이 완료시점을 검출하기 위해 상기 센스앰프라인으로부터 전송된 센스앰프라인신호에 응답하여 리셋신호를 발생하는 센싱검출수단;
    펄스등화신호와 상기 리셋신호를 입력받고, 상기 펄스등화신호의 상승엣지에서 제 1레벨의 펄스등화신호를 출력하고, 상기 리셋신호의 상승엣지에서 제 2레벨의 펄스등화신호를 출력함에 따라 소정 펄스폭의 펄스워드라인신호를 발생하는 펄스신호발생수단을 구비하여 이루어진 것을 특징으로 하는 펄스워드라인신호 발생기.
  2. 제 1 항에 있어서,
    상기 센싱검출수단은 상기 센스앰프라인으로부터 제 1 및 제 2센스앰프라인를 입력받아 낸드연산한 후 출력하는 낸드게이트인 것을 특징으로 하는 펄스워드라인신호 발생기.
  3. 제 1 항에 있어서,
    상기 펄스신호발생수단은 상기 펄스등화신호와 펄스워드라인신호를 입력받아 부정논리합 연산한 후 출력하는 제 1노어게이트와, 상기 리셋신호와 상기 제 1노어게이트의 출력신호를 부정논리합 연산한 후 출력하는 제 2노어게이트로 구성되는 것을 특징으로 하는 펄스워드라인신호 발생기.
  4. (삭제)
  5. 제 1 항에 있어서, 상기 펄스신호발생수단은,
    상기 펄스등화신호가 로직 '로우'에서 로직 '하이'로 천이될 때 로직 '하이'의 펄스워드라인 신호를 발생시키는 것을 특징으로 하는 펄스워드라인신호 발생기.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920010643A (ko) * 1990-11-20 1992-06-27 김광호 반도체 메모리장치의 비트라인 동작회로
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