KR970022774A - 출력 제어 회로를 포함하는 디램 - Google Patents

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Abstract

본 발명은 출력 제어 회로를 포함하는 디램에 관한 것으로, 컬럼 어드레스 신호가 래치되기 이전에 어드레스 신호가 천이되면, 디스에이블(disable)된 출력 제어 신호가 출력 제어 회로에 의해 출력되어, 원하지 않는 데이터가 디램의 외부로 출력되지 않게 되고, 컬럼 어드레스 신호가 래치된 후에 어드레스 신호가 천이되면, 인에이블된 출력 제어 신호가 출력 제어 회로에 의해 출력 버퍼로 출력되어, 출력 버퍼에 래치되어 있는 원하는 데이터의 신호가 디램의 외부로 출력되도록 하는 것을 특징으로 한다.

Description

출력 제어 회로를 포함하는 디램
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 디램의 블록도.
제4도는 제3도의 출력 제어 회로의 상세도.

Claims (8)

  1. 로우 어드레스 스트로브 신호 및 어드레스 신호에 따라 로우 어드레스 신호 및 지연 신호를 출력하는 로우 어드레스 버퍼와, 상기 어드레스 신호와 상기 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호에 따라 컬럼 어드레스 신호 및 어드레스 천이 검출 신호를 출력하는 컬럼 어드레스 버퍼와, 상기 로우 어드레스 신호를 디코딩하여 워드라인 선택 신호를 출력하는 로우 디코더와, 상기 컬럼 어드레스 신호 및 상기 어드레스 천이 검출 신호에 따라 컬럼 선택 신호를 출력하는 컬럼 디코더와, 상기 워드라인 선택 신호에 따라 저장된 데이터를 출력하는 메모리 셀 어레이와, 그 메모리 셀 어레이로부터 출력되는 데이터의 신호를 증폭하고 그 증폭된 데이터의 신호를 상기 컬럼 디코더로부터 출력되는 컬럼 선택 신호에 따라 출력하는 제1 및 제2셀스 앰프와, 그 제1 및 제2센스 앰프로부터 출력된 데이터의 신호를 증폭하여 그 증폭된 데이터의 신호인 제1 및 제2글로블 입출력 데이터 신호와 글로벌 데이터 버스프리 챠지 펄스신호를 각각 출력하는 데이터 버스 센스 앰프와, 그 데이터 버스 센스 앰프로부터 출력되는 제1 및 제2글로블 입출력 데이터 신호가 프리 챠지된 상태일 때 하이 레벨로 유지되는 글로블 데이터 버스 프리 챠지 신호를 상기 데이터 버스 센스 앰프로 출력하는 데이터 버스 센스 앰프 제어장치와, 출력 인에이블 신호와 상기 로우 어드레스 버퍼로부터 출력된 지연 신호와 상기 컬럼 어드레스 버퍼로부터 출력된 어드레스 천이 검출 신호와 상기 글로벌 데이터 버스 프리 챠지 펄스신호가 입력되어, 원하지 않는 데이터가 출력되지 않도록 하는 출력 제어 신호를 출력하는 출력 제어 회로와, 상기 출력 제어 신호가 인에이블될 때 원하는 데이터를 디램의 외부로 출력하는 출력버퍼를 포함하여 구성되는 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  2. 제1항에 있어서, 상기 출력 제어 회로는 상기 지연 신호와 상기 글로벌 데이터 버스 프리 챠지 펄스신호를 논리 연산하는 제1논리 연산부와, 그 제1논리 연산부로부터 출력되는 신호에 의해 클리어되고, 상기 어드레스 천이 검출 신호에 따라 동기되어 출력 인에이블 래치 신호를 래치하는 플립플롭과, 상기 출력 인에이블 신호를 반전시키는 제1인버터와, 그 제1인버터로부터 출력된 반전된 출력 인에이블 신호 및 상기 출력 인에이블 래치 신호를 논리 연산하여 출력 제어 신호를 상기 출력 버퍼로 출력하는 제2논리 연산부를 포함하여 구성되는 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  3. 제1항에 있어서, 상기 지연 신호는 상기 로우 어드레스 스트로브 신호가 소정의 시간동안 지연된 신호인 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  4. 제1항에 있어서, 상기 글로벌 데이터 버스 프리 챠지 신호는 상기 글로벌 데이터 버스 프리 챠지 신호가 로우 레벨에서 하이 레벨로 천이될 때, 로우 레벨에서 하이 레벨로 천이되어 소정의 시간동안 하이 레벨로 유지되는 펄스 신호인 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  5. 제2항에 있어서, 상기 플립플롭은 상기 제1논리 연산부로부터 출력되는 신호가 클리어 단자에, 상기 어드레스 천이 검출 신호가 클럭 단자에, 하이 레벨의 전원전압이 데이터 단자에 각각 입력되고, 상기 출력 인에이블 래치 신호가 출력단자를 거쳐 상기 제2논리 연산부로 출력되는 디플립플롭인 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  6. 제2항에 있어서, 상기 제1논리 연산부는 상기 지연 신호와 상기 글로벌 데이터 버스 프라챠지 펄스 신호를 노아링하는 노아 게이트와, 그 노아 게이트로부터 출력된 신호를 반전시키고, 그 반전된 신호를 상기 플립플롭으로 출력하는 제2인버터를 포함하여 구성되는 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  7. 제2항에 있어서, 상기 제1논리 연산부는 상기 지연 신호와 상기 글로벌 데이터 버스 프리챠지 펄스 신호를 오아링하여 그 오아링된 신호를 상기 플립플롭으로 출력하는 오아 게이트를 포함하여 구성되는 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  8. 제2항에 있어서, 상기 제2논리 연산부는 상기 출력 인에이블 래치 신호를 반전시키는 제3인버터와, 그 제3인버터의 출력신호와 상기 반전된 출력 인에이블 신호를 낸딩하는 낸드 게이트와, 그 낸드 게이트의 출력신호를 반전시키고 그 반전된 신호인 출력 제어 신호를 상기 출력버퍼로 출력하는 제4인버터를 포함하여 구성된 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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