JP2832693B2 - 出力制御回路を備えたｄｒａｍ - Google Patents
出力制御回路を備えたｄｒａｍInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭに係るも
ので、詳しくは、リード動作の際、カラムアドレススト
ローブ信号のラッチ以前にアドレスが遷移すると、不必
要なデータのＤＲＡＭ外部への出力を防止し、該カラム
アドレスストローブ信号のラッチ後にグローバルデータ
バスがプリチャージされると、所望のデータがＤＲＡＭ
外部に出力されるように構成した出力制御回路を備えた
ＤＲＡＭに関するものである。
ので、詳しくは、リード動作の際、カラムアドレススト
ローブ信号のラッチ以前にアドレスが遷移すると、不必
要なデータのＤＲＡＭ外部への出力を防止し、該カラム
アドレスストローブ信号のラッチ後にグローバルデータ
バスがプリチャージされると、所望のデータがＤＲＡＭ
外部に出力されるように構成した出力制御回路を備えた
ＤＲＡＭに関するものである。
【０００２】
【従来の技術】従来ＤＲＡＭにおいては、図４に示した
ように、ＤＲＡＭの外部から印加するローアドレススト
ローブ（row address strobe）信号／ＲＡＳ及びアドレ
ス信号ＡＤＳによりローアドレス信号ＲＡＤＳを出力す
るローアドレスバッファー１０と、前記アドレス信号Ａ
ＤＳ、ローアドレスストローブ信号／ＲＡＳ及びカラム
アドレスストローブ信号／ＣＡＳによりカラムアドレス
信号ＣＡＤＳ及びアドレス遷移検出信号ＡＴＤを出力す
るカラムアドレスバッファー２０と、前記アドレスバッ
ファー１０から出力するローアドレス信号ＲＡＤＳをデ
ィコーディングしワードライン選択信号ＷＯ0 −ＷＬn
を出力するローディコーダー３０と、前記カラムアドレ
スバッファー２０から出力するカラムアドレス信号ＣＡ
ＤＳ及びアドレス遷移検出信号ＡＴＤによりカラム選択
信号ＹＳＥＬ0 −ＹＳＥＬm を出力するカラムディコー
ダー４０と、前記ワードライン選択信号ＷＯ0 −ＷＬn
により貯蔵データを出力するメモリセルアレイ５０と、
該メモリセルアレイ５０から出力するデータを増幅し該
増幅されたデータを前記カラムディコーダー４０からの
出力カラム選択信号ＹＳＥＬ0 −ＹＳＥＬm により出力
する第１及び第２センスアンプ５１、５２と、それら第
１及び第２センスアンプ５１、５２から出力するデータ
を増幅し該増幅されたデータの第１及び第２グローバル
入出力データ信号ＧＩ０−ＧＩ０＊を出力するデータバ
スセンスアンプ６０と、該データバスセンスアンプ６０
から出力する第１及び第２グローバル入出力データ信号
ＧＩＯ、ＧＩＯ＊をラッチし前記ＤＲＡＭの外部から印
加するカラムアドレスストローブ信号／ＣＡＳ及び出力
イネーブル信号／ＯＥにより該ＤＲＡＭの外部に出力す
る出力バッファー７０と、から構成されていた。ここ
で、該ＤＲＡＭは前記メモリセルアレイ５０の貯蔵デー
タの出力される場合のみを説明したが、該メモリセルア
レイ５０にはディジタルデータの貯蔵される複数個のセ
ルが備えられていた。
ように、ＤＲＡＭの外部から印加するローアドレススト
ローブ（row address strobe）信号／ＲＡＳ及びアドレ
ス信号ＡＤＳによりローアドレス信号ＲＡＤＳを出力す
るローアドレスバッファー１０と、前記アドレス信号Ａ
ＤＳ、ローアドレスストローブ信号／ＲＡＳ及びカラム
アドレスストローブ信号／ＣＡＳによりカラムアドレス
信号ＣＡＤＳ及びアドレス遷移検出信号ＡＴＤを出力す
るカラムアドレスバッファー２０と、前記アドレスバッ
ファー１０から出力するローアドレス信号ＲＡＤＳをデ
ィコーディングしワードライン選択信号ＷＯ0 −ＷＬn
を出力するローディコーダー３０と、前記カラムアドレ
スバッファー２０から出力するカラムアドレス信号ＣＡ
ＤＳ及びアドレス遷移検出信号ＡＴＤによりカラム選択
信号ＹＳＥＬ0 −ＹＳＥＬm を出力するカラムディコー
ダー４０と、前記ワードライン選択信号ＷＯ0 −ＷＬn
により貯蔵データを出力するメモリセルアレイ５０と、
該メモリセルアレイ５０から出力するデータを増幅し該
増幅されたデータを前記カラムディコーダー４０からの
出力カラム選択信号ＹＳＥＬ0 −ＹＳＥＬm により出力
する第１及び第２センスアンプ５１、５２と、それら第
１及び第２センスアンプ５１、５２から出力するデータ
を増幅し該増幅されたデータの第１及び第２グローバル
入出力データ信号ＧＩ０−ＧＩ０＊を出力するデータバ
スセンスアンプ６０と、該データバスセンスアンプ６０
から出力する第１及び第２グローバル入出力データ信号
ＧＩＯ、ＧＩＯ＊をラッチし前記ＤＲＡＭの外部から印
加するカラムアドレスストローブ信号／ＣＡＳ及び出力
イネーブル信号／ＯＥにより該ＤＲＡＭの外部に出力す
る出力バッファー７０と、から構成されていた。ここ
で、該ＤＲＡＭは前記メモリセルアレイ５０の貯蔵デー
タの出力される場合のみを説明したが、該メモリセルア
レイ５０にはディジタルデータの貯蔵される複数個のセ
ルが備えられていた。
【０００３】そして、このように構成された従来ＤＲＡ
Ｍの作用を説明すると次のようであった。先ず、図５
（Ａ）に示したようなアドレス信号ＡＤＳがローアドレ
スバッファー１０及びカラムアドレスバッファー２０に
夫々印加してローアドレスストローブされ、第１叉は第
２センスアンプ５１、５２で増幅されたデータがデータ
バスセンスアンプ６０に出力される。次いで、該データ
バスセンスアンプ６０で入力データが増幅され、図５
（Ｆ）に示したローレベルの第１叉は第２グローバルデ
ータバス信号ＧＩ０、ＧＩ＊が出力バッファー７０に出
力される。この場合、それら第１及び第２グローバルデ
ータバス信号ＧＩ０，ＧＩ＊は、ハイレベルにプリチャ
ージ（precharge）された状態で前記データバスセンス
アンプ６０からの出力データが’１’であると、該第グ
ローバルデータバス信号ＧＩ０はローレベルに遷移さ
れ、該データバスセンスアンプ６０からの出力データ
が’０’であると、第２グローバルデータバス信号ＧＩ
＊はローレベルに遷移される。次いで、出力イネーブル
信号／ＯＥが図５（Ｇ）に示したようにローレベルに遷
移されると、出力バッファー７０にラッチされた不必要
なデータ信号Ｄｏｕｔ１は図５（Ｈ）に示したようにＤ
ＲＡＭ外部に出力される。
Ｍの作用を説明すると次のようであった。先ず、図５
（Ａ）に示したようなアドレス信号ＡＤＳがローアドレ
スバッファー１０及びカラムアドレスバッファー２０に
夫々印加してローアドレスストローブされ、第１叉は第
２センスアンプ５１、５２で増幅されたデータがデータ
バスセンスアンプ６０に出力される。次いで、該データ
バスセンスアンプ６０で入力データが増幅され、図５
（Ｆ）に示したローレベルの第１叉は第２グローバルデ
ータバス信号ＧＩ０、ＧＩ＊が出力バッファー７０に出
力される。この場合、それら第１及び第２グローバルデ
ータバス信号ＧＩ０，ＧＩ＊は、ハイレベルにプリチャ
ージ（precharge）された状態で前記データバスセンス
アンプ６０からの出力データが’１’であると、該第グ
ローバルデータバス信号ＧＩ０はローレベルに遷移さ
れ、該データバスセンスアンプ６０からの出力データ
が’０’であると、第２グローバルデータバス信号ＧＩ
＊はローレベルに遷移される。次いで、出力イネーブル
信号／ＯＥが図５（Ｇ）に示したようにローレベルに遷
移されると、出力バッファー７０にラッチされた不必要
なデータ信号Ｄｏｕｔ１は図５（Ｈ）に示したようにＤ
ＲＡＭ外部に出力される。
【０００４】叉、前記アドレス信号ＡＤＳが図５（Ｃ）
に示したように再び遷移され、カラムアドレスストロー
ブ信号／ＣＡＳが図５（Ｂ）に示したようにローレベル
に遷移してアクチーブされると、カラムアドレスバッフ
ァー２０によりラッチされたカラムアドレス信号ＣＡＤ
Ｓとハイレベルのパルス信号のアドレス遷移検出信号Ａ
ＴＤとがカラムディコーダー３０に夫々出力される。次
いで、該アドレス遷移検出信号ＡＴＤがローレベルに遷
移すると、前記カラムアドレス信号ＣＡＤＳのディコー
ディングされる値に該当するカラム選択信号ＹＳＥＬｉ
（ｉ＝０、１、−−−ｍ）が図５（Ｅ）に示したよう
に、第１叉は第２センスアンプ５１、５２に出力され、
それら第１叉は第２センスアンプ５１、５２で増幅され
たデータが前記データバスセンスアンプ６０に出力され
る。その後、該データバスセンスアンプ６０でデータが
増幅され、図５（Ｆ）に示したローレベルの第１叉は第
２グローバルデータバス信号ＧＩ０、ＧＩ０＊が出力バ
ッファー７０に出力される。次いで、出力イネーブル信
号／ＯＥは図５（Ｇ）に示したように、ローレベルに維
持されているため、該出力バッファー７０にラッチされ
た不必要なデータ信号Ｄｏｕｔ２は図５（Ｈ）に示した
ように、ＤＲＡＭ外部に出力される。この場合、前記ロ
ーアドレスストローブ信号／ＲＡＳと前記カラムアドレ
スストローブ信号／ＣＡＳが全てハイレベルに遷移され
ると、前記アドレス遷移検出信号ＡＴＤはハイレベルに
遷移される。
に示したように再び遷移され、カラムアドレスストロー
ブ信号／ＣＡＳが図５（Ｂ）に示したようにローレベル
に遷移してアクチーブされると、カラムアドレスバッフ
ァー２０によりラッチされたカラムアドレス信号ＣＡＤ
Ｓとハイレベルのパルス信号のアドレス遷移検出信号Ａ
ＴＤとがカラムディコーダー３０に夫々出力される。次
いで、該アドレス遷移検出信号ＡＴＤがローレベルに遷
移すると、前記カラムアドレス信号ＣＡＤＳのディコー
ディングされる値に該当するカラム選択信号ＹＳＥＬｉ
（ｉ＝０、１、−−−ｍ）が図５（Ｅ）に示したよう
に、第１叉は第２センスアンプ５１、５２に出力され、
それら第１叉は第２センスアンプ５１、５２で増幅され
たデータが前記データバスセンスアンプ６０に出力され
る。その後、該データバスセンスアンプ６０でデータが
増幅され、図５（Ｆ）に示したローレベルの第１叉は第
２グローバルデータバス信号ＧＩ０、ＧＩ０＊が出力バ
ッファー７０に出力される。次いで、出力イネーブル信
号／ＯＥは図５（Ｇ）に示したように、ローレベルに維
持されているため、該出力バッファー７０にラッチされ
た不必要なデータ信号Ｄｏｕｔ２は図５（Ｈ）に示した
ように、ＤＲＡＭ外部に出力される。この場合、前記ロ
ーアドレスストローブ信号／ＲＡＳと前記カラムアドレ
スストローブ信号／ＣＡＳが全てハイレベルに遷移され
ると、前記アドレス遷移検出信号ＡＴＤはハイレベルに
遷移される。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来ＤＲＡＭにおいては、カラムアドレスストローブ信
号がアクチーブしない状態でアドレス信号が遷移する
と、アドレス遷移検出信号が発生して不必要なデータが
該ＤＲＡＭの外部に出力されるため、該不必要なデータ
の出力に所要するだけの無駄な電力消費が発生するとい
う不都合な点があった。
従来ＤＲＡＭにおいては、カラムアドレスストローブ信
号がアクチーブしない状態でアドレス信号が遷移する
と、アドレス遷移検出信号が発生して不必要なデータが
該ＤＲＡＭの外部に出力されるため、該不必要なデータ
の出力に所要するだけの無駄な電力消費が発生するとい
う不都合な点があった。
【０００６】
【課題を解決するための手段】本発明の目的は、ＤＲＡ
Ｍのリード動作時に、不必要なアドレスに該当するデー
タの出力を防止し、省エネルギー化を図り得るＤＲＡＭ
を提供しようとするものである。
Ｍのリード動作時に、不必要なアドレスに該当するデー
タの出力を防止し、省エネルギー化を図り得るＤＲＡＭ
を提供しようとするものである。
【０００７】そして、このような本発明の目的は、ＤＲ
ＡＭにおけるカラムアドレス信号がラッチされる以前に
アドレス信号が遷移すると、ディスエーブルされた出力
制御信号が出力制御回路により出力して、不必要なデー
タのＤＲＡＭ外部への出力を防止し、カラムアドレス信
号がラッチされた後にアドレス信号が遷移すると、イネ
ーブルされた出力信号が出力制御回路により出力バッフ
ァーに出力され、該出力バッファーにラッチされた所望
のデータ信号が前記ＤＲＡＭ外部に出力されるように、
出力制御回路を備えたＤＲＡＭを構成することにより達
成される。
ＡＭにおけるカラムアドレス信号がラッチされる以前に
アドレス信号が遷移すると、ディスエーブルされた出力
制御信号が出力制御回路により出力して、不必要なデー
タのＤＲＡＭ外部への出力を防止し、カラムアドレス信
号がラッチされた後にアドレス信号が遷移すると、イネ
ーブルされた出力信号が出力制御回路により出力バッフ
ァーに出力され、該出力バッファーにラッチされた所望
のデータ信号が前記ＤＲＡＭ外部に出力されるように、
出力制御回路を備えたＤＲＡＭを構成することにより達
成される。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。図１に示したように、本発
明に係る出力制御回路を備えたＤＲＡＭにおいては、ロ
ーアドレスバッファー１１と、データバスセンスアンプ
６１と、データバスセンスアンプ制御装置６２と、出力
制御回路８０と、出力バッファー９０と、を備え、その
外図４に示した従来と同様に、カラムアドレスバッファ
ー２０と、ローディコーダー３０と、メモリセルアレイ
５０と、第１及び第２センスアンプ５１、５２と、カラ
ムディコーダー４０と、データバスセンスアンプ６０
と、出力バッファー７０と、を備えて構成される。
し、図面を用いて説明する。図１に示したように、本発
明に係る出力制御回路を備えたＤＲＡＭにおいては、ロ
ーアドレスバッファー１１と、データバスセンスアンプ
６１と、データバスセンスアンプ制御装置６２と、出力
制御回路８０と、出力バッファー９０と、を備え、その
外図４に示した従来と同様に、カラムアドレスバッファ
ー２０と、ローディコーダー３０と、メモリセルアレイ
５０と、第１及び第２センスアンプ５１、５２と、カラ
ムディコーダー４０と、データバスセンスアンプ６０
と、出力バッファー７０と、を備えて構成される。
【０００９】そして、前記ローアドレスバッファー１１
は、遅延信号ＲＡＳを前記出力制御回路８０に出力する
ことを除き、図４に示した従来アドレスバッファー１０
と同様に構成される。且つ、前記データバスセンスアン
プ６１においては、第１及び第２グローバルデータバス
信号ＧＩ０−ＧＩ０＊を前記出力バッファー９０及びデ
ータバスセンスアンプ制御装置６２に夫々出力するよう
になっている。叉、該データバスセンスアンプ制御装置
６２においては、グローバルデータバスプリチャージ信
号ＧＩＯＰを前記データバスセンスアンプ６１に出力
し、該データバスセンスアンプ６１はグローバルデータ
バスプリチャージパルス信号ＧＩＯＰＰＬＳを前記出力
制御回路８０に出力するようになっている。
は、遅延信号ＲＡＳを前記出力制御回路８０に出力する
ことを除き、図４に示した従来アドレスバッファー１０
と同様に構成される。且つ、前記データバスセンスアン
プ６１においては、第１及び第２グローバルデータバス
信号ＧＩ０−ＧＩ０＊を前記出力バッファー９０及びデ
ータバスセンスアンプ制御装置６２に夫々出力するよう
になっている。叉、該データバスセンスアンプ制御装置
６２においては、グローバルデータバスプリチャージ信
号ＧＩＯＰを前記データバスセンスアンプ６１に出力
し、該データバスセンスアンプ６１はグローバルデータ
バスプリチャージパルス信号ＧＩＯＰＰＬＳを前記出力
制御回路８０に出力するようになっている。
【００１０】更に、該出力制御回路８０においては、図
２に示したように、前記ローアドレスバッファー１１か
ら出力する遅延信号ＲＡＳ＊と前記データバスセンスア
ンプ６１から出力するグローバルデータバスプリチャー
ジパルス信号ＧＩＯＰ ＰＬＳとを論理演算する第１論
理演算部８１と、該第１論理演算部８１から出力する信
号がクリア端子ＣＬＥＡＲに印加し、電源電圧Ｖｃｃが
データ端子Ｄに印加し、前記カラムアドレスバッファー
２０からの出力アドレス遷移検出信号ＡＴＤがクロック
端子ＣＬＫに印加し、出力端子Ｑから出力イネーブルラ
ッチ信号ＯＥＮ＊を出力するディフリップフロップ８４
と、前記ＤＲＡＭ外部から出力する出力イネーブル信号
ＯＥを反転する第１インバーター８５と、該第１インバ
ーター８５で反転された出力イネーブル信号ＯＥと前記
ディフリップフロップ８４から出力するイネーブルラッ
チ信号ＯＥＮ＊とを論理演算し、出力制御信号ＤＯＥＮ
を前記出力バッファー９０に出力する第２論理演算部８
６と、を備えている。
２に示したように、前記ローアドレスバッファー１１か
ら出力する遅延信号ＲＡＳ＊と前記データバスセンスア
ンプ６１から出力するグローバルデータバスプリチャー
ジパルス信号ＧＩＯＰ ＰＬＳとを論理演算する第１論
理演算部８１と、該第１論理演算部８１から出力する信
号がクリア端子ＣＬＥＡＲに印加し、電源電圧Ｖｃｃが
データ端子Ｄに印加し、前記カラムアドレスバッファー
２０からの出力アドレス遷移検出信号ＡＴＤがクロック
端子ＣＬＫに印加し、出力端子Ｑから出力イネーブルラ
ッチ信号ＯＥＮ＊を出力するディフリップフロップ８４
と、前記ＤＲＡＭ外部から出力する出力イネーブル信号
ＯＥを反転する第１インバーター８５と、該第１インバ
ーター８５で反転された出力イネーブル信号ＯＥと前記
ディフリップフロップ８４から出力するイネーブルラッ
チ信号ＯＥＮ＊とを論理演算し、出力制御信号ＤＯＥＮ
を前記出力バッファー９０に出力する第２論理演算部８
６と、を備えている。
【００１１】そして、前記第１論理演算部８１において
は、前記遅延信号ＲＡＳ＊と前記グローバルデータバス
プリチャージパルス信号ＧＩＯＰ ＰＬＳとを否定論理
和するＮＯＲゲート８２と、該ＮＯＲゲート８２から出
力した信号を反転し前記ディフリップフロップ８４のク
リア端子に出力する第２インバーター８３と、を備えて
いる。ここで、前記第１論理演算部８１は、前記遅延信
号ＲＡＳ＊とグローバルデータバスプリチャージパルス
信号ＧＩＯＰ ＰＬＳとを論理和し、前記ディフリップ
フロップ８４のクリア端子に出力するＯＲゲート（図示
されず）により構成することもできる。
は、前記遅延信号ＲＡＳ＊と前記グローバルデータバス
プリチャージパルス信号ＧＩＯＰ ＰＬＳとを否定論理
和するＮＯＲゲート８２と、該ＮＯＲゲート８２から出
力した信号を反転し前記ディフリップフロップ８４のク
リア端子に出力する第２インバーター８３と、を備えて
いる。ここで、前記第１論理演算部８１は、前記遅延信
号ＲＡＳ＊とグローバルデータバスプリチャージパルス
信号ＧＩＯＰ ＰＬＳとを論理和し、前記ディフリップ
フロップ８４のクリア端子に出力するＯＲゲート（図示
されず）により構成することもできる。
【００１２】且つ、前記第２論理演算部８６において
は、前記ディフリップフロップ８４から出力する遅延信
号ＯＥＮ＊を反転する第３インバーター８７と、該第３
インバーター８７の出力信号と前記第１インバーター８
５から出力するイネーブル信号ＯＥとを否定積す ＮＡ
ＮＤゲート８８と、該ＮＡＮＤゲート８８から出力する
信号を反転し前記出力バッファー９０に制御信号ＤＯＥ
Ｎとして出力する第４インバーター８９と、を備えてい
る。ここで、前記第２論理演算部８６は、前記ディフリ
ップフロップ８４から出力する出力イネーブルラッチ信
号ＯＥＮ＊を反転する第３インバーター８７と、該第３
インバーター８７の出力信号と前記第１インバーター８
５から出力するイネーブル信号ＯＥとを論理積し、前記
出力バッファー９０に制御信号ＤＯＥＮとして出力する
ＡＮＤゲート（図示されず）により構成することもでき
る。
は、前記ディフリップフロップ８４から出力する遅延信
号ＯＥＮ＊を反転する第３インバーター８７と、該第３
インバーター８７の出力信号と前記第１インバーター８
５から出力するイネーブル信号ＯＥとを否定積す ＮＡ
ＮＤゲート８８と、該ＮＡＮＤゲート８８から出力する
信号を反転し前記出力バッファー９０に制御信号ＤＯＥ
Ｎとして出力する第４インバーター８９と、を備えてい
る。ここで、前記第２論理演算部８６は、前記ディフリ
ップフロップ８４から出力する出力イネーブルラッチ信
号ＯＥＮ＊を反転する第３インバーター８７と、該第３
インバーター８７の出力信号と前記第１インバーター８
５から出力するイネーブル信号ＯＥとを論理積し、前記
出力バッファー９０に制御信号ＤＯＥＮとして出力する
ＡＮＤゲート（図示されず）により構成することもでき
る。
【００１３】叉、前記出力バッファー９０においては、
前記データバスセンスアンプ６１から出力する第１及び
第２グローバル入出力データ信号ＧＩＯ、ＧＩＯ＊をラ
ッチし、前記出力制御回路８０から出力する制御信号Ｄ
ＯＥＮにより前記ＤＲＡＭ外部に出力するようになって
いる。
前記データバスセンスアンプ６１から出力する第１及び
第２グローバル入出力データ信号ＧＩＯ、ＧＩＯ＊をラ
ッチし、前記出力制御回路８０から出力する制御信号Ｄ
ＯＥＮにより前記ＤＲＡＭ外部に出力するようになって
いる。
【００１４】このような構成された本発明に係る出力制
御回路を備えたＤＲＡＭの作用を説明すると次のようで
ある。先ず、図３（Ａ）（Ｂ）に示したようなローアド
レス信号／ＲＡＳ及びカラムアドレスストローブ信号／
ＣＡＳと、図３（Ｃ）−（Ｇ）に示したアドレス信号Ａ
ＤＳ及び遷移検出信号ＡＴＤとカラム選択信号ＹＳＥＬ
ｉと、が前述した従来と同様な過程を経て処理され、第
１叉は第２センスアンプ５１、５２で増幅されたデータ
がデータバスセンスアンプ６１に出力される。且つ、前
記図３（Ｃ）に示したローアドレスストローブ信号／Ｒ
ＡＳは所定時間ｔＲＡＤ以上遅延された信号として、ロ
ーアドレスバッファー１１により出力制御回路８０に出
力される。次いで、前記データバスセンスアンプ６１は
第１及び第２グローバル入出力データ信号ＧＩＯ、ＧＩ
Ｏ＊をデータバスセンスアンプ制御装置６２及び出力バ
ッファー９０に夫々出力する。従って、該データバスセ
ンスアンプ制御装置６２は、それら第１及び第２グロー
バル信号ＧＩＯ、ＧＩＯ＊がローレベルに遷移するとロ
ーレベルに維持され、ハイレベルにプリチャージされる
とハイレベルに遷移するグローバルデータバスプリチャ
ージ信号ＧＩＯＰを図３（Ｈ）に示したように、前記デ
ータバスセンスアップ６１に出力する。次いで、該デー
タバスセンスアンプ６１は前記グローバルデータバスプ
リチャージ信号ＧＩＯＰがローレベルからハイレベルに
遷移するとき発生するハイレベルのパルス信号であるグ
ローバルデータバスプリチャージパルス信号ＧＩＯＰ
ＰＬＳを図３（Ｉ）に示したように、前記出力制御回路
８０に出力する。
御回路を備えたＤＲＡＭの作用を説明すると次のようで
ある。先ず、図３（Ａ）（Ｂ）に示したようなローアド
レス信号／ＲＡＳ及びカラムアドレスストローブ信号／
ＣＡＳと、図３（Ｃ）−（Ｇ）に示したアドレス信号Ａ
ＤＳ及び遷移検出信号ＡＴＤとカラム選択信号ＹＳＥＬ
ｉと、が前述した従来と同様な過程を経て処理され、第
１叉は第２センスアンプ５１、５２で増幅されたデータ
がデータバスセンスアンプ６１に出力される。且つ、前
記図３（Ｃ）に示したローアドレスストローブ信号／Ｒ
ＡＳは所定時間ｔＲＡＤ以上遅延された信号として、ロ
ーアドレスバッファー１１により出力制御回路８０に出
力される。次いで、前記データバスセンスアンプ６１は
第１及び第２グローバル入出力データ信号ＧＩＯ、ＧＩ
Ｏ＊をデータバスセンスアンプ制御装置６２及び出力バ
ッファー９０に夫々出力する。従って、該データバスセ
ンスアンプ制御装置６２は、それら第１及び第２グロー
バル信号ＧＩＯ、ＧＩＯ＊がローレベルに遷移するとロ
ーレベルに維持され、ハイレベルにプリチャージされる
とハイレベルに遷移するグローバルデータバスプリチャ
ージ信号ＧＩＯＰを図３（Ｈ）に示したように、前記デ
ータバスセンスアップ６１に出力する。次いで、該デー
タバスセンスアンプ６１は前記グローバルデータバスプ
リチャージ信号ＧＩＯＰがローレベルからハイレベルに
遷移するとき発生するハイレベルのパルス信号であるグ
ローバルデータバスプリチャージパルス信号ＧＩＯＰ
ＰＬＳを図３（Ｉ）に示したように、前記出力制御回路
８０に出力する。
【００１５】次いで、該出力制御回路８０のディフリッ
プフロップ８４は、図２に示したように、アドレス遷移
検出信号ＡＴＤがハイレベルに遷移するとき、データ端
子Ｄに印加する５Ｖの電源電圧Ｖｃｃをラッチするた
め、図３（Ｊ）に示したような出力イネーブルラッチ信
号ＯＥＮ＊を第２論理演算部８６に出力する。この場
合、前記データバスセンスアンプ６１から出力したグロ
ーバルデータバスプリチャージパルス信号ＧＩＯＰ Ｐ
ＬＳがハイレベルに遷移すると、該ハイレベルのグロー
バルデータバスプリチャージパルス信号ＧＩＯＰ ＰＬ
Ｓ及びローレベルの遅延信号ＲＡＳ＊が第１論理演算部
８１のＮＯＲゲート８２及び第２インバーター８３で順
次演算され、ローレベルの信号がディフリップフロップ
８４のクリア端子に印加される。従って、該ディフリッ
プフロップ８４はクリアされ、図３（Ｊ）に示したロー
レベルの出力イネーブルラッチ信号ＯＥＮ＊が第２論理
演算部８６に出力される。次いで、図３（Ｋ）に示した
ように、前記出力イネーブル信号ＯＥがローレベルに遷
移すると、該ローレベルの信号は第１インバーター８５
により反転され、該反転した出力イネーブル信号ＯＥは
図３（Ｌ）に示したように第２論路演算部８６に印加さ
れる。次いで、該第２論理演算部８６の第３インバータ
ー８７で反転され、該反転した信号が前記反転された出
力イネーブル信号ＯＥとＮＡＮＤゲート８８で否定論理
積され、第４インバーター８９で反転された後、図３
（Ｍ）に示したハイレベルの出力制御信号ＤＯＥＮが出
力バッファー９０に出力される。従って、該出力バッフ
ァー９０は、図３（Ｎ）に示した所望のデータ信号Ｄｏ
ｕｔを前記ＤＲＡＭ外部に出力する。
プフロップ８４は、図２に示したように、アドレス遷移
検出信号ＡＴＤがハイレベルに遷移するとき、データ端
子Ｄに印加する５Ｖの電源電圧Ｖｃｃをラッチするた
め、図３（Ｊ）に示したような出力イネーブルラッチ信
号ＯＥＮ＊を第２論理演算部８６に出力する。この場
合、前記データバスセンスアンプ６１から出力したグロ
ーバルデータバスプリチャージパルス信号ＧＩＯＰ Ｐ
ＬＳがハイレベルに遷移すると、該ハイレベルのグロー
バルデータバスプリチャージパルス信号ＧＩＯＰ ＰＬ
Ｓ及びローレベルの遅延信号ＲＡＳ＊が第１論理演算部
８１のＮＯＲゲート８２及び第２インバーター８３で順
次演算され、ローレベルの信号がディフリップフロップ
８４のクリア端子に印加される。従って、該ディフリッ
プフロップ８４はクリアされ、図３（Ｊ）に示したロー
レベルの出力イネーブルラッチ信号ＯＥＮ＊が第２論理
演算部８６に出力される。次いで、図３（Ｋ）に示した
ように、前記出力イネーブル信号ＯＥがローレベルに遷
移すると、該ローレベルの信号は第１インバーター８５
により反転され、該反転した出力イネーブル信号ＯＥは
図３（Ｌ）に示したように第２論路演算部８６に印加さ
れる。次いで、該第２論理演算部８６の第３インバータ
ー８７で反転され、該反転した信号が前記反転された出
力イネーブル信号ＯＥとＮＡＮＤゲート８８で否定論理
積され、第４インバーター８９で反転された後、図３
（Ｍ）に示したハイレベルの出力制御信号ＤＯＥＮが出
力バッファー９０に出力される。従って、該出力バッフ
ァー９０は、図３（Ｎ）に示した所望のデータ信号Ｄｏ
ｕｔを前記ＤＲＡＭ外部に出力する。
【００１６】
【発明の効果】以上説明したように、本発明に係る出力
制御回路を備えたＤＲＡＭにおいては、データバスセン
スアンプ及びデータバスセンスアンプ制御装置と出力制
御回路とを備え、カラムアドレスストローブ信号がアク
チーブされる前にアドレス信号が遷移しても不必要なデ
ータは出力されないようになっているため、該不必要な
データの出力の際消費される電力の消費を防止し、省エ
ネルギーを図り得るという効果がある。
制御回路を備えたＤＲＡＭにおいては、データバスセン
スアンプ及びデータバスセンスアンプ制御装置と出力制
御回路とを備え、カラムアドレスストローブ信号がアク
チーブされる前にアドレス信号が遷移しても不必要なデ
ータは出力されないようになっているため、該不必要な
データの出力の際消費される電力の消費を防止し、省エ
ネルギーを図り得るという効果がある。
【図１】本発明に係るＤＲＡＭのブロック図である。
【図２】本発明に係る出力制御回路図である。
【図３】本発明に係るＤＲＡＭの各部信号波形図で、
（Ａ）はローアドレスストローブ信号波形図、（Ｂ）は
カラムアドレスストローブ信号波形図、（Ｃ）は遅延信
号波形図、（Ｄ）はアドレス信号波形図、（Ｅ）はアド
レス遷移検出信号波形図、（Ｆ）はカラム選択信号波形
図、（Ｇ）は第１及び第２グローバルデータバス信号波
形図、（Ｈ）はグローバルデータバスプリチャージ信号
波形図、（Ｉ）はグローバルデータバスプリチャージパ
ルス信号波形図、（Ｊ）は出力イネーブルラッチ信号波
形図、（Ｋ）は出力イネーブル信号波形図、（Ｌ）は反
転された出力イネーブル信号波形図、（Ｍ）は出力制御
信号波形図、（Ｎ）は出力バッファーからの出力データ
信号波形である。
（Ａ）はローアドレスストローブ信号波形図、（Ｂ）は
カラムアドレスストローブ信号波形図、（Ｃ）は遅延信
号波形図、（Ｄ）はアドレス信号波形図、（Ｅ）はアド
レス遷移検出信号波形図、（Ｆ）はカラム選択信号波形
図、（Ｇ）は第１及び第２グローバルデータバス信号波
形図、（Ｈ）はグローバルデータバスプリチャージ信号
波形図、（Ｉ）はグローバルデータバスプリチャージパ
ルス信号波形図、（Ｊ）は出力イネーブルラッチ信号波
形図、（Ｋ）は出力イネーブル信号波形図、（Ｌ）は反
転された出力イネーブル信号波形図、（Ｍ）は出力制御
信号波形図、（Ｎ）は出力バッファーからの出力データ
信号波形である。
【図４】従来ＤＲＡＭブロック図である。
【図５】従来ＤＲＡＭの各部信号波形図で、（Ａ）はロ
ーアドレスストローブ信号波形図、（Ｂ）はカラムアド
レスストローブ信号波形図、（Ｃ）はアドレス信号波形
図、（Ｄ）はアドレス遷移検出信号波形図、（Ｅ）はカ
ラム選択信号波形図、（Ｆ）は第１及び第２グローバル
データバス信号波形図、（Ｇ）はイネーブル信号波形
図、（Ｈ）は出力バッファーの出力データ信号波形図で
ある。
ーアドレスストローブ信号波形図、（Ｂ）はカラムアド
レスストローブ信号波形図、（Ｃ）はアドレス信号波形
図、（Ｄ）はアドレス遷移検出信号波形図、（Ｅ）はカ
ラム選択信号波形図、（Ｆ）は第１及び第２グローバル
データバス信号波形図、（Ｇ）はイネーブル信号波形
図、（Ｈ）は出力バッファーの出力データ信号波形図で
ある。
１０、１１：ローアドレスバッファー ２０：カラムアドレスバッファー ３０：ローディコーダー ４０：カラムディコーダー ５０：メモリセルアレイ ５１：第１センスアンプ ５２：第２センスアンプ ６０、６１：データバスセンスアンプ ６２：データバスセンスアンプ制御装置 ８０：出力制御回路 ７０、９０：出力バッファー ８１：第１論理演算部 ８４：ディフリップフロップ ８６：第２論理演算部
Claims (6)
- 【請求項１】出力制御回路を備えたＤＲＡＭであって、 ローアドレスストローブ信号及びアドレス信号によりロ
ーアドレス信号及び遅延信号を出力するローアドレスバ
ッファーと、 前記アドレス信号と前記ローアドレスストローブ信号及
びカラムアドレスストローブ信号とによりカラムアドレ
ス信号及びアドレス遷移検出信号を出力するカラムアド
レスバッファーと、 前記ローアドレス信号をディコーディングしワードライ
ン選択信号を出力するローディコーダーと、 前記カラムアドレス信号及び前記アドレス遷移検出信号
によりカラム選択信号を出力するカラムディコーダー
と、 前記ワードライン選択信号により貯蔵されたデータを出
力するメモリセルアレイと、 該メモリセルアレイから出力したデータの信号を増幅
し、該増幅されたデータの信号を前記カラムディコーダ
ーからの出力カラム選択信号により出力する第１センス
アンプ及び第２センスアンプと、 それら第１センスアンプ及び第２センスアンプからの出
力データ信号を増幅し、該増幅されたデータ信号である
第１及び第２グローバル入出力データ信号とグローバル
データバスプリチャージパルス信号とを夫々出力するデ
ータバスセンスアンプと、 該データバスセンスアンプから出力した第１及び第２グ
ローバル入出力データ信号がプリチャージの状態である
とき、ハイレベルに維持されるグローバルデータバスプ
リチャージ信号を前記データバスセンスアンプに出力す
るデータバスセンスアンプ制御装置と、 出力イネーブル信号及び前記ローアドレスバッファーか
ら出力した遅延信号と前記カラムアドレスバッファーか
ら出力したアドレス遷移検出信号と前記グローバルデー
タバスプリチャージパルス信号とが夫々印加され、不必
要なデータの出力防止用の制御信号を出力する出力制御
回路と、 該出力制御信号がイネーブルされるとき、所望のデータ
をＤＲＡＭの外部に出力する出力バッファーと、 から構成され、 前記出力制御回路は、前記遅延信号と前記グローバルデ
ータバスプリチャージパルス信号とを論理演算する第１
論理演算部と、 該第１論理演算部から出力した信号によりクリアされ、
前記アドレス遷移検出信号により同期されて出力イネー
ブルラッチ信号をラッチするフリップフロップと、 前記出力イネーブル信号を反転する第１インバーター
と、 該第１インバーターから出力したイネーブル信号と前記
出力イネーブルラッチ信号とを論理演算し、出力制御信
号を前記出力バッファーに出力する第２論理演算部と、 からなる、出力制御回路を備えたＤＲＡＭ。 - 【請求項２】前記グローバルデータバスプリチャージパ
ルス信号は、前記グローバルデータバスプリチャージ信
号がローレベルからハイレベルに遷移するとき、ローレ
ベルからハイレベルに遷移した後所定時間の間ハイレベ
ルに維持されるパルス信号である請求項１記載の出力制
御回路を備えたＤＲＡＭ。 - 【請求項３】前記フリップフロップは、前記第１論理演
算部から出力する信号がクリア端子に印加し、前記アド
レス遷移検出信号がクロック端子に印加し、ハイレベル
の電源電圧がデータ端子に印加し、前記出力イネーブル
ラッチ信号が出力端子から前記第２論理演算部に出力す
るディフリップフロップである請求項１記載の出力制御
回路を備えたＤＲＡＭ。 - 【請求項４】前記第１論理演算部は、前記遅延信号と前
記グローバルデータバスプリチャージパルス信号とを否
定論理和するＮＯＲゲートと、該ＮＯＲゲートから出力
した信号を反転し該反転された信号を前記プリップフロ
ップに出力する第２インバーターと、からなる請求項１
記載の出力制御回路を備えたＤＲＡＭ。 - 【請求項５】前記第１論理演算部は、前記遅延信号と前
記グローバルデータバスプリチャージパルス信号とを論
理和し、該論理和された信号を前記フリップフロップに
出力するＯＲゲートから構成された請求項１記載の出力
制御回路を備えたＤＲＡＭ。 - 【請求項６】前記第２論理演算部は、前記出力イネーブ
ルラッチ信号を反転する第３インバーターと、該第３イ
ンバーターの出力信号と前記反転された出力イネーブル
信号とを否定論理積するＮＡＮＤゲートと、該ＮＡＮＤ
ゲートの出力信号を反転し該反転された信号の出力制御
信号を前記出力バッファーに出力する第４インバーター
と、からなる請求項１記載の出力制御回路を備えたＤＲ
ＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034094A KR0157901B1 (ko) | 1995-10-05 | 1995-10-05 | 출력 제어 회로를 포함하는 디램 |
| KR95P34094 | 1995-10-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171686A JPH09171686A (ja) | 1997-06-30 |
| JP2832693B2 true JP2832693B2 (ja) | 1998-12-09 |
Family
ID=19429314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338369A Expired - Fee Related JP2832693B2 (ja) | 1995-10-05 | 1995-12-26 | 出力制御回路を備えたｄｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5608688A (ja) |
| JP (1) | JP2832693B2 (ja) |
| KR (1) | KR0157901B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326191A (ja) * | 1994-05-31 | 1995-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0916468A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | メモリアクセス方式 |
| KR100231431B1 (ko) * | 1996-06-29 | 1999-11-15 | 김주용 | 입력 버퍼 회로 |
| KR100253565B1 (ko) * | 1997-04-25 | 2000-05-01 | 김영환 | 동기식 기억소자의 양방향 데이타 입출력 회로 및 그 제어방법 |
| KR19990050493A (ko) * | 1997-12-17 | 1999-07-05 | 전주범 | 반도체 메모리 장치용 프리차지 회로 |
| KR100265599B1 (ko) * | 1997-12-31 | 2000-10-02 | 김영환 | 데이터 윈도우 제어장치 및 그 방법 |
| JP4334038B2 (ja) * | 1998-08-28 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3762558B2 (ja) * | 1998-12-28 | 2006-04-05 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路 |
| KR100333728B1 (ko) * | 1999-06-30 | 2002-04-25 | 박종섭 | 반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치 |
| US6108266A (en) * | 1999-10-28 | 2000-08-22 | Motorola, Inc. | Memory utilizing a programmable delay to control address buffers |
| US7239581B2 (en) * | 2004-08-24 | 2007-07-03 | Symantec Operating Corporation | Systems and methods for synchronizing the internal clocks of a plurality of processor modules |
| KR100576505B1 (ko) * | 2005-01-28 | 2006-05-10 | 주식회사 하이닉스반도체 | Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법 |
| KR100862314B1 (ko) * | 2006-09-28 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US8441885B2 (en) * | 2011-03-18 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for memory word line driver |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04259997A (ja) * | 1991-02-15 | 1992-09-16 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP3085413B2 (ja) * | 1991-06-28 | 2000-09-11 | 株式会社日立製作所 | 半導体記憶装置及び半導体集積回路装置 |
| JPH05234366A (ja) * | 1992-02-25 | 1993-09-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH06150661A (ja) * | 1992-11-09 | 1994-05-31 | Kawasaki Steel Corp | 半導体記憶装置 |
-
1995
- 1995-10-05 KR KR1019950034094A patent/KR0157901B1/ko not_active IP Right Cessation
- 1995-12-26 JP JP7338369A patent/JP2832693B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-18 US US08/588,170 patent/US5608688A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0157901B1 (ko) | 1998-12-15 |
| US5608688A (en) | 1997-03-04 |
| KR970022774A (ko) | 1997-05-30 |
| JPH09171686A (ja) | 1997-06-30 |
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