KR0157901B1 - 출력 제어 회로를 포함하는 디램 - Google Patents

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Abstract

본 발명은 출력 제어 회로를 포함하는 디램에 관한 것으로, 컬럼 어드레스 신호가 래치되기 이전에 어드레스 신호가 천이되면, 디스에이블(disable)된 출력 제어 신호가 출력 제어 회로에 의해 출력되어, 원하지 않는 데이타가 디램의 외부로 출력되지 않게 되고, 컬럼 어드레스 신호가 래치된 후에 어드레스 신호가 천이되면, 인에이블된 출력 제어 신호가 출력 제어 회로에 의해 출력 버퍼로 출력되어, 출력 버퍼에 래치되어 있는 원하는 데이타의 신호가 디램의 외부로 출력되도록 하는 것을 특징으로 한다.

Description

출력 제어 회로를 포함하는 디램
제1도는 종래의 디램의 블럭도.
제2도는 제1도에 대한 타이밍도로서.
(a)는 제1도의 로우 어드레스 스트로브 신호의 파형도.
(b)는 제1도의 컬럼 어드레스 스트로브 신호의 파형도.
(c)는 제1도의 어드레스 신호의 파형도.
(d)는 제1도의 어드레스 천이 검출 신호의 파형도.
(e)는 제1도의 컬럼 선택신호의 파형도.
(f)는 제1도의 제1 및 제2 글로블 데이타 버스 신호의 파형도.
(g)는 제1도의 출력 인에이블 신호의 파형도.
(h)는 제1도의 출력 버퍼로부터 출력되는 데이타 신호의 파형도.
제3도는 본 발명에 의한 디램의 블럭도.
제4도는 제3도의 출력 제어 회로의 상세도.
제5도는 제3도 및 제4도에 대한 타이밍도로서,
(a)는 제3도의 로우 어드레스 스트로브 신호의 파형도.
(b)는 제3도의 컬럼 어드레스 스트로브 신호의 파형도.
(c)는 제3도 및 제4도의 지연 신호의 파형도.
(d)는 제3도의 어드레스 신호의 파형도.
(e)는 제3도 및 제4도의 어드레스 천이 검출 신호의 파형도.
(f)는 제3도의 컬럼 선택 신호의 파형도.
(g)는 제3도의 제1 및 제2 글로블 데이타 버스 신호의 파형도.
(h)는 제3도의 글로블 데이타 버스 프리 챠지 신호의 파형도.
(i)는 제3도 및 제4도의 글로벌 데이타 버스 프리 챠지 펄스 신호의 파형도.
(j)는 제4도의 출력 인에이블 래치 신호의 파형도.
(k)는 제4도의 출력 인에이블 신호의 파형도.
(l)는 제4도의 반전된 출력 인에이블 신호의 파형도.
(m)는 제3도 및 제4도의 출력 제어 신호의 파형도.
(n)는 제3도의 출력버퍼로부터 출력되는 데이타 신호의 파형도.
* 도면의 주요부분에 대한 부호의 설명
10,11 : 로우 어드레스 버퍼 20 : 컬럼 어드레스 버퍼
30 : 로우 디코더 40 : 컬럼 디코더
50 : 메모리 셀 어레이 51,52 : 제1 및 제2센스 앰프
60,61 : 데이타 버스 센스 앰프 62 : 데이타 버스 센스 앰프 제어 장치
80 : 출력 제어 회로 70,90 : 출력 버퍼
81,86 : 제1 및 제2논리 연산부 84 : 디플립플롭
본 발명은 디램(DRAM)에 관한 것으로, 특히 디램의 리드(read) 동작시 컬럼 어드레스 스트로브(strobe) 신호가 래치되기 이전에 어드레스가 천이되면, 원하지 않는 데이타가 디램의 외부로 출력되지 않도록 하고, 상기 컬럼 어드레스 스트로브 신호가 래치된 후, 글로블(global) 데이타 버스가 프리챠지(precharge)되면, 원하는 데이타가 디램의 외부로 출력되도록 제어하는 출력 제어 회로를 포함하는 디램에 관한 것이다.
종래의 디램은 제1도에 도시된 바와 같이, 디램의 외부로부터 인가되는 로우 어드레스 스트로브(row address strobe) 신호() 및 어드레스 신호(ADS)에 따라, 로우 어드레스 신호(RADS)를 출력하는 로우 어드레스 버퍼(10)와, 상기 어드레스 신호(ADS)와 상기 로우 어드레스 스트로브 신호() 및 컬럼 어드레스 스트로브 신호()에 따라, 컬럼 어드레스 신호(CADS) 및 어드레스 천이 검출 신호(ATD)를 출력하는 컬럼 어드레스 버퍼(20)와, 상기 로우 어드레스 버퍼(10)로부터 출력되는 로우 어드레스 신호(RADS)를 디코딩하여, 워드라인 선택 신호(WL0-WLn)를 출력하는 로우 디코더(30)와, 상기 컬럼 어드레스 버퍼(20)로부터 출력되는 컬럼 어드레스 신호(CADS) 및 어드레스 천이 검출 신호(ATD)에 따라, 컬럼 선택 신호(YSEL0-YSELm)를 출력하는 컬럼 디코더(40)와, 상기 워드라인 선택 신호(WL0-WLn)에 따라, 저장된 데이타를 출력하는 메모리 셀 어레이(50)와, 그 메모리 셀 어레이(50)로부터 출력되는 데이타를 증폭하고, 그 증폭된 데이타를 상기 컬럼 디코더(40)로부터 출력되는 컬럼 선택 신호(YSEL0-YSELm)에 따라 출력하는 제1 및 제2센스 앰프(51),(52)와, 그 제1 및 제2센스 앰프(51),(52)로부터 출력된 데이타를 증폭하여, 그 증폭된 데이타의 신호인 제1 및 제2글로블(global) 입출력 데이타 신호(GIO),(GIO*)를 출력하는 데이타 버스 센스 앰프(60)와, 그 데이타 버스 센스 앰프(60)로부터 출력되는 제1 및 제2글로블(global) 입출력 데이타 신호(GIO),(GIO*)를 래치하여, 상기 디램의 외부로부터 인가되는 컬럼 어드레스 스트로브 신호() 및 출력 인에이블 신호()에 따라 상기 디램의 외부로 출력하는 출력 버퍼(70)로 구성된다.
여기서, 상기 디램은 상기 메모리 셀 어레이(50)에 저장된 데이타가 출력되는 경우에 대해서만 언급되었고, 상기 메모리 셀 어레이(50)는 디지탈 데이타가 각각 저장되는 복수개의 셀들로 구성된다.
이와 같이 구성되는 종래의 디램의 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도의 (c)에 도시된 바와 같은 어드레스 신호(ADS)가 로우 어드레스 버퍼(10)와 컬럼 어드레스 버퍼(20)에 공통 입력되고, 로우 어드레스 스트로브 신호()가 제2도의 (a)에 도시된 바와 같이, 하이 레벨에서 로우 레벨로 천이되어 액티브(active)되면, 로우 어드레스 신호(RADS)가 로우 어드레스 버퍼(10)에 의해 래치되어 로우 디코더(30)로 출력된다. 이어서, 그 로우 어드레스 신호(RADS)가 로우 디코더(30)에 의해 디코딩되고, 그 디코딩된 결과에 해당하는 워드라인 선택 신호(WL0-WLn)가 메모리 셀 어레이(50)로 출력되어, 메모리 셀들의 데이타가 제1 및 제2센스 앰프(51),(52)에서 증폭되게 된다.
그런데, 상기 로우 어드레스 스트로브 신호()가 하이레벨에서 로우 레벨로 천이된 후부터 소정의 시간(tRAD)이 경과된 후에는, 상기 어드레스 신호(ADS)는 상기 컬럼 어드레스 버퍼(20)에 의해 컬럼 어드레스 신호(CADS)로 간주된다.
따라서, 컬럼 어드레스 스트로브 신호()가 액티브되지 않은 상태에서 상기 소정의 시간(tRAD)이 경과된 후에, 상기 어드레스 신호(ADS)가 천이되면, 컬럼 어드레스 신호(CADS)와, 제2도의 (d)에 도시된 바와 같이, 하이 레벨에서 로우 레벨로 천이된 어드레스 천이 검출 신호(ATD)가 컬럼 디코더(40)로 각각 출력된다.
이어서, 컬럼 어드레스 신호(CADS)가 상기 컬럼 디코더(40)에 의해 디코딩되고, 그 디코딩된 결과에 해당하는 컬럼 선택 신호(YSELi)(i=0,1,...m)가 제2도의 (e)에 도시된 바와 같이, 제1 또는 제2센스 앰프(51),(52)로 출력되고, 그 제1 또는 제2센스 앰프(51),(52)에서 증폭된 데이타가 데이타 버스 센스 앰프(60)로 출력된다.
이어서, 상기 데이타 버스 센스 앰프(60)는 입력된 데이타를 증폭하여 제2도의 (f)에 도시된 바와 같이, 로우 레벨의 제1 또는 제2글로블 데이타 버스 신호(GIO),(GIO*)를 출력 버퍼(70)로 출력하게 된다. 그런데, 상기 제1 및 제2글로블 데이타 버스 신호(GIO),(GIO*)는 하이 레벨로 프리챠지(precharge)되어 있는 상태에서 상기 데이타 버스 센스 앰프(60)로부터 출력된 데이타가 1이면, 제1글로블 데이타 버스 신호(GIO)가 로우 레벨로 천이되고, 상기 데이타 버스 센스 앰프(60)로부터 출력된 데이타가 0이면, 제2글로블 데이타 입출력 신호(GIO*)가 로우 레벨로 천이된다.
이때, 출력 인에이블 신호()가 제2도의 (g)에 도시된 바와 같이, 로우 레벨로 천이되면, 출력 버퍼(70)에 래치되어 있는 원하지 않는 데이타의 신호(Dout1)가 제2도의 (h)에 도시된 바와 같이, 상기 디램의 외부로 출력된다.
한편, 어드레스 신호(ADS)가 제2도의 (c)에 도시된 바와 같이, 다시 천이되고, 컬럼 어드레스 스트로브 신호()가 제2도의 (b)에 도시된 바와 같이, 로우 레벨로 천이되어 액티브되면, 컬럼 어드레스 버퍼(20)에 의해 래치되는 컬럼 어드레스 신호(CADS)와, 하이 레벨의 펄스 신호인 어드레스 천이 검출 신호(ATD)가 컬럼 디코더(30)로 각각 출력된다.
이어서, 상기 어드레스 천이 검출 신호(ATD)가 로우 레벨로 천이되면, 상기 컬럼 어드레스 신호(CADS)의 디코딩된 결과에 해당하는 컬럼 선택 신호(YSELi)(i=0,1,...m)가 제2도의 (e)에 도시된 바와 같이, 제1 또는 제2센스 앰프(51),(52)로 출력되고, 그 제1 또는 제2센스 앰프(51),(52)에서 증폭된 데이타가 데이타 버스 센스 앰프(60)로 출력된다.
이어서, 상기 데이타 버스 센스 앰프(60)는 입력된 데이타를 증폭하여 제2도의 (f)에 도시된 바와 같이, 로우 레벨의 제1 또는 제2글로블 데이타 버스 신호(GIO),(GIO*)를 출력 버퍼(70)로 출력하게 된다.
이때, 출력 인에이블 신호()는 제2도의 (g)에 도시된 바와 같이, 로우 레벨로 유지되어 있으므로, 상기 출력 버퍼(70)에 래치되어 있는 원하는 데이타의 신호(Dout2)가 제2도의 (h)에 도시된 바와 같이, 상기 디램의 외부로 출력되게 된다.
여기서, 상기 로우 어드레스 스트로브 신호()와 상기 컬럼 어드레스 스트로브 신호()가 모두 하이 레벨로 천이되면, 상기 어드레스 천이 검출 신호(ATD)는 하이 레벨로 천이된다.
이상에서 설명된 바와 같이, 종래의 디램에서는 컬럼 어드레스 스트로브 신호가 액티브되지 않은 상태에서 어드레스 신호가 천이되면, 어드레스 천이 검출 신호가 발생되어 원하지 않는 데이타가 디램의 외부로 출력되는 단점과, 원하지 않는 데이타가 출력되어, 불필요한 전력이 소비되는 단점이 있었다.
따라서, 본 발명의 목적은 디램의 리드 동작시, 원하지 않는 어드레스에 해당하는 데이타가 출력되지 않도록 제어하는 출력 제어 회로가 포함된 디램을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명은 로우 어드레스 스트로브 신호 및 어드레스 신호에 따라 로우 어드레스 신호 및 지연 신호를 출력하는 로우 어드레스 버퍼와, 상기 어드레스 신호와 상기 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호에 따라 컬럼 어드레스 신호 및 어드레스 천이 검출 신호를 출력하는 컬럼 어드레스 버퍼와, 상기 로우 어드레스 신호를 디코딩하여 워드라인 선택 신호를 출력하는 로우 디코더와, 상기 컬럼 어드레스 신호 및 상기 어드레스 천이 검출 신호에 따라 컬럼 선택 신호를 출력하는 컬럼 디코더와, 상기 워드라인 선택 신호에 따라 저장된 데이타를 출력하는 메모리 셀 어레이와, 그 메모리 셀 어레이로부터 출력되는 데이타의 신호를 증폭하고, 그 증폭된 데이타의 신호를 상기 컬럼 디코더로부터 출력되는 컬럼 선택 신호에 따라 출력하는 제1 및 제2센스 앰프와, 그 제1 및 제2센스 앰프로부터 출력된 데이타의 신호를 증폭하여 그 증폭된 데이타의 신호인 제1 및 제2글로블 입출력 데이타 신호와 글로블 데이타 버스 프리 챠지 펄스신호를 각각 출력하는 데이타 버스 센스 앰프와, 그 데이타 센스 앰프로부터 출력되는 제1 및 제2글로블 입출력 데이타 신호가 프리챠지된 상태일 때 하이 레벨로 유지되는 글로블 데이타 버스 프리챠지 신호를 상기 데이타 버스 센스 앰프로 출력하는 데이타 버스 센스 앰프 제어장치와, 출력 인에이블 신호와 상기 로우 어드레스 버퍼로부터 출력된 지연 신호와 상기 컬럼 어드레스 버퍼로부터 출력된 어드레스 천이 검출 신호와 상기 글로블 데이타 버스 프리챠지 펄스신호가 입력되어, 원하지 않는 데이타가 출력되지 않도록 하는 출력 제어 신호를 출력하는 출력 제어 회로와, 상기 출력 제어 신호가 인에이블될 때 원하는 데이타를 디램의 외부로 출력하는 출력버퍼로 구성된다.
이하, 본 발명에 의한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명에 의한 출력 제어 회로를 포함하는 디램은 제3도에 도시된 바와 같이, 로우 어드레스 버퍼(11)와, 데이타 버스 센스 앰프(61)와, 데이타 버스 센스 앰프 제어장치(62)와, 출력 제어 회로(80)와, 출력 버퍼(90)를 제외하고는 제1도의 디램과 동일하게 구성된다.
여기서, 상기 로우 어드레스 버퍼(11)는 지연 신호(RAS*)를 상기 출력 제어 회로(80)로 출력하는 것을 제외하고는 제1도의 로우 어드레스 버퍼(10)와 동일하다.
그리고, 상기 데이타 버스 센스 앰프(61)는 제1 및 제2글로블 데이타 버스 신호(GIO),(GIO*)를 상기 출력 버퍼(90) 및 상기 데이타 버스 센스 앰프 제어장치(62)로 출력한다. 또한, 그 데이타 버스 센스 앰프 제어장치(62)는 글로블 데이타 버스 프리 챠지 신호(GIOP)를 상기 데이타 버스 센스 앰프(61)로 출력하고, 그 데이타 버스 센스 앰프(61)는 글로블 데이타 버스 프리 챠지 펄스신호(GIOP_PLS)를 상기 출력 제어 회로(80)로 출력한다.
상기 출력 제어 회로(80)는 제4도에 도시된 바와 같이, 상기 로우 어드레스 버퍼(11)로부터 출력되는 지연 신호(RAS*)와 상기 데이타 버스 센스 앰프(61)로부터 출력되는 글로블 데이타 버스 프리 챠지 펄스신호(GIOP_PLS)를 논리 연산하는 제1논리 연산부(81)와, 그 제1논리 연산부(81)로부터 출력되는 신호가 클리어 단자(CLEAR)에, 전원전압(VCC)이 데이타 단자(D)에, 상기 컬럼 어드레스 버퍼(20)로부터 출력되는 어드레스 천이 검출 신호(ATD)가 클럭 단자(CLK)에 각각 입력되고, 출력단자(Q)를 거쳐 출력 인에이블 래치 신호(OEN*)를 출력하는 디플립플롭(84)과, 상기 디램의 외부로부터 출력되는 출력 인에이블 신호()를 반전시키는 제1인버터(85)와, 그 제1인버터(85)로부터 출력되는 반전된 출력 인에이블 신호(OE)와 상기 디플립플롭(84)으로부터 출력되는 출력 인에이블 래치 신호(OEN*)를 논리 연산하여, 출력 제어 신호(DOEN)를 상기 출력 버퍼(90)로 출력하는 제2논리 연산부(86)로 구성된다.
그리고, 상기 제1논리 연산부(81)는 상기 지연 신호(RAS*)와 글로블 데이타 버스 프리 챠지 펄스신호(GIOP_PLS)를 노아링하는 노아 게이트(82)와, 그 노아 게이트(82)로부터 출력된 신호를 반전하여 상기 디플립플롭(84)의 클리어 단자(CLEAR)로 출력하는 제2인버터(83)로 구성된다.
여기서, 상기 제1논리 연산부(81)는 상기 지연 신호(RAS*)와 글로블 데이타 버스 프리 챠지 펄스신호(GIOP_PLS)를 오아링하여 상기 디플립플롭(84)의 클리어 단자(CLEAR)로 출력하는 오아 게이트(미도시)로 구성될 수도 있다.
또한, 상기 제2논리 연산부(86)는 상기 디플립플롭(84)으로부터 출력되는 지연 신호(OEN*)를 반전시키는 제3인버터(87)와, 그 제3인버터(87)의 출력신호와 상기 제1인버터(85)로부터 출력되는 반전된 출력 인에이블 신호(OE)를 낸딩하는 낸드 게이트(88)와, 그 낸드 게이트(88)로부터 출력되는 신호를 반전하여 출력 제어 신호(DOEN)를 상기 출력 버퍼(90)로 출력하는 제4인버터(89)로 구성된다.
여기서, 상기 제2논리 연산부(86)는 상기 디플립플롭(84)으로부터 출력되는 출력 인에이블 래치 신호(OEN*)를 반전시키는 제3인버터(87)와, 그 제3인버터(87)의 출력신호와 상기 제1인버터(85)로부터 출력되는 반전된 출력 인에이블 신호(OE)를 앤딩하여 출력 제어 신호(DOEN)를 상기 출력 버퍼(90)로 출력하는 앤드 게이트(미도시)로 구성될 수도 있다.
상기 출력 버퍼(90)는 데이타 버스 센스 앰프(61)로부터 출력되는 제1 및 제2글로블 입출력 데이타 신호(GIO),(GIO*)를 래치하여, 상기 출력 제어 회로(80)로부터 출력되는 출력 제어 신호(DOEN)에 따라 상기 디램의 외부로 출력하게 된다.
이와 같이 구성되는 본 발명의 작용 및 효과를 제5도를 참조하여 좀더 상세히 설명하면 다음과 같다.
제5도의 (a) 및 (b)에 각각 도시된 바와 같은, 로우 어드레스 스트로브 신호() 및 컬럼 어드레스 스트로브 신호()와, 제5도의 (c)부터 (g)에 각각 도시된 바와 같은, 어드레스 신호(ADS)와 어드레스 천이 검출 신호(ATD)와 컬럼 선택 신호(YSELi)는 제1도 및 제2도에서 설명된 과정에 따라 처리되어, 제1 또는 제2센스 앰프(51),(52)에 의해 증폭된 데이타가 데이타 버스 센스 앰프(61)로 출력된다.
그리고, 지연 신호(RAS*)는 제5도의 (c)에 도시된 바와 같이, 상기 로우 어드레스 스트로브 신호()가 소정의 시간(tRAD)이상 지연된 신호로서, 로우 어드레스 버퍼(11)에 의해 출력 제어 회로(80)로 출력된다.
이어서, 상기 데이타 버스 센스 앰프(61)는 제1 및 제2글로블 입출력 데이타 신호(GIO),(GIO*)를 데이타 버스 센스 앰프 제어장치(62) 및 출력 버퍼(90)로 각각 출력하게 된다. 이에 따라, 상기 데이타 버스 센스 앰프 제어장치(62)는 상기 제1 및 제2글로블 입출력 데이타 신호(GIO),(GIO*)가 로우 레벨로 천이되면 로우 레벨로 유지되고, 하이 레벨로 프리 챠지되면 하이 레벨로 천이되는 글로블 데이타 버스 프리 챠지 신호(GIOP)를 제5도의 (h)에 도시된 바와 같이, 상기 데이타 버스 센스 앰프(61)로 출력하게 된다. 그리고, 상기 데이타 버스 센스 앰프(61)는 상기 글로블 데이타 버스 프리 챠지 신호(GIOP)가 로우 레벨로 유지되다가 하이 레벨로 천이될 때 발생되는 하이 레벨의 펄스 신호인 글로블 데이타 버스 프리 챠지 펄스신호(GIOP_PLS)를 제5도의 (i)에 도시된 바와 같이, 상기 출력 제어 회로(80)로 출력하게 된다.
이어서, 상기 출력 제어 회로(80)의 디플립플롭(84)은 제4도에 도시된 바와 같이, 어드레스 천이 검출 회로(ATD)가 하이 레벨로 천이될 때, 데이타 단자(D)로 인가되는 5V의 전원전압(VCC)을 래치함으로써, 제5도의 (j)에 도시된 바와 같은 출력 인에이블 래치 신호(OEN*)를 제2논리 연산부(86)로 출력한다.
이때, 데이타 버스 센스 앰프(61)로부터 출력된 글로블 데이타 버스 프리 챠지 펄스신호(GIOP_PLS)가 하이 레벨로 천이되면, 그 하이 레벨의 글로블 데이타 버스 프리 챠지 펄스신호(GIOP_PLS) 및 로우 레벨의 지연 신호(RAS*)가 제1논리 연산부(81)의 노아 게이트(82)와 제2인버터(83)에서 순차적으로 연산되어, 로우 레벨의 신호가 상기 디플립플롭(84)의 클리어 단자(CLEAR)에 입력된다.
이에 따라, 상기 디플립플롭(84)은 클리어되어, 제5도의 (j)에 도시된 바와 같이 로우 레벨의 출력 인에이블 래치 신호(OEN*)를 제2논리 연산부(86)로 출력하게 된다.
이어서, 제5도의 (k)에 도시된 바와 같이, 출력 인에이블 신호(OE)가 로우 레벨로 천이되면, 그 로우 레벨의 신호가 제1인버터(85)에 의해 반전되어 반전된 출력인에이블신호(OE) 제5도의 (l)에 도시된 바와 같이, 제2논리 연산부(86)로 입력된다.
이에 따라, 상기 출력 인에이블 래치 신호(OEN*)가 제2논리 연산부(86)의 제3인버터(87)에 의해 반전되고, 그 반전된 신호가 상기 반전된 출력인에이블신호(OE)와 낸드게이트(88)에 의해 낸딩되고, 그 낸딩된 신호가 제4인버터(89)에 의해 반전되어, 하이 레벨의 출력 제어 신호(DOEN)가 제5도의 (m)에 도시된 바와 같이, 출력 버퍼(90)로 출력한다.
이에 딸, 상기 출력 버퍼(90)는 제5도의 (n)에 도시된 바와 같이, 원하는 데이타의 신호(Dout)를 상기 디램의 외부로 출력하게 된다.
이상에서 설명된 바와 같이, 본 발명은 컬럼 어드레스 스트로브 신호가 액티브되기 이전에 어드레스 신호가 천이되더라도, 원하지 않는 데이타가 출력되지 않도록 하고, 불필요한 데이타가 출력될 때 소비되는 전력을 방지할 수 있는 효과를 가진다.

Claims (8)

  1. 로우 어드레스 스트로브 신호 및 어드레스 신호에 따라 로우 어드레스 신호 및 지연 신호를 출력하는 로우 어드레스 버퍼와, 상기 어드레스 신호와 상기 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호에 따라 컬럼 어드레스 신호 및 어드레스 천이 검출 신호를 출력하는 컬럼 어드레스 버퍼와, 상기 로우 어드레스 신호를 디코딩하여 워드라인 선택 신호를 출력하는 로우 디코더와, 상기 컬럼 어드레스 신호 및 상기 어드레스 천이 검출 신호에 따라 컬럼 선택 신호를 출력하는 컬럼 디코더와, 상기 워드라인 선택 신호에 따라 저장된 데이타를 출력하는 메모리 셀 어레이와, 그 메모리 셀 어레이로부터 출력되는 데이타의 신호를 증폭하고, 그 증폭된 데이타의 신호를 상기 컬럼 디코더로부터 출력되는 컬럼 선택 신호에 따라 출력하는 제1 및 제2센스 앰프와, 그 제1 및 제2센스 앰프로부터 출력된 데이타의 신호를 증폭하여 그 증폭된 데이타의 신호인 제1 및 제2글로블 입출력 데이타 신호와 글로블 데이타 버스 프리 챠지 펄스신호를 각각 출력하는 데이타 버스 센스 앰프와, 그 데이타 센스 앰프로부터 출력되는 제1 및 제2글로블 입출력 데이타 신호가 프리챠지된 상태일 때 하이 레벨로 유지되는 글로블 데이타 버스 프리챠지 신호를 상기 데이타 버스 센스 앰프로 출력하는 데이타 버스 센스 앰프 제어장치와, 출력 인에이블 신호와 상기 로우 어드레스 버퍼로부터 출력된 지연 신호와 상기 컬럼 어드레스 버퍼로부터 출력된 어드레스 천이 검출 신호와 상기 글로블 데이타 버스 프리챠지 펄스신호가 입력되어, 원하지 않는 데이타가 출력되지 않도록 하는 출력 제어 신호를 출력하는 출력 제어 회로와, 상기 출력 제어 신호가 인에이블될 때 원하는 데이타를 디램의 외부로 출력하는 출력버퍼를 포함하여 구성되는 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  2. 제1항에 있어서, 상기 출력 제어 회로는 상기 지연 신호와 상기 글로블 데이타 버스 프리 챠지 펄스신호를 논리 연산하는 제1논리 연산부와, 그 제1논리 연산부로부터 출력되는 신호에 의해 클리어되고, 상기 어드레스 천이 검출 신호에 따라 동기되어 출력 인에이블 래치 신호를 래치하는 플립플롭과, 상기 출력 인에이블 신호를 반전시키는 제1인버터와, 그 제1인버터로부터 출력된 반전된 출력 인에이블 신호 및 상기 출력 인에이블 래치 신호를 논리 연산하여 출력 제어 신호를 상기 출력 버퍼로 출력하는 제2논리 연산부를 포함하여 구성되는 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  3. 제1항에 있어서, 상기 지연 신호는 상기 로우 어드레스 스트로브 신호가 소정의 시간동안 지연된 신호인 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  4. 제1항에 있어서, 상기 글로블 데이타 버스 프리 챠지 펄스 신호는 상기 글로블 데이타 버스 프리 챠지 신호가 로우 레벨에서 하이 레벨로 천이될 때, 로우 레벨에서 하이 레벨로 천이되어 소정의 시간동안 하이 레벨로 유지되는 펄스 신호인 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  5. 제2항에 있어서, 상기 플립플롭은 상기 제1논리 연산부로부터 출력되는 신호가 클리어 단자에, 상기 어드레스 천이 검출 신호가 클럭 단자에, 하이 레벨의 전원전압이 데이타 단자에 각각 입력되고, 상기 출력 인에이블 래치 신호가 출력단자를 거쳐 상기 제2논리 연산부로 출력되는 디플립플롭인 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  6. 제2항에 있어서, 상기 제1논리 연산부는 상기 지연 신호와 상기 글로벌 데이타 버스 프리챠지 펄스 신호를 노아링하는 노아 게이트와, 그 노아 게이트로부터 출력된 신호를 반전시키고, 그 반전된 신호를 상기 플립플롭으로 출력하는 제2인버터를 포함하여 구성되는 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  7. 제2항에 있어서, 상기 제1논리 연산부는 상기 지연 신호와 상기 글로블 데이타 버스 프리챠지 펄스 신호를 오아링하여 그 오아링된 신호를 상기 플립플롭으로 출력하는 오아 게이트를 포함하여 구성되는 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
  8. 제2항에 있어서, 상기 제2논리 연산부는 상기 출력 인에이블 래치 신호를 반전시키는 제3인버터와, 그 제3인버터의 출력신호와 상기 반전된 출력 인에이블 신호를 낸딩하는 낸드 게이트와, 그 낸드 게이트의 출력신호를 반전시키고 그 반전된 신호인 출력 제어 신호를 상기 출력버퍼로 출력하는 제4인버터를 포함하여 구성된 것을 특징으로 하는 출력 제어 회로를 포함하는 디램.
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