JPH10125072A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH10125072A JPH10125072A JP9247282A JP24728297A JPH10125072A JP H10125072 A JPH10125072 A JP H10125072A JP 9247282 A JP9247282 A JP 9247282A JP 24728297 A JP24728297 A JP 24728297A JP H10125072 A JPH10125072 A JP H10125072A
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Abstract
(57)【要約】
【課題】 データ入出力ラインのフローティングを防止
するためのラッチ回路を使用せずにデータ入出力ライン
での誤動作を防止する半導体メモリ装置を提供するこ
と。 【解決手段】 信号ＰＣＬＫから信号ＰＷＴを発生させ
るＰＷＴ発生回路３０をインバータとＮＯＲゲートで構
成して、信号ＰＷＴは、信号ＰＣＬＫの周期が変わって
も“ロー”レベル区間が一定であり、“ハイ”レベル区
間のみが変化する信号とする。これにより、データ入出
力ラインＤＩＯがフローティングされる時間を一定で最
少化する。
するためのラッチ回路を使用せずにデータ入出力ライン
での誤動作を防止する半導体メモリ装置を提供するこ
と。 【解決手段】 信号ＰＣＬＫから信号ＰＷＴを発生させ
るＰＷＴ発生回路３０をインバータとＮＯＲゲートで構
成して、信号ＰＷＴは、信号ＰＣＬＫの周期が変わって
も“ロー”レベル区間が一定であり、“ハイ”レベル区
間のみが変化する信号とする。これにより、データ入出
力ラインＤＩＯがフローティングされる時間を一定で最
少化する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置のデータ入出力制御回路に
関する。
係り、特に半導体メモリ装置のデータ入出力制御回路に
関する。
【０００２】
【従来の技術】半導体メモリ装置は、素子の外部から入
力されたデータを素子内のセルへ送る書込み動作と、セ
ル内のデータを素子の外部へ出力する読取り動作を繰り
返し行うが、素子の面積を減らすために書込み動作経路
と読取り動作経路を共有する傾向がある。読取りと書込
みを共有する経路を制御する方法は多様である。
力されたデータを素子内のセルへ送る書込み動作と、セ
ル内のデータを素子の外部へ出力する読取り動作を繰り
返し行うが、素子の面積を減らすために書込み動作経路
と読取り動作経路を共有する傾向がある。読取りと書込
みを共有する経路を制御する方法は多様である。
【０００３】一方、益々速いメモリ装置が求められてお
り、且つ素子が１００ＭＨｚ以上の高周波数で動作しな
ければならないため、データ入出力ラインを数ｎｓの間
連続的に動作させるようになった。しかし、このように
数ｎｓの間データ入出力ラインを動作させると、データ
入出力ラインをプリチャージさせる動作の数ｎｓ間の繰
り返しに難しさが発生する。そこで、読取り動作時にデ
ータ入出力ラインを電源電圧と接地電圧に完全に変化さ
せた従来の方法とは異なり、小さい変化（即ち、“ハ
イ”レベルと“ロー”レベルとの差が数ｍＶ）ですむ電
流センス増幅器を用いることになった。
り、且つ素子が１００ＭＨｚ以上の高周波数で動作しな
ければならないため、データ入出力ラインを数ｎｓの間
連続的に動作させるようになった。しかし、このように
数ｎｓの間データ入出力ラインを動作させると、データ
入出力ラインをプリチャージさせる動作の数ｎｓ間の繰
り返しに難しさが発生する。そこで、読取り動作時にデ
ータ入出力ラインを電源電圧と接地電圧に完全に変化さ
せた従来の方法とは異なり、小さい変化（即ち、“ハ
イ”レベルと“ロー”レベルとの差が数ｍＶ）ですむ電
流センス増幅器を用いることになった。
【０００４】また、データ入出力ラインは上述のように
書込みと読取り動作時の両方で動作する共有ラインであ
って、書込みと読取り動作を行わないとき、あるいは連
続的な書込み動作中、及び連続的な読取り動作中、デー
タが読取り／書込みされない時間に、データのカップリ
ング或いはノイズなどによる誤りが発生する可能性があ
るため、これを排除するためにデータ入出力ラインにラ
ッチ回路を設ける傾向があった。
書込みと読取り動作時の両方で動作する共有ラインであ
って、書込みと読取り動作を行わないとき、あるいは連
続的な書込み動作中、及び連続的な読取り動作中、デー
タが読取り／書込みされない時間に、データのカップリ
ング或いはノイズなどによる誤りが発生する可能性があ
るため、これを排除するためにデータ入出力ラインにラ
ッチ回路を設ける傾向があった。
【０００５】図７は従来の半導体メモリ装置のブロック
図であって、セル１０、入出力ドライバ１２、読取りド
ライバ１４、ＰＷＴ発生回路１６、書込みドライバ１
８、データ出力ドライバ２０、プリチャージトランジス
タ２２、及びラッチ回路２４から構成されている。図８
は図７のＰＷＴ発生回路１６の具体的回路図であり、６
個の直列接続されたインバータ４０、４２、４４、４
６、４８、５０から構成されている。
図であって、セル１０、入出力ドライバ１２、読取りド
ライバ１４、ＰＷＴ発生回路１６、書込みドライバ１
８、データ出力ドライバ２０、プリチャージトランジス
タ２２、及びラッチ回路２４から構成されている。図８
は図７のＰＷＴ発生回路１６の具体的回路図であり、６
個の直列接続されたインバータ４０、４２、４４、４
６、４８、５０から構成されている。
【０００６】また、図９はこのような従来の半導体メモ
リ装置の動作タイミング図である。この図９を用いて従
来の半導体メモリ装置の動作を説明する。図８に具体例
を示したＰＷＴ発生回路１６は、図９（ａ）に示す信号
ＰＣＬＫを遅延させて図９（ｅ）に示す信号ＰＷＴを発
生させ、この信号ＰＷＴを書込みドライバ１８へ出力す
る。プリチャージトランジスタ２２は図９（ｃ）に示す
プリチャージ信号ＰＲＥＣＨに応じてデータ入出力ライ
ンＤＩＯをプリチャージする。書込みドライバ１８は図
９（ｂ）に示す書込み信号ＰＷＲに応じてイネーブルさ
れ、信号ＰＷＴに応じて図９（ｄ）に示す入力データ信
号ＤＩＮを図９（ｆ）に示すようにデータ入出力ライン
ＤＩＯへ出力する。
リ装置の動作タイミング図である。この図９を用いて従
来の半導体メモリ装置の動作を説明する。図８に具体例
を示したＰＷＴ発生回路１６は、図９（ａ）に示す信号
ＰＣＬＫを遅延させて図９（ｅ）に示す信号ＰＷＴを発
生させ、この信号ＰＷＴを書込みドライバ１８へ出力す
る。プリチャージトランジスタ２２は図９（ｃ）に示す
プリチャージ信号ＰＲＥＣＨに応じてデータ入出力ライ
ンＤＩＯをプリチャージする。書込みドライバ１８は図
９（ｂ）に示す書込み信号ＰＷＲに応じてイネーブルさ
れ、信号ＰＷＴに応じて図９（ｄ）に示す入力データ信
号ＤＩＮを図９（ｆ）に示すようにデータ入出力ライン
ＤＩＯへ出力する。
【０００７】入出力ドライバ１２はデータ入出力ライン
ＤＩＯを通じて伝送されるデータをセル１０へ出力す
る。読取りドライバ１４はセル１０に蓄えられたデータ
を読み取ってデータ入出力ラインＤＩＯへ出力する。ラ
ッチ回路２４は書込みと読取り動作をしない時、あるい
は連続的な書込み動作途中、及び連続的な読取り動作途
中等にデータをラッチする。データ出力ドライバ２０は
データ入出力ラインＤＩＯを通して出力されるデータを
外部に出力する。
ＤＩＯを通じて伝送されるデータをセル１０へ出力す
る。読取りドライバ１４はセル１０に蓄えられたデータ
を読み取ってデータ入出力ラインＤＩＯへ出力する。ラ
ッチ回路２４は書込みと読取り動作をしない時、あるい
は連続的な書込み動作途中、及び連続的な読取り動作途
中等にデータをラッチする。データ出力ドライバ２０は
データ入出力ラインＤＩＯを通して出力されるデータを
外部に出力する。
【０００８】したがって、従来の半導体メモリ装置のデ
ータ書込み経路は、ＰＷＴ発生回路１６→書込みドライ
バ１８→入出力ドライバ１２→セル１０であり、読取り
経路はセル１０→読取りドライバ１４→データ出力ドラ
イバ２０となる。また、書込み時には、書込み信号ＰＷ
Ｒとプリチャージ信号ＰＲＥＣＨが“ハイ”レベルの状
態で、信号ＰＷＴが“ハイ”レベルのときに、入力デー
タ信号ＤＩＮが書込みドライバ１８を通してデータ入出
力ラインＤＩＯへ伝達される。
ータ書込み経路は、ＰＷＴ発生回路１６→書込みドライ
バ１８→入出力ドライバ１２→セル１０であり、読取り
経路はセル１０→読取りドライバ１４→データ出力ドラ
イバ２０となる。また、書込み時には、書込み信号ＰＷ
Ｒとプリチャージ信号ＰＲＥＣＨが“ハイ”レベルの状
態で、信号ＰＷＴが“ハイ”レベルのときに、入力デー
タ信号ＤＩＮが書込みドライバ１８を通してデータ入出
力ラインＤＩＯへ伝達される。
【０００９】
【発明が解決しようとする課題】ところで、上記のよう
な従来の半導体メモリ装置において、電流センス増幅器
を使用すると、読取り動作時のデータ入出力ラインの電
圧変化が小さいため、データ入出力ラインにラッチ回路
２４を置くことができない。すると、読取り動作時には
電流センス増幅器を使用するために、データ入出力ライ
ンにラッチ回路が無くても構わないが、完全な電圧変化
となる書込み動作時には、有効な書込みを行う以外の時
間に生じるフローティング区間が問題となる。特に、連
続的な書込みが行われるとき、及び連続的に書き込まれ
る時間間隔が変わる際、従来では有効データを書き込む
時間が一定で、フローティングする区間が変わることに
なるので、フローティング区間の問題はより大きくな
る。
な従来の半導体メモリ装置において、電流センス増幅器
を使用すると、読取り動作時のデータ入出力ラインの電
圧変化が小さいため、データ入出力ラインにラッチ回路
２４を置くことができない。すると、読取り動作時には
電流センス増幅器を使用するために、データ入出力ライ
ンにラッチ回路が無くても構わないが、完全な電圧変化
となる書込み動作時には、有効な書込みを行う以外の時
間に生じるフローティング区間が問題となる。特に、連
続的な書込みが行われるとき、及び連続的に書き込まれ
る時間間隔が変わる際、従来では有効データを書き込む
時間が一定で、フローティングする区間が変わることに
なるので、フローティング区間の問題はより大きくな
る。
【００１０】本発明はかかる従来の技術の問題点を解決
するために創出されたもので、その目的はデータ入出力
ラインがフローティングされる時間を常に一定で最少化
することにより、データ入出力ラインのフローティング
を防ぐためのラッチ回路を使用せずにデータ入出力ライ
ンでの誤動作を防止することができる半導体メモリ装置
を提供することにある。
するために創出されたもので、その目的はデータ入出力
ラインがフローティングされる時間を常に一定で最少化
することにより、データ入出力ラインのフローティング
を防ぐためのラッチ回路を使用せずにデータ入出力ライ
ンでの誤動作を防止することができる半導体メモリ装置
を提供することにある。
【００１１】
【課題を解決するための手段】上記の課題を解決し、上
記の目的を達成するために、本発明は、入力される第１
クロック信号の周期に関係なく第２状態の期間が一定し
た第２クロック信号を発生させるクロック信号発生手段
と、プリチャージ信号に応じてデータ入出力ラインをプ
リチャージするプリチャージ手段と、書込み時に、書込
み信号と前記プリチャージ信号の第１状態で前記第２ク
ロック信号の第１状態毎に入力データ信号を前記データ
入出力ラインへ伝送する書込み手段と、前記データ入出
力ラインに伝送されたデータをセルへ伝送する入力手段
とを備えることを特徴とする半導体メモリ装置とする。
記の目的を達成するために、本発明は、入力される第１
クロック信号の周期に関係なく第２状態の期間が一定し
た第２クロック信号を発生させるクロック信号発生手段
と、プリチャージ信号に応じてデータ入出力ラインをプ
リチャージするプリチャージ手段と、書込み時に、書込
み信号と前記プリチャージ信号の第１状態で前記第２ク
ロック信号の第１状態毎に入力データ信号を前記データ
入出力ラインへ伝送する書込み手段と、前記データ入出
力ラインに伝送されたデータをセルへ伝送する入力手段
とを備えることを特徴とする半導体メモリ装置とする。
【００１２】ここで、前記クロック信号発生手段は、複
数個のインバータが直列接続され、前記第１クロック信
号を遅延させる第１インバータ部と、前記第１クロック
信号が第１入力に供給される第１ＮＯＲゲートと、この
第１ＮＯＲゲートの出力信号と前記第１インバータ部の
出力信号の否定論理和演算をし、出力が前記第１ＮＯＲ
ゲートの第２入力に供給される第２ＮＯＲゲートと、こ
の第２ＮＯＲゲートの出力信号を反転させて第２クロッ
ク信号を発生させる第２インバータ部とからなるものと
することができる。
数個のインバータが直列接続され、前記第１クロック信
号を遅延させる第１インバータ部と、前記第１クロック
信号が第１入力に供給される第１ＮＯＲゲートと、この
第１ＮＯＲゲートの出力信号と前記第１インバータ部の
出力信号の否定論理和演算をし、出力が前記第１ＮＯＲ
ゲートの第２入力に供給される第２ＮＯＲゲートと、こ
の第２ＮＯＲゲートの出力信号を反転させて第２クロッ
ク信号を発生させる第２インバータ部とからなるものと
することができる。
【００１３】
【発明の実施の形態】次に、本発明の半導体メモリ装置
の実施の形態を添付図面を参照して詳細に説明する。な
お、以下の説明において、図７の従来と同一構成要素に
は同一の符号を付すこととする。図１は本発明の半導体
メモリ装置の実施の形態を示すブロック図である。この
半導体メモリ装置は、データを蓄えるセル１０、データ
入出力ラインＤＩＯを通じて伝送されるデータをセル１
０へ出力する入出力ドライバ（入力手段）１２及びセル
１０に蓄えられたデータを読取ってデータ入出力ライン
ＤＩＯへ出力する読取りドライバ１４を有している。
の実施の形態を添付図面を参照して詳細に説明する。な
お、以下の説明において、図７の従来と同一構成要素に
は同一の符号を付すこととする。図１は本発明の半導体
メモリ装置の実施の形態を示すブロック図である。この
半導体メモリ装置は、データを蓄えるセル１０、データ
入出力ラインＤＩＯを通じて伝送されるデータをセル１
０へ出力する入出力ドライバ（入力手段）１２及びセル
１０に蓄えられたデータを読取ってデータ入出力ライン
ＤＩＯへ出力する読取りドライバ１４を有している。
【００１４】更に、この半導体メモリ装置は、書込み信
号ＰＷＲに応じてイネーブルされ、かつ、入力データ信
号ＤＩＮをデータ入出力ラインＤＩＯへ出力する書込み
ドライバ（書込み手段）１８、データ入出力ラインＤＩ
Ｏを通じて出力されるデータＤＯを外部に出力するデー
タ出力ドライバ２０、プリチャージ信号ＰＲＥＣＨに対
応してデータ入出力ラインＤＩＯをプリチャージするプ
リチャージ手段としてのプリチャージトランジスタ２２
及び、入力される信号ＰＣＬＫ（第１クロック信号）か
ら第２クロック信号としての信号ＰＷＴを発生させるＰ
ＷＴ発生回路（クロック信号発生手段）３０を備えてお
り、信号ＰＷＴは書込みドライバ１８に供給される。
号ＰＷＲに応じてイネーブルされ、かつ、入力データ信
号ＤＩＮをデータ入出力ラインＤＩＯへ出力する書込み
ドライバ（書込み手段）１８、データ入出力ラインＤＩ
Ｏを通じて出力されるデータＤＯを外部に出力するデー
タ出力ドライバ２０、プリチャージ信号ＰＲＥＣＨに対
応してデータ入出力ラインＤＩＯをプリチャージするプ
リチャージ手段としてのプリチャージトランジスタ２２
及び、入力される信号ＰＣＬＫ（第１クロック信号）か
ら第２クロック信号としての信号ＰＷＴを発生させるＰ
ＷＴ発生回路（クロック信号発生手段）３０を備えてお
り、信号ＰＷＴは書込みドライバ１８に供給される。
【００１５】図２は図１のＰＷＴ発生回路３０の詳細回
路図である。このＰＷＴ発生回路３０は、信号ＰＣＬＫ
を遅延させる第１インバータ部としての直列接続された
インバータ６０，６２，６４，６６及び、信号ＰＣＬＫ
が第１入力に供給されるＮＯＲゲート６８を有してい
る。
路図である。このＰＷＴ発生回路３０は、信号ＰＣＬＫ
を遅延させる第１インバータ部としての直列接続された
インバータ６０，６２，６４，６６及び、信号ＰＣＬＫ
が第１入力に供給されるＮＯＲゲート６８を有してい
る。
【００１６】更に、このＰＷＴ発生回路３０は、ＮＯＲ
ゲート６８の出力信号と第１インバータ部の出力信号の
否定論理和演算を行い、出力がＮＯＲゲート６８の第２
入力に供給されるＮＯＲゲート７０及び、このＮＯＲゲ
ート７０の出力信号を反転させて信号ＰＷＴを出力する
第２インバータ部としてのインバータ７２を備える。
ゲート６８の出力信号と第１インバータ部の出力信号の
否定論理和演算を行い、出力がＮＯＲゲート６８の第２
入力に供給されるＮＯＲゲート７０及び、このＮＯＲゲ
ート７０の出力信号を反転させて信号ＰＷＴを出力する
第２インバータ部としてのインバータ７２を備える。
【００１７】図３は図１の半導体メモリ装置の動作を示
す波形図である。この波形図を参照して図１の半導体メ
モリ装置の動作を説明すると、ＰＷＴ発生回路３０は、
図３（ａ）に示す信号ＰＣＬＫを入力として図３（ｅ）
に示す信号ＰＷＴを発生させる。プリチャージトランジ
スタ２２は図３（ｃ）に示すプリチャージ信号ＰＲＥＣ
Ｈに応じて図３（ｆ）に示すようにデータ入出力ライン
ＤＩＯをプリチャージする。
す波形図である。この波形図を参照して図１の半導体メ
モリ装置の動作を説明すると、ＰＷＴ発生回路３０は、
図３（ａ）に示す信号ＰＣＬＫを入力として図３（ｅ）
に示す信号ＰＷＴを発生させる。プリチャージトランジ
スタ２２は図３（ｃ）に示すプリチャージ信号ＰＲＥＣ
Ｈに応じて図３（ｆ）に示すようにデータ入出力ライン
ＤＩＯをプリチャージする。
【００１８】書込みドライバ１８は、図３（ｂ）に示す
書込み信号ＰＷＲに応じてイネーブルされ、かつ、信号
ＰＷＴに応じて図３（ｄ）に示す入力データ信号ＤＩＮ
を図３（ｆ）に示すようにデータ入出力ラインＤＩＯへ
出力する。入出力ドライバ１２はデータ入出力ラインＤ
ＩＯを通じて伝送されるデータをセル１０へ出力する。
読取りドライバ１４はセル１０に蓄えられたデータを、
データ入出力ラインＤＩＯへ出力する。データ出力ドラ
イバ２０はデータ入出力ラインＤＩＯを通じて伝送され
るデータを外部へ出力する。
書込み信号ＰＷＲに応じてイネーブルされ、かつ、信号
ＰＷＴに応じて図３（ｄ）に示す入力データ信号ＤＩＮ
を図３（ｆ）に示すようにデータ入出力ラインＤＩＯへ
出力する。入出力ドライバ１２はデータ入出力ラインＤ
ＩＯを通じて伝送されるデータをセル１０へ出力する。
読取りドライバ１４はセル１０に蓄えられたデータを、
データ入出力ラインＤＩＯへ出力する。データ出力ドラ
イバ２０はデータ入出力ラインＤＩＯを通じて伝送され
るデータを外部へ出力する。
【００１９】したがって、この半導体メモリ装置の書込
み経路は、ＰＷＴ発生回路３０→書込みドライバ１８→
入出力ドライバ１２→セル１０であり、読取り経路は、
セル１０→読取りドライバ１４→データ出力ドライバ２
０となる。また、書込み時には、書込み信号ＰＷＲとプ
リチャージ信号ＰＲＥＣＨが“ハイ”レベルの状態で、
信号ＰＷＴが“ハイ”レベルのときに、入力データ信号
ＤＩＮがデータ入出力ラインＤＩＯへ送出される。
み経路は、ＰＷＴ発生回路３０→書込みドライバ１８→
入出力ドライバ１２→セル１０であり、読取り経路は、
セル１０→読取りドライバ１４→データ出力ドライバ２
０となる。また、書込み時には、書込み信号ＰＷＲとプ
リチャージ信号ＰＲＥＣＨが“ハイ”レベルの状態で、
信号ＰＷＴが“ハイ”レベルのときに、入力データ信号
ＤＩＮがデータ入出力ラインＤＩＯへ送出される。
【００２０】さて、このような半導体メモリ装置におい
て、図２に詳細回路を示したＰＷＴ発生回路３０は、信
号ＰＷＴの初期値が“ロー”レベルであるとき、信号Ｐ
ＣＬＫが“ハイ”レベルになると、信号ＰＷＴが“ハ
イ”レベルになり、次の信号ＰＣＬＫの“ハイ”レベル
により、信号ＰＷＴは“ハイ”レベルから“ロー”レベ
ルに遷移する。そして、信号ＰＷＴが“ロー”レベルに
なると同時に、信号ＰＣＬＫの“ハイ”レベルによって
信号ＰＷＴは再び“ハイ”レベルになる。
て、図２に詳細回路を示したＰＷＴ発生回路３０は、信
号ＰＷＴの初期値が“ロー”レベルであるとき、信号Ｐ
ＣＬＫが“ハイ”レベルになると、信号ＰＷＴが“ハ
イ”レベルになり、次の信号ＰＣＬＫの“ハイ”レベル
により、信号ＰＷＴは“ハイ”レベルから“ロー”レベ
ルに遷移する。そして、信号ＰＷＴが“ロー”レベルに
なると同時に、信号ＰＣＬＫの“ハイ”レベルによって
信号ＰＷＴは再び“ハイ”レベルになる。
【００２１】図４ないし図６は、図７の従来技術のＰＷ
Ｔ発生回路１６と、図２の本発明のＰＷＴ発生回路３０
が出力する信号ＰＷＴを比較するための波形図であり、
信号ＰＬＣＫの周期を変えて図４、図５、図６に示して
ある。この図４ないし図６から明らかなように、従来技
術での信号ＰＷＴは単に信号ＰＣＬＫを遅延させた信号
であるが、本発明の信号ＰＷＴは信号ＰＣＬＫの周期が
変化しても信号ＰＷＴの“ロー”レベル区間が一定であ
り、“ハイ”レベル区間のみが変化する波形を有する。
つまり、信号ＰＣＬＫの周期が変化する場合に、従来技
術では信号ＰＷＴの“ハイ”レベル区間が一定であり、
本発明では信号ＰＷＴの“ロー”レベル区間が一定であ
る。
Ｔ発生回路１６と、図２の本発明のＰＷＴ発生回路３０
が出力する信号ＰＷＴを比較するための波形図であり、
信号ＰＬＣＫの周期を変えて図４、図５、図６に示して
ある。この図４ないし図６から明らかなように、従来技
術での信号ＰＷＴは単に信号ＰＣＬＫを遅延させた信号
であるが、本発明の信号ＰＷＴは信号ＰＣＬＫの周期が
変化しても信号ＰＷＴの“ロー”レベル区間が一定であ
り、“ハイ”レベル区間のみが変化する波形を有する。
つまり、信号ＰＣＬＫの周期が変化する場合に、従来技
術では信号ＰＷＴの“ハイ”レベル区間が一定であり、
本発明では信号ＰＷＴの“ロー”レベル区間が一定であ
る。
【００２２】そして、本発明の半導体メモリ装置は、信
号ＰＷＴの“ロー”レベル区間が信号ＰＣＬＫの周期に
関係なく一定なので、データ入出力ラインＤＩＯのフロ
ーティング区間を常に一定で最少にすることができ、そ
の結果、データ入出力ラインのフローティングを防止す
るためのラッチ回路を使用せずにデータ入出力ラインで
の誤動作を防止することができる。
号ＰＷＴの“ロー”レベル区間が信号ＰＣＬＫの周期に
関係なく一定なので、データ入出力ラインＤＩＯのフロ
ーティング区間を常に一定で最少にすることができ、そ
の結果、データ入出力ラインのフローティングを防止す
るためのラッチ回路を使用せずにデータ入出力ラインで
の誤動作を防止することができる。
【００２３】
【発明の効果】以上詳細に説明したように、本発明の半
導体メモリ装置によれば、データ入出力ラインがフロー
ティングされる時間を常に一定で最少化できるので、デ
ータ入出力ラインのフローティングを防ぐためのラッチ
回路を使用せずにデータ入出力ラインでの誤動作を防止
することができる。
導体メモリ装置によれば、データ入出力ラインがフロー
ティングされる時間を常に一定で最少化できるので、デ
ータ入出力ラインのフローティングを防ぐためのラッチ
回路を使用せずにデータ入出力ラインでの誤動作を防止
することができる。
【図１】本発明の半導体メモリ装置の実施の形態を示す
ブロック図。
ブロック図。
【図２】図１のＰＷＴ発生回路の詳細回路図。
【図３】図１の装置の動作波形図。
【図４】従来のＰＷＴ発生回路が発生する信号ＰＷＴと
本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形
図。
本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形
図。
【図５】従来のＰＷＴ発生回路が発生する信号ＰＷＴと
本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形
図。
本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形
図。
【図６】従来のＰＷＴ発生回路が発生する信号ＰＷＴと
本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形
図。
本発明のＰＷＴ発生回路が発生する信号ＰＷＴの波形
図。
【図７】従来の半導体メモリ装置のブロック図。
【図８】図７のＰＷＴ発生回路の詳細回路図。
【図９】図７の装置の動作波形図。
１０ セル １２ 入出力ドライバ １４ 読取りドライバ １８ 書込みドライバ ２０ データ出力ドライバ ２２ プリチャージトランジスタ ３０ ＰＷＴ発生回路 ６０、６２、６４、６６、７２ インバータ ６８、７０ ＮＯＲゲート
Claims (2)
- 【請求項１】 入力される第１クロック信号の周期に関
係なく第２状態の期間が一定した第２クロック信号を発
生させるクロック信号発生手段と、 プリチャージ信号に応じてデータ入出力ラインをプリチ
ャージするプリチャージ手段と、 書込み時に、書込み信号と前記プリチャージ信号の第１
状態で前記第２クロック信号の第１状態毎に入力データ
信号を前記データ入出力ラインへ伝送する書込み手段
と、 前記データ入出力ラインに伝送されたデータをセルへ伝
送する入力手段とを備えることを特徴とする半導体メモ
リ装置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て、前記クロック信号発生手段は、 複数個のインバータが直列接続され、前記第１クロック
信号を遅延させる第１インバータ部と、 前記第１クロック信号が第１入力に供給される第１ＮＯ
Ｒゲートと、 前記第１ＮＯＲゲートの出力信号と前記第１インバータ
部の出力信号の否定論理和演算をし、出力が前記第１Ｎ
ＯＲゲートの第２入力に供給される第２ＮＯＲゲート
と、 前記第２ＮＯＲゲートの出力信号を反転させて第２クロ
ック信号を発生させる第２インバータ部とを備えること
を特徴とする半導体メモリ装置。
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|---|---|---|---|
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- 1997-10-08 US US08/947,280 patent/US5886947A/en not_active Expired - Lifetime
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