KR930007279B1 - 더미비트선을 갖춘 반도체 메모리장치 - Google Patents

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KR930007279B1
KR930007279B1 KR1019900001106A KR900001106A KR930007279B1 KR 930007279 B1 KR930007279 B1 KR 930007279B1 KR 1019900001106 A KR1019900001106 A KR 1019900001106A KR 900001106 A KR900001106 A KR 900001106A KR 930007279 B1 KR930007279 B1 KR 930007279B1
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유타카 다나카
마사노리 하라구치
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마다사카
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Abstract

내용 없음.

Description

더미비트선을 갖춘 반도체 메모리장치
제1도는 본 발명에 따른 1실시예의 구성을 나타낸 회로도.
제2도는 제1도에 도시된 회로의 동작을 설명하기 위한 타이밍차트.
제3도는 종래의 반도체 메모리장치의 주요부분을 나타낸 타이밍차트.
제4도는 제3도에 도시된 회로의 동작을 설명하기 위한 타이밍차트이다.
* 도면의 주요부분에 대한 부호의 설명
11,11' : 비트선 12 : 워드선
13 : 선층전선 14 : 메모리셀부
15,45 : 랫치회로 16,17,23,24,27,47 : N채널 MOS트랜지스터
18,43 : 선층전부 19,20,21,25,26,48 : P채널 MOS트랜지스터
22 : 감지증폭기 30 : 독출제어회로
31,32,34,46,50,51,52 : 인버터 33,49 : NAND게이트회로
41 : 더미비트선 42 : 더미메모리셀부
44 : 레벨검출회로
[산업상의 이용분야]
본 발명은 데이터의 독출전에 비트선쌍이 선충전되고, 데이터 독출시에는 비트선쌍의 전위차를 감지증폭기로 증폭함으로써 데이터를 검출하기 위한 더미비트선을 갖춘 반도체메모리장치에 관한 것이다.
[종래의 기술 및 그 문제점]
동기클럭신호가 필요한 종래의 동기형 반도체 메모리장치에서는 데이터를 검출하는 감지증폭기의 이네이블신호로서 이 동기클럭신호가 이용되고 있다.
제3도는 상기한 종래의 반도체 메모리장치의 주요부분을 나타낸 것으로, 1개의 메모리셀의 데이터독출계회로의 구성을 나타낸 회로도인 바, 2개의 비트선(11,11')에는 워드선(12) 및 선충전선(13)이 교차 배선되어 있다. 그리고, 메모리셀부(14)는 랫치회로(15) 및 이 랫치회로(15)와 비트선(11,11') 각각의 사이에 삽입된 전송 게이트로서의 N채널 MOS트랜지스터(16,17)로 이루어지고, 트랜지스터(16,17) 각각의 게이트는 워드선(12)에 접속되어 있다. 한편, 선충전부(18)는 각 일단이 비트선(11,11')에 각각 접속되면서, 타단이 공통으로 전원전압(Vcc)에 접속된 P채널 MOS트랜지스터(19,20)와 양단이 비트선(11,11')에 접속된 P채널 MOS트랜지스터(21)로 이루어지고, 이들 트랜지스터(19,20,21)의 각 게이트가 선충전선(13)에 접속되어 있다.
또, 감지증폭기(22)는 차동형으로, N채널 MOS트랜지스터(23,24)의 게이트 사이에 비트선(11,11')간의 전위차가 입력되도록 되어 있고, 전원전압(Vcc)과 트랜지스터(23,24) 각각의 일단 사이에는 게이트가 공통 접속된 P채널 MOS트랜지스터(25,26)가 각각 삽입되어 있다. 그 중, 트랜지스터(25, 23)의 접속노드(SA)에는 상기 양 트랜지스터(25,26)의 공동게이트가 접속되어 있고, 또 트랜지스터(23,24) 각각의 타단과 접지전압(Vss) 간에는 게이트에 상기 감지증폭기(22)의 이네이블신호가 공급되는 N채널 MOS트랜지스터(27)가 삽입되어 있다. 또, 트랜지스터(24,26)의 접속노드(SB)에서 상기 감지증폭기(22)의 검출결과가 얻어지고, 2개의 인버터(28,29)를 매개로 출력(Out)으로서 출력된다.
참조부호 30은 독출제어회로로서, 상기한 바와 같이 메모리칩(도시되지 않았음)에는 동기용 일정주파수의 클럭신호(CK)가 인버터(31)를 매개로 반전되어 선충전신호(
Figure kpo00001
)로서 상기 선충전선(13)에 공급된다.
또, 클럭신호(CK)는 인버터(32)를 매개로 반전되어 2입력 NAND게이트회로(33)의 한쪽 입력단에 공급되고, 상기 NAND게이트회로(33)의 다른쪽 입력단에는 독출 및 기록신호(RW)가 공급되며, NAND게이트회로(33)의 출력은 인버터(34)를 매개로 독출제어신호(RD)로서 상기 감지증폭기(22) 내의 트랜지스터(27)의 게이트에 공급된다.
제4도는 제3도에 도시된 회로에서 독출동작의 각 부분의 파형을 나타낸 타이밍 챠트로서, 이 타이밍챠트를 이용해서 제3도에 도시된 회로의 독출동작을 설명한다.
먼저, 신호(CK)가 "H"레벨로 되면, 선충전신호(
Figure kpo00002
)가 "L"레벨로 됨에 따라 선충전부(18)의 트랜지스터(19,20,21)가 ON되고, 비트선(11,11')이 같은 "H"레벨로 선충전된다. 다음에 신호(CK)가 "H"레벨에서 "L"레벨로 변화하면, 신호(RD)가 "L"레벨로부터 "H"레벨로 되고, 트랜지스터(27)가 ON상태로 되므로 감지증폭기(22)는 활성상태로 된다.
다음에 워드선(12)이 도시되지 않은 디코더에 의해 선택되고, 신호(WD)가 "L"레벨에서 "H"레벨로 변화함에 따라 메모리셀부(14)내의 트랜지스터(16,17)가 ON상태로 되고, 랫치회로(15)의 기억데이터가 비트선(11,11')으로 독출되며, 각 비트선전위(BT,
Figure kpo00003
)가 이 독출된 데이터에 따라 설정된다. 소정시간이 경과하고, 전위(BT와
Figure kpo00004
)의 전위차가 △V이상으로 되면 감지증폭기(22)의 노드(SB)가 논리 "H" 또는 "L"레벨로 설정되고, 이들이 출력(Out)으로서 인버터(29)로부터 출력된다.
다음에 클럭신호(CK)가 다시 "H"레벨로 되면, 선충전부(18)에 의해 비트선(11,11')의 선충전이 개시되고, 다시 신호(RD)가 "L"레벨로 되어 감지증폭기(22)가 비활성상태가 된다.
이와 같이 감지증폭기(22)의 동작기간은 신호(RD)에 의존하고 있는 바, 즉 신호(RD)가 "H"레벨의 기간(t)에서 감지증폭기(22)가 항상 활성상태이다. 따라서, 노드(SB)의 논리레벨이 결정된 후에도 다음에 클럭신호(CK)가 "H"레벨로 되기까지 감지증폭기(22)는 비활성상태로 되지 않는다.
여기서, 만약 메모리셀부(14)의 기억데이터에 의해 BT가 "H"레벨로,
Figure kpo00005
가 "L"레벨로 설정되는 경우, 트랜지스터(23)는 ON상태로 되어 노드(SA)의 전위를 떨어뜨린다. 그후, 이 노드(SA)의 전위가 트랜지스터(25)의 임계치전압의 절대값을 넘으면, 트랜지스터(25)가 ON상태로 되고, 이 결과 트랜지스터(25,23,27)를 통과 관통전류가 발생되는데, 이 관통전류는 노드(SB)의 논리레벨이 안정된 후에도 시간(t) 동안 계속 흐른다. 이 결과, 독출동작에 있어서 소비전류가 크다는 결점이 발생하게 된다.
이와 같이 종래에는 독출시, 감지증폭기에 있어서의 관통전류의 발생기간이 길고, 소비전류가 증대한다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 소비전류의 감소를 도모한 더미비트선을 갖춘 반도체 메모리장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 워드선과, 비트선, 상기 워드선 및 비트선과 접속되면서 상기 워드선의 신호에 따라 기억데이터를 선택적으로 상기 비트선에 출력하는 메모리셀, 상기 비트선과 접속되면서 선충전신호에 따라 상기 비트선을 선충전하는 비트선 선충전회로 및, 상기 비트선과 접속되면서 제어신호에 따라 상기 비트선의 전위를 증폭하는 감지증폭기를 구비하여 이루어진 반도체 메모리장치에 있어서, 상기 비트선의 부하용량과 실질적으로 등가인 부하용량을 갖춘 더미비트선과, 상기 워드선 및 상기 더미비트선과 접속되면서 상기 메모리셀의 비트선 구동능력과 실질적으로 등가인 더미비트선 구동능력을 갖춘 더미메모리셀, 상기 더미비트선과 접속되면서 상기 선충전신호에 따라 상기 더미비트선을 선충전하는 더미비트선 선충전회로, 상기 감지증폭기를 활성화하는 활성화신호가 입력됨과 더불어 상기 더미비트선과 접속되고, 상기 더미비트선이 선충전전위 보다 소정 전위만큼 변화한 것을 검출하여 이 검출결과 및 상기 활성화신호를 기초로 상기 제어신호를 상기 감지증폭기에 공급함으로써 상기 감지증폭기의 동작 기간을 결정하는 레벨검출회로 및, 상기 감지증폭기의 출력과 접속되면서 이 출력을 래치하는 래치회로를 더 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 데이터 독출시에 비트선쌍에 있어서의 각 전위가 메모리셀의 데이터에 따라 변화하고, 활성상태로 되어 있는 감지증폭기는 비트선쌍의 사이의 전위차가 충분히 크게 된 시점에서 데이터를 검출한다. 한편, 더미비트선 전위도 "L"레벨측의 기억데이터가 독출되는 비트선의 전위와 마찬가지로 하강하고, 소정시간의 경과후, 즉 처음 전위로부터 소정 전위만큼 저하되고, 상기 출력데이터가 결정된 후, 또 다음 클럭신호(CK)가 발생하기 이전에 레벨검출회로의 논리를 반전시켜 감지증폭기를 비활성상태로 한다. 이에 따라, 독출 출력을 결정하고 나서, 다음 클럭신호가 발생하기 까지의 감지증폭기의 동작에 의한 소비전류가 줄어들게 된다.
[실시예]
이하, 예시 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 반도체 메모리장치의 주요부분으로, 1개의 메모리셀의 데이터독출계 회로의 구성을 나타낸 회로도이다. 여기서, 메모리셀부(14)와, 선충전부(18), 감지증폭기(22) 및, 독출제어회로(30)는 각각 종래와 같이 구성되어 있다. 즉, 2개의 비트선(11,11')에 워드선(12) 및 선충전선(13)이 교차 배선되어 있고, 메모리셀부(14)는 랫치회로(15) 및 이 랫치회로(15)와 비트선(11,11') 각각의 사이에 삽입된 전송게이트로서의 N채널 MOS트랜지스터(16,17)로 이루어지고, 트랜지스터(16,17) 각각의 게이트가 워드선(12)에 접속되어 있다. 또, 선충전부(18)는 각 일단이 비트선(11,11')에 접속되면서 타단이 공통으로 전원전압(Vcc)에 접속된 P채널 MOS트랜지스터(19,20) 및 양단이 비트선(11,11')에 접속된 P채널 MOS트랜지스터(21)로 이루어 지고, 이들 트랜지스터(19,20,21)의 각 게이트가 선충전선(13)에 접속되어 있다. 그리고, 감지증폭기(22)는 차동형으로 N채널 MOS트랜지스터(23,24)의 게이트 사이에 비트선(11,11')간의 전원차가 입력되도록 되어 있다. 여기서, 전원전압(Vcc)과 트랜지스터(23,24) 각각의 일단 사이에는 게이트가 공통접속된 P채널 MOS트랜지스터(25,26)가 각각 삽입되어 있다. 즉, 트랜지스터(25,23)의 접속노드(SA)에는 상기 양 트랜지스터(25,26)의 공통게이트가 접속되어 있다.
또, 트랜지스터(23,24) 각각의 타단과 접지전위(Vss)사이에는 게이트에 감지증폭기(22)의 이네이블신호가 공급되는 N채널 MOS트랜지스터(27)가 삽입되어 있다.
또, 트랜지스터(24,26)의 접속노드(SB)에서는 상기 감지증폭기(22)의 검출결과가 출력된다.
독출제어회로(30)도 종래의 구성과 같다. 즉, 동기용 일정 주파수의 클럭신호(CK)가 인버터(31)에서 반전되어 선충전신호(
Figure kpo00006
)로서 선충전선(13)에 공급된다.
또, 신호(CK)가 인버터(32)를 매개로 반전되어 2입력 NAND게이트회로(33)의 한쪽 입력단에 공급되고, 이 NAND게이트회로(33)의 다른쪽 입력단에는 독출 및 기록신호(RW)가 공급되며, NAND게이트회로(33)의 출력은 인버터(34)를 매개로 독출제어신호(RD)로서 출력된다.
또, 본 실시예에는 더미비트선(41)과, 더미메모리셀부(42), 선충전부(43), 레벨검출회로(44) 및, 랫치회로(45)가 설치되어 있다.
상기 더미비트선(41)은 상기 비트선(11,11') 각각과 같은 배선재료 및 배선길이를 갖추고, 비트선(11,11')과 등가인 부하용량을 갖도록 구성되어 있다. 그리고, 상기 더미메모리셀부(42)는 입력단이 전원전압(Vcc)에 접속된 인버터(46)와, 이 인버터(46)의 출력단과 더미비트선(41) 사이에 양단이 삽입되면서 게이트가 상기 워드선(12)에 접속된 N채널 MOS트랜지스터(47)로 이루어지고, 상기 메모리셀부(14)와 등가인 비트선 구동능력을 갖도록 구성되어 있다. 또, 선충전부(43)는 전원전압(Vcc)과 더미비트선(41) 사이에 양단이 삽입되면서 게이트가 상기 선충전선(13)에 접속된 P채널 MOS트랜지스터(48)로 이루어져 있다.
그리고, 레벨검출회로(44)는 NAND게이트회로(49) 및 인버터(50,51,52)로 이루어져 있다. 즉, 상기 독출제어회로(30)로부터의 출력신호(RD)가 NAND게이트회로(49)의 한쪽 입력단에 공급되고, 더미비트선(41)과 이 NAND게이트회로(49)의 다른쪽 입력단 사이에 2개의 인버터(50,51)가 직렬로 삽입되어 있다. 그리고, NAND게이트회로(49)의 출력은 인버터(52)에 공급되고, 이 인버터(52)의 출력(SN)이 감지증폭기(22)내의 트랜지스터(27)의 게이트에 공급되도록 되어 있다.
상기 감지증폭기(22) 내의 노드(SB)는 랫치회로(45)의 입력단자(D)에 접속되어 있고, 이 랫치회로(45)의 랫치제어단자(TP)에는 상기 신호(SN)가 공급되도록 되어 있다. 그리고 이 랫치회로(45)의 출력단자(Q)에서 출력(Out)이 출력된다.
제2도는 제1도의 회로에 있어서의 독출동작의 각 부분파형을 나타낸 타이밍차트로서, 이 타이밍차트를 이용해서 데이터의 독출동작을 설명한다. 먼저, 클럭신호(CK)가 "H"레벨로 되면 선충전신호(
Figure kpo00007
)가 "L"레벨로 되고, 이에 따라 충전부(18)의 트랜지스터(19,20,21)가 ON상태로 되며, 비트선(11,11')이 같은 "H"레벨로 선충전된다. 이와 동시에 선충전부(43)내의 트랜지스터(48)도 ON상태로 되므로 더미비트선(41)도 동일하게 "H"레벨로 선충전된다. 이 결과 각 비트선전위(BT,
Figure kpo00008
,DB)가 모두 "H"레벨로 설정된다. 한편, 독출제어회로(30)로부터의 신호(RD)는 "L"레벨이고, 레벨검출회로(44)의 출력신호(SN)도 "L"레벨이므로 감지증폭기(22)내의 트랜지스터(27)가 OFF상태로 되어 감지증폭기(22)가 비활성상태로 된다.
여기서, 클럭신호(CK)가 "H"레벨로부터"L"레벨로 변화하면 선충전신호(
Figure kpo00009
)가 "H"레벨로 되고, 비트선(11,11') 및 더미비트선(41)에 대한 선충전이 종료된다. 또, 신호(RD)가 "L"레벨로부터 "H"레벨로 변화함에 따라 레벨검출회로(44)내의 NAND게이트회로(49)의 2입력은 함께 "H"레벨로 되고, 신호(SN)는 "L"레벨로부터 "H"레벨로 변화한다. 따라서, 트랜지스터(27)가 ON상태로 되므로 감지증폭기(22)가 활성상태로 된다.
다음에 워드선(12)이 도시되지 않은 디코더에 의해 선택되고, 신호(WD)가 "L"레벨로부터 "H"레벨로 변화한다.
이와 같이, 메모리셀부(14)내의 각 트랜지스터(16,17)가 ON상태로 되고, 랫치회로(15)의 기억데이터가 비트선(11,11')으로 독출되며, 각 비트선전위(BT,
Figure kpo00010
)가 상기 기억데이터에 따라 설정된다. 이와 함께 메모리셀부(42)의 트랜지스터(47)도 ON상태로 되어 더미비트선(41)에 "L"레벨이 출력된다.
소정시간이 경과한 후, 비트선전위(BT,
Figure kpo00011
)사이의 전위차가 소정값(△V) 이상으로 되면, 감지증폭기(22)의 노드(SB)가 논리 "H" 또는 "L"레벨로 설정되고, 랫치회로(45)는 신호(SN)가 "H"레벨로 되어 있는 기간에 상기 노드(SB)의 출력데이터를 랫치한다. 한편, 더미비트선전위(DB)도 "L"레벨측의 데이터가 독출된 비트선전위(
Figure kpo00012
)와 마찬가지로 하강한다. 그리고, 소정시간의 경과 후, 즉 전위(DB)가 선충전전위로부터 인버터(50)의 회로임계치만큼 저하된 후에 인버터(50)의 출력이 "L"레벨로 반전되고, 레벨검출회로(44)의 출력신호(SN)가 "L"레벨로 반전된다. 이 신호(SN)가 "L"레벨로 변화하면, 감지증폭기(22)내의 트랜지스터(27)가 OFF상태로 되어 감지증폭기(22)가 비활성상태로 된다. 이와 더불어 랫치회로(45)에서 랫치제어가 이루어져 독출데이터가 보존된다.
이와 같이 독출출력(Out)이 결정된 후, 다음 클럭신호(CK)가 "H"레벨로 되기까지의 시간동안 감지증폭기(22)의 동작을 금지할 수 있고, 감지증폭기(22)에서의 검출데이터의 확정후에 이 감지증폭기에 있어서의 관통전류에 의한 손실을 줄일 수 있게 된다.
상기 실시예에 의하면 독출기간동안에 감지증폭기의 출력이 유효한 데이터로서 안정된 후, 감지증폭기를 비활성상태로 함에 따라 관통전류가 매우 작아지게 되고, 소비전류가 줄어들며, 더욱이 종래와 같이 고속독출이 가능한 반도체 메모리장치를 얻을 수 있다. 새로 설치한 더미비트선과 그 주변회로는 ASIC(특정용도용 IC)등의 RAM에서 요구되는 가변메모리용량형 RAM의 설계에 적합하다. 그리고, 임의의 크기의 RAM을 설계하였다 하여도 상기한 바와 같이 되는 것은 비트선의 부하용량에 의존하여 감지증폭기를 비활성상태로 하는 타이밍이 자동적으로 변화하기 때문이다. 또한, 메모리장치의 규모가 커질수록 점유면적의 비율은 줄어든다는 잇점이 있다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명을 용이하게 이해하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같은 본 발명에 의하면, 소비 전류가 낮은 더미비트선을 갖춘 반도체 메모리장치를 얻을 수 있다.

Claims (2)

  1. 워드선(12)과, 비트선(11,11'), 상기 워드선(12) 및 비트선(11,11')과 접속되면서 상기 워드선(12)의 신호(WD)에 따라 기억데이터를 선택적으로 상기 비트선(11,11')에 출력하는 메모리셀(14), 상기 비트선(11,11')과 접속되면서 선충전신호(
    Figure kpo00013
    )에 따라 상기 비트선(11,11')을 선충전하는 비트선 선충전회로(18) 및, 상기 비트선(11,11')과 접속되면서 제어신호(SN)에 따라 상기 비트선(11,11')의 전위를 증폭하는 감지증폭기(22)를 구비하여 이루어진 반도체 메모리장치에 있어서, 상기 비트선(11,11')의 부하용량과 실질적으로 등가인 부하용량을 갖춘 더미비트선(41)과, 상기 워드선(12) 및 상기 더미비트선(41)과 접속되면서 상기 메모리셀(14)의 비트선 구동능력과 실질적으로 등가인 더미비트선 구동능력을 갖춘 더미메모리셀(42), 상기 더미비트선(41)과 접속되면서 상기 선충전신호(PR)에 따라 상기 더미비트선(41)을 선충전하는 더미비트선 선충전회로(43), 상기 감지증폭기(22)를 활성화하는 활성화신호(RD)가 입력됨과 더불어 상기 더미비트선(41)과 접속되고, 상기 더미비트선(41)이 선충전전위 보다 소정 전위만큼 변화한 것을 검출하여 이 검출결과 및 상기 활성화신호를 기초로 상기 제어신호(SN)를 상기 감지증폭기(22)에 공급함으로써 상기 감지증폭기(22)의 동작 기간을 결정하는 레벨검출회로(44) 및, 상기 감지증폭기(22)의 출력과 접속되면서 이 출력을 래치하는 래치회로(45)를 더 구비하여 구성된 것을 특징으로 하는 더미비트선을 갖춘 반도체 메모리장치.
  2. 제1항에 있어서, 상기 래치회로(45)의 동작이 상기 제어신호(SN)에 의해 제어되는 것을 특징으로 하는 더미비트선을 갖춘 반도체 메모리장치.
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