JPH05266663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05266663A JPH05266663A JP4063989A JP6398992A JPH05266663A JP H05266663 A JPH05266663 A JP H05266663A JP 4063989 A JP4063989 A JP 4063989A JP 6398992 A JP6398992 A JP 6398992A JP H05266663 A JPH05266663 A JP H05266663A
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- Japan
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- level
- sense amplifier
- activation
- memory device
- operation mode
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体記憶装置に係り、特に、外
部からの動作モード指示に従って当該モードの状態に設
定されるＲＡＭにおいてＳ／Ａ活性化のタイミングを制
御する技術に関し、アクセスタイムを遅らせることな
く、各動作モード時のビット線差電圧を確実に増幅さ
せ、ひいては高速動作に寄与することを目的とする。 【構成】 選択されたメモリセルの情報を伝達する相補
ビット線の差電圧を検出し増幅するセンスアンプ１と、
外部から指示された動作モードＣに応じて該センスアン
プの活性化タイミングを可変とする手段２を具備するよ
うに構成する。
部からの動作モード指示に従って当該モードの状態に設
定されるＲＡＭにおいてＳ／Ａ活性化のタイミングを制
御する技術に関し、アクセスタイムを遅らせることな
く、各動作モード時のビット線差電圧を確実に増幅さ
せ、ひいては高速動作に寄与することを目的とする。 【構成】 選択されたメモリセルの情報を伝達する相補
ビット線の差電圧を検出し増幅するセンスアンプ１と、
外部から指示された動作モードＣに応じて該センスアン
プの活性化タイミングを可変とする手段２を具備するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、外部からの動作モード指示に従って当該モー
ドの状態に設定されるランダム・アクセス・メモリ（Ｒ
ＡＭ）においてセンスアンプ（Ｓ／Ａ）活性化のタイミ
ングを制御する技術に関する。
り、特に、外部からの動作モード指示に従って当該モー
ドの状態に設定されるランダム・アクセス・メモリ（Ｒ
ＡＭ）においてセンスアンプ（Ｓ／Ａ）活性化のタイミ
ングを制御する技術に関する。
【０００２】
【従来の技術】近年のＲＡＭには、通常のリード／ライ
トサイクル（ノーマルモード）のみでなく、例えばデュ
アルポート型ＲＡＭの場合には一括書き込み（フラッシ
ュ・ライト）やライト転送等の機能を盛り込んだものが
ある。図４にデュアルポート型ＲＡＭにおける要部の回
路構成が示される。
トサイクル（ノーマルモード）のみでなく、例えばデュ
アルポート型ＲＡＭの場合には一括書き込み（フラッシ
ュ・ライト）やライト転送等の機能を盛り込んだものが
ある。図４にデュアルポート型ＲＡＭにおける要部の回
路構成が示される。
【０００３】同図において、ＷＬはワード線（複数のワ
ード線の中の１本）、ＢＬ，ＢＬＸは相補ビット線（複
数のビット線対の中の１対）、ＦＬはフラッシュ・ライ
ト制御用の信号線、ＴＲはライト転送制御用の信号線、
ＤIN／ＤOUT はＲＡＭ側の入出力ポート、ＳＤIN／ＳＤ
OUT はシリアル・アクセス・メモリ（ＳＡＭ）側の入出
力ポートを示す。各ワード線ＷＬと各ビット線対（ビッ
ト線ＢＬ）の交差部には１トランジスタ（Ｑ）・１キャ
パシタ（Ｃ）型のメモリセルＭＣが配設され、また、フ
ラッシュ・ライト制御用の信号線ＦＬと各ビット線対
（ビット線ＢＬ）の交差部には対応するビット線のメモ
リセルに一括的に「０」データを書き込むためのフラッ
シュ・ライト用のｎチャネルトランジスタＱＷが配設さ
れている。また、各ビット線対ＢＬ，ＢＬＸにはそれぞ
れ転送ゲート用ｎチャネルトランジスタＱＬ１，ＱＬ２
が直列に接続されており、該トランジスタは、ライト転
送制御用の信号線ＴＲの電位に応答してオン・オフし、
それによってＲＡＭ側のメモリセルＭＣとＳＡＭ側のセ
ルＭＳとの間のデータ転送を制御する。
ード線の中の１本）、ＢＬ，ＢＬＸは相補ビット線（複
数のビット線対の中の１対）、ＦＬはフラッシュ・ライ
ト制御用の信号線、ＴＲはライト転送制御用の信号線、
ＤIN／ＤOUT はＲＡＭ側の入出力ポート、ＳＤIN／ＳＤ
OUT はシリアル・アクセス・メモリ（ＳＡＭ）側の入出
力ポートを示す。各ワード線ＷＬと各ビット線対（ビッ
ト線ＢＬ）の交差部には１トランジスタ（Ｑ）・１キャ
パシタ（Ｃ）型のメモリセルＭＣが配設され、また、フ
ラッシュ・ライト制御用の信号線ＦＬと各ビット線対
（ビット線ＢＬ）の交差部には対応するビット線のメモ
リセルに一括的に「０」データを書き込むためのフラッ
シュ・ライト用のｎチャネルトランジスタＱＷが配設さ
れている。また、各ビット線対ＢＬ，ＢＬＸにはそれぞ
れ転送ゲート用ｎチャネルトランジスタＱＬ１，ＱＬ２
が直列に接続されており、該トランジスタは、ライト転
送制御用の信号線ＴＲの電位に応答してオン・オフし、
それによってＲＡＭ側のメモリセルＭＣとＳＡＭ側のセ
ルＭＳとの間のデータ転送を制御する。
【０００４】３０はビット線ＢＬ，ＢＬＸ間の差電圧を
センスおよび増幅するための周知のセンスアンプを示
し、該センスアンプは、Ｓ／Ａ活性化信号ＳＥに応答し
て所定の機能を実行する。以下、上述した各動作モード
について図５の信号タイミング図を参照しながら説明す
る。
センスおよび増幅するための周知のセンスアンプを示
し、該センスアンプは、Ｓ／Ａ活性化信号ＳＥに応答し
て所定の機能を実行する。以下、上述した各動作モード
について図５の信号タイミング図を参照しながら説明す
る。
【０００５】ノーマルモード（通常のリードサイクル）
の場合、まずワード線ＷＬのレベルを“Ｈ”レベルに立
ち上げると、セルトランジスタＱがターンオンし、セル
キャパシタＣからセル情報がビット線ＢＬに伝達され、
これによってビット線ＢＬの電位が若干上昇する。つま
り、ビット線ＢＬ，ＢＬＸ間に微小差電圧が形成され
る。次いで、この微小差電圧が十分に安定する時間ｔ１
後に、Ｓ／Ａ活性化信号ＳＥを“Ｈ”レベルにしてセン
スアンプ３０をイネーブル状態にし、これによって当該
ビット線間の微小差電圧を所定のレベルまで増幅する。
の場合、まずワード線ＷＬのレベルを“Ｈ”レベルに立
ち上げると、セルトランジスタＱがターンオンし、セル
キャパシタＣからセル情報がビット線ＢＬに伝達され、
これによってビット線ＢＬの電位が若干上昇する。つま
り、ビット線ＢＬ，ＢＬＸ間に微小差電圧が形成され
る。次いで、この微小差電圧が十分に安定する時間ｔ１
後に、Ｓ／Ａ活性化信号ＳＥを“Ｈ”レベルにしてセン
スアンプ３０をイネーブル状態にし、これによって当該
ビット線間の微小差電圧を所定のレベルまで増幅する。
【０００６】これに対しフラッシュ・ライトモードの場
合、ワード線ＷＬのレベルを“Ｈ”レベルに立ち上げて
セル情報をビット線ＢＬに伝達し、当該ビット線の電位
を若干上昇させる時点までの動作は上記ノーマルモード
時の場合と同じである。しかしこの後、フラッシュ・ラ
イト制御用の信号線ＦＬのレベルを“Ｈ”レベルに立ち
上げると、トランジスタＱＷのオンにより、ビット線Ｂ
Ｌの電位はひき下げられ、当初のレベルよりも若干低下
する。これによってビット線ＢＬ，ＢＬＸ間に微小差電
圧が形成されるが、この差電圧の付き方は、上述したノ
ーマルモード時とはレベル的に逆の形態となっている。
この後、時刻ｔ２のタイミングでＳ／Ａ活性化信号ＳＥ
を“Ｈ”レベルにしてセンスアンプ３０をイネーブル状
態にし、当該ビット線間の微小差電圧を所定のレベルま
で増幅する。
合、ワード線ＷＬのレベルを“Ｈ”レベルに立ち上げて
セル情報をビット線ＢＬに伝達し、当該ビット線の電位
を若干上昇させる時点までの動作は上記ノーマルモード
時の場合と同じである。しかしこの後、フラッシュ・ラ
イト制御用の信号線ＦＬのレベルを“Ｈ”レベルに立ち
上げると、トランジスタＱＷのオンにより、ビット線Ｂ
Ｌの電位はひき下げられ、当初のレベルよりも若干低下
する。これによってビット線ＢＬ，ＢＬＸ間に微小差電
圧が形成されるが、この差電圧の付き方は、上述したノ
ーマルモード時とはレベル的に逆の形態となっている。
この後、時刻ｔ２のタイミングでＳ／Ａ活性化信号ＳＥ
を“Ｈ”レベルにしてセンスアンプ３０をイネーブル状
態にし、当該ビット線間の微小差電圧を所定のレベルま
で増幅する。
【０００７】同様にライト転送モードの場合にも、ワー
ド線ＷＬのレベルを“Ｈ”レベルに立ち上げてからビッ
ト線ＢＬ，ＢＬＸ間に十分な差電圧が形成されるまでに
時間ｔ３を要しており、ノーマルモード時の場合と比較
してビット線間の差電圧の付き方（形成の形態）が異な
っている。このように従来の多機能メモリにおいては、
各動作モード毎にビット線間の差電圧の付き方（つまり
タイミング）が異なるので、各機能に対してそれぞれ確
実な動作を実現するためには、最も遅く差電圧が形成さ
れる動作モードに合わせてセンスアンプ３０の活性化を
行わざるを得なかった。このため、Ｓ／Ａ活性化信号Ｓ
Ｅの立ち上げ（または立ち下げ）タイミングは固定的に
設定されていた。
ド線ＷＬのレベルを“Ｈ”レベルに立ち上げてからビッ
ト線ＢＬ，ＢＬＸ間に十分な差電圧が形成されるまでに
時間ｔ３を要しており、ノーマルモード時の場合と比較
してビット線間の差電圧の付き方（形成の形態）が異な
っている。このように従来の多機能メモリにおいては、
各動作モード毎にビット線間の差電圧の付き方（つまり
タイミング）が異なるので、各機能に対してそれぞれ確
実な動作を実現するためには、最も遅く差電圧が形成さ
れる動作モードに合わせてセンスアンプ３０の活性化を
行わざるを得なかった。このため、Ｓ／Ａ活性化信号Ｓ
Ｅの立ち上げ（または立ち下げ）タイミングは固定的に
設定されていた。
【０００８】
【発明が解決しようとする課題】上述したように従来の
多機能メモリにおいては、最も遅く差電圧の付く動作モ
ードに合わせてＳ／Ａ活性化のタイミングが固定的に設
定されていたため、例えばノーマル・リードモードより
もフラッシュ・ライトモードの方がビット線間の差電圧
の付き方が遅い場合には、ノーマル・リードのタイミン
グを遅らせることになる。これは結局、アクセスタイム
を決定することになるので、その遅れた分だけアクセス
タイムの無駄が生じるという問題がある。
多機能メモリにおいては、最も遅く差電圧の付く動作モ
ードに合わせてＳ／Ａ活性化のタイミングが固定的に設
定されていたため、例えばノーマル・リードモードより
もフラッシュ・ライトモードの方がビット線間の差電圧
の付き方が遅い場合には、ノーマル・リードのタイミン
グを遅らせることになる。これは結局、アクセスタイム
を決定することになるので、その遅れた分だけアクセス
タイムの無駄が生じるという問題がある。
【０００９】ここで、仮にノーマル・リードモード時の
タイミング（ビット線間に差電圧が形成されるタイミン
グ）が最も遅い場合にはその影響は見えないが、この場
合には、それよりもタイミングの早い動作モードのアク
セスタイムに無駄が生じることになる。いずれにせよ、
最も遅く差電圧の付く動作モード（つまりワーストのタ
イミング）に合わせてＳ／Ａ活性化のタイミングを固定
的に設定していた従来の半導体記憶装置では、ビット線
間の差電圧の付き方が比較的早い動作モードでのアクセ
スタイムに無駄が生じ、そのためにメモリ動作の高速化
が損なわれるという課題があった。
タイミング（ビット線間に差電圧が形成されるタイミン
グ）が最も遅い場合にはその影響は見えないが、この場
合には、それよりもタイミングの早い動作モードのアク
セスタイムに無駄が生じることになる。いずれにせよ、
最も遅く差電圧の付く動作モード（つまりワーストのタ
イミング）に合わせてＳ／Ａ活性化のタイミングを固定
的に設定していた従来の半導体記憶装置では、ビット線
間の差電圧の付き方が比較的早い動作モードでのアクセ
スタイムに無駄が生じ、そのためにメモリ動作の高速化
が損なわれるという課題があった。
【００１０】本発明は、かかる従来技術における課題に
鑑み創作されたもので、アクセスタイムを遅らせること
なく、各動作モード時のビット線差電圧を確実に増幅さ
せ、ひいては高速動作に寄与することができる半導体記
憶装置を提供することを目的としている。
鑑み創作されたもので、アクセスタイムを遅らせること
なく、各動作モード時のビット線差電圧を確実に増幅さ
せ、ひいては高速動作に寄与することができる半導体記
憶装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、各動作モードに応じてそれぞれＳ／Ａ
活性化のタイミングを可変に設定できるように回路構成
を工夫している。従って本発明によれば、図１の原理構
成図に示されるように、選択されたメモリセルの情報を
伝達する相補ビット線の差電圧を検出し増幅するセンス
アンプ１を備えた半導体記憶装置において、外部から指
示された動作モードＣに応じて該センスアンプの活性化
タイミングを可変とする手段２を具備することを特徴と
する半導体記憶装置が提供される。
め、本発明では、各動作モードに応じてそれぞれＳ／Ａ
活性化のタイミングを可変に設定できるように回路構成
を工夫している。従って本発明によれば、図１の原理構
成図に示されるように、選択されたメモリセルの情報を
伝達する相補ビット線の差電圧を検出し増幅するセンス
アンプ１を備えた半導体記憶装置において、外部から指
示された動作モードＣに応じて該センスアンプの活性化
タイミングを可変とする手段２を具備することを特徴と
する半導体記憶装置が提供される。
【００１２】
【作用】上述した構成によれば、指示された動作モード
Ｃに応じてセンスアンプの活性化のタイミングを可変に
設定することができるので、各動作モード毎に最適なタ
イミングでセンスアンプを活性化することができる。こ
れによって、アクセスタイムを遅らせることなく、ビッ
ト線間の差電圧をいずれの場合にも確実に増幅させるこ
とが可能となる。
Ｃに応じてセンスアンプの活性化のタイミングを可変に
設定することができるので、各動作モード毎に最適なタ
イミングでセンスアンプを活性化することができる。こ
れによって、アクセスタイムを遅らせることなく、ビッ
ト線間の差電圧をいずれの場合にも確実に増幅させるこ
とが可能となる。
【００１３】従って、例えばノーマルモード時よりもフ
ラッシュ・ライトモード時の方がビット線間の差電圧の
形成タイミングが遅い場合でも、ノーマルモード時の増
幅時間には影響しないことになる。これは、動作の高速
化に大いに寄与する。なお、本発明の他の構成上の特徴
および作用の詳細については、添付図面を参照しつつ以
下に記述される実施例を用いて説明する。
ラッシュ・ライトモード時の方がビット線間の差電圧の
形成タイミングが遅い場合でも、ノーマルモード時の増
幅時間には影響しないことになる。これは、動作の高速
化に大いに寄与する。なお、本発明の他の構成上の特徴
および作用の詳細については、添付図面を参照しつつ以
下に記述される実施例を用いて説明する。
【００１４】
【実施例】図２に本発明の一実施例としてのデュアルポ
ート型ＲＡＭにおける要部の回路構成が示される。図
中、１０は外部からの動作モード指示信号ＭＤに応答し
ていずれの動作モード（フラッシュ・ライトモード、ラ
イト転送モードまたはノーマル・リードモード）が指示
されているかを判定するモード判定回路を示し、該回路
１０は、判定された当該モードに対応する出力信号Ｍ１
〜Ｍ３を“Ｈ”レベルにする。本実施例では、フラッシ
ュ・ライトモードが指示された場合に出力信号Ｍ１が
“Ｈ”レベル、ライト転送モードが指示された場合に出
力信号Ｍ２が“Ｈ”レベル、ノーマル・リードモードが
指示された場合に出力信号Ｍ３が“Ｈ”レベルとなる。
各出力信号Ｍ１〜Ｍ３はそれぞれナンドゲート１１〜１
３に入力される。
ート型ＲＡＭにおける要部の回路構成が示される。図
中、１０は外部からの動作モード指示信号ＭＤに応答し
ていずれの動作モード（フラッシュ・ライトモード、ラ
イト転送モードまたはノーマル・リードモード）が指示
されているかを判定するモード判定回路を示し、該回路
１０は、判定された当該モードに対応する出力信号Ｍ１
〜Ｍ３を“Ｈ”レベルにする。本実施例では、フラッシ
ュ・ライトモードが指示された場合に出力信号Ｍ１が
“Ｈ”レベル、ライト転送モードが指示された場合に出
力信号Ｍ２が“Ｈ”レベル、ノーマル・リードモードが
指示された場合に出力信号Ｍ３が“Ｈ”レベルとなる。
各出力信号Ｍ１〜Ｍ３はそれぞれナンドゲート１１〜１
３に入力される。
【００１５】ＥＣＫはメモリの活性化クロックを示し、
該クロックは、ワードデコーダ／ドライバ（図示せず）
にも供給されている。活性化クロックＥＣＫは、遅延時
間の異なる３つの遅延回路１４〜１６をそれぞれ介し
て、ナンドゲート１１〜１３にそれぞれ入力される。遅
延回路１４は直列接続された５段のインバータＩＶ１〜
ＩＶ５から成り、遅延回路１５は直列接続された３段の
インバータＩＶ６〜ＩＶ８から成り、そして、遅延回路
１６は１段のインバータから成っている。各遅延回路１
４〜１６における遅延時間は、好適には、それぞれ対応
する動作モードに対して当該ワード線の選択時から当該
ビット線間に十分な差電圧が形成されるまでに要する時
間（図５におけるｔ２，ｔ３およびｔ１の時間に相当）
に設定される。
該クロックは、ワードデコーダ／ドライバ（図示せず）
にも供給されている。活性化クロックＥＣＫは、遅延時
間の異なる３つの遅延回路１４〜１６をそれぞれ介し
て、ナンドゲート１１〜１３にそれぞれ入力される。遅
延回路１４は直列接続された５段のインバータＩＶ１〜
ＩＶ５から成り、遅延回路１５は直列接続された３段の
インバータＩＶ６〜ＩＶ８から成り、そして、遅延回路
１６は１段のインバータから成っている。各遅延回路１
４〜１６における遅延時間は、好適には、それぞれ対応
する動作モードに対して当該ワード線の選択時から当該
ビット線間に十分な差電圧が形成されるまでに要する時
間（図５におけるｔ２，ｔ３およびｔ１の時間に相当）
に設定される。
【００１６】ナンドゲート１１〜１３の各出力はナンド
ゲート１７に入力され、該ナンドゲート１７にはスタン
バイ信号ＳＴＢが入力されている。このスタンバイ信号
ＳＴＢは、例えば外部からのチップイネーブル信号に同
期させて内部で形成することができ、メモリ非動作時に
は“Ｌ”レベルとなる。ナンドゲート１７の出力はイン
バータ１８に入力され、該インバータの出力はＳ／Ａ活
性化信号ＳＥを形成する。このＳ／Ａ活性化信号ＳＥ
は、例えば図４に示されるデュアルポート型ＲＡＭにお
けるセンスアンプ３０に入力される。
ゲート１７に入力され、該ナンドゲート１７にはスタン
バイ信号ＳＴＢが入力されている。このスタンバイ信号
ＳＴＢは、例えば外部からのチップイネーブル信号に同
期させて内部で形成することができ、メモリ非動作時に
は“Ｌ”レベルとなる。ナンドゲート１７の出力はイン
バータ１８に入力され、該インバータの出力はＳ／Ａ活
性化信号ＳＥを形成する。このＳ／Ａ活性化信号ＳＥ
は、例えば図４に示されるデュアルポート型ＲＡＭにお
けるセンスアンプ３０に入力される。
【００１７】次に、本実施例の回路の動作について説明
する。まず、スタンバイ信号ＳＴＢを“Ｈ”レベルにし
てメモリを動作状態にし、ナンドゲート１７を有効（つ
まり、入力信号に応じてその出力が変化する状態）にし
ておく。今仮に、外部から指示された動作モード（Ｍ
Ｄ）がフラッシュ・ライトモードを指示しているものと
する。この場合、出力信号Ｍ１は“Ｈ”レベル、出力信
号Ｍ２，Ｍ３は“Ｌ”レベルとなるので、ナンドゲート
１１のみが有効となり、ナンドゲート１２，１３につい
ては、その入力にかかわらず出力は“Ｈ”レベルとな
る。つまり、ナンドゲート１７は、ナンドゲート１１の
出力にのみ応答し得る状態となる。なお、初期状態では
活性化クロックＥＣＫは“Ｌ”レベルにあり、従って、
遅延回路１４の出力は“Ｈ”レベルであるので、ナンド
ゲート１１の出力は“Ｌ”レベル、ナンドゲート１７の
出力は“Ｈ”レベル、そしてインバータ１８の出力（Ｓ
／Ａ活性化信号ＳＥ）は“Ｌ”レベルにあり、当該セン
スアンプは非活性状態にある。
する。まず、スタンバイ信号ＳＴＢを“Ｈ”レベルにし
てメモリを動作状態にし、ナンドゲート１７を有効（つ
まり、入力信号に応じてその出力が変化する状態）にし
ておく。今仮に、外部から指示された動作モード（Ｍ
Ｄ）がフラッシュ・ライトモードを指示しているものと
する。この場合、出力信号Ｍ１は“Ｈ”レベル、出力信
号Ｍ２，Ｍ３は“Ｌ”レベルとなるので、ナンドゲート
１１のみが有効となり、ナンドゲート１２，１３につい
ては、その入力にかかわらず出力は“Ｈ”レベルとな
る。つまり、ナンドゲート１７は、ナンドゲート１１の
出力にのみ応答し得る状態となる。なお、初期状態では
活性化クロックＥＣＫは“Ｌ”レベルにあり、従って、
遅延回路１４の出力は“Ｈ”レベルであるので、ナンド
ゲート１１の出力は“Ｌ”レベル、ナンドゲート１７の
出力は“Ｈ”レベル、そしてインバータ１８の出力（Ｓ
／Ａ活性化信号ＳＥ）は“Ｌ”レベルにあり、当該セン
スアンプは非活性状態にある。
【００１８】この状態で、活性化クロックＥＣＫを
“Ｈ”レベルに立ち上げると、ワードデコーダ／ドライ
バ（図示せず）により当該ワード線が選択されてそのワ
ード線レベルが“Ｈ”レベルに立ち上がると共に、クロ
ックＥＣＫは、遅延回路１４を通して所定時間だけ遅延
され、且つ“Ｌ”レベルに反転されてナンドゲート１１
に入力される。これによって、ナンドゲート１１の出力
が“Ｌ”レベルから“Ｈ”レベルに変化し、これを受け
てナンドゲート１７の出力が“Ｌ”レベルに、さらにイ
ンバータ１８の出力ＳＥが“Ｈ”レベルに変化する。
“Ｈ”レベルに立ち上げると、ワードデコーダ／ドライ
バ（図示せず）により当該ワード線が選択されてそのワ
ード線レベルが“Ｈ”レベルに立ち上がると共に、クロ
ックＥＣＫは、遅延回路１４を通して所定時間だけ遅延
され、且つ“Ｌ”レベルに反転されてナンドゲート１１
に入力される。これによって、ナンドゲート１１の出力
が“Ｌ”レベルから“Ｈ”レベルに変化し、これを受け
てナンドゲート１７の出力が“Ｌ”レベルに、さらにイ
ンバータ１８の出力ＳＥが“Ｈ”レベルに変化する。
【００１９】この結果、当該センスアンプは、当該ワー
ド線のレベルの立ち上がり時から当該モード（この場合
にはフラッシュ・ライトモード）に対応した所定時間の
遅延後に、“Ｈ”レベルのＳ／Ａ活性化信号ＳＥにより
活性化される。このように本実施例の構成によれば、外
部から指示された動作モードに応じてＳ／Ａ活性化のタ
イミングを変更可能にしているので、各動作モード毎に
最適なタイミングでＳ／Ａ活性化信号ＳＥを“Ｈ”レベ
ルとし、対応するセンスアンプを活性化することができ
る。これによって、いずれの動作モードが指示された場
合でも、アクセスタイムを遅らせることなく、選択ビッ
ト線間の差電圧を確実に増幅させ、ひいては高速動作を
実現することが可能となる。
ド線のレベルの立ち上がり時から当該モード（この場合
にはフラッシュ・ライトモード）に対応した所定時間の
遅延後に、“Ｈ”レベルのＳ／Ａ活性化信号ＳＥにより
活性化される。このように本実施例の構成によれば、外
部から指示された動作モードに応じてＳ／Ａ活性化のタ
イミングを変更可能にしているので、各動作モード毎に
最適なタイミングでＳ／Ａ活性化信号ＳＥを“Ｈ”レベ
ルとし、対応するセンスアンプを活性化することができ
る。これによって、いずれの動作モードが指示された場
合でも、アクセスタイムを遅らせることなく、選択ビッ
ト線間の差電圧を確実に増幅させ、ひいては高速動作を
実現することが可能となる。
【００２０】図３には本発明の他の実施例における要部
の構成が一部模式的に示される。本実施例では、正規の
相補ビット線ＢＬ，ＢＬＸと同じ構成のダミーの相補ビ
ット線ＤＢＬ，ＤＢＬＸが付加的に設けられており、該
ダミーのビット線には、正規のビット線に設けられてい
るのと同等のメモリセルＤＭＣとフラッシュ・ライト用
ｎチャネルトランジスタＤＱＷが配設されている。さら
に、該ダミービット線ＤＢＬ，ＤＢＬＸ間の差電圧を検
出し増幅するためのカレントミラー型増幅回路２１と、
該増幅回路で検出および増幅された出力に応答して
“Ｈ”レベルのＳ／Ａ活性化信号ＳＥを生成する回路２
２とが設けられている。
の構成が一部模式的に示される。本実施例では、正規の
相補ビット線ＢＬ，ＢＬＸと同じ構成のダミーの相補ビ
ット線ＤＢＬ，ＤＢＬＸが付加的に設けられており、該
ダミーのビット線には、正規のビット線に設けられてい
るのと同等のメモリセルＤＭＣとフラッシュ・ライト用
ｎチャネルトランジスタＤＱＷが配設されている。さら
に、該ダミービット線ＤＢＬ，ＤＢＬＸ間の差電圧を検
出し増幅するためのカレントミラー型増幅回路２１と、
該増幅回路で検出および増幅された出力に応答して
“Ｈ”レベルのＳ／Ａ活性化信号ＳＥを生成する回路２
２とが設けられている。
【００２１】本実施例の構成では、ワード線ＷＬのレベ
ルが“Ｈ”レベルに立ち上がると、正規のメモリセルＭ
Ｃからセル情報がビット線ＢＬに伝達されて該ビット線
ＢＬの電位が若干上昇すると同時に、ダミーのメモリセ
ルＤＭＣからもセル情報がダミービット線ＤＢＬに伝達
されて該ビット線ＤＢＬの電位が若干上昇する。つま
り、ダミービット線ＤＢＬ，ＤＢＬＸ間に微小差電圧が
発生する。カレントミラー型増幅回路２１は、この微小
差電圧を検出し、その大きさに応じて出力を増幅する。
Ｓ／Ａ活性化回路２２は、カレントミラー型増幅回路２
１における増幅の完了に応答して“Ｈ”レベルのＳ／Ａ
活性化信号ＳＥを生成し、当該センスアンプ３０に出力
する。これによってセンスアンプ３０は活性化される。
ルが“Ｈ”レベルに立ち上がると、正規のメモリセルＭ
Ｃからセル情報がビット線ＢＬに伝達されて該ビット線
ＢＬの電位が若干上昇すると同時に、ダミーのメモリセ
ルＤＭＣからもセル情報がダミービット線ＤＢＬに伝達
されて該ビット線ＤＢＬの電位が若干上昇する。つま
り、ダミービット線ＤＢＬ，ＤＢＬＸ間に微小差電圧が
発生する。カレントミラー型増幅回路２１は、この微小
差電圧を検出し、その大きさに応じて出力を増幅する。
Ｓ／Ａ活性化回路２２は、カレントミラー型増幅回路２
１における増幅の完了に応答して“Ｈ”レベルのＳ／Ａ
活性化信号ＳＥを生成し、当該センスアンプ３０に出力
する。これによってセンスアンプ３０は活性化される。
【００２２】このように本実施例の構成によれば、外部
から指示された動作モードに応じて当該ワード線が選択
され、該ワード線のレベルが上昇したことに応答してダ
ミービット線間の微小差電圧をセンスおよび増幅し、そ
れによってＳ／Ａ活性化のタイミングを生成するように
している。従って、図２の実施例と同様に、各動作モー
ドに応じた最適なタイミングで対応するセンスアンプを
活性化し、同様の効果を奏することができる。
から指示された動作モードに応じて当該ワード線が選択
され、該ワード線のレベルが上昇したことに応答してダ
ミービット線間の微小差電圧をセンスおよび増幅し、そ
れによってＳ／Ａ活性化のタイミングを生成するように
している。従って、図２の実施例と同様に、各動作モー
ドに応じた最適なタイミングで対応するセンスアンプを
活性化し、同様の効果を奏することができる。
【００２３】なお、上述した実施例ではデュアルポート
型ＲＡＭを例にとって説明したが、本発明は、その要旨
からも明らかなように、外部からの動作モード指示に従
って当該モードの状態に設定されるメモリであれば同様
に適用され得ることはもちろんである。
型ＲＡＭを例にとって説明したが、本発明は、その要旨
からも明らかなように、外部からの動作モード指示に従
って当該モードの状態に設定されるメモリであれば同様
に適用され得ることはもちろんである。
【００２４】
【発明の効果】以上説明したように本発明によれば、各
動作モードに応じてそれぞれＳ／Ａ活性化のタイミング
を変更可能にすることにより、従来形に見られたような
ワーストのタイミングでのＳ／Ａ活性化の時間待ちの無
駄を無くし、それによってアクセスタイムを遅らせるこ
となく、ビット線間の差電圧をいずれの場合にも確実に
増幅させることができる。これは、動作の高速化に大い
に寄与する。
動作モードに応じてそれぞれＳ／Ａ活性化のタイミング
を変更可能にすることにより、従来形に見られたような
ワーストのタイミングでのＳ／Ａ活性化の時間待ちの無
駄を無くし、それによってアクセスタイムを遅らせるこ
となく、ビット線間の差電圧をいずれの場合にも確実に
増幅させることができる。これは、動作の高速化に大い
に寄与する。
【図１】本発明の半導体記憶装置の原理構成図である。
【図２】本発明の一実施例としてのデュアルポート型Ｒ
ＡＭにおける要部の構成を示す回路図である。
ＡＭにおける要部の構成を示す回路図である。
【図３】本発明の他の実施例における要部の構成を一部
模式的に示した図である。
模式的に示した図である。
【図４】デュアルポート型ＲＡＭにおける要部の構成を
示す回路図である。
示す回路図である。
【図５】従来形における問題点を説明するための各動作
モード時の信号タイミング図である。
モード時の信号タイミング図である。
１…センスアンプ（Ｓ／Ａ） ２…センスアンプの活性化タイミング可変手段 Ｃ…外部からの動作モード指示 １０…モード判定回路 １１〜１３，１７…ナンドゲート １４〜１６…遅延回路 １８…インバータ ２１…カレントミラー型増幅回路 ２２…Ｓ／Ａ活性化回路 ３０…センスアンプ（Ｓ／Ａ） ＢＬ，ＢＬＸ…正規の相補ビット線 ＤＢＬ，ＤＢＬＸ…ダミーの相補ビット線 ＤＭＣ…ダミーのメモリセル ＥＣＫ…活性化用制御信号（クロック） ＭＣ…正規のメモリセル ＭＤ…動作モード指示信号 ＳＥ…Ｓ／Ａ活性化信号
Claims (4)
- 【請求項１】 選択されたメモリセルの情報を伝達する
相補ビット線の差電圧を検出し増幅するセンスアンプ
（１）を備えた半導体記憶装置において、 外部から指示された動作モード（Ｃ）に応じて該センス
アンプの活性化タイミングを可変とする手段（２）を具
備することを特徴とする半導体記憶装置。 - 【請求項２】 前記センスアンプの活性化タイミングを
可変とする手段は、活性化用制御信号（ＥＣＫ）を各動
作モード毎にそれぞれ最適に設定された所定時間だけ遅
延させる複数の遅延回路（１４〜１６）と、外部からの
動作モード指示信号（ＭＤ）に応答していずれの動作モ
ードが指示されているかを判定する回路（１０）と、該
判定された動作モードに対応する前記遅延回路の出力を
選択するゲート回路（１１〜１３，１７，１８）とを有
し、該選択された遅延回路の出力を前記センスアンプの
活性化信号（ＳＥ）として出力することを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項３】 前記複数の遅延回路の各個における遅延
時間は、それぞれ対応する動作モードに対して当該ワー
ド線の選択時から当該相補ビット線間に十分な差電圧が
形成されるまでに要する時間に設定されていることを特
徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記センスアンプの活性化タイミングを
可変とする手段は、正規の相補ビット線と同じ構成を有
し且つ該正規の相補ビット線に設けられているのと同等
のメモリセル（ＤＭＣ）を備えたダミーの相補ビット線
（ＤＢＬ，ＤＢＬＸ）と、該ダミーのビット線間の差電
圧を検出し増幅するカレントミラー型増幅回路（２１）
と、該増幅回路の出力に応答して前記センスアンプの活
性化タイミングを生成する回路（２２）とを有し、該生
成された活性化タイミングを指示する信号を該センスア
ンプの活性化信号（ＳＥ）として出力することを特徴と
する請求項１に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063989A JPH05266663A (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
| US08/034,129 US5386389A (en) | 1992-03-19 | 1993-03-18 | Semiconductor memory device having a time variable sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063989A JPH05266663A (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266663A true JPH05266663A (ja) | 1993-10-15 |
Family
ID=13245206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063989A Withdrawn JPH05266663A (ja) | 1992-03-19 | 1992-03-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5386389A (ja) |
| JP (1) | JPH05266663A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321222B1 (ko) * | 1998-03-20 | 2002-03-08 | 아끼구사 나오유끼 | 신속한타이밍안정화기능을가진반도체장치 |
| KR100541796B1 (ko) * | 1997-12-31 | 2006-04-14 | 삼성전자주식회사 | 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로 |
| KR100747281B1 (ko) * | 2006-02-13 | 2007-08-07 | 엘지전자 주식회사 | 반도체 메모리 장치 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| GB2286271B (en) * | 1994-01-31 | 1998-02-18 | Advanced Risc Mach Ltd | Data memory with sense amplifier |
| US5488584A (en) * | 1994-08-26 | 1996-01-30 | Micron Technology, Inc. | Circuit and method for externally controlling signal development in a serial access memory |
| US5561629A (en) * | 1995-03-10 | 1996-10-01 | Xilinx, Inc. | Latching sense amplifier for a programmable logic device |
| US5677878A (en) * | 1996-01-17 | 1997-10-14 | Micron Technology, Inc. | Method and apparatus for quickly restoring digit I/O lines |
| KR100327345B1 (ko) * | 1999-04-08 | 2002-03-06 | 윤종용 | 가변 전류 이득 특성을 갖는 입출력 센스앰프를 구비한메모리 장치 |
| KR100555521B1 (ko) * | 2003-10-28 | 2006-03-03 | 삼성전자주식회사 | 두 번 이상 샘플링하는 감지 증폭기를 구비하는 반도체 장치 및 반도체 장치의 데이터 판독 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPS62232796A (ja) * | 1986-04-01 | 1987-10-13 | Toshiba Corp | 半導体記憶装置 |
| JPH02201797A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | 半導体メモリ装置 |
| JPH02310888A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | スタティックランダムアクセスメモリ |
| JPH02310889A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | スタティックランダムアクセスメモリ |
-
1992
- 1992-03-19 JP JP4063989A patent/JPH05266663A/ja not_active Withdrawn
-
1993
- 1993-03-18 US US08/034,129 patent/US5386389A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541796B1 (ko) * | 1997-12-31 | 2006-04-14 | 삼성전자주식회사 | 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로 |
| KR100321222B1 (ko) * | 1998-03-20 | 2002-03-08 | 아끼구사 나오유끼 | 신속한타이밍안정화기능을가진반도체장치 |
| KR100747281B1 (ko) * | 2006-02-13 | 2007-08-07 | 엘지전자 주식회사 | 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5386389A (en) | 1995-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |