KR100541796B1 - 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로 - Google Patents

반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절회로를 공개한다. 그 회로는 비트 라인쌍, 비트 라인쌍사이에 연결된 메모리 셀, 센스 증폭기 인에이블 신호에 응답하여 비트 라인쌍의 전압 차를 감지하여 증폭하기 위한 센스 증폭기, 및 소정의 인에이블 신호에 응답하는 게이트와 전원전압에 연결된 소스를 가진 풀업 트랜지스터와, 상기 소정의 인에이블 신호에 응답하는 게이트와 상기 풀업 트랜지스터의 드레인에 공통 연결된 드레인들과 접지전압에 각각 연결된 소스들을 가진 복수개의 풀다운 트랜지스터를 구비하는 센스 증폭기 인에이블 신호 발생수단으로 구성되어 있다. 따라서, 비트 라인쌍의 전압 차를 센스 증폭기가 감지할 수 있는 가장 이른 시점에서 센스 증폭기 인에이블 신호가 온되도록 함으로써 타이밍에 의한 데이터의 오류를 검증 및 복구할 수 있다.

Description

반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속으로 동작하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 마아진을 확보함으로써 안정된 동작을 수행할 수 있도록 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로에 관한 것이다.
반도체 메모리 장치중에 디지탈 신호 처리기(DSP)용 스태틱 랜덤 억세스 메모리 장치(SRAM; static random access memory device)는 데이터 처리 속도가 빨라 데이터 리드시에 센스 증폭기가 수 ns동안에 데이터를 인식해야 하고 또한 인식되는 레벨이 수십 mV이하이다. 그러나, 데이터 리드 페일(fail)시에 비트 라인과 반전 비트 라인의 데이터의 벌어짐이 안된 상태에서 센스 증폭기가 센싱을 해서 페일이 난 것인지, 아니면 센스 증폭기의 인에이블이 먼저 된 것인지를 검증하고 복구할 수 있는 방법이 없었다.
본 발명의 목적은 센스 증폭기 인에이블 신호의 온 시점을 조절할 수 있는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로는 비트 라인쌍, 상기 비트 라인쌍사이에 연결된 메모리 셀, 센스 증폭기 인에이블 신호에 응답하여 상기 비트 라인쌍의 전압 차를 감지하여 증폭하기 위한 센스 증폭기, 및 소정의 인에이블 신호에 응답하는 게이트와 전원전압에 연결된 소스를 가진 풀업 트랜지스터와, 상기 소정의 인에이블 신호에 응답하는 게이트와 상기 풀업 트랜지스터의 드레인에 공통 연결된 드레인들과 접지 전압에 각각 연결된 소스들을 가진 복수개의 풀다운 트랜지스터를 구비하여, 상기 비트 라인쌍의 전압 차를 상기 센스 증폭기가 감지할 수 있는 가장 이른 시점에서 상기 센스 증폭기 인에이블 신호가 인에이블되도록 하기 위한 센스 증폭기 인에이블 신호 발생수단을 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로를 설명하기 위한 종래의 반도체 메모리 장치의 센스 증폭기를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 센스 증폭기 및 주변 회로의 회로도로서, 메모리 셀(10), 비트 라인쌍(BL, BLB)사이에 연결되고 프리차지 신호(PRE)에 응답하여 비트 라인쌍을 등화하기 위한 PMOS트랜지스터(P1), 프리차지 신호에 응답하여 비트 라인쌍을 각각 프리차지하기 위한 PMOS트랜지스터들(P2, P3), 워드 라인(WL) 신호에 응답하여 인에이블되고 메모리 셀(10)로 비트 라인쌍으로 부터의 데이터를 저장하거나, 메모리 셀(10)에 저장된 데이터를 비트 라인쌍으로 전달하는 NMOS트랜지스터들(N1, N2), 인에이블 신호(ENB)에 응답하여 인에이블되어 비트 라인쌍들로 부터 전송되는 데이터의 차를 감지하고 증폭하여 데이터 라인쌍들로 전송하기 위한 센스 증폭기(20), 인에이블 신호(ENA)를 반전하기 위한 인버터(30), 인버터(30)의 출력신호를 반전하기 위한 인버터(50), 및 인버터(50)의 출력신호를 반전하여 센스 증폭기(20)를 인에이블하기 위한 인에이블 신호(ENB)를 발생하는 인버터(40)로 구성되어 있다.
센스 증폭기(20)는 PMOS트랜지스터들(P4, P5)과 NMOS트랜지스터들(N3, N4, N5, N6, N7, N8, N9)로 구성되어 있다. 상세 구성을 설명하면, 센스 증폭기(20)는 전원전압이 인가되는 소스와 반전 데이터 라인(DB)에 연결된 게이트를 가진 PMOS트랜지스터(P4), 전원전압이 인가되는 소스와 데이터 라인(D)에 연결된 게이트를 가진 PMOS트랜지스터(P5), 전원전압이 인가되는 드레인과 신호(ENB)가 인가되는 게이트와 PMOS트랜지스터(P4)의 드레인에 연결된 소스를 가진 NMOS트랜지스터(N3), 전원전압이 인가되는 드레인과 신호(ENB)가 인가되는 게이트와 PMOS트랜지스터(P5)의 드레인에 연결된 소스를 가진 NMOS트랜지스터(N4), PMOS트랜지스터(P4)의 드레인에 연결된 드레인과 반전 데이터 라인(DB)에 연결된 게이트를 가진 NMOS트랜지스터(N5), PMOS트랜지스터(P5)의 드레인에 연결된 드레인과 데이터 라인(D)에 연결된 게이트를 가진 NMOS트랜지스터(N6), NMOS트랜지스터(N5)의 소스에 연결된 드레인과 비트 라인(BL)에 연결된 게이트를 가진 NMOS트랜지스터(N7), NMOS트랜지스터(N6)의 소스에 연결된 드레인과 반전 비트 라인(BLB)에 연결된 게이트와 NMOS트랜지스터(N7)의 소스에 연결된 소스를 가진 NMOS트랜지스터(N8), NMOS트랜지스터(N8)의 소스에 연결된 드레인과 접지전압에 연결된 소스와 신호(ENB)가 인가되는 게이트를 가진 NMOS트랜지스터(N9)로 구성되어 있다.
인버터(50)는 인버터(30)의 출력신호에 응답하는 게이트와 전원전압에 연결된 소스를 가진 PMOS트랜지스터(P6), 인버터(30)의 출력신호에 응답하는 게이트와 PMOS트랜지스터(P6)의 드레인에 공통 연결된 드레인과 접지전압에 공통 연결된 소스를 가진 복수개의 NMOS트랜지스터들(N10-1, N10-2, ..., N10-n)로 구성되어 있다.
도2는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 도1의 동작을 도2의 타이밍도를 이용하여 설명하면 다음과 같다.
반도체 메모리 장치의 데이터의 입출력은 메모리 클럭신호(MCLK)에 동기되어 진행된다. "로우"레벨의 데이터 리드시에 클럭신호(MCLK)의 상승 엣지에 동기되어 워드 라인(WL)이 인에이블되고 프리차지(PRE)신호가 디스에이블된다. 따라서, PMOS트랜지스터들(P1, P2, P3)이 온되어 비트 라인쌍이 프리차지되고, NMOS트랜지스터들(N1, N2)이 온되어 메모리 셀(10)에 저장된 "로우"레벨의 데이터가 비트 라인(BL)으로 전송되고, "하이"레벨의 데이터가 반전 비트 라인(BLB)으로 전송된다. 즉, 데이터 라인쌍의 전압 차가 생기기 시작한다. 그리고, 소정시간 후에 센스 증폭기 인에이블 신호(ENB)가 온된다. 그러면, 센스 증폭기(20)는 비트 라인쌍의 전압 차를 감지하여 "로우"레벨의 데이터를 증폭하여 출력한다.
그런데, 고속 반도체 메모리 장치에서는 비트 라인의 데이터가 수십 또는 수 mV로 벌어졌을 때 센스 증폭기 인에이블 신호가 온되므로 타이밍 마아진이 부족하여 양산시 부하 저항의 차이로 데이터 오류를 발생하게 된다. 즉, 센스 증폭기가 비트 라인쌍의 전압 차를 감지할 수 있을 정도가 아닌 상태에서 센스 증폭기 인에이블 신호(ENB)가 온되면 출력되는 데이터의 오류가 발생할 수 있다는 것이다. 그런데, 이러한 센스 증폭기 인에이블 신호의 타이밍 마아진 문제가 발생했을 때 종래의 반도체 메모리 장치는 검증 및 복구할 수 있는 방법이 없었다.
도3은 도1에 나타낸 인버터(50)의 NMOS트랜지스터들의 레이아웃을 나타내는 것으로, NMOS트랜지스터들(N10-1, N10-2, ..., N10-n)의 소스들이 접지전압(GND)에 공통으로 연결되어 있음을 나타내고 있다.
도4는 본 발명의 반도체 메모리 장치의 센스 증폭기 및 주변회로의 회로도로서, 도1에 나타낸 종래의 회로 구성과 동일하며 단지 인버터(50)의 구성을 인버터(60)와 같이 구성한 것만 다를 뿐이다.
인버터(60)는 인버터(30)의 출력신호에 응답하는 게이트와 전원전압에 연결된 소스를 가진 PMOS트랜지스터(P6), 인버터(30)의 출력신호에 응답하는 게이트와 PMOS트랜지스터(P6)의 드레인에 공통 연결된 드레인과 접지전압에 각각 연결된 소스들을 가진 복수개의 NMOS트랜지스터들(N10-1, N10-2, ..., N10-n)로 구성되어 있다.
즉, NMOS트랜지스터들의 소스들을 접지전압에 메탈로 각각 연결하여 구성하여 메탈을 옵션 처리할 수 있도록 하였다.
도2를 이용하여 본 발명의 반도체 메모리 장치의 동작을 설명하면 다음과 같다. 도2에서, 메모리 클럭신호(MCLK), 및 신호들(WL, PRE, BL, BLB)의 타이밍은 동일하며, 센스 증폭기 인에이블 신호(ENB)의 타이밍은 점선으로 표시한 것이다.
만일, 반도체 메모리 장치의 테스트시에 데이터의 오류가 발생한 경우에 타이밍 문제로 인한 것이라면, 인버터(60)의 NMOS트랜지스터의 소스와 접지전압을 연결하는 메탈을 끊어가면서 테스트를 수행해 본다. 그래서, 만일 데이터의 오류가 타이밍 문제로 인한 것이라면 이와같은 방법으로 복구가 가능해진다.
메모리 클럭신호(MCLK)에 응답하여 워드 라인(WL)이 인에이블되고 프리차지 신호(PRE)가 디스에이블되어 데이터가 리드되는 동작은 종래와 동일하다. 도4에서는 센스 증폭기 인에이블 신호(ENB)가 비트 라인쌍(BL, BLB)이 센스 증폭기(20)가 감지할 수 있을 정도로 벌어진 상태에서 온되도록 하기 위하여 도2의 점선으로 표시한 것처럼 "로우"레벨에서 "하이"레벨로의 상승시점을 늦추는 것이다. 그래서, 센스 증폭기 인에이블 신호(ENB)의 상승시점을 늦추기 위하여 인버터(60)의 NMOS트랜지스터들(N10-1, N10-2, ..., N10-n)의 연결을 일부 끊어주는 것이다. NMOS트랜지스터들의 연결을 일부 끊어주게 되면 인버터(60)를 구성하는 NMOS트랜지스터들의 크기가 작아져서 "하이"레벨에서 "로우"레벨로의 천이가 늦어지게 된다. 따라서, 인에이블 신호(ENB)의 "로우"레벨에서 "하이"레벨로의 천이가 늦어져 신호(ENB)의 상승천이가 늦어지게 된다.
도5는 도4에 나타낸 인버터(60)의 NMOS트랜지스터들의 레이아웃을 나타내는 것으로, NMOS트랜지스터들(N10-1, N10-2, ..., N10-n)의 소스들이 각각 접지전압(GND)에 메탈(70)로 연결되어 있음을 나타내고 있다.
센스 증폭기 인에이블 신호(ENB)의 상승시점을 늦추려고 한다면, 메탈(70)을 끊어주면 된다. 끊어주는 메탈의 수를 증가할수록 센스 증폭기 인에이블 신호(ENB)의 상승시점은 늦어지게 된다.
그래서, 타이밍에 의한 데이터 오류인지 아닌지를 입증하는 방법은 끊어주는 메탈의 수를 증가하면서 테스트를 반복하는 중에 데이터의 오류가 발생하지 않으면, 이 메모리 장치는 타이밍에 의한 데이터 오류임이 입증되고, 메탈을 끊어주면서 테스트를 진행하여 모든 메탈을 다 끊어도 데이터의 오류가 발생하면 이는 타이밍에 의한 데이터 오류가 아님이 입증된다.
상술한 실시예에서는 메탈을 이용하여 끊어주는 방법을 사용하였지만, 메탈을 사용하지 않고 폴리 퓨즈를 사용하여도 동일한 효과를 볼 수 있다.
도6은 본 발명의 반도체 메모리 장치의 센스 증폭기 및 주변회로의 회로도로서, 도4에 나타낸 회로 구성과 동일하며 단지 인버터(60)의 구성을 인버터(70)와 같이 구성한 것이 다를 뿐이다.
인버터(70)는 전원전압이 인가되는 소스와 인버터(30)의 출력신호가 인가되는 게이트를 가진 PMOS트랜지스터(P6), PMOS트랜지스터(P6)의 드레인에 공통 연결된 드레인과 인버터(30)의 출력신호가 공통 인가되는 게이트와 3개씩의 소스들이 공통 연결되는 NMOS트랜지스터들(N10-1, N10-2, N10-3, ..., N10-(n-2), N10-(n-1), N10-n), 3개씩의 NMOS트랜지스터들의 공통 소스와 접지전압사이에 각각 연결된 퓨즈들(F1, ..., Fn/3-1, Fn/3)로 구성되어 있다.
도6에서는 퓨즈를 이용하여 센스 증폭기 인에이블 타이밍을 조절하는 것으로, 퓨즈를 인버터들(70)을 구성하는 각각의 NMOS트랜지스터의 소스와 접지전압사이에 구성하는 것이 아니라, 3개의 NMOS트랜지스터들의 공통 소스와 접지전압사이에 퓨즈를 구성하여 퓨즈를 끊어줌으로써 센스 증폭기 인에이블 타이밍을 조절할 수 있다. 도6에 나타낸 것과 같이 구성하였을 경우에는 퓨즈를 끊어주는 작업 횟수가 줄어들 수 있게 된다.
도6에 나타낸 회로는 끊어주는 퓨즈의 수를 줄여 단지 몇번의 테스트만으로 센스 증폭기 인에이블 타이밍을 조절할 수 있고, 타이밍에 의한 데이터의 오류인지 아닌지를 검증할 수 있다.
본 발명의 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절회로는 비트 라인쌍의 전압 차를 센스 증폭기가 감지할 수 있는 가장 이른 시점에서 센스 증폭기 인에이블 신호가 온되도록 함으로써 타이밍에 의한 데이터의 오류를 검증 및 복구할 수 있다.
도1은 종래의 반도체 메모리 장치의 센스 증폭기 및 주변 회로의 회로도이다.
도2는 종래 기술 및 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도3은 도1에 나타낸 인버터의 NMOS트랜지스터들의 레이아웃을 나타내는 것이다.
도4는 본 발명의 일실시예의 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절회로의 회로도이다.
도5는 도4에 나타낸 센스 증폭기 인에이블 신호 발생회로의 NMOS트랜지스터들의 레이아웃을 나타내는 것이다.
도6은 본 발명의 다른 실시예의 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절회로의 회로도이다.

Claims (14)

  1. 비트 라인쌍;
    상기 비트 라인쌍사이에 연결된 메모리 셀;
    센스 증폭기 인에이블 신호에 응답하여 상기 비트 라인쌍의 전압 차를 감지하여 증폭하기 위한 센스 증폭기; 및
    소정의 인에이블 신호에 응답하는 게이트와 전원전압에 연결된 소스를 가진 풀업 트랜지스터와, 상기 소정의 인에이블 신호에 응답하는 게이트와 상기 풀업 트랜지스터의 드레인에 공통 연결된 드레인들과 접지전압에 각각 연결된 소스들을 가진 복수개의 풀다운 트랜지스터를 구비하여, 상기 비트 라인쌍의 전압 차를 상기 센스 증폭기가 감지할 수 있는 가장 이른 시점에서 상기 센스 증폭기 인에이블 신호가 인에이블되도록 하기 위한 센스 증폭기 인에이블 신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  2. 제1항에 있어서, 상기 접지전압과 상기 소스들을 메탈로 각각 연결한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기의 인에이블 타이밍 조절 회로.
  3. 제2항에 있어서, 상기 메탈을 끊어 상기 센스 증폭기 인에이블 신호의 인에이블 타이밍을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  4. 제1항에 있어서, 상기 접지전압과 상기 소스들을 폴리 퓨즈로 각각 연결한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  5. 제4항에 있어서, 상기 폴리 퓨즈를 끊어 상기 센스 증폭기 인에이블 신호의 인에이블 타이밍을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  6. 제1항에 있어서,
    상기 풀다운 트랜지스터들의 소스들 각각과 접지전압사이에는 퓨즈들이 각각 더 구비됨을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  7. 제6항에 있어서, 상기 퓨즈를 끊어 상기 센스 증폭기 인에이블 신호의 인에이블 타이밍을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  8. 복수개의 비트 라인쌍들;
    상기 복수개의 비트 라인쌍들사이에 각각 연결된 복수개의 메모리 셀들;
    복수개의 센스 증폭기 인에이블 신호들에 각각 응답하여 상기 복수개의 비트 라인쌍의 해당 비트 라인쌍의 전압 차를 감지하여 증폭하기 위한 복수개의 센스 증폭기들; 및
    소정의 인에이블 신호에 응답하는 게이트와 전원전압에 연결된 소스를 가진 풀업 트랜지스터와, 상기 소정의 인에이블 신호에 응답하는 게이트와 상기 풀업 트랜지스터의 드레인에 공통 연결된 드레인들과 접지전압에 각각 연결된 소스들을 가진 복수개의 풀다운 트랜지스터들을 각각 구비하여, 상기 복수개의 비트라인쌍의 해당 비트라인쌍의 전압 차를 상기 복수개의 센스 증폭기들 각각이 감지할 수 있는 가장 이른 시점에서 상기 센스 증폭기 인에이블 신호들이 인에이블되도록 하기 위한 복수개의 센스 증폭기 인에이블 신호 발생수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  9. 제8항에 있어서, 상기 접지전압과 상기 소스를 메탈로 각각 연결한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기의 인에이블 타이밍 조절 회로.
  10. 제9항에 있어서, 상기 메탈을 끊어 상기 센스 증폭기 인에이블 신호의 인에이블 타이밍을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  11. 제8항에 있어서, 상기 접지전압과 상기 소스를 폴리 퓨즈로 각각 연결한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기의 인에이블 타이밍 조절 회로.
  12. 제11항에 있어서, 상기 폴리 퓨즈를 끊어 상기 센스 증폭기 인에이블 신호의 인에이블 타이밍을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  13. 제8항에 있어서,
    상기 풀다운 트랜지스터들의 소스들 각각과 접지전압사이에 연결된 퓨즈들을 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
  14. 제13항에 있어서, 상기 퓨즈를 끊어 상기 센스 증폭기 인에이블 신호의 인에이블 타이밍을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로.
KR1019980019236A 1997-12-31 1998-05-27 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로 KR100541796B1 (ko)

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