KR101475706B1 - 스위치 트랜지스터들이 없는 차동 센스 증폭기 - Google Patents

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KR101475706B1
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Abstract

메모리 셀 어레이의 복수의 메모리 셀들(C)에 저장된 데이터를 감지하기 위한 차동 센스 증폭기로서,
제 1 비트 라인(BL)에 접속된 출력 및 상기 제 1 비트 라인에 상보형인 제 2 비트 라인(/BL)에 접속된 입력을 가진 제 1 CMOS 인버터,
상기 제 2 비트 라인(/BL)에 접속된 출력 및 상기 제 1 비트 라인(BL)에 접속된 입력을 가진 제 2 CMOS 인버터를 구비하고,
각각의 CMOS 인버터는 풀-업 트랜지스터(pull-up transitor)(M21, M22), 및 풀-다운 트랜지스터(pull-down transitor)(M31, M32)를 포함하고, 풀-업 트랜지스터들(M21, M22) 또는 풀-다운 트랜지스터들(M31, M32)의 소스들은, 트랜지스터의 소스들과 전압 소스 사이에 중간 트랜지스터 없이, 풀 업 전압 소스 또는 풀-다운 전압 소스에 전기적으로 연결 및 접속된다.

Description

스위치 트랜지스터들이 없는 차동 센스 증폭기{Differential sense amplifier without switch transistors}
본 발명은 일반적으로 반도체 메모리들에 관한 것으로, 특히 메모리 셀 어레이의 복수의 메모리 셀들에 저장된 데이터를 감지하기 위한 센스 증폭기에 관한 것이다.
반도체 메모리들은 컴퓨터들, 서버들, 휴대 장치들(handheld devices) 예컨대 셀 전화들(cell phones) 등, 프린터들, 및 많은 다른 전자 장치들 및 응용들(applications)에 사용된다. 반도체 메모리는 메모리 어레이에 복수의 메모리 셀들을 포함하고, 각각의 메모리 셀은 적어도 정보의 비트를 저장한다. 다이나믹 랜덤 액세스 메모리들(Dynamic Random Access Memories; DRAMs)은 이와 같은 반도체 메모리들의 일례이다. 본 발명은 바람직하게는 DRAM들로 구현된다. 따라서, 다음의 설명은 비제한 예로서 DRAM을 참조하여 행해진다.
센스 증폭기는 라인, 소위 비트 라인을 통해 복수의 메모리 셀들을 어드레스하기 위해 사용된다. 종래의 센스 증폭기는 더 상세하게는, 비트 라인들의 쌍에 대한 전압의 차를 검출 및 증폭하기 위해, 참조 라인(reference line)으로서 사용되는 상보형 비트 라인 및 비트 라인에 의해 동작하는 차동 증폭기이다.
도 1에 도시된 것과 같이, 종래의 센스 증폭기 회로는 벌크 실리콘 CMOS 기술로 제조되는 11개의 트랜지스터들(T21, T22, T31, T32, T10, T40, T50, T61, T62, T72, T71)을 포함한다.
센스 증폭기는 메모리 셀들에 저장된 데이터를 감지하고 라이팅 백(writing back)하고, 상기 데이터를 판독하고 새로운 데이터를 셀들에 기록하기 위해 사용된다. 메모리 셀(C)은 셀 액세스 트랜지스터(Mc)의 게이트를 제어하는 워드 라인(WL)에 의해 어드레스되고, 상기 셀 액세스 트랜지스터(Mc)는 셀(C)을 비트 라인(BL)에 접속한다. 간단히 하기 위해, 단지 하나의 워드 라인(WL) 및 하나의 메모리 셀(C)이 센스 증폭기의 좌측편 위에 셀 어레이로부터 도시된다.
종래의 센스 증폭기는 일반적으로:
- 비트 라인(BL)에 접속된 출력 및 상보형 비트 라인(/BL)에 접속된 입력을 가진 제 1 CMOS 인버터,
- 상보형 비트 라인(/BL)에 접속된 출력 및 비트 라인(BL)에 접속된 입력을 가진 제 2 CMOS 인버터를 포함하고,
각각의 CMOS 인버터는:
- 드레인 및 소스를 가진 풀-업 트랜지스터(T21, T22), 및
- 드레인 및 소스를 가진 풀-다운 트랜지스터(T31, T32)를 포함하고,
각각의 CMOS 인버터의 풀-업 트랜지스터(T21, T22) 및 풀-다운 트랜지스터(T31, T32)는 공통 드레인을 가진다.
풀-다운 트랜지스터들(T31, T32)의 소스들은, 보통 그라운드 GND로서 불리는 저전압 레벨 VBLL로 낮은 공급 전압 VLsupply을 제공하는 풀-다운 전압 소스에 자신이 접속되는 풋 스위치 트랜지스터(T40)에 접속되고, 풋 스위치 제어 신호 φNSW에 의해 제어된다. 낮은 공급 전압 VLsupply의 그라운드 레벨은 센스 증폭기에서 다른 전압 레벨들에 대한 기준(reference)으로서 사용된다. 도 1에 도시된 회로에 있어서, 풋 스위치 트랜지스터(T40)는 N-MOS 트랜지스터이다. 풋 스위치 제어 신호 φNSW가 하이이면, 풋 스위치 트랜지스터(T40)는 도통하고, 그라운드 전압은 풀-다운 트랜지스터들(T31, T32)의 공통 소스 노드에 전달된다. 풋 스위치 제어 신호 φNSW가 로우이면, 풋 스위치 트랜지스터(T40)는 차단되고 풀-다운 트랜지스터들(T31, T32)의 공통 소스 노드는 풀 다운(pulled down)되지 않는다.
풀-업 트랜지스터들(T21, T22)의 소스들은 보통 VDD와 같은 고전압 레벨 VBLH로 높은 공급 전압 VHsupply을 제공하는 풀-업 전압 소스에 자신이 접속되는 헤드 스위치 트랜지스터(T10)에 접속되고, 헤드 스위치 제어 신호 φPSW에 의해 제어된다. 도 1에 도시된 회로에 있어서, 헤드 스위치 트랜지스터(T10)는 P-MOS 트랜지스터이다. 헤드 스위치 제어 신호 φPSW가 로우이면, 헤드 스위치 트랜지스터(T10)는 도통하고 높은 공급 전압 VHsupply이 풀-업 트랜지스터들(T21, T22)의 소스들에 전달된다. 제어 신호 φPSW가 하이이면, 헤드 스위치 트랜지스터(T10)는 차단되고 풀-업 트랜지스터들(T21, T22)의 공통 소스 노드는 풀-업되지 않고, 즉 풀-업 트랜지스터들(T21, T22)의 공통 소스 노드의 전압은 플로팅한다.
양 헤드 및 풋 스위치 트랜지스터들(T10, T40)이 오프로 되면, 즉, 헤드 스위치 제어 신호 φPSW가 하이이고 풋 스위치 제어 신호 φNSW가 로우이면, 센스 증폭기의 모든 노드들은 플로팅한다.
센스 증폭기는 각각 비트 라인(BL) 및 상보형 비트 라인(/BL)에 연결되고 비트 라인들(BL, /BL)을 프리차지 전압 VPCH으로, 통상 높은 공급 전압 VHsupply과 낮은 공급 전압 VLsupply 사이의 평균값으로 프리차지하도록 구성된 한쌍의 전용 프리차지 트랜지스터들(T61, T62)을 더 포함한다. 이러한 평균값은 보통 높은 공급 전압 VHsupply 즉 높은 값의 절반, 즉, VBLH/2인데 그 이유는 낮은 공급 전압 VLsupply의 저전압 레벨 GND가 다른 전압들에 대한 기준으로서 사용되고, 이 때 높은 공급 전압 VHsupply 및 낮은 공급 전압 VLsupply은 보통 이들의 고 및 저전압 레벨에 각각 있다. 프리차지 제어 신호 φPCH는 상기 프리차지 트랜지스터들(T61, T62)의 게이트들에 인가된다.
센스 증폭기는 소스/드레인 단자들이 각각 비트 라인들(BL, /BL) 중 하나에 연결되고 그것의 게이트가 등화 제어 신호 φEQL에 의해 제어되는 등화 트랜지스터(T50)를 더 포함한다. 도 1에 도시된 회로의 등화 트랜지스터(T50)는 N-MOS형 트랜지스터이다.
센스 증폭기는 2개의 전용 패스-게이트 트랜지스터들(T71, T72)을 더 포함하고, 이들의 게이트들은 디코딩 제어 신호 YDEC에 의해 제어된다. 각각의 패스-게이트 트랜지스터들(T71, T72)은 비트 라인들(BL, /BL) 중 하나를, 인-아웃(in-out) 라인으로 불리는 글로벌 비트 라인(IO, /IO)에 접속한다. 패스-게이트 트랜지스터들(T71, T72)은 비트 라인들(BL, /BL)과 글로벌 비트 라인들(IO, /IO) 사이에서 데이터를 전송하기 위해 사용된다.
비록 센스 증폭기들이 기술적으로 필요하지만, 경제적인 관점에서, 센스 증폭기들은 메모리 어레이의 서비스 회로들(service circuits)로서 고려될 수 있고 그러므로 전체 회로의 면적을 증가시키고 따라서 그것의 제조 비용을 증가시키는 오버헤드(overhead)로서 고려될 수 있다.
그러므로, 이와 같은 센스 증폭기들의 면적 소모를 최소화하기 위해 지속적인 노력들이 이루어지고 있다.
(발명의 간단한 설명)
본 발명의 목적은 단순하고 강한(robust) 메모리 센스 증폭기를 제안하는 것이다.
이러한 목적을 위해, 본 발명은, 제 1 양상에 따르면,
메모리 셀 어레이의 복수의 메모리 셀들에 저장된 데이터를 감지하기 위한 차동 센스 증폭기에 있어서,
제 1 비트 라인에 접속된 출력 및 상기 제 1 비트 라인에 상보형인 제 2 비트 라인에 접속된 입력을 가진 제 1 CMOS 인버터,
상기 제 2 비트 라인에 접속된 출력 및 상기 제 1 비트 라인에 접속된 입력을 가진 제 2 CMOS 인버터를 구비하고,
각각의 CMOS 인버터는:
드레인 및 소스를 가진 풀-업 트랜지스터(pull-up transistor), 및
드레인 및 소스를 가진 풀-다운 트랜지스터(pull-down transistor)를 포함하고,
각각의 CMOS 인버터의 상기 풀-업 트랜지스터 및 풀-다운 트랜지스터는 공통 드레인을 가지며,
상기 풀-다운 트랜지스터들의 상기 소스들은, 상기 풀-다운 트랜지스터들의 상기 소스들과 상기 풀-다운 전압 소스 사이에 중간 트랜지스터 없이, 풀-다운 전압 소스에 전기적으로 연결 및 접속되고, 또는 상기 풀-업 트랜지스터들의 상기 소스들은, 상기 풀-업 트랜지스터들의 상기 소스들과 상기 풀-업 전압 소스 사이에 중간 트랜지스터 없이, 풀-업 전압 소스에 전기적으로 연결 및 접속된다.
이러한 센스 증폭기의 다른 바람직한 - 비제한적이지만 - 양상들은 다음과 같다:
- 상기 풀-업 및 상기 풀-다운 트랜지스터들은 적어도 제 1 제어 게이트 및 제 2 제어 게이트를 가진 멀티게이트 트랜지스터들이고,
상기 풀-업 트랜지스터들의 상기 제 2 제어 게이트들은 풀-업 제 2 제어 신호에 의해 구동되고,
상기 풀-다운 트랜지스터들의 상기 제 2 제어 게이트들은 풀-다운 제 2 제어 신호에 의해 구동되고;
- 상기 차동 센스 증폭기는 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 얇은 층을 포함하는 반도체-온-절연체(semiconductor-on-insulator) 기판 위에 만들어지고, 상기 제 2 제어 게이트들은 상기 절연층 아래의 상기 베이스 기판에 형성된 백 제어 게이트들이고; 또는,
- 상기 트랜지스터들은 독립 이중 게이트들(independent double gates)을 갖는 FinFET 디바이스들이고;
- 상기 센스 증폭기는 제 1 및 제 2 비트 라인들 중 하나에 각각 연결된 소스 및 드레인을 가진 등화 트랜지스터를 더 포함하고;
- 상기 등화 트랜지스터는 적어도 제 1 제어 게이트 및 제 2 제어 게이트가 함께 연결된 멀티게이트 트랜지스터이고;
- 상기 등화 트랜지스터는 상기 풀-업 트랜지스터들 사이에 물리적으로 배열된 P-MOS형 트랜지스터이고;
- 상기 센스 증폭기는 상기 제 1 및 2 비트 라인들을 프리차지 전압으로 프리차지하기 위해, 상기 제 1 및 제 2 비트 라인들에 각각 연결되도록 배열된 한쌍의 프리차지 트랜지스터들을 가지며, 상기 프리차지 트랜지스터들은 상기 풀-업 트랜지스터들에 의해 또는 상기 풀-다운 트랜지스터들에 의해 구성되고;
- 상기 센스 증폭기는 상기 제 1 및 상기 제 2 비트 라인들과 제 1 및 제 2 글로벌 비트 라인들 사이에서 데이트를 전송하기 위해, 상기 제 1 및 제 2 비트 라인들을 제 1 및 제 2 글로벌 비트 라인들에 각각 접속하도록 배열된 한쌍의 패스-게이트 트랜지스터들을 가지며,
상기 패스-게이트 트랜지스터들은 상기 풀-업 트랜지스터들에 의해 구성되고,
상기 풀-다운 트랜지스터들의 상기 소스들은, 상기 풀-다운 트랜지스터들의 상기 소스들과 상기 풀-다운 전압 소스 사이에 중간 트랜지스터 없이, 풀-다운 전압 소스에 전기적으로 연결 및 접속되고; 또는
- 상기 센스 증폭기는 상기 제 1 및 상기 제 2 비트 라인들과 제 1 및 제 2 글로벌 비트 라인들 사이에서 데이트를 전송하기 위해, 상기 제 1 및 제 2 비트 라인들을 제 1 및 제 2 글로벌 비트 라인들에 각각 접속하도록 배열된 한쌍의 패스-게이트 트랜지스터들을 가지며,
상기 패스-게이트 트랜지스터들은 상기 풀-다운 트랜지스터들에 의해 구성되고,
상기 풀-업 트랜지스터들의 상기 소스들은, 상기 풀-업 트랜지스터들의 상기 소스들과 상기 풀-업 전압 소스 사이에 중간 트랜지스터 없이, 풀-업 전압 소스에 전기적으로 연결 및 접속되고;
- 상기 센스 증폭기는 한쌍의 프리차지 트랜지스터들을 더 포함하고, 상기 프리차지 트랜지스터들은 적어도 함께 접속된 제 1 제어 게이트 및 제 2 제어 게이트를 가진 멀티게이트 트랜지스터들이고;
- 상기 센스 증폭기는 한쌍의 패스 게이트 트랜지스터들을 더 포함하고, 상기 프리차지 트랜지스터들은 적어도 함께 접속된 제 1 제어 게이트 및 제 2 제어 게이트를 가진 멀티게이트 트랜지스터들이다.
제 2 양상에 따르면, 본 발명은 상기 비트 라인들을 프리차징하고, 메모리 셀 어레이의 복수의 메모리 셀들에 저장된 데이터를 감지(sensing) 및 라이팅-백(writing-back)하기 위한 동작들을 수행하기 위해 본 발명의 제 1 양상에 따른 차동 센스 증폭기를 제어하는 방법에 있어서, 상기 차동 센스 증폭기에 의해 수행되는 상기 동작을 수정하기 위해, 상기 풀-업 제 2 제어 신호 및/또는 상기 풀-다운 제 2 제어 신호가 수정되는, 차동 센스 증폭기 제어 방법에 관한 것이다.
상기 방법의 다른 바람직한 - 비제한적이지만 - 양상들은 다음과 같다:
- 프리차지 동작 중, 낮은 풀-업 제 2 제어 신호가 상기 풀-업 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-업 트랜지스터들이 도통하고 낮은 풀-다운 제 2 제어 신호가 상기 풀-다운 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-다운 트랜지스터들이 도통하지 않고; 또는,
- 프리차지 동작 중, 높은 풀-업 제 2 제어 신호가 상기 풀-업 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-업 트랜지스터들이 도통하지 않고 높은 풀-다운 제 2 제어 신호가 상기 풀-다운 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-다운 트랜지스터들이 도통하고;
- 감지 동작 중, 높은 풀-다운 제 2 제어 신호가 상기 풀-다운 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-다운 트랜지스터들이 도통하고 높은 풀-업 제 2 제어 신호가 상기 풀-업 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-업 트랜지스터들이 도통하지 않고; 또는,
- 감지 동작 중, 낮은 풀-다운 제 2 제어 신호가 상기 풀-다운 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-다운 트랜지스터들이 도통하지 않고 낮은 풀-업 제 2 제어 신호가 상기 풀-업 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-업 트랜지스터들이 도통하고;
- 라이트-백 동작 중, 낮은 풀-업 제 2 제어 신호가 상기 풀-업 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-업 트랜지스터들이 도통하고 높은 풀-다운 제 2 제어 신호가 상기 풀-다운 트랜지스터들의 상기 제 2 제어 게이트들에 인가되어 상기 풀-다운 트랜지스터들이 도통하고;
- 판독 동작을 수행하기 위해, 상기 풀-다운 트랜지스터들을 공핍 모드(depletion mode)로 전환하기 위해 높은 풀-다운 제 2 제어 신호가 상기 풀-다운 트랜지스터들의 상기 제 2 제어 게이트들에 인가되고; 또는,
- 판독 동작을 수행하기 위해, 상기 풀-업 트랜지스터들을 공핍 모드로 전환하기 위해 낮은 풀-업 제 2 제어 신호가 상기 풀-업 트랜지스터들의 상기 제 2 제어 게이트들에 인가된다.
제 3 양상에 따르면, 본 발명은 본 발명의 제 1 양상에 따른 적어도 하나의 차동 센스 증폭기를 포함하는 메모리 셀 어레이를 통합하는 반도체 메모리에 관한 것이다.
도면들의 간단한 설명
본 발명의 다른 양상들, 목적들 및 이점들은 비제한적인 예들로서 주어지고 첨부 도면들을 참조하여 이루어진 이들의 바람직한 실시예들의 다음의 상세한 설명을 읽을 때 더 양호하게 명백해 질 것이다.
도 1은 종래 기술의 센스 증폭기의 회로도.
도 2a 및 2b는 종래 기술의 센스 증폭기에 인가되거나 센스 증폭기 내에서 발생되는 신호들을 나타낸 도면.
도 3은 본 발명의 제 1 양상의 제 1 실시예에 따른 센스 증폭기의 회로도.
도 4a 및 도 4b는 제 1 실시예에 따른 센스 증폭기에 인가되거나 센스 증폭기 내에서 발생되는 신호들을 나타낸 도면.
도 5는 본 발명의 제 1 양상의 제 2 실시예에 따른 센스 증폭기의 회로도.
도 6a 및 6b는 제 2 실시예에 따른 센스 증폭기에 인가되거나 센스 증폭기 내에서 발생되는 신호들을 나타낸 도면.
도 7은 본 발명의 제 1 양상의 제 3 실시예에 따른 센스 증폭기의 회로도.
도 8a 및 도 8b는 제 3 실시에에 따른 센스 증폭기에 인가되거나 센스 증폭기 내에서 발생되는 신호들.
도 9는 본 발명의 제 1 양상의 제 4 실시예에 따라는 센스 증폭기의 회로도.
도 10a 및 도 10b는 제 4 실시예에 따른 센스 증폭기에 인가되고 센스 증폭기 내에서 발생되는 신호들을 나타낸 도면.
도 11는 제 4 실시예에 따른 센스 증폭기의 가능한 토폴로지를 나타낸 도면;
도 12는 글로벌 비트 라인들 사이에 배열된 등화 트랜지스터를 갖는 제 4 실시예에 따른 센스 증폭기의 회로도.
도 13은 본 발명의 제 3 양상에 따른 반도체 메모리를 나타낸 도면.
(발명의 상세한 설명)
도 1에 도시된 종래 기술의 센스 증폭기의 동작 프로세스가 이제 기술된다. 종래 기술의 센스 증폭기가 작동될 때 회로에 인가되거나 회로 내에서 발생되는 몇몇 신호들이 도 2a 및 2b에 의해 도시된다. 도시된 타이밍은 단지 예시이다.
메모리 셀을 판독하기 전의 제 1 동작은 등화 및 프리차지이다. 센스 증폭기는 먼저 헤드 스위치 제어 신호 φPSW를 고전압 레벨로 그리고 풋 스위치 제어 신호 φNSW를 저전압 레벨로 설정함으로써 오프로 된다. 센스 증폭기의 모든 내부 노드들은 플로팅(floating)된다. 이러한 동작 전, 즉 시간 t0전, 센스 증폭기는 이전의 동작에 의존하여, 비트 라인(BL) 및 상보형 비트 라인(/BL) 상에 상보형의 고 및 저 공급 전압들을 제공하는 래치된 상태에서 작동되었다.
등화는 등화 트랜지스터(T50)를 온으로 하기 위해 등화 제어 신호 φEQL 에 고전압 레벨을 인가하고, 그것에 의해 비트 라인들(BL, /BL)을 단락시키고 이들 전압 레벨들을 평균값 VBLH/2으로 설정함으로써 수행된다. 동시에, 프리차지 트랜지스터들(T61, T62)은 프리차지 제어 신호 φPCH를 통해 온으로 된다. 이 예에 있어서, 프리차지 트랜지스터들(T61, T62)은 N-MOS형 트랜지스터들이고; 그러므로 프리차지 트랜지스터들(T61, T62)은 고전압 레벨을 프리차지 제어 신호 φPCH에 인가함으로써 온으로 된다. 프리차지 전압 VPCH은 여기서 VBLH/2이다.
등화 및 프리차지 동작들에 대응하는 관련 시간 구간은 도 2a 및 2b에 t0<t<t1로 주어진다.
프리차지 동작은 프리차지 전압 VBLH/2과 등화를 통해 비트 라인들(BL, /BL)에서 달성되는 전압 사이에 작은 편차를 생기게 할 수 있는 가능한 누설들 또는 불평형들을 보상한다.
등화 및 프리차지가 완료된 후, 프리차지 트랜지스터들(T61, T62) 및 등화 트랜지스터(T50)는 도 2a 및 2b의 시간 t1에 대응하여, 오프로 된다.
워드 라인(WL)의 전압은 셀 액세스 트랜지스터(Mc)를 활성화하도록 하이 레벨 VWLH로 스위치된다. 메모리 셀(C) 및 비트 라인(BL)은 이들의 전하들을 공유한다. 전압의 변동(variation)이 양 셀 커패시터 및 비트 라인(BL) 위에 나타나서 비트 라인들(BL, /BL)의 전압들 사이에 전압차를 생기게 한다. 상보형 비트 라인(/BL) 상의 참조 전압과 비교되는 이러한 변동값은 다음 식에 의해 주어진다:
ΔV = VBL-V/ BL= (CCELL /ΣC)*(VCELL-VBLH/2)
이 식에서, VCELL은 메모리 커패시터에 저장되는 전압이고 ΣC =CCELL + CBL + Cin,SA는 비트 라인(BL)의 커패시턴스들 및 센스 증폭기 Cin , SA의 입력 커패시턴스의 합에 대응한다. 이러한 전압 변동은 또한 비트 라인들(BL, /BL) 사이의 전압차이다.
셀(C)에 초기에 저장된 데이터가 논리 "1(one)" 또는 논리 "영(zero)"인지에 의존하여, 이러한 전압 변동(ΔV)은 각각 포지티브 또는 네거티브이다. 관련 시간 구간은 도 2a 및 2b의 t2<t<t3에 대응한다.
만약 논리 "1(one)"이 셀(C)에 저장되었다면, 즉, 셀(C)에 초기에 저장된 전압이 높은 공급 전압 VHsupply이면, 비트 라인(BL)의 전압은 약간 증가되고 전압 변동(ΔV)은 포지티브로 된다. 이러한 상황은 도 2a로 도시된다. 만약 논리 "영(zero)"이 셀(C)에 저장되었다면, 즉, 셀(C)에 초기에 저장된 전압이 VBLL 또는 GND이면, 비트 라인(BL)의 전압은 약간 감소되고 전압 변동(ΔV)은 네거티브로 된다. 이러한 상황은 도 2b에 의해 도시된다.
시간 t3에서, 감지 동작은 풋 스위치 트랜지스터(T40)를 온으로 하기 위해 풋 스위치 제어 신호 φNSW를 고전압 레벨로 상승시킴으로써 시작된다. 그렇게 함으로써 풀-다운 트랜지스터들(T31, T32)의 공통 소스 노드는 풀-다운 전압 소스의 낮은 공급 전압 VLsupply으로 풀 다운된다. 비트 라인들(BL, /BL) 상의 전압들이 각각 VBLH/2 + ΔV 및 VBLH/2로 설정되고 이들 전압들이 풀-다운 트랜지스터들(T31, T32)의 게이트들에 인가되기 때문에, 풀-다운 트랜지스터들(T31, T32) 트랜지스터들은 온으로 된다.
2개의 풀-다운 트랜지스터들(T31, T32)의 교차-결합 접속은 더 높은 게이트 전압을 더 낮은 드레인 전압을 갖는 트랜지스터에 부여하지만 그 역도 가능하다. 더 높은 게이트 전압은 더 많은 전류를 관련 트랜지스터 내로 싱크(sink)시키고 이미 다른 것보다 낮게 된 대응하는 드레인 전압보다 더 빠르게 풀 다운시킨다. 따라서, 2개의 비트 라인들(BL, /BL)간의 전압차는 증폭된다. 관련 시간 구간은 도 2a 및 2b의 t3<t<t4에 대응한다.
시간 t4에서, 이미 증폭된 차동 신호를 완전히(full) 높은 공급 전압 VHsupply으로 포화시키기 위해, 헤드 스위치 트랜지스터(T10)는 헤드 스위치 제어 신호 φPSW를 통해 온으로 되고, 그럼으로써 풀-업 트랜지스터들(T21, T22)의 공통 소스를 풀-업 전압 소스의 높은 공급 전압 VHsupply을 향해 풀 업한다. 풀 다운 트랜지스터들(T31, T32)에 대한 것과 동일한 방식으로, 풀-업 트랜지스터들(T21, T22)의 교차-결합 접속은 높은 게이트 오버드라이브 전압(절대값으로)을 낮은 절대 드레인-소스 전압을 갖는 트랜지스터에 부여하지만 그 역도 가능하다. 이 프로세스는 풀-다운 트랜지스터들(T31, T32)에 기술된 것과 비교 가능하지만, 여기서, 풀-업 프로세스가 얻어져서 2개의 비트 라인들(BL, /BL) 사이에 큰 전압차가 생기게 한다.
풀 다운 프로세스와 관련된 N 채널 트랜지스터들과 풀 업 프로세스와 관련된 P 채널 트랜지스터들의 조합은 풀(full) CMOS 전압 레벨들에 도달할 때까지 비트 라인들(BL, /BL)간의 전압차의 증폭을 유도한다.
논리 "1"이 셀(C)에 저장되어 있는 도 2a에 도시된 경우에 있어서, 초기 포지티브 전압 변동(ΔV)에 기인한 비트 라인들(BL, /BL)간의 전압차는 포화에 도달될 때까지 증폭되고, 그 결과 BL의 전압은 높은 공급 전압 VHsupply 과 동일하고 반면 상보형 비트 라인(/BL)의 전압은 낮은 공급 전압 VLsupply으로 풀 다운된다. 논리 "0"이 셀(C)에 저장되어 있는 도 2b에 도시된 경우에 있어서, 초기 네거티브 전압 변동(ΔV)에 기인한 비트 라인들(BL, /BL)간의 전압차는 증폭되고, 그 결과 상기 비트 라인들(BL, /BL)의 전압은 종국에는 비트 라인(BL)의 전압에 의해 낮은 공급 전압 VLsupply의 레벨로 안정화하고 상보형 비트 라인(/BL)의 전압에 의해 높은 공급 전압 VHsupply으로 안정화한다.
이후 셀(C)의 내용은 워드 라인(WL)이 또한 활성화될 때까지 그것의 초기값으로 복원된다. 2개의 비트 라인들(BL, /BL)이 CMOS 전압 레벨들로 포화되어, 센스 증폭기를 통한 임의의 전류를 회피한다. 이들 CMOS 레벨들은 디코딩 신호 YDEC에 의해 패스 게이트 트랜지스터들(T71, T72)을 도통시킴으로써 패스 게이트 트랜지스터들(T71, T72)을 통해 글로벌 비트 라인들(IO, /IO)에 나중에 용이하게 전달될 수 있다. 도 2a 및 2b에서 알 수 있는 것과 같이, 관련 시간 구간은 t4<t<t5에 대응한다.
시간 t5에서, 데이터를 셀(C)에 유지(retain)하기 위해, 셀 액세스 트랜지스터(Mc)는 워드 라인(WL)을 비활성화시킴으로써, 즉 저전압 레벨을 선택 신호 φWL에 인가함으로써 오프로 된다.
시간 t6에서, 풋 스위치 트랜지스터(T40)는 풋 스위치 제어 신호 φNSW를 저전압 레벨로 설정함으로써 오프로 되고, 그것에 의해 풀-다운 트랜지스터들(T31, T32)의 공통 소스 노드를 풀-다운 전압 소스로부터 분리시킨다(isolating).
동시에, 헤드 스위치 트랜지스터(T10)는 또한 헤드 스위치 제어 신호 φPSW를 고전압 레벨로 설정함으로써 오프로 되고, 그럼으로써 풀-업 트랜지스터들(T21, T22)의 공통 소스 노드를 풀-업 전압 소스로부터 분리시키다. 따라서, 풀-업 및 풀-다운 트랜지스터들(T31, T32, T21, T22)은 비활성화된다.
시간 t0'에서, 새로운 사이클은 위에 기재된 것과 같은 프리차지 및 등화 동작들로 시작한다.
데이터를 셀(C)에 기록하거나 셀(C)에 저장된 데이터를 판독하기 위해, 고전압 레벨 제어 신호 YDEC가 패스 게이트 트랜지스터들(T71, T72)을 온으로 하기 위해 이들의 게이트들에 인가된다.
이하, 본 발명의 제 1 양상에 따른 센스 증폭기의 4개의 실시예들 및 본 발명의 제 2 양상에 따른 방법에 의해 제어될 때의 이들의 관련 동작 프로세스가 기술된다.
제 1 실시예 : 스위치 트랜지스터들 없음.
도 3에 도시된 것과 같이, 본 발명의 제 1 실시예에 따른 센스 증폭기는, 2개의 추가의 패스-게이트 트랜지스터들(M71, M72), 2개의 추가의 프리차지 트랜지스터들(M61, M62) 및 하나의 추가의 등화 트랜지스터(M50)와 함께 인버터들을 위한 4개의 트랜지스터들(M21, M22, M31, M32)을 구비한다.
종래 기술의 센스 증폭기를 도시하는 도 1에 있어서, 그리고 단순성을 위해, 단지 하나의 워드 라인(WL) 및 하나의 메모리 셀(C)이 센스 증폭기의 좌측편 위에 도시된다. 셀(C)은 액세스 트랜지스터(Mc)의 게이트를 제어하는 워드 라인(WL)에 의해 어드레스되고, 상기 셀 액세스 트랜지스터(Mc)는 메모리 셀(C)을 비트 라인에 접속한다.
제 1 실시예에 따른 메모리 셀 어레이의 복수의 메모리 셀들(C)에 저장되어 있는 데이터를 감지하는 차동 센스 증폭기는:
- 제 1 비트 라인(BL)에 접속된 출력 및 제 1 비트 라인(BL)에 상보형인 제 2 비트 라인(/BL)에 접속된 입력을 가진 제 1 CMOS 인버터,
- 제 2 비트 라인(/BL)에 접속된 출력 및 제 1 비트 라인(BL)에 접속된 입력을 가진 제 2 CMOS 인버터를 포함하고,
각각의 CMOS 인버터는:
드레인 및 소스를 가진 풀-업 트랜지스터(pull-up transitor)(M21, M22), 및
드레인 및 소스를 가진 풀-다운 트랜지스터(pull-down transistor)(M31, M32)를 포함하고,
각각의 CMOS 인버터의 상기 풀-업 트랜지스터(M21, M22) 및 풀-다운 트랜지스터(M31, M32)는 공통 드레인을 가진다.
도 3에 도시된 실시예에 있어서, 풀-업 트랜지스터들(M21, M22)은 P-MOS형 트랜지스터들이고 풀-다운 트랜지스터들(M31, M32)은 N-MOS형 트랜지스터들이다.
위에 기술한 종래 기술의 센스 증폭기와는 달리, 풀-업 트랜지스터들(M21, M22) 및 풀-다운 트랜지스터들(M31, M32)은 제 1 제어 게이트 및 이 제 1 제어 게이트에 대해 트랜지스터의 문턱 전압을 변조하기 위해 바이어스될 수 있는 제 2 제어 게이트를 적어도 가진 멀티게이트 트랜지스터들이다. 예를 들어, 상기 제 1 제어 게이트는 프론트 제어 게이트(front control gate) 및 제 2 제어 게이트는 백 제어 게이트(back control gate)일 수 있다.
종래 기술의 센스 증폭기의 트랜지스터들은 벌크 실리콘 CMOS 기술로 제조되는 데 반해, 본 발명에 따른 센스 증폭기의 트랜지스터는 바람직하게는 반도체-온-절연체 (SeOI) 기술로 제조된다.
SeOI 트랜지스터들은 벌크 CMOS 제조 트랜지스터들에 비해 낮은 랜덤 문턱 전압 불일치(mismatch)를 가진다. 랜덤 문턱 전압 불일치는 주로 트랜지스터의 활성 영역의 제곱근에 비례하는 전압 편차에 기인한다. 따라서, SeOI 트랜지스터들의 사용은 허용 가능한 랜덤 문턱 전압 불일치를 가지면서 상기 트랜지스터들의 치수를 벌크-기반 트랜지스터들보다 작게 한다. 얻어진 센스 증폭기는 그것의 고전적인(classical) 벌크-기반의 대응 관계에 있는 것에 비해 적은 면적을 소비한다. 게다가, 상호접속물들의 크기는 더 작은 트랜지스터들 때문에 감소될 수 있다.
바람직한 실시예에 있어서, 차동 센스 증폭기는 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 얇은 층을 포함하는, 반도체-온-절연체 기판, 예를 들어 실리콘 온 절연체 기판 위에 만들어진다. 제 1 제어 게이트들은 프론트 제어 게이트들이고 제 2 제어 게이트들은 절연층 아래의 베이스 기판에 형성되는 백 제어 게이트들이다. 트랜지스터들은 완전히 공핍된(fully depleted; FD) SOI 트랜지스터들일 수 있다.
대안으로, 센스 증폭기의 트랜지스터는 독립 이중 게이트들을 갖는 FinFET-형 트랜지스터들이다. FinFET-형 트랜지스터는 액티브 채널을 형성하는 얇은 핀(thin fin) 및 트랜지스터의 게이트들을 형성하는 서라운드(surrounding) 제어 전극들로 구성된다.
비제한적인 설명으로서, 다음의 설명에서, 프론트 제어 게이트 및 백 제어 게이트를 각각 가진 풀-업 및 풀-다운 트랜지스터들이 언급될 것이다. 결과적으로, 각각의 풀-업 및 풀-다운 트랜지스터의 제 1 제어 게이트는 프론트 제어 게이트이고, 각각의 풀-업 및 풀-다운 트랜지스터의 제 2 제어 게이트는 백 제어 게이트이다. 따라서, 풀-업 제 2 제어 신호는 풀-업 백 게이트 제어 신호이고 풀-다운 제 2 제어 신호는 풀-다운 백 게이트 제어 신호이다.
도 3으로 다시 돌아가면, 풀-업 트랜지스터들(M21, M22)의 백 제어 게이트들은 풀-업 백 게이트 제어 신호 φPBG가 인가되는 공통 풀-업 백 제어 게이트에 접속된다. 풀-업 백 게이트 제어 신호 φPBG는 저전압 레벨 vPBGL과 고전압 레벨 VPBGH 사이에 포함된 범위 내의 전압값들을 취할 수 있다.
풀-다운 트랜지스터들(M31, M32)의 백 제어 게이트들은 풀-다운 백 게이트 제어 신호 φNBG가 인가되는 공통 풀-다운 백 제어 게이트에 접속된다. 풀-다운 백 게이트 제어 신호 φNBG는 저전압 레벨 VNBGL과 고전압 레벨 VNBGH 사이에 포함된 범위 내의 전압값들을 취할 수 있다.
센스 증폭기는 또한 제 1 비트 라인(BL) 및 제 2 비트 라인(/BL)에 각각 연결되고, 제 1 및 제 2 비트 라인(BL, /BL)을 프리차지 전압 VPCH으로, 보통 높은 공급 전압 VHsupply과 낮은 공급 전압 VLsupply 사이의 평균값으로 프리차지하기 위해 배열되는 한쌍의 프리차지 트랜지스터들(M61, M62)을 포함한다. 이러한 평균값은 보통 높은 공급 전압 VHsupply 높은 값의 절반, 즉 VBLH/2인데, 그 이유는 낮은 공급 전압 VLsupply의 낮은 전압 레벨 VBLL이 다른 전압들에 대한 기준, 즉 VBLL = 0으로서 사용되고, 높은 공급 전압 VHsupply 및 낮은 공급 전압 VLsupply이 이때 이들의 높고 및 낮은 전압 레벨에 각각 있기 때문이다. 프리차지 제어 신호 φPCH는 상기 프리차지 트랜지스터들(M61, M62)의 게이트들에 인가된다.
센스 증폭기는 정규 감지 동작과 등화 및 프리차지 동작들 자체간의 어떤 충돌을 피하기 위해 오프로 되어야 한다. 이것은 헤드 및 풋 스위치 트랜지스터들(T10, T40)을 오프시킴으로써 최신의 센스 증폭기들 내에서 수행된다.
본 발명에 따르면, 도 1의 스위치 트랜지스터들(T10, T40)은 생략되고, 센스 증폭기를 오프시키는 동작은, 상기 트랜지스터들이 프리차지 동작 동안 인가된 전압들에 대해 도통 상태에 있지 않도록 풀-업 및 풀다운 트랜지스터들(M21, M22, M31, M32)의 문턱 전압들(P 채널들에 대한 절대값들로)을 상승시킴으로써 수행된다. 풀-업 및 풀-다운 트랜지스터들(M21, M22, M31, M32)의 프론트 제어 게이트들에 대한 이들의 문턱 전압들은 이들 각각의 백 제어 게이트들에 의해 상승된다. 이와 같은 조건들 하에서, 모든 4개의 트랜지스터들은 비트 라인들(BL, /BL) 상의 전압들의 모든 가능한 조합들에 대해 오프로 전환되고, 즉 차단한다.
양 스위치 트랜지스터들은 바람직하게는 생략되지만, 스위치 트랜지스터들(T10, T40) 중 단지 하나를 억제하는 것이 가능하다는 것이 주목된다. 그에 맞춰, 본 발명이 기술된다.
풀-업 트랜지스터들(M21, M22)의 소스들은, 풀-업 트랜지스터들(M21, M22)의 소스들과 풀-업 전압 소스 사이에 중간 트랜지스터 없이, 높은 공급 전압 VHsupply을 제공하는 풀-업 전압 소스에 직접 접속된다. 전술한 종래 기술의 센스 증폭기에 비해, 헤드 스위치 트랜지스터(10)는 생략되고, 그럼으로써 더 많은 면적 효율적인 센스 증폭기가 얻어진다.
풀-다운 트랜지스터들(M31, M32)의 소스들은, 풀-다운 트랜지스터들(M31, M32)의 소스들과 풀-다운 전압 소스 사이에 중간 트랜지스터 없이, 낮은 공급 전압 VLsupply을 제공하는 풀-다운 전압 소스에 직접 접속된다. 전술한 종래 기술의 센스 증폭기에 비해, 풋 스위치 트랜지스터(T40)는 생략되고, 그럼으로써 더 많은 면적 효율적인 센스 증폭기가 얻어진다.
게다가, 4개의 트랜지스터들 대신 2개의 트랜지스터들이 풀-업 전압 소스와 풀-다운 전압 소스 사이에 직렬로 접속되고, 따라서 전압 관계들의 면에서의 제약들을 완화한다.
등화는 최신 회로의 경우에서와 같이 등화 트랜지스터(M50)를 통해 일어날 수 있다. 등화를 통해 비트 라인들(BL, /BL)에서 달성되는 원하는 프리차지 전압과 전압간의 작은 편차를 생기게 할 수 있는 가능한 누설들 또는 불평형들을 보상하기 위해, 프리차지 동작이 또한 전술한 최신 회로의 경우에서와 같이 프리차지 트랜지스터들(M61, M62)을 통해 수행된다.
도 3의 센스 증폭기는 2개의 패스-게이트 트랜지스터들(M71, M72)을 더 포함하고, 그것의 게이트들은 디코딩 제어 신호 YDEC에 의해 제어되고 상기 패스-게이트 트랜지스터들(M71, M72)은 상기 제 1 및 제 2 비트 라인들(BL, /BL)을 각각 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 각각 접속한다. 패스-게이트 트랜지스터들(M71, M72)은 각각 제 1 및 제 2 비트 라인들(BL, /BL)과 제 1 및 제 2 글로벌 비트 라인들(IO, /IO) 사이에서 데이터를 전송하기 위해 사용된다.
제 1 및 제 2 글로벌 비트 라인들(IO, /IO)은 제 2 센스 증폭기(SSA)로서 불리는, 데이터를 처리하기 위한 추가의 신호 처리 회로(도시하지 않음)에 접속된다.
도 3의 등화 트랜지스터(M50), 프리차지 트랜지스터들(M61, M62) 및 패스-게이트 트랜지스터들(M71, M72)은 백 제어 게이트들을 갖는 SOI 디바이스들로서 명확히 도시되어 있지 않다. SOI 집적 회로의 부분인, 이들은 바람직하게는 SOI 트랜지스터들로서 또한 실현된다. 이들은 이들의 제 1 제어 게이트에 대해 상기 트랜지스터의 문턱 전압을 변조하기 위해 바이어스될 수 있는 제 1 제어 게이트 및 제 2 제어 게이트를 적어도 가진 멀티게이트 트랜지스터들일 수 있다.
등화 트랜지스터(M50), 프리차지 트랜지스터들(M61, M62) 및 패스-게이트 트랜지스터들(M71, M72)은 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 얇은 층을 포함하는 반도체-온-절연체 기판 위에 만들어질 수 있고, 여기서 제 2 제어 게이트들은 절연층 아래의 베이스 기판에 형성된 백 제어 게이트들이다.
이때 이들 각각의 백 제어 전압들은 이들의 동작들이 수행될 수 있도록 허용하는 값들로 선택된다. 선택적으로, 이들 각각의 백 제어 게이트들 및 이들 각각의 프론트 제어 게이트들은 또한 증가된 트랜스컨덕턴스(transconductance)를 달성하기 위해 함께 접속될 수 있어, 센스 증폭기에 대한 더 빠른 등화, 프리차지 및 디코딩을 가져온다.
스위치 트랜지스터들 없는 센스 증폭기의 동작 프로세스
도 3에 도시된 센스 증폭기의 동작 프로세스가 이제 기술된다. 센스 증폭기에 인가되거나 센스 증폭기 내에서 발생되는 신호들은 도 4a 및 도 4b에 도시된다. 도시된 타이밍은 단지 예시이다.
기능은 상보형 N-MOS 및 P-MOS 트랜지스터들로 만들어지기 때문에, 센스 증폭기의 모든 부기능들은 N-MOS로부터 P-MOS측으로 및 그 역으로 교환된다. 예를 들어, 비트 라인들(BL, /BL)을 P 채널 디바이스들 또는 N 채널 디바이스들에 의해 프리차지 또는 평형화하는 것이 가능하다. 감지는 또한 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 수행될 수 있다. 도시된 프로세스에 있어서, 감지는 낮은 공급 전압 VLsupply을 제공하는 풀-다운 전압 소스 에 접속된 풀-다운 트랜지스터들(M31, M32)을 통해 일어난다.
시간 t0전에, 센스 증폭기는 이전의 동작에 의존하여, 상보형의 높고 낮은 공급 전압들을 제 1 및 제 2 비트 라인들(BL, /BL)에 제공하는 래치된 상태(latched state)에서 동작한다.
시간 t0에서, 풀-업 백 게이트 제어 신호 φPBG는 고전압 레벨 VPBGH로 상승되어 풀-업 트랜지스터들(M21, M22)은 오프로 된다. 동시에, 풀-다운 백 게이트 제어 신호 φNBG는 풀-다운 트랜지스터들(M31, M32)을 오프로 하기 위해 낮은 전압 레벨 VNBGL로 낮아진다.
시간 t1에서, 등화는 등화 트랜지스터(M50)를 온으로 하기 위해 고전압 레벨을 등화 제어 신호 φEQL에 인가하고, 그것에 의해 비트 라인들(BL, /BL)을 단락시키고 이들의 전압 레벨들은 평균값 VBLH/2으로 설정함으로써 수행된다.
동시에, 프리차지 트랜지스터들(M61, M62)은 프리차지 제어 신호 φPCH을 통해 온으로 된다. 그것에 의해 비트 라인들(BL, /BL)은 VBLH/2로 설정된 프리차지 전압 VPCH에 접속된다. 관련된 시간 구간은 도 4a 및 도 4b의 t1<t<t2에 대응한다. 프리차지 동작은 VBLH/2에서의 원하는 프리차지 전압 VPCH과 등화를 통해 비트 라인들(BL, /BL)에서 달성되는 전압 간의 작은 편차를 생기게 할 수 있는 가능한 누설들 또는 불평형을 보상한다.
시간 t2에서, 등화 및 프리차지가 완료된 후, 등화 트랜지스터(M50) 및 프리차지 트랜지스터들(M61, M62)은 등화 제어 신호 φEQL 및 프리차지 제어 신호 φPCH에 의해 각각 오프로 된다.
시간 t3에서, 워드 라인(WL)에 인가된 선택 신호 φWL는 셀 액세스 트랜지스터(Mc)를 활성화하기 위해 하이 레벨 VWLH로 설정된다. 메모리 셀(C) 및 제 1 비트 라인(BL)은 이들의 전하들을 공유한다. 전압 변동(ΔV)이 제 1 비트 라인(BL) 상에 나타나서, 제 1 비트 라인(BL)과 제 2 비트 라인(/BL) 사이에 전압차를 생기게 한다. 이러한 전압 변동(ΔV)의 값은 종래 기술의 회로에 대해 이전에 기술한 것과 동일한 방식으로 셀(C)에 초기에 저장된 데이터에 의존한다.
셀(C)에 초기에 저장된 데이터가 논리 "1(one)" 또는 논리 "0(zero)"인지에 의존하여, 이러한 전압 변동(ΔV)은 각각 포지티브 또는 네거티브이다. 관련된 시간 구간은 도 4a 및 도 4b의 t3<t<t4에 대응한다.
논리“1(one)”이 셀(C) 내에 저장되어 있었다면, 즉, 셀(C) 내에 초기에 저장된 전압이 높은 공급 전압 VHsupply이면, 제 1 비트 라인(BL)의 전압은 약간 증가된다. 이러한 상황은 도 4a에 도시된다. 만약 논리“0(zero)”이 셀(C) 내에 저장되어 있었다면, 즉 셀(C) 내에 초기에 저장된 전압이 낮은 공급 전압 VLsupply이면, 제 1 비트 라인(BL)의 전압은 약간 감소된다. 이러한 상황은 도 4b에 의해 도시된다.
시간 t4에서, 풀-다운 백 게이트 제어 신호 φNBG는 2개의 풀-다운 트랜지스터들(M31, M32)을 온으로 하는 고전압 레벨 VNBGH로 상승된다. 이때 전압차는 벌크 CMOS 기술을 이용하는 종래 기술의 센스 증폭기의 경우에서와 유사한 방식으로 2개의 풀-다운 트랜지스터들(M31, M32)에 의해 증폭된다. 관련된 시간 구간은 도 4a 및 도 4b의 t4<t<t5에 대응한다.
시간 t5에서, 풀-업 전압 소스에 의해 제공된 높은 공급 전압 VHsupply의 완전 고전압 레벨 VBLH로 이미 증폭된 차동 신호를 포화시키기 위해, 풀-업 백 게이트 제어 신호 φPBG는 풀-업 트랜지스터들(M21, M22)을 온으로 하는 낮은 전압 레벨 VPBGL로 낮아진다.
풀-다운 트랜지스터들(M31, M32) 및 풀-업 트랜지스터들(M21, M22)의 각각의 작용들의 조합은 센스 증폭기를 포화시키고 전압 변동(ΔV)의 초기값(포지티브 또는 네거티브)에 따라 비트 라인들(BL, /BL)을 풀-업 전압 소스 및 풀-다운 전압 소스 각각의 전압들로 설정한다.
논리 "0"이 셀(C)에 저장되어 있는 도 4a에 도시된 경우에 있어서, 제 1 비트 라인(BL) 상의 포지티브의 초기 전압 변동(ΔV)은 풀-업 전압 소스에 의해 제공되는 높은 공급 전압 VHsupply으로의 포화시까지 증폭되고 반면 제 2 비트 라인(/BL)은 풀-다운 전압 소스에 의해 제공되는 낮은 공급 전압 VLsupply으로 풀 다운된다. 논리 "0" 이 셀(C)에 저장되어 있는 도 4b의 경우에 있어서, 제 1 비트 라인(BL) 상의 초기 네거티브 전압 변동(ΔV)은 풀-다운 전압 소스에 의해 제공되는 낮은 공급 전압 VLsupply까지 풀 다운되고 반면 제 2 비트 라인(/BL)은 풀-업 전압 소스에 의해 제공되는 높은 공급 전압 VHsupply까지 포화된다.
이후 셀(C)의 내용은 워드 라인(WL)이 여전히 활성화되어 있기 때문에 그것의 초기값으로 복원된다. 그러므로 데이터는 메모리 셀(C)에 다시 기록된다. 2개의 비트 라인들(BL, /BL)이 CMOS 전압 레벨들로 포화되어, 센스 증폭기를 통한 임의의 전류를 회피한다. 이들 CMOS 전압 레벨들은 디코딩 신호 YDEC에 의해 패스 게이트 트랜지스터들(M71, M72)를 도통시킴으로써 패스 게이트 트랜지스터들(M71, M72)을 통해 글로벌 비트 라인들(IO, /IO)로 나중에 용이하게 전달될 수 있다.
도 4a 및 도 4b에서 알 수 있는 것과 같이, 관련 시간 구간은 t5<t<t6에 대응한다.
시간 t6에서, 메모리 셀(C)에 데이터를 유지하기 위해, 셀 액세스 트랜지스터(Mc)는 워드 라인(WL)을 비활성화함으로써, 즉 선택 신호 φWL를 저전압 레벨 VWLL로 설정함으로써 오프로 된다.
데이터를 셀(C)에 기록하고 또는 셀(C)에 저장된 데이터를 판독하기 위해, 고전압 레벨 디코딩 제어 신호 YDEC가 시간 t5과 시간 t6 사이에서 패스 게이트 트랜지스터들(M71, M72)의 게이트들에 이들을 온으로 하기 위해 인가된다. 기록될 데이터에 대응하는 전압은 글로벌 비트 라인들(IO, /IO)에 인가된다.
t0'에서, 새로운 사이클이 센스 증폭기를 오프로 하기 위해 풀-다운 백 제어 제어 신호 φNBG 및 풀-업 백 게이트 제어 신호φPBG를 토글링하여 시작한다. t1'에서, 등화 제어 신호 φEQL 및 프리차지 제어 신호 φPCH는 새로운 등화 및 프리차지 동작을 시작하고 있다.
이미 언급한 것과 같이, 감지 동작은 풀-다운 트랜지스터들(M31, M32) 대신에 풀-업 트랜지스터들(M21, M22)에 의해 수행될 수 있다. 그 경우에, 다음의 백 게이트 제어 신호 패턴들이 풀-다운 트랜지스터들(M31, M32) 및 풀-업 트랜지스터들(M21, M22)에 인가된다. 감지 동작 동안, 즉, t4과 t5 사이에서, 풀-업 백 게이트 제어 신호 φPBG는 풀-업 트랜지스터들(M21, M22)을 온으로 하기 위해 저전압 레벨 VPBGL로 설정되고, 반면 풀-다운 백 게이트 제어 신호 φNBG는 풀-다운 트랜지스터들(M31, M32)을 오프 상태로 유지하기 위해 저전압 레벨 VNBGL로 유지된다. 다른 동작들은 이미 기술된 제어 신호들에 의해 수행된다.
제 2 실시예 : 스위치 트랜지스터가 없고 전용 프리차지 트랜지스터들이 없음
도 5에 도시된 것과 같이, 본 발명의 제 2 실시예에 따른 센스 증폭기는 인버터들을 위한 4개의 트랜지스터들(M21, M22, M31, M32)을, 2개의 추가의 전용 패스-게이트 트랜지스터들(M71, M72) 및 하나의 추가의 등화 트랜지스터(M50)와 함께 구비한다.
제 2 실시예는 스위치 트랜지스터들(M10, M40)의 추가의 부재를 제외하고 제 1 실시예와 유사하다. 그러므로, 2개의 실시예들간의 차이만이 기술된다.
제 1 실시예와 비교하여, 프리차지 동작은 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 수행된다. 그러므로 프리차지 트랜지스터들은 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 구성된다. 따라서, 도 3에 도시된 것과 같은 전용 프리차지 트랜지스터들(M61, M62)은 이 제 2 실시예에서 생략되고, 따라서 대응하는 프리차지 제어 신호 φPCH도 생략된다.
스위치 트랜지스터들이 없고 전용 프리차지 트랜지스터들이 없는 센스 증폭기의 동작 프로세스
이제, 도 5에 도시된 센스 증폭기의 동작 프로세스가 설명된다. 센스 증폭기에 가해지거나 센스 증폭기 내에서 발생된 신호들은 도 6a 및 도 6b로 도시된다. 도시된 타이밍은 단지 예시이다. 도 6a는 논리 "1(one)"이 초기에 셀(C)에 저장된 경우를 나타내고, 도 6b는 논리 "0(zero)"이 초기에 셀(C)에 저장된 경우를 나타낸다.
제 1 실시예의 동작 프로세스와의 차이점들만이 기술된다. 게다가, 프리차지 트랜지스터들은 바람직하게는 풀-업 트랜지스터들(M21, M22)이므로, 동작 프로세스는 프리차지 트랜지스터들로서의 풀-업 트랜지스터들(M21, M22)에 의해 기술된다.
제 1 실시예의 동작 프로세스에 비해, 프리차지 동작은 풀-업 트랜지스터들(M21, M22)에 의해 수행된다. 그러므로, 시간 t1에서, 풀-업 전압 소스의 높은 공급 전압 VHsupply은 선택된 프리차지 레벨, 전형적으로 VBLH/2로 낮아지고, 양 풀-업 트랜지스터들(M21, M22)은 풀-업 백 게이트 제어 신호 φPBG를 낮은 전압 레벨 VPBGL로 설정하여 공핍 모드로 전환된다. 그것에 의해 풀-업 트랜지스터들(M21, M22)은 온으로 되어, 풀-업 전압 소스로부터 비트 라인들(BL, /BL)로의 전하 전달을 허용한다. 이러한 동작은 비트 라인들(BL, /BL)을 VBLH/2로 설정한다.
시간 t2에서, 등화 및 프리차지 동작들이 완료된 후, 풀-업 백 게이트 제어 신호 φPBG는 풀-업 트랜지스터들(M21, M22)을 오프시키기 위해 고전압 레벨 VPBGH로 상승된다. 풀-업 전압 소스는 그것의 고전압 레벨 VBLH로 다시 설정된다.
다른 동작들은 새로운 프리차지 동작이 시간 t1'에서 시작할 때까지, 제 1 실시예에 대한 것과 동일한 방식으로 수행된다.
이미 언급한 것과 같이, 프리차지 동작은 풀-업 트랜지스터들(M21, M22) 대신에 풀-다운 트랜지스터들(M31, M32)에 의해 수행될 수 있다. 그 경우에, 다음의 백 게이트 제어 신호 패턴들이 풀-다운 트랜지스터들(M31, M32) 및 풀-업 트랜지스터들(M21, M22)에 인가된다. 프리차지 동작 동안, 즉 t1과 t2 사이에서, 풀-다운 백 게이트 제어 신호 φNBG는 풀-다운 트랜지스터들(M31, M32)을 온으로 하기 위해 고전압 레벨 VNBGH로 설정되고, 반면 풀-업 백 게이트 제어 신호 φPBG는 풀-업 트랜지스터들(M21, M22)을 오프시키기 위해 고전압 레벨 VPBGH로 설정된다.
더욱이, 풀-다운 전압 소스에 의해 제공되는 낮은 공급 전압 VLsupply은 비트 라인들(BL, /BL)을 프리차지 레벨, 전형적으로 VBLH/2로 프리차지하기 위해 원하는 프리차지 전압으로 상승된다. 낮은 공급 전압 VLsupply은 t1과 t2 사이에서 프리차지 레벨 VBLH/2로 설정되고, 그렇지 않으면 낮은 전압 레벨 VBLL로 유지된다.
다른 동작들은 이미 언급한 제어 신호들에 의해 수행된다.
제 3 실시예 : 스위치 트랜지스터들이 없고 전용 패스-게이트 트랜지스터들이 없음
도 7에 도시된 것과 같이, 본 발명의 제 3 실시예에 따른 센스 증폭기는 인버터들을 위한 4개의 트랜지스터들(M21, M22, M31, M32)을, 2개의 추가의 전용 프리차지 트랜지스터들(M61, M62) 및 하나의 추가의 등화 트랜지스터(M50)와 함께 구비한다.
제 3 실시예는 전용 패스-게이트 트랜지스터들의 추가의 부재를 제외하고는 제 1 실시예와 유사하다. 그러므로, 2개의 실시예들간의 차이만이 기술된다.
제 1 실시예에 비해, 판독 동작은 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 수행된다. 그러므로, 패스-게이트 트랜지스터들은 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 구성된다. 따라서, 도 1에 도시된 전용 패스-게이트 트랜지스터들(T71, T72)은 이러한 제 3 실시예에서 생략되고, 따라서 대응하는 디코딩 제어 신호 YDEC도 생략된다. 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 구성되는 패스-게이트 트랜지스터들은 상기 제 1 및 상기 제 2 비트 라인들(BL, /BL) 및 제 1 및 제 2 글로벌 비트 라인들(IO, /IO) 사이에서 데이터를 전달하기 위해, 제 1 및 제 2 비트 라인들(BL, /BL)을 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 각각 접속하도록 배열된다.
도 7에 도시된 것과 같이, 패스-게이트 트랜지스터들, 여기서는 풀-업 트랜지스터들(M21, M22)의 소스들은 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 각각 직접 접속된다. 이때 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)은 풀-업 전압 소스로서 작용한다.
패스-게이트 트랜지스터들이 풀-업 트랜지스터들(M21, M22) 대신에 풀-다운 트랜지스터들(M31, M32)로 구성된다면, 풀-다운 트랜지스터들(M31, M32)은 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 각각 직접 접속될 수 있고, 풀-업 트랜지스터들(M21, M22)은 이전에 기술된 실시예들과 유사하게 높은 공급 전압 VHsupply을 제공하는 풀-업 전압 소스에 접속될 수 있다. 이때, 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)은 풀-다운 전압 소스로서 작용할 수 있다.
스위치 트랜지스터들이 없고 전용 패스-게이트 트랜지스터들이 없는 센스 증폭기의 동작 프로세스
도 7에 도시된 센스 증폭기의 동작 프로세스가 이제 기술된다. 제 1 실시예의 동작 프로세스와의 차이들만이 기술된다. 게다가, 패스-게이트 트랜지스터들은 바람직하게는 풀-업 트랜지스터들(M21, M22)이므로, 동작 프로세스는 패스-게이트 트랜지스터들로서의 풀-업 트랜지스터들(M21, M22)에 의해 기술된다.
센스 증폭기에 인가되고 또는 센스 증폭기 내에서 발생되는 신호들은 도 8a 및 도 8b에 도시된다. 도시된 타이밍은 단지 예시이다. 도 8a는 논리 "1(one)"이 초기에 셀(C)에 저장된 경우를 나타내고, 도 8b는 논리 "0(zero)"이 초기에 셀(C)에 저장된 경우를 나타낸다.
제 1 실시예의 동작 프로세스에 비해, 패스 게이트 트랜지스터들은 풀-업 트랜지스터들(M21, M22)에 의해 구성된다. 판독 동작 전, 예를 들어 프리차지, 등화, 감지 ...를 수행하기 위한 동작 프로세스는 제 1 실시예의 동작 프로세스에 비해 변하지 않는다. 신호들은 t0과 t6 사이의 시간 구간들에 대해 동일할 수 있다.
글로벌 비트 라인들(IO, /IO)은 보통 풀-업 전압 소스의 고전압 레벨 VBLH로 설정된다. 그러나, 글로벌 비트 라인들(IO, /IO)은, 풀-업 트랜지스터들(M21, M22)을 오프시키는 것을 돕기 위해, 프리차지 동작 동안, 즉 t1과 t2 사이에서, 프리차지 전압, 예컨대 VBLH/2으로 낮아질 수 있다.
다른 동작들은, 시간 t6까지, 제 1 실시예의 높은 공급 전압 VHsupply을 제공하는 풀-업 전압 소스로서 작용하는 글로벌 비트 라인들(IO, /IO)을 갖는 제 1 실시예에 대한 것과 동일한 방식으로 수행된다.
시간 t6에서, 워드 라인(WL)은 비활성화되고, 즉, 선택 신호 φWL는 로우 레벨 VWLL로 설정되고, 따라서 셀 액세스 트랜지스터(Mc)는 오프로 된다. 셀 내용은 보호되고 센스 증폭기는 어드레스될 수 있다.
또한, 시간 t6에서, 2개의 글로벌 비트 라인들(IO, /IO)은 고전압 레벨로, 전형적으로 VBLH로 또는 VBLH 약간 아래로 유지되지만, 예를 들어 소위 2차 센스 증폭기(도시하지 않음)에 의해, 이들의 이전 임피던스보다 높은 임피던스로 전환된다.
센스 증폭기에 의해 수행되는 2개의 판독 동작들은 도 8a 및 도 8b에 의해 도시된다. 제 1 판독 동작은 tA와 tB 사이에서 일어나고 제 2 판독 동작은 tA'과 tB' 사이에서 일어난다. 그러나, 센스 증폭기는 필요한 만큼 많은 횟수 판독 동작들을 수행할 수 있다.
시간 tA에서, t6 후, 풀-다운 백 게이트 제어 신호 φNBG는 그것의 이전의 높은 값 VNBGH보다 높은 전압 레벨로 설정된다. 이러한 높은 전압 레벨은 양 풀-다운 트랜지스터들(M31, M32)을 공핍 모드로 전환할 수 있다.
비트 라인들(BL, /BL) 중 하나가 글로벌 비트 라인들(IO, /IO)에 의해 구성되는 풀-업 전압 소스의 높은 전압 VBLH에 있고, 반면 다른 비트 라인(BL, /BL)이 낮은 공급 전압 VLsupply의 낮은 전압 VBLL에 있으므로, 풀-업 트랜지스터(M21, M22) 중 하나는 그것의 프론트 게이트에 인가되는 낮은 전압을 갖고 반면 나머지는 그것의 프론트 게이트에 인가되는 고전압 레벨을 가진다.
풀-업 트랜지스터들(M21, M22)이 앤핸스먼트 모드에 있으므로, 그것의 프론트 게이트에 저전압 레벨을 갖는 풀-업 트랜지스터는 온 상태에 있고, 반면 다른 풀-업 트랜지스터는 오프 상태에 있다.
만약 제 1 비트 라인(BL)의 전압이 고전압 레벨 VBLH에 있고 제 2 비트 라인(/BL)의 전압이 저전압 레벨 VBLL에 있으면, 즉, 만약 액세스된 셀이 논리 "1"을 저장하면, 풀-업 트랜지스터(M21)의 프론트 게이트가 제 2 비트 라인(/BL)에 접속된 풀-업 트랜지스터(M21)는 도통할 수 있고 다른 풀-업 트랜지스터(M22)는 오프로 될 수 있다.
만약 제 1 비트 라인(BL)의 전압이 저전압 레벨 VBLL에 있고 제 2 비트 라인(/BL)의 전압이 고전압 레벨 VBLH에 있으면, 즉, 만약 액세스된 셀이 논리 "0"을 저장하면, 풀-업 트랜지스터(M22)의 프론트 게이트가 제 1 비트 라인(BL)에 접속된 풀-업 트랜지스터(M22)는 도통할 수 있고 다른 풀-업 트랜지스터(M21)는 오프로 될 수 있다.
양 풀-다운 트랜지스터들(M31, M32)이 공핍 모드에 있고 풀-업 트랜지스터들(M21, M22) 중 하나가 온 상태에 있으면, 전류는 제 1 글로벌 비트 라인(IO) 또는 제 2 비트 라인(/IO)을 통해 흐르고, 그에 의존하여 풀-업 트랜지스터들(M21, M22) 중 하나는 도통한다.
도 8a 및 도 8b에 도시된 것과 같이, tA와 tB 사이 및 tA'와 tB' 사이에서, 이러한 전류는 전류가 흐르는 글로벌 비트 라인에 연관된 전압 강하를 발생한다. 상기 전압 강하는 제 2 센스 증폭기(도시하지 않음)에 의해 검출되고 메모리 셀(C)에 저장된 데이터를 표시한다. 만약 논리 "1" 이 셀(C)에 저장되어 있다면, 전압 강하는 제 1 글로벌 비트 라인(IO)과 연관된다. 만약 논리 "0"이 셀(C)에 저장되어 있다면, 전압 강하는 제 2 글로벌 비트 라인(/IO)과 연관된다.
차동 신호가 전류(electric current)에 기초하는 대안의 해법은 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)을 저임피던스로 유지하고 글로벌 비트 라인들을 통해 흐르는 전류를 검출하는 것으로 구성된다.
t0' 이후, 시간 t1'에서, 새로운 사이클은 센스 증폭기를 오프시키기 위해 풀-다운 백 게이트 제어 신호 φNBG 및 풀-업 백 게이트 제어 신호 φPBG를 토글링함으로써 시작한다. 글로벌 비트 라인들(IO, /IO)은 이들의 초기의 저임피던스로 돌아간다. 새로운 등화 및 프리차지 동작들이 시작된다.
데이터를 셀(C)에 기록하는 것은 풀-업 트랜지스터들(M21, M22)이 도통할 때 예컨대 t5와 t6 사이에서 원하는 신호를 글로벌 비트 라인들(IO, /IO)에 인가함으로써 행해진다. 이것은 전용 사이클 동안 또는 이전에 기술된 사이클 내에 있을 수 있다.
이미 언급한 것과 같이, 패스-게이트 트랜지스터들은 풀-업 트랜지스터들(M21, M22) 대신에 풀-다운 트랜지스터들(M31, M32)일 수 있다. 그 경우에, 다음의 백 게이트 제어 신호 패턴들은 풀-다운 트랜지스터들(M31, M32) 및 풀-업 트랜지스터들(M21, M22)에 인가된다. 판독 동작들 동안, 즉, tA와 tB 사이 또는 tA'와 tB' 사이에서, 풀-업 백 게이트 제어 신호 φPBG는 그것의 이전 저전압 레벨 VNBGL보다 낮은 전압 레벨로 설정된다. 이러한 낮은 전압 레벨은 양 풀-업 트랜지스터들(M21, M22)을 공핍 모드로 전환할 수 있다.
풀-다운 트랜지스터들(M31, M32)의 소스들이 글로벌 비트 라인들(IO, /IO)에 접속되기 때문에, 글로벌 비트 라인들은 보통 낮은 공급 전압으로서 작용하는 저전압 레벨 VBLL에 있고, 글로벌 비트 라인들(IO, /IO) 중 하나를 통해 흐르는 전류는 상기 글로벌 비트 라인과 연관되고 2차 센스 증폭기에 의해 검출되는 전압 상승을 발생한다. 다른 동작들은 이미 기술한 제어 신호들에 의해 수행된다.
제 4 실시예 : 스위치 트랜지스터들 없음, 전용 프리차지 트랜지스터들 없음, 전용 패스-게이트 트랜지스터들 없음
도 9에 도시된 것과 같이, 본 발명의 제 4 실시예에 따른 센스 증폭기는 인버터들을 위한 4개의 트랜지스터들(M21, M22, M31, M32) 및 하나의 추가의 등화 트랜지스터(M50)를 구비한다.
도 9의 센스 증폭기는:
- 제 1 비트 라인(BL)에 접속된 출력 및 제 1 비트 라인(BL)에 상보형인 제 2 비트 라인(/BL)에 접속된 입력을 가진 제 1 CMOS 인버터,
- 제 2 비트 라인(/BL)에 접속된 출력 및 제 1 비트 라인(BL)에 접속된 입력을 가진 제 2 CMOS 인버터를 포함하고,
각각의 CMOS 인버터는:
- 드레인 및 소스를 가진 풀-업 트랜지스터(M21, M22), 및
- 드레인 및 소스를 가진 풀-다운 트랜지스터(M31, M32)를 포함하고,
각각의 CMOS 인버터의 풀-업 트랜지스터(M21, M22) 및 풀-다운 트랜지스터(M31, M32)는 공통 드레인을 가진다.
도 9에 도시된 실시예에 있어서, 풀-업 트랜지스터들(M21, M22)은 P-MOS형 트랜지스터들이고 풀-다운 트랜지스터들(M31, M32)은 N-MOS형 트랜지스터들이다.
도 1의 센스 증폭기와는 달리, 풀-업 트랜지스터들(M21, M22) 및 풀-다운 트랜지스터들(M31, M32)은, 제 1 제어 게이트에 대해 트랜지스터의 문턱 전압을 변조하기 위해 바이어싱될 수 있는 적어도 제 1 및 제 2 제어 게이트를 가진 멀티게이트 트랜지스터들이고, 예를 들어, 제 1 제어 게이트는 프론트 제어 게이트일 수 있고 제 2 제어 게이트는 백 제어 게이트일 수 있다.
종래 기술의 센스 증폭기의 트랜지스터들은 벌크 실리콘 CMOS 기술로 제조될 수 있지만, 본 발명에 따른 센스 증폭기의 트랜지스터들은 바람직하게는 반도체-온-절연체(Semiconductor-On-Insulator)(SeOI) 기술로 제조된다.
SeOI 트랜지스터들은 벌크 CMOS로 제조된 트랜지스터들과 비교되는 낮은 랜덤 문턱 전압 불일치를 가진다. 랜덤 문턱 전압 불일치는 주로 트랜지스터의 활성 영역의 평방근에 비례하는 전압 편차에 기인한다. 따라서, SeOI 트랜지스터들의 사용은 허용 가능한 랜덤 문턱 전압 불일치를 가지면서 상기 트랜지스터들의 치수를 벌크-기반 트랜지스터들보다 작게 한다. 얻어진 센스 증폭기는 그것의 고전적인(classical) 벌크-기반의 대응 관계에 있는 것에 비해 적은 면적을 소비한다. 게다가, 상호접속물들의 크기는 더 작은 트랜지스터들 때문에 감소될 수 있다.
바람직한 실시예에 있어서, 차동 센스 증폭기는 절연층에 의해 베이스 기판으로부터 분리되는 반도체 재료의 얇은 층을 포함하는, 반도체-온-절연체 기판, 예를 들어 실리콘-온-절연체 기판 위에 만들어진다. 제 1 제어 게이트들은 프론트 제어 게이트들이고 제 2 제어 게이트들은 절연층 아래의 베이스 기판에 형성된 백 제어 게이트들이다. 트랜지스터들은 완전히 공핍된 (FD) SOI 트랜지스터들일 수 있다.
대안으로, 센스 증폭기의 트랜지스터는 독립 이중 게이트들을 갖는 FinFET-형 트랜지스터들이다. FinFET-형 트랜지스터는 액티브 채널을 형성하는 얇은 핀(thin fin) 및 트랜지스터의 게이트들을 형성하는 서라운드(surrounding) 제어 전극들로 구성된다.
비제한적인 설명으로서, 프론트 제어 게이트 및 백 제어 게이트를 각각 가진 풀-업 및 풀-다운 트랜지스터들이 언급될 것이다. 결과적으로, 각각의 풀-업 및 풀-다운 트랜지스터의 제 1 제어 게이트는 프론트 제어 게이트이고, 각각의 풀-업 및 풀-다운 트랜지스터의 제 2 제어 게이트는 백 제어 게이트이다. 따라서, 풀-업 제 2 제어 신호는 풀-업 백 게이트 제어 신호이고 풀-다운 제 2 제어 신호는 풀-다운 백 게이트 제어 신호이다.
도 9로 다시 돌아가면, 풀-업 트랜지스터들(M21, M22)의 백 제어 게이트들은 풀-업 백 게이트 제어 신호 φPBG가 인가되는 공통 풀-업 백 제어 게이트에 접속된다. 풀-업 백 게이트 제어 신호 φPBG는 저전압 레벨 vPBGL과 고전압 레벨 VPBGH 사이에 포함된 범위 내의 전압값들을 취할 수 있다.
풀-다운 트랜지스터들(M31, M32)의 백 제어 게이트들은 풀-다운 백 게이트 제어 신호 φNBG가 인가되는 공통 풀-다운 백 제어 게이트에 접속된다. 풀-다운 백 게이트 제어 신호 φNBG는 저전압 레벨 VNBGL과 고전압 레벨 VNBGH보다 높은 전압 레벨 사이에 포함된 범위 내의 전압값들을 취할 수 있다.
센스 증폭기는 통상의 감지 동작과 등화 및 프리차지 동작들 자체들 간의 충돌을 피하기 위해 오프로 되어야 한다. 이것은 헤드 및 풋 스위치 트랜지스터들(T10, T40)을 오프시킴으로써 최신의 센스 증폭기들 내에서 수행된다.
본 발명에 따르면, 도 1의 스위치 트랜지스터들(T10, T40)은 생략되고 센스 증폭기의 턴 오프 동작은 풀-업 및 풀-다운 트랜지스터들(M21, M22, M31, M32)의 문턱 전압들(P 채널들에 대한 절대값들로)을 상승시킴으로써 수행되고, 그 결과 상기 트랜지스터들은 프리차지 동작 중 인가되는 전압들에 대해 도통 상태로 되지 않는다. 풀-업 및 풀-다운 트랜지스터들(M21, M22, M31, M32)의 프론트 제어 게이트들에 대한 이들의 문턱 전압들은 이들 각각의 백 제어 게이트들에 의해 상승된다. 이와 같은 조건들 하에서, 모든 4개의 트랜지스터들은 비트 라인들(BL, /BL) 상의 전압들의 모든 가능한 조합들에 대해, 오프로 되고, 즉 차단된다.
비록 양 스위치 트랜지스터들이 바람직하게는 생략되지만, 스위치 트랜지스터들(T10, T40) 중 하나만을 억제하는 것이 가능하다는 것이 주목된다. 그에 맞춰, 본 발명이 기술된다.
풀-업 트랜지스터들(M21, M22)의 소스들은 중간 트랜지스터 없이 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 직접 접속된다. 글로벌 비트 라인들(IO, /IO)은 풀-업 트랜지스터들에 대한 풀-업 전압 소스로서 작용한다. 그 결과, 글로벌 비트 라인들(IO, /IO)의 전압은 풀-업 전압 소스에 의해 제공되는 높은 공급 전압으로서 작용한다. 전술한 종래 기술의 센스 증폭기에 비해, 헤드 스위치 트랜지스터(T10)는 생략되고, 그럼으로써 더 많은 영역 효율적인 센스 증폭기를 얻게 한다.
풀-다운 트랜지스터들(M31, M32)의 소스는 풀-다운 트랜지스터들(M31, M32)의 소스와 풀-다운 전압 소스 사이에 중간 트랜지스터 없이, 낮은 공급 전압 VLsupply을 제공하는 풀-다운 전압 소스에 직접 접속된다. 전술한 종래 기술의 센스 증폭기에 비해, 풋 스위치 트랜지스터(T40)는 생략되고, 그럼으로써 더 많은 영역 효율적인 센스 증폭기를 얻게 한다.
게다가, 4개의 트랜지스터들 대신에 2개의 트랜지스터들이 풀-업 전압 소스 및 풀-다운 전압 소스 사이에 직렬로 접속되고, 그럼으로써 트랜지스터들간의 전압 관계들의 면에서의 제약들을 완화한다.
등화는 최신 회로의 경우에서와 같이 등화 트랜지스터(M50)를 통해 일어날 수 있다. 원하는 프리차지 전압과 등화를 통해 비트 라인들(BL, /BL)에서 달성되는 전압들 간의 작은 편차를 생기게 할 수 있는 가능한 누설들 또는 불평형들을 보상하기 위해, 프리차지 동작이 또한 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 수행된다.
그러므로, 프리차지 트랜지스터들은 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 구성된다. 따라서, 도 1에 도시된 것과 같은 대응하는 프리차지 제어 신호 φPCH 및 전용 프리차지 트랜지스터들(T61, T62)이 생략된다.
종래 기술의 센스 증폭기에 비해, 판독 동작은 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 수행된다. 그러므로, 패스-게이트 트랜지스터들은 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 구성된다. 따라서, 도 1에 도시된 전용 패스-게이트 트랜지스터들(T71, T72)은 이러한 제 3 실시예에서 생략되고, 따라서 대응하는 디코딩 제어 신호 YDEC도 생략된다. 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 구성되는 패스-게이트 트랜지스터들은 상기 제 1 및 상기 제 2 비트 라인들(BL, /BL) 및 제 1 및 제 2 글로벌 비트 라인들(IO, /IO) 사이에서 데이터를 전달하기 위해, 제 1 및 제 2 비트 라인들(BL, /BL)을 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 각각 접속하도록 배열된다.
게다가, 패스-게이트 트랜지스터들은 바람직하게는 풀-업 트랜지스터들(M21, M22)이므로, 제 4 실시예는 패스-게이트들 트랜지스터들로서 풀-업 트랜지스터들(M21, M22)로 기술되고 따라서 글로벌 비트 라인들(IO, /IO)에 접속된다.
패스-게이트들 트랜지스터들이 풀-다운 트랜지스터들(M31, M32)에 의해 구성된다면, 풀-다운 트랜지스터들(M31, M32)이 대신 글로벌 비트 라인들(IO, /IO)에 접속될 수 있다는 것이 주목된다.
글로벌 비트 라인들(IO, /IO)은 제 2 센스 증폭기(SSA)로서 통상 불리는, 데이터를 처리하기 위한 추가의 신호 처리 회로(도시하지 않음)에 접속된다. 제 2 센스 증폭기는 특히 판독 동작들 동안 글로벌 비트 라인들(IO, /IO) 상에서 발생된 차동 신호를 검출하여 이용하기 위해 사용된다.
도 9의 등화 트랜지스터(M50)는 백 제어 게이트들을 갖는 SOI 디바이스로서 명확하게 도시되어 있지 않다. SOI 집적 회로의 부분인, 등화 트랜지스터(M50)는 바람직하게는 또한 SOI 트랜지스터이다.
등화 트랜지스터(M50)는 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 얇은 층을 포함하는 반도체-온-절연체 기판 위에 만들어질 수 있고, 여기서 제 2 제어 게이트들은 절연층 아래의 베이스 기판에 형성되는 백 제어 게이트들이다. 그것의 백 제어 전압은 이때 그것의 동작이 수행되도록 허용하는 값으로 선택된다. 선택적으로, 그것의 백 제어 게이트 및 그것의 프론트 제어 게이트는 또한 증가된 트랜스컨덕턴스를 달성하기 위해 함께 접속될 수 있어, 센스 증폭기에 대해 더 빠른 등화를 낳을 수 있다.
스위치 트랜지스터들이 없고, 전용 프리차지 트랜지스터들이 없고 , 전용 패스-게이트 트랜지스터들도 없는 센스 증폭기의 동작 프로세스
도 9에 도시된 센스 증폭기의 동작 프로세스가 이제 기술된다. 센스 증폭기에 인가되고 센스 증폭기 내에서 발생되는 신호들은 도 10a 및 도 10b에 의해 도시된다. 도시된 타이밍은 단지 예시이다.
센스 증폭기의 바람직한 동작 프로세스는 도 10a 및 도 10b에 도시된다. 상기 기능은 상보형 N-MOS 및 P-MOS 트랜지스터들에 의해 생기기 때문에, 센스 증폭기의 모든 부기능들은 N-MOS로부터 P-MOS측으로 또는 그 역으로 교환될 수 있다. 예를 들어, P 채널 디바이스들 또는 N 채널 디바이스들에 의해 비트 라인들(BL, /BL)을 프리차지 또는 등화하는 것이 가능하다. 감지는 또한 풀-업 트랜지스터들(M21, M22)에 의해 또는 풀-다운 트랜지스터들(M31, M32)에 의해 수행될 수 있다. 이러한 도시된 프로세스에 있어서, 감지는 낮은 공급 전압 VLsupply을 제공하는 풀-다운 소스 전압에 접속된 풀-다운 트랜지스터들(M31, M32)을 통해 일어난다.
시간 t1에서, 풀-다운 백 게이트 제어 신호 φNBG는 풀-다운 트랜지스터들(M31, M32)을 오프시키기 위해 저전압 레벨 VNBGL로 낮아지고, 풀-업 백 게이트 제어 신호 φPBG는 저전압 레벨 VPBGL로 설정되고 그 결과 풀-업 트랜지스터들(M21, M22)은 공핍 모드로 전환된다. 따라서, 풀-업 트랜지스터들(M21, M22)은 온으로 된다.
선택적으로, 풀-업 트랜지스터들(M21, M22) 및 풀-다운 트랜지스터들(M31, M32)은, 등화 및 프리차지 동작들을 시작하기 전에, 이들이 오프로 되는 것을 보장하기 위해, t1 전에, 예를 들어 t0에서 오프로 될 수 있다.
또한, 시간 t1에서, 등화 제어 신호 φEQL는 이전에 기술된 것과 같이 등화를 초기화하기 위해, 하이 레벨로 상승되어 등화 트랜지스터(M50)를 온으로 한다.
동시에, 글로벌 비트 라인 신호들 φIO, φ/ IO은 원하는 프리차지 전압으로, 통상적으로 VBLH/2로 설정된다. 그럼으로써, 비트 라인들(BL, /BL)은 프리차지 전압으로, 여기서는 VBLH/2로 설정된다. 관련 시간 구간은 도 10a 및 도 10b의 t1<t<t2에 대응한다.
시간 t2에서, 등화 및 프리차지 동작들이 완료된 후, 등화 트랜지스터(M50)는 등화 제어 신호 φEQL를 로우 레벨로 설정함으로써 오프로 되고 풀-업 트랜지스터들(M21, M22)은 풀-업 백 게이트 제어 신호 φPBG를 고전압 레벨 VPBGH로 설정함으로써 오프로 된다.
글로벌 비트 라인들(IO, /IO)은 다시 고전압 레벨, 통상적으로 VBLH로 설정된다.
시간 t3에서, 워드 라인(WL)에 인가된 선택 신호 φWL는 셀 액세스 트랜지스터(Mc)를 활성화시키기 위해 하이 레벨 VWLH로 설정된다. 메모리 셀(C) 및 제 1 비트 라인(BL)은 이들의 전하들을 공유한다. 전압 변동(ΔV)이 제 1 비트 라인(BL) 상에 나타나서, 제 1 비트 라인(BL)과 제 2 비트 라인(/BL)간에 전압차를 생기게 한다. 이러한 전압 변동(ΔV)의 값은 종래 기술의 회로에 대해 이전에 기술된 것과 동일한 방식으로 셀(C)에 초기에 저장된 데이터에 의존한다.
셀(C)에 초기에 저장된 데이터가 논리 "1(one)" 또는 논리 "영(zero)"인가에 의존하여, 이러한 전압 변동(ΔV)은 각각 포지티브 또는 네거티브이다. 관련 시간 구간은 도 10a 및 도 10b의 t3<t<t4에 대응한다.
만약 논리 "1(one)"이 셀(C)에 저장되었다면, 즉, 셀(C)에 초기에 저장된 전압이 글로벌 비트 라인들(IO, /IO)에 의해 구성되는 풀-업 전압 소스의 전압의 고전압 레벨 VBLH에 있으면, 제 1 비트 라인(BL)의 전압은 약간 증가된다. 이러한 상황은 도 10a에 의해 도시된다. 만약 논리 "영(zero)"이 셀(C)에 저장되었다면, 즉, 셀(C)에 초기에 저장된 전압이 풀-다운 전압 소스에 의해 제공되는 공급 전압 VLsupply의 저전압 레벨 VBLL에 있다면, 제 1 비트 라인(BL)의 전압은 약간 감소된다. 이러한 상황은 도 10b에 도시되어 있다.
시간 t4에서, 풀-다운 백 게이트 제어 신호 φNBG는 2개의 풀-다운 트랜지스터들(M31, M32)을 온으로 하는 고전압 레벨 VNBGH로 상승된다. 비트 라인들(BL, /BL)간의 전압차는 이때 최신의 경우에 대한 것과 유사한 방식으로 이들 2개의 풀-다운 트랜지스터들(M31, M32)에 의해 증폭된다.
시간 t5에서, 풀-업 백 게이트 제어 신호 φPBG는 풀-업 트랜지스터들(M21, M22)을 온으로 하지만 이들을 앤핸스먼트 모드(enhancement mode)로 유지하는 전압 레벨 VPBGI로 낮아진다. 풀 다운 트랜지스터들(M31, M32) 및 풀-업 트랜지스터들(M21, M22)의 각각의 동작들의 조합은 센스 증폭기를 포화시키고 비트 라인들(BL, /BL)의 각각의 전압들을 전압 변동(ΔV)의 초기값(포지티브 또는 네거티브)에 따라 풀-다운 전압 소스의 저전압 레벨 VBLL 및 풀-업 전압 소스의 고전압 레벨 VBLH로 설정한다. 상기 동작은 종래 기술의 경우와 유사하다.
만약 논리 "1(one)"이 셀(C)에 저장되었다면, 즉, 셀 VCELL에 초기에 저장된 전압이 고전압 레벨 VBLH에 있으면, 제 1 비트 라인(BL)의 전압은 글로벌 비트 라인들(IO, /IO)의 고전압 레벨 VBLH로 풀 업되고 반면 제 2 비트 라인(/BL)의 전압은 낮은 공급 전압 VLsupply의 저전압 레벨 VBLL로 감소된다. 이러한 상황은 도 10a에 도시되어 있다.
만약 논리 "0(zere)"이 셀(C)에 저장되었다면, 즉, 셀(Vcell)에 초기에 저장된 전압이 낮은 공급 전압 VLsupply에 대응하면, 제 1 비트 라인(BL)의 전압은 낮은 공급 전압 VLsupply으로 풀 다운되고, 반면 제 2 비트 라인(/BL)의 전압은 글로벌 비트 라인들(IO, /IO)의 고전압 레벨 VBLH로 풀 업된다. 이러한 상황은 도 10b에 의해 도시되어 있다.
도 10a 및 도 10b의 대응하는 시간 구간은 t5<t<t6이다.
이후 셀(C) 내의 내용은 워드 라인(WL)이 여전히 활성화되어 있고 따라서 셀 액세스 트랜지스터(Mc)가 여전히 도통하고 있으면 그것의 초기값으로 복원되고, 그것에 의해 메모리 셀(C)을 센스 증폭기에 제 1 비트 라인(BL)을 통해 접속한다. 2개의 비트 라인들(BL, /BL)이 CMOS 전압 레벨들로 포화되어, 센스 증폭기를 통한 어떠한 전류도 회피한다. 따라서, 데이터는 다시 메모리 셀(C)에 기록된다.
시간 t6에서, 워드 라인(WL)은 비활성화되고, 즉, 선택 신호 φWL는 로우 레벨 VWLL로 설정되고, 따라서 셀 액세스 트랜지스터(Mc)는 오프로 된다. 셀 내용은 보호되고 센스 증폭기는 어드레스될 수 있다.
판독 동작들은 글로벌 비트 라인들(IO, /IO) 상에 차동 신호들을 발생시킴으로써 수행되고, 상기 신호들은 데이터를 판독하기 위해 상기 제 2 센스 증폭기의 특성들에 따라 제 2 센스 증폭기에 의해 이용된다. 예를 들어, 만약 제 2 센스 증폭기가 글로벌 비트 라인들(IO, /IO)을 상대적으로 고임피던스로 설정하면, 차동 신호는 글로벌 비트 라인들 중 하나와 연관된 전압 강하이다. 이것은 이하에 기술되고 도 10a 및 도 10b에 도시된 예이다.
대안으로, 만약 제 2 센스 증폭기가 글로벌 비트 라인들(IO, /IO)을 저임피던스로 설정하면, 차동 신호는 글로벌 비트 라인들 중 하나를 통해 흐르는 전류이다.
그러므로, 도시된 예에 있어서, 시간 t6에서 2개의 글로벌 비트 라인들(IO, /IO)은 고전압 레벨, 전형적으로 VBLH로 또는 약간 아래로 유지되지만, 예를 들어 소위 제 2 센스 증폭기(도시하지 않음)에 의해 이들의 이전의 임피던스보다 고임피던스로 돌아간다.
센스 증폭기에 의해 수행되는 2개의 판독 동작들은 도 10a 및 도 10b에 의해 도시된다. 제 1 판독 동작은 tA와 tB 사이에서 일어나고, 제 2 판독 동작은 tA'와 tB' 사이에서 일어난다. 그러나, 센스 증폭기는 필요한만큼 많은 횟수 판독 동작을 수행할 수 있다.
시간 tA에서, t6 후, 풀-다운 백 게이트 제어 신호 φNBG는 그것의 이전의 높은 값 VBLH보다 높은 값으로 설정된다. 이러한 높은 전압 레벨은 양 풀-다운 트랜지스터들(M31, M32)을 공핍 모드로 전환할 수 있다.
비트 라인들(BL, /BL) 중 하나가 글로벌 비트 라인들(IO, /IO)에 의해 구성되는 풀-업 전압 소스의 높은 전압 VBLH에 있고, 한편 다른 비트 라인(BL, /BL)이 낮은 공급 전압 VLsupply의 낮은 전압 VBLL에 있으므로, 풀-업 트랜지스터(M21, M22) 중 하나는 그것의 프론트 게이트에 인가되는 낮은 전압을 갖고 반면 나머지는 그것의 프론트 게이트에 인가되는 고전압 레벨을 가진다.
풀-업 트랜지스터들(M21, M22)이 앤핸스먼트 모드에 있으므로, 그것의 프론트 게이트에 대해 저전압 레벨을 갖는 풀-업 트랜지스터는 온 상태에 있고, 반면 다른 풀-업 트랜지스터는 오프 상태에 있다.
만약 제 1 비트 라인(BL)의 전압이 고전압 레벨 VBLH에 있고 제 2 비트 라인(/BL)의 전압이 저전압 레벨 VBLL에 있으면, 즉, 만약 액세스된 셀이 논리 "1"을 저장하면, 풀-업 트랜지스터(M21)의 프론트 게이트가 제 2 비트 라인(/BL)에 접속된 풀-업 트랜지스터(M21)는 도통할 수 있고 다른 풀-업 트랜지스터(M22)는 오프로 될 수 있다.
만약 제 1 비트 라인(BL)의 전압이 저전압 레벨 VBLL에 있고 제 2 비트 라인(/BL)의 전압이 고전압 레벨 VBLH에 있으면, 즉, 만약 액세스된 셀이 논리 "0"을 저장하면, 풀-업 트랜지스터(M22)의 프론트 게이트가 제 1 비트 라인(BL)에 접속된 풀-업 트랜지스터(M22)는 도통할 수 있고 다른 풀-업 트랜지스터(M21)는 오프로 될 수 있다.
양 풀-다운 트랜지스터들(M31, M32)이 공핍 모드에 있고 풀-업 트랜지스터들(M21, M22) 중 하나가 온 상태에 있으면, 전류는 제 1 글로벌 비트 라인(IO) 또는 제 2 비트 라인(/IO)을 통해 흐르고, 그에 의존하여 풀-업 트랜지스터들(M21, M22) 중 하나는 도통한다.
도 10a 및 도 10b에 도시된 것과 같이, tA와 tB 사이 및 tA'와 tB' 사이에서, 이러한 전류는 전류가 흐르는 글로벌 비트 라인에 연관된 전압 강하를 발생한다. 상기 전압 강하는 제 2 센스 증폭기(도시하지 않음)에 의해 검출되고 메모리 셀(C)에 저장된 데이터를 나타낸다. 만약 논리 "1" 이 셀(C)에 저장되어 있다면, 전압 강하는 제 1 글로벌 비트 라인(IO)과 연관된다. 만약 논리 "0"이 셀(C)에 저장되어 있다면, 전압 강하는 제 2 글로벌 비트 라인(/IO)과 연관된다.
차동 신호가 전류(electric current)에 기초하는 대안의 해법은 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)을 저임피던스로 유지하고 글로벌 비트 라인들을 통해 흐르는 전류를 검출하는 것으로 구성된다.
t0' 이후, 시간 t1'에서, 새로운 사이클은 센스 증폭기를 오프시키기 위해 풀-다운 백 게이트 제어 신호 φNBG 및 풀-업 백 게이트 제어 신호 φPBG를 토글링함으로써 시작한다. 글로벌 비트 라인들(IO, /IO)은 이들의 초기의 저임피던스로 돌아간다. 새로운 등화 및 프리차지 동작들이 시작된다.
데이터를 셀(C)에 기록하는 것은 풀-업 트랜지스터들(M21, M22)이 도통할 때 예컨대 t5와 t6 사이에서 원하는 신호를 글로벌 비트 라인들(IO, /IO)에 인가함으로써 행해진다. 이것은 전용 사이클 동안 또는 이전에 기술된 사이클 내에 있을 수 있다.
이미 언급한 것과 같이, 프리차지 동작은 풀-업 트랜지스터들(M21, M22) 대신에 풀-다운 트랜지스터들(M31, M32)에 의해 수행될 수 있다. 그 경우에, 다음의 백 게이트 제어 신호 패턴들은 풀-다운 트랜지스터들(M31, M32) 및 풀-업 트랜지스터들(M21, M22)에 인가된다. 프리차지 동작 동안, 즉, t1과 t2 사이에서, 풀-다운 백 게이트 제어 신호 φNBG는 풀-다운 트랜지스터들(M31, M32)을 온으로 하기 위해 고전압 레벨 VNBGH로 설정되고, 반면 풀-업 백 게이트 제어 신호 φPBG는 풀-업 트랜지스터들(M21, M22)을 오프로 하기 위해 고전압 레벨 VPBGH로 설정된다.
원하는 프리차지 전압은 프리차지 비트 라인들(BL, /BL)을 상기 프리차지 레벨, 전형적으로 VBLH/2로 프리차지하기 위해 풀-다운 트랜지스터들(M31, M32)의 소스에 인가되어야 한다. 풀-다운 트랜지스터들(M31, M32)의 소스 노드들에 접속되는 풀-다운 전압 소스의 전압은 t1과 t2 사이에서, 프리차지 레벨, 예를 들어 VBLH/2로 설정되고, 그렇지 않으면 저전압 레벨 VBLL로 유지된다.
다른 동작들은 이미 기술된 제어 신호들에 의해 수행된다.
이미 언급한 것과 같이, 감지 동작은 풀-다운 트랜지스터들(M31, M32) 대신에 풀-업 트랜지스터들(M21, M22)에 의해 수행될 수 있다. 그 경우에, 다음의 백 게이트 제어 신호 패턴들은 풀-다운 트랜지스터들(M31, M32) 및 풀-업 트랜지스터들(M21, M22)에 인가된다. 감지 동작 동안, 즉, t4와 t5 사이에서, 풀-업 백 게이트 제어 신호 φPBG는 풀-업 트랜지스터들(M21, M22)을 온으로 하기 위해 저전압 레벨 VPBGL로 설정되고, 반면 풀-다운 백 게이트 제어 신호 φNBG는 풀-다운 트랜지스터들(M31, M32)을 오프 상태로 유지하기 위해 저전압 레벨 VNBGL로 유지된다. 다른 동작들은 이미 기술된 제어 신호들에 의해 수행된다.
이미 언급한 것과 같이, 패스-게이트 트랜지스터들은 풀-업 트랜지스터들(M21, M22) 대신에 풀-다운 트랜지스터들(M31, M32)일 수 있다. 그 경우에, 다음의 백 게이트 제어 신호 패턴들은 풀-다운 트랜지스터들(M31, M32) 및 풀-업 트랜지스터들(M21, M22)에 인가된다. 판독 동작들 동안, 즉, tA와 tB 사이 또는 tA'와 tB' 사이에서, 풀-업 백 게이트 제어 신호 φPBG는 그것의 이전 저전압 레벨 VNBGL보다 낮은 전압 레벨로 설정된다. 이러한 낮은 전압 레벨은 양 풀-업 트랜지스터들(M21, M22)을 공핍 모드로 전환할 수 있다.
풀-다운 트랜지스터들(M31, M32)의 소스들이 글로벌 비트 라인들(IO, /IO)에 접속되기 때문에, 글로벌 비트 라인들은 보통 낮은 공급 전압으로서 작용하는 저전압 레벨 VBLL에 있고, 글로벌 비트 라인들 중 하나와 연관된 차동 신호는 이전에 기술된 제 2 센스 증폭기에 의해 검출되어 이용된다. 다른 동작들은 이미 기술한 제어 신호들에 의해 수행된다.
풀-업 트랜지스터들 사이에 물리적으로 배열된 등화 트랜지스터
본 발명의 이전에 기술된 4개의 실시예들에 있어서, 등화 트랜지스터(M50)는 N-MOS형 트랜지스터였고, 그에 맞춰 등화 제어 신호 φEQL가 제어되었다.
이전에 언급한 것과 같이, 상기 기능은 상보형 N-MOS 및 P-MOS 트랜지스터들에 의해 생긴다. 그러므로, 센스 증폭기의 모든 부기능들은 반대형의 트랜지스터들로 교환될 수 있다. 예를 들어 P 채널 디바이스들 또는 N 채널 디바이스들에 의해 비트 라인들(BL, /BL)을 평형화하는 것이 가능하다.
바람직한 실시예에 있어서, 등화 트랜지스터(M50)는 P-MOS 트랜지스터이다. 도 11에 도시된 것과 같이, 이때 P-MOS 등화 트랜지스터(M50)는 2개의 P-MOS형 풀-업 트랜지스터들(M21, M22) 사이에 물리적으로 배열될 수 있다. 환언하면, 등화 트랜지스터(M50)의 채널은 2개의 풀-업 트랜지스터들(M21, M22)의 드레인들 사이에 배열된다.
따라서, 등화 트랜지스터(M50)는 센스 증폭기의 2개의 CMOS 인버터들에 의해 점유되는 면적에 관해 추가의 면적을 필요로 하지 않고 제공될 수 있다.
게다가, 등화 트랜지스터(M50)는 더 큰 트랜스컨덕턴스를 달성하여 더 빠른 등화 동작을 생기게 하기 위해 함께 접속되는 제 1 제어 게이트 및 제 2 제어 게이트를 적어도 가지는 멀티게이트 트랜지스터일 수 있다.
글로벌 비트 라인들( IO , / IO ) 사이에 배열된 등화 트랜지스터
제 1 및 제 2 비트 라인들(BL, /BL) 사이에 배열되는 것 대신에 글로벌 비트 라인들(IO, /IO) 사이에 배열되는 등화 트랜지스터를 가지는 것이 가능하다. 이것은 제 4 실시예의 경우에 도 12에 의해 도시된다. 따라서, 등화 트랜지스터(M50)는 비트 라인들(BL, /BL)에 대해 등화를 수행하는 것 대신에 글로벌 비트 라인들(IO, /IO)에 대해 등화를 수행한다.
그러므로, 동일한 등화 트랜지스터(M50)는 동일한 글로벌 비트 라인들(IO, /IO)을 공유하는 모든 센스 증폭기들에 대해 등화를 수행할 수 있다. 그 위에, 등화 트랜지스터(M50)는 특별한 센스 증폭기와 더 이상 관련되지 않고 글로벌 비트 라인들(IO, /IO)을 구동하는 상측 계층적 회로(upper hierarchical circuit)의 일부일 수 있다. 결과적으로, 그것은 설계하기 편한 대로 배열될 수 있고, 바람직하게는 반복 센스 증폭기 뱅크로부터 외부에 배열될 수 있다. 등화 트랜지스터(M50)는 더 이상 센스 증폭기 내에 배열되지 않으므로, 등화 트랜지스터(M50)에 대해 P-MOS 디바이스 또는 N-MOS 디바이스를 선택하는 것이 가능하다. 게다가, 센스 증폭기는 더 작아질 수 있다.
따라서, 비트 라인들(BL, /BL)은 어떠한 등화 트랜지스터에 의해서도 직접 단락되지 않는다. 등화는 글로벌 비트 라인들(IO, /IO) 사이에서 일어나고 패스 게이트 트랜지스터들을 통해 비트 라인들(BL, /BL)에 전파된다. 글로벌 비트 라인들(IO, /IO)은 등화 및 프리차지 동작들 동안 원하는 프리차지 전압으로 설정된다.
제 1 및 제 2 실시예들에 있어서, 전용 패스 게이트 트랜지스터들(M71, M72)은 선택 신호 YDEC에 의해 도통된다. 등화 및 프리차지가 완료된 후, 패스 게이트 트랜지스터들(M71, M72)은 오프로 된다.
제 3 및 제 4 실시예에 있어서, 패스 게이트 트랜지스터들은 풀-업 또는 풀-다운 트랜지스터들(M21, M22, M31, M32)에 의해 구성된다. 패스 게이트 트랜지스터들은 이들의 백 제어 게이트들의 각각의 전압에 의해 공핍 모드로 돌아간다. 등화 및 프리차지가 완료된 후, 풀-다운 또는 풀-업 트랜지스터들(M21, M22, M31, M32)에 의해 구성되는 패스 게이트 트랜지스터들은 이들의 백 제어 게이트들에 의해 인핸스먼트 모드로 복귀된다. 이들은 이들 게이트들과 이들 소스들 사이에 신호가 없기 때문에 실제로 오프로 된다. 추가의 동작들은 제 3 및 제 4 실시예들에서 기술된 것과 동일하다.
복수의 메모리 셀들을 포함하는 반도체 메모리
본 발명의 제 3 양상에 따르면, 본 발명의 제 1 양상에 따른 적어도 하나의 센스 증폭기 및 메모리 셀 어레이(122)를 통합하는 반도체 메모리(120)가 도 13에 도시된다.
메모리 셀 어레이의 2개의 반대측면들에 본 발명의 제 1 양상에 따른 센스 증폭기의 뱅크(124)가 제공되는 메모리 셀 어레이(122)가 도시된다. 메모리 셀 어레이(122)의 제 3의 측면에는 행 디코더(126)가 제공된다.
바람직하게는, 이러한 반도체 메모리(120)는 다이나믹 랜덤 액세스 메모리(DRAM)이지만, 임의의 다른 적합한 종류의 메모리, 예를 들어 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM)일 수 있다.
T61, T62 : 프리차지 트랜지스터
T50 : 등화 트랜지스터
WL : 워드 라인
Mc : 셀 액세스 트랜지스터
C : 메모리 셀
BL : 비트 라인

Claims (20)

  1. 메모리 셀 어레이의 복수의 메모리 셀들(C)에 저장된 데이터를 감지하기 위한 차동 센스 증폭기로서,
    제 1 비트 라인(BL)에 접속된 출력 및 상기 제 1 비트 라인에 상보형인 제 2 비트 라인(/BL)에 접속된 입력을 가진 제 1 CMOS 인버터,
    상기 제 2 비트 라인(/BL)에 접속된 출력 및 상기 제 1 비트 라인(BL)에 접속된 입력을 가진 제 2 CMOS 인버터를 구비하고,
    각각의 CMOS 인버터는:
    드레인 및 소스를 가진 풀-업 트랜지스터(pull-up transitor)(M21, M22), 및
    드레인 및 소스를 가진 풀-다운 트랜지스터(pull-down transistor)(M31, M32)를 포함하고,
    각각의 CMOS 인버터의 상기 풀-업 트랜지스터(M21, M22) 및 풀-다운 트랜지스터(M31, M32)는 공통 드레인을 가지며,
    상기 풀-다운 트랜지스터들(M31, M32)의 상기 소스들은, 중간 트랜지스터 없이, 풀-다운 전압 소스에 전기적으로 연결 및 접속되고, 또는
    상기 풀-업 트랜지스터들(M21, M22)의 상기 소스들은,중간 트랜지스터 없이, 풀-업 전압 소스에 전기적으로 연결 및 접속되고,
    상기 풀-업(M21, M22) 및 상기 풀-다운(M31, M32) 트랜지스터들은 적어도 제 1 제어 게이트 및 제 2 제어 게이트를 가진 멀티게이트 트랜지스터들이고,
    상기 풀-업 트랜지스터들(M21, M22)은 상기 제 2 제어 게이트들에 인가되는 풀-업 제 2 제어 신호(φPBG)에 의해 구동되고,
    상기 풀-다운 트랜지스터들(M31, M32)은 상기 제 2 제어 게이트들에 인가되는 풀-다운 제 2 제어 신호(φNBG)에 의해 구동되며,
    상기 풀-업 제 2 제어 신호(φPBG) 및 상기 풀-다운 제 2 제어 신호(φNBG) 각각은 로우 값 및 하이 값을 가지고,
    상기 차동 센스 증폭기는, 상기 풀-업 트랜지스터들 및 상기 풀-다운 트랜지스터들 중 적어도 하나의 전원을 끄거나 켜기 위한 상기 풀-업 제 2 제어 신호(φPBG) 및 상기 풀-다운 제 2 제어 신호(φNBG)의 상기 적어도 하나의 값을 조정함으로써 상기 제 1 및 제 2 비트 라인들(BL, /BL)을 프리차징하고, 메모리 셀 어레이의 복수의 메모리 셀들(C)에 저장된 데이터를 감지(sensing) 및 라이팅-백(writing-back)하기 위한 동작들을 수행하도록 제어되는, 차동 센스 증폭기.
  2. 제 1 항에 있어서,
    상기 차동 센스 증폭기는 절연층에 의해 베이스 기판으로부터 분리된 반도체 재료의 얇은 층을 포함하는 반도체-온-절연체(semiconductor-on-insulator) 기판 위에 만들어지고, 상기 제 2 제어 게이트들은 상기 절연층 아래의 상기 베이스 기판에 형성된 백 제어 게이트들(back control gates)인, 차동 센스 증폭기.
  3. 제 1 항에 있어서,
    상기 트랜지스터들은 독립 이중 게이트들(independent double gates)을 갖는 FinFET 디바이스들인, 차동 센스 증폭기.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 비트 라인들(BL, /BL) 중 하나에 각각 연결된 소스 및 드레인을 가진 등화 트랜지스터(M50)를 더 포함하는, 차동 센스 증폭기.
  5. 제 4 항에 있어서,
    상기 등화 트랜지스터(M50)는 적어도 제 1 제어 게이트 및 제 2 제어 게이트가 함께 연결된 멀티게이트 트랜지스터인, 차동 센스 증폭기.
  6. 제 4 항에 있어서,
    상기 등화 트랜지스터(M50)는 상기 풀-업 트랜지스터들(M21, M22) 사이에 물리적으로 배열된 P-MOS형 트랜지스터인, 차동 센스 증폭기.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 2 비트 라인들(BL, /BL)을 프리차지 전압으로 프리차지하기 위해, 상기 제 1 및 제 2 비트 라인들(BL, /BL)에 각각 연결되도록 배열된 한쌍의 프리차지 트랜지스터들을 가지며, 상기 프리차지 트랜지스터들은 상기 풀-업 트랜지스터들(M21, M22)에 의해 또는 상기 풀-다운 트랜지스터들(M31, M32)에 의해 구성되는, 차동 센스 증폭기.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 상기 제 2 비트 라인들(BL, /BL)과 제 1 및 제 2 글로벌 비트 라인들(IO, /IO) 사이에서 데이트를 전송하기 위해, 상기 제 1 및 제 2 비트 라인들(BL, /BL)을 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 각각 접속하도록 배열된 한쌍의 패스-게이트 트랜지스터들을 가지며,
    상기 패스-게이트 트랜지스터들은 상기 풀-업 트랜지스터들(M21, M22)에 의해 구성되고,
    상기 풀-다운 트랜지스터들(M31, M32)의 상기 소스들은, 상기 풀-다운 트랜지스터들(M31, M32)의 상기 소스들과 상기 풀-다운 전압 소스 사이에 중간 트랜지스터 없이, 풀-다운 전압 소스에 전기적으로 연결 및 접속되는, 차동 센스 증폭기.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 상기 제 2 비트 라인들(BL, /BL)과 제 1 및 제 2 글로벌 비트 라인들(IO, /IO) 사이에 데이터를 전송하기 위해, 상기 제 1 및 제 2 비트 라인들(BL, /BL)을 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 각각 접속하도록 배열된 한쌍의 패스-게이트 트랜지스터들을 가지며,
    상기 패스-게이트 트랜지스터들은 상기 풀-다운 트랜지스터들(M31, M32)에 의해 구성되고,
    상기 풀-업 트랜지스터들(M21, M22)의 상기 소스들은, 상기 풀-업 트랜지스터들(M21, M22)의 상기 소스들과 상기 풀-업 전압 소스 사이에 중간 트랜지스터 없이, 풀-업 전압 소스에 전기적으로 연결 및 접속되는, 차동 센스 증폭기.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 비트 라인(BL) 및 상기 제 2 비트 라인(/BL)에 각각 연결되는 한쌍의 프리차지 트랜지스터들(M61, M62)을 더 포함하고, 상기 프리차지 트랜지스터들(M61, M62)은 적어도 제 1 제어 게이트 및 제 2 제어 게이트가 함께 연결된 멀티게이트 트랜지스터들인, 차동 센스 증폭기.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 비트 라인들(BL, /BL)을 제 1 및 제 2 글로벌 비트 라인들(IO, /IO)에 각각 접속하도록 배열된 한쌍의 패스 게이트 트랜지스터들(M71, M72)을 더 포함하고, 상기 패스 게이트 트랜지스터들(M71, M72)은 적어도 제 1 제어 게이트 및 제 2 제어 게이트가 함께 연결된 멀티게이트 트랜지스터들인, 차동 센스 증폭기.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 차동 센스 증폭기가 상기 제 1 및 제 2 비트 라인들(BL, /BL)을 프리차징하고, 메모리 셀 어레이의 복수의 메모리 셀들(C)에 저장된 데이터를 감지(sensing) 및 라이팅-백(writing-back)하기 위한 동작들을 수행하도록 제어하는, 차동 센스 증폭기 제어 방법에 있어서,
    상기 풀-업 제 2 제어 신호(φPBG) 및 상기 풀-다운 제 2 제어 신호(φNBG) 각각은 하이 값 및 로우 값을 가지며,
    상기 차동 센스 증폭기 제어 방법은,
    상기 풀-업 제 2 제어 신호(φPBG) 및 상기 풀-다운 제 2 제어 신호(φNBG) 중 적어도 하나의 값을 조정하여, 상기 차동 센스 증폭기가 상기 프리차징, 상기 감지 및 상기 라이팅 백 중 적어도 하나를 수행하도록 제어하는 단계를 포함하는 것을 특징으로 하는 차동 센스 증폭기 제어 방법.
  13. 제 12 항에 있어서,
    프리차지 동작 중, 상기 로우 값을 가지는 풀-업 제 2 제어 신호(φPBG)가 상기 풀-업 트랜지스터들(M21, M22)의 상기 제 2 제어 게이트들에 인가되어 상기 풀-업 트랜지스터들(M21, M22)이 도통하고 상기 로우 값을 가지는 풀-다운 제 2 제어 신호(φNBG)가 상기 풀-다운 트랜지스터들(M31, M32)의 상기 제 2 제어 게이트들에 인가되어 상기 풀-다운 트랜지스터들(M31, M32)이 도통하지 않는, 차동 센스 증폭기 제어 방법.
  14. 제 12 항에 있어서,
    프리차지 동작 중, 상기 하이 값을 가지는 풀-업 제 2 제어 신호(φPBG)가 상기 풀-업 트랜지스터들(M21, M22)의 상기 제 2 제어 게이트들에 인가되어 상기 풀-업 트랜지스터들(M21, M22)이 도통하지 않고 상기 하이 값을 가지는 풀-다운 제 2 제어 신호(φNBG)가 상기 풀-다운 트랜지스터들(M31, M32)의 상기 제 2 제어 게이트들에 인가되어 상기 풀-다운 트랜지스터들(M31, M32)이 도통하는, 차동 센스 증폭기 제어 방법.
  15. 제 12 항에 있어서,
    감지 동작 중, 상기 풀-다운 트랜지스터들(M31, M32)이 도통되도록 상기 하이 값을 가지는 풀-다운 제 2 제어 신호(φNBG)가 상기 풀-다운 트랜지스터들(M31, M32)의 상기 제 2 제어 게이트들에 인가되고, 상기 풀-업 트랜지스터들(M21, M22)이 도통되지 않도록 상기 하이 값을 가지는 풀-업 제 2 제어 신호(φPBG)가 상기 풀-업 트랜지스터들(M21, M22)의 상기 제 2 제어 게이트들에 인가되는 차동 센스 증폭기 제어 방법.
  16. 제 12 항에 있어서,
    감지 동작 중, 상기 풀-다운 트랜지스터들(M31, M32)이 도통되지 않도록 상기 로우 값을 가지는 풀-다운 제 2 제어 신호(φNBG)가 상기 풀-다운 트랜지스터들(M31, M32)의 상기 제 2 제어 게이트들에 인가되고, 상기 풀-업 트랜지스터들(M21, M22)이 도통되도록 상기 로우 값을 가지는 풀-업 제 2 제어 신호(φPBG)가 상기 풀-업 트랜지스터들(M21, M22)의 상기 제 2 제어 게이트들에 인가되는 차동 센스 증폭기 제어 방법.
  17. 제 12 항에 있어서,
    라이트-백 동작 중, 상기 풀-업 트랜지스터들(M21, M22)이 도통되도록 상기 로우 값을 가지는 풀-업 제 2 제어 신호(φPBG)가 상기 풀-업 트랜지스터들(M21, M22)의 상기 제 2 제어 게이트들에 인가되고, 상기 풀-다운 트랜지스터들(M31, M32)이 도통되도록 상기 하이 값을 가지는 풀-다운 제 2 제어 신호(φNBG)가 상기 풀-다운 트랜지스터들(M31, M32)의 상기 제 2 제어 게이트들에 인가되는 차동 센스 증폭기 제어 방법.
  18. 판독 동작을 수행하기 위해 제 8 항에 따른 차동 센스 증폭기를 제어하는 방법에 있어서,
    상기 풀-다운 트랜지스터들(M31, M32)을 공핍 모드(depletion mode)로 전환하기 위해 하이 값을 가지는 풀-다운 제 2 제어 신호(φNBG)가 상기 풀-다운 트랜지스터들(M31, M32)의 상기 제 2 제어 게이트들에 인가되는, 차동 센스 증폭기 제어 방법.
  19. 판독 동작을 수행하기 위해 제 9 항에 따른 차동 센스 증폭기를 제어하는 방법에 있어서,
    상기 풀-업 트랜지스터들(M21, M22)을 공핍 모드로 전환하기 위해 로우 값을 가지는 풀-업 제 2 제어 신호(φPBG)가 상기 풀-업 트랜지스터들(M21, M22)의 상기 제 2 제어 게이트들에 인가되는, 차동 센스 증폭기 제어 방법.
  20. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 적어도 하나의 차동 센스 증폭기를 포함하는 것을 특징으로 하는 메모리 셀 어레이(122)가 통합된 반도체 메모리(120).
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