JP2013073666A - 半導体記憶装置 - Google Patents

Abstract

【課題】低電圧駆動時における動作完了直後のビット線のプリチャージ電圧復帰するまでの時間を高速化し、読み取りエラーを防止する。
【解決手段】メモリセルＢＬＣＥＬＬ＜０＞、ＢＬＣＥＬＬ＜１＞と、メモリセルのビット線対ｂｌ／ｂｌｂと、ビット線対の電位差を増幅するセンスアンプ回路ＢＬＳＡと、センスアンプ回路ＢＬＳＡのグローバルビット線対ｇｂｌ／ｇｂｌｂと、を有する半導体記憶装置である。センスアンプ回路ＢＬＳＡは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含むＳＲＡＭ型であり、該ＳＲＡＭの接続ノードａ及び接続ノードｂに専用のイコライズ線ｅｑｃを設けることによって、各駆動信号線に分布する寄生容量を分散させる。
【選択図】図１

Description

本発明は、低電圧駆動でかつ、高速動作可能な半導体記憶装置に関する。

従来、半導体記憶装置に関する種々の従来技術が開示、提案されている。

たとえば特許文献１には、基準ビットラインがバイアスされ、ＤＲＡＭ［Dynamic Random Access Memory］セルのリフレッシュ周期を増大させる方法の一例として、前記基準ビットラインをバイアスし、所定のバイアス電圧を印加することを含んだメモリ装置において、バイアス回路が、ビットラインに接続し、バイアス信号を受信するように構成されまた配置されたバイアスキャパシタを含む構成を持った半導体記憶装置が開示されている。

たとえば特許文献２には、低電力駆動を目的として、真ビットライン及び相補ビットラインを介して、ＳＲＡＭ［Static Random Access Memory］メモリセルのアンチパラレル記憶回路にデータを書き込み、またはそれからデータを読み出すＳＲＡＭの制御方法及びＳＲＡＭセルが開示されている。第１トランジスタは、ＳＲＡＭメモリセルの真ノードと真ビットラインの間に設けられ、第２トランジスタは、相補ノードと相補ビットラインの間に設けられており、第１トランジスタ、第２トランジスタは別々の信号によって制御される構成を持った半導体記憶装置が開示されている。

たとえば特許文献３には、相補信号線対の微小電位差を増幅するセンスアンプ回路において、センスアンプ回路の起動信号の生成が不要で、且つ、低消費電力、高速、省面積化が可能な半導体集積回路について開示されている。

たとえば特許文献４には、イコライズ線及びその制御方法であって、特にイコライズ線に接続される第１、第２の配線の電圧を、２つの配線に供給される電圧の中点電圧に対しオフセットする電圧とするイコライズ線及びその制御方法について開示されている。

図５には、従来のローカルセンスアンプの回路構成の一例を示す。本構成のローカルセンスアンプは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含む。トランジスタＰ１及びＰ２のソースは、いずれもＰＭＯＳ駆動用の信号線である信号線ｐｈｉ＿ｒｓｔすなわち第1電圧供給線に接続されている。トランジスタＮ１及びＮ２のソースは、いずれもＮＭＯＳ駆動用の信号線である信号線ｐｈｉ＿ｓｂすなわち第２電圧供給線に接続されている。

トランジスタＰ１のドレインとトランジスタＮ１のドレインは、接続ノードａで互いに接続されている。接続ノードａは、第１ローカルビット線ｂｌに接続されている。接続ノードａは、トランジスタＮ３を介して第１グローバルビット線ｇｂｌに接続されている。接続ノードａは、トランジスタＮ５を介して信号線ｐｈｉ＿ｓｂに接続されている。接続ノードａは、トランジスタＰ２及びＮ２の両ゲートに各々接続されている。トランジスタＮ３のゲートは、信号線ｃｓすなわちセル選択信号線に接続されている。トランジスタＮ５のゲートは、信号線ｅｑすなわち第１ローカルビット線ｂｌ及び第２ローカルビット線ｂｌｂのプリチャージ／イコライズ用信号線、に接続されている。

トランジスタＰ２のドレインとトランジスタＮ２のドレインは、接続ノードｂで互いに接続されている。接続ノードｂは、第２ローカルビット線ｂｌｂに接続されている。接続ノードｂは、トランジスタＮ４を介して第２グローバルビット線ｇｂｌｂに接続されている。接続ノードｂは、トランジスタＮ６を介して信号線ｐｈｉ＿ｓｂに接続されている。接続ノードｂは、トランジスタＰ１及びＮ１の両ゲートに各々接続されている。トランジスタＮ４のゲートは、信号線ｃｓに接続されている。トランジスタＮ６のゲートは、信号線ｅｑに接続されている。上記構成から成るローカルセンスアンプは、ＤＲＡＭメモリセルの微弱な出力信号を増幅して出力する。

特表２００５−５１４７２３号公報 特開２００９−２０９９３号公報 特開２００５−１７４５０４号公報 特開２００８−５２８１０号公報

このようなローカルセンスアンプにおいて、書き込み動作と読み出し動作を行う前には、全てのビット線の電位は電源電圧と接地電圧とのほぼ中間の電圧レベルであるプリチャージ電圧にチャージされている必要がある。しかしながら従来の回路構成では、動作完了後直後の電圧レベルがプリチャージ電圧に復帰するまでに時間を要する。これは、上記に示したトランジスタＰ１、Ｐ２及びＮ１〜Ｎ６が配線されることにより生じる寄生容量が主な原因である。

本発明の半導体記憶装置は、グローバルビット線対（gbl/gblb）と、第１電圧供給線（phi_rst）、第２電圧供給線（phi_sb）、第３電圧供給線（eqc）、イコライズ信号線（eqc）、セル選択信号線（ｃｓ）、第１トランジスタ（P1）、第２トランジスタ（P2）、第３トランジスタ（N1）、第４トランジスタ（N2）、第５トランジスタ（N5）、第６トランジスタ（N6）、第７トランジスタ（N3）及び第８トランジスタ（N4）を有し、前記第１トランジスタ及び第２トランジスタの第１主電極（ソース）は第１電圧供給線に接続され、第３トランジスタ及び第４トランジスタの第１主電極（ソース）は第２電圧供給線に接続され、第１トランジスタ及び第３トランジスタの第２主電極（ドレイン）は共通に接続され、第１ノード（ａ）を形成し、第２トランジスタ及び第４トランジスタの第２主電極（ドレイン）は共通に接続され、第２ノード（ｂ）を形成し、第１トランジスタの入力電極と第３トランジスタの入力電極及び第２ノードは共通に接続され、第２トランジスタの入力電極と前４トランジスタの入力電極及び第１ノードは共通に接続され、第１ノードは第５トランジスタを介して第３電圧供給線と接続され、第２ノードは第６トランジスタを介して第３電圧供給線と接続され、第５トランジスタ及び第６トランジスタの入力電極は、イコライズ信号線に接続され、第１ノードは第７トランジスタを介してグローバルビット線対の一方と接続され、第２ノードは第８トランジスタを介してグローバルビット線対の他方と接続され、第７トランジスタ及び第８トランジスタの入力電極は、セル選択信号線（ｃｓ）に接続されている。

さらに、第１電圧供給線には、電源電圧と、プリチャージ電圧が時間的に断続に入力され、第２電圧供給線には、プリチャージ電圧と、接地電圧が時間的に断続に入力され、
第１電圧供給線に電源電圧が与えられるタイミングと第２電圧供給線にプリチャージ電圧が与えられるタイミングは同一であり、第１電圧供給線にプリチャージ電圧が与えられるタイミングと第２電圧供給線に接地電圧が与えられるタイミングは同一である。

さらに、第３電源供給線は、常にプリチャージ電圧が維持されている。

さらに、第１電圧供給線には第１トランジスタと第２トランジスタが接続され、第２電圧供給線には第３トランジスタと第４トランジスタが接続され、第３電圧供給線には第５トランジスタと第６トランジスタが接続されており、各電圧供給線に接続されるトランジスタの数が同一である。

さらに本発明の半導体記憶装置は、メモリセル（BLCELL<k>）と、メモリセルのビット線対（bl/blb）とを有し、 ビット線対の一方は第１ノードに接続され、ビット線対の他方は第２ノードに接続されている。

さらに、グローバルビット線対の出力を増幅するセンスアンプ回路を有する。

さらに、電源電圧は、３Ｖ以下であり、より好ましくは１．５Ｖ以下である。

さらに本発明の半導体記憶装置の構成では、グローバルビット線対（gbl/gblb）と、第１電圧供給線（phi_rst）、第２電圧供給線（phi_sb）、イコライズ信号線（eq）、セル選択信号線（ｃｓ）、第１トランジスタ（P1）、第２トランジスタ（P2）、第３トランジスタ（N1）、第４トランジスタ（N2）、第５トランジスタ（N5）、第６トランジスタ（N6）第７トランジスタ（N3）及び第８トランジスタ（N4）を有し、第１トランジスタ及び第２トランジスタの第１主電極（ソース）は第１電圧供給線に接続され、第３トランジスタ及び第４トランジスタの第１主電極（ソース）は第２電圧供給線に接続され、第１トランジスタ及び第３トランジスタの第２主電極（ドレイン）は共通に接続され、第１ノード（ａ）を形成し、第２トランジスタ及び第４トランジスタの第２主電極（ドレイン）は共通に接続され、第２ノード（ｂ）を形成し、第１トランジスタの入力電極と第３トランジスタの入力電極及び第２ノードは共通に接続され、第２トランジスタの入力電極と第４トランジスタの入力電極及び第１ノードは共通に接続され、第１ノードは第５トランジスタを介して第２電圧供給線と接続され、第２ノードは第６トランジスタを介して第２電圧供給線と接続され、第５トランジスタ及び第６トランジスタの入力電極は、イコライズ信号線に接続され、第１ノードは第７トランジスタを介してグローバルビット線対の一方と接続され、第２ノードは第８トランジスタを介してグローバルビット線対の他方と接続され、第７トランジスタ及び第８トランジスタの入力電極は、セル選択信号線（ｃｓ）に接続され、第１電源供給線に分布する容量成分と、第２電源供給線に分布する容量成分が略同一である。

さらに、第1，第２トランジスタの素子面積の和と、第３，第４，第５，第６トランジスタの素子面積の和が等しくなるように構成するとよい。

回路内に生じる寄生容量を分散することによって、ビット線のプリチャージを容易にし、低電圧駆動における読み出し不良の防止や、高速動作を可能とする半導体記憶装置を提供する。

本発明にかかる半導体記憶装置の構成例を示す回路図である。 データ「０」のリード動作を説明するためのタイムチャートである。 データ「１」のリード動作を説明するためのタイムチャートである。 データ「０」のリード動作において、本発明の特徴を説明するために用意したタイムチャートである。 従来のローカルセンスアンプの構成例を示す回路図である。

＜ＤＲＡＭ＞
図１は、本発明にかかる半導体記憶装置、特にＤＲＡＭの第１構成例を示す回路図である。第１構成例のＤＲＡＭは、メモリセルＣＥＬＬとして、ＤＲＡＭ型のメモリセルＢＬＣＥＬＬ＜ｋ＞（ただしｋ＝０、１、…）と、ＳＲＡＭ型のローカルセンスアンプＢＬＳＡと、を含む。

メモリセルＢＬＣＥＬＬ＜ｋ＞は、選択トランジスタＰＧ＜ｋ＞（図１の例では、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ）と、キャパシタＣ＜ｋ＞（図１の例では、Ｐチャネル型ＭＯＳ電界効果トランジスタのゲート容量）と、を有する。キャパシタＣ＜ｋ＞の第１端すなわちセンスノードｓｎは、選択トランジスタＰＧ＜ｋ＞を介して第１ローカルビット線ｂｌまたは第２ローカルビット線ｂｌｂに接続されている。キャパシタＣ＜ｋ＞の第２端すなわちトランジスタのゲートは、基準電圧ＶＢＢＳの印加端に接続されている。選択トランジスタＰＧ＜ｋ＞のゲートは、ワード線ＷＬ＜ｋ＞に接続されている。

ローカルセンスアンプＢＬＳＡは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含む。トランジスタＰ１及びＰ２のソースは、ＰＭＯＳ駆動用の信号線である信号線ｐｈｉ＿ｒｓｔすなわち第1電圧供給線に接続されている。トランジスタＮ１及びＮ２のソースは、いずれもＮＭＯＳ駆動用の信号線である信号線ｐｈｉ＿ｓｂすなわち第２電圧供給線に接続されている。

トランジスタＰ１及びトランジスタＮ１のドレイン同士は、接続ノードａで互いに共通接続されている。接続ノードａは、第１ローカルビット線ｂｌに接続されている。接続ノードａは、トランジスタＮ３を介して第１グローバルビット線ｇｂｌに接続されている。接続ノードａは、トランジスタＮ５を介してイコライズ線ｅｑｃに接続されている。接続ノードａは、トランジスタＰ２及びＮ２の両ゲートに共通接続されている。トランジスタＮ３のゲートは、信号線ｃｓすなわちセル選択信号線に接続されている。トランジスタＮ５のゲートは、信号線ｅｑすなわち第１ローカルビット線ｂｌ及び第２ローカルビット線ｂｌｂのプリチャージ／イコライズ用信号線、に接続されている。

トランジスタＰ２及びトランジスタＮ２のドレイン同士は、接続ノードｂで互いに共通接続されている。接続ノードｂは、第２ローカルビット線ｂｌｂに接続されている。接続ノードｂは、トランジスタＮ４を介して第２グローバルビット線ｇｂｌｂに接続されている。接続ノードｂは、トランジスタＮ６を介してイコライズ線ｅｑｃに接続されている。接続ノードｂは、トランジスタＰ１及びＮ１の両ゲートに各々接続されている。トランジスタＮ４のゲートは、信号線ｃｓに接続されている。トランジスタＮ６のゲートは、信号線ｅｑに接続されている。

なお、トランジスタＮ５，Ｎ６は信号線ｅｑｃとノードａ，ｂをそれぞれ接続しており、後述するように、ローカルセンスアンプＢＬＳＡの動作終了後にノードａ，ｂの電位を電源電圧と接地電圧とのほぼ中間の電圧レベルである後述のプリチャージ電圧ＶＣＣＨにチャージするために用意されている。

上記構成から成るローカルセンスアンプＢＬＳＡは、メモリセルＢＬＣＥＬＬ＜ｋ＞の微弱な出力信号すなわち第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂに各々現れる電圧信号を増幅して、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂに出力する。また、ローカルセンスアンプＢＬＳＡは、メモリセルＢＬＣＥＬＬ＜ｋ＞へのデータ書き込みやリフレッシュを行う。

なお、図１では、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂのそれぞれにメモリセルＢＬＣＥＬＬが１つずつ接続されているが、実際には、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂのそれぞれに多数のメモリセルＢＬＣＥＬＬが接続される。

また、図１では、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの間にメモリセルＣＥＬＬが１つだけ接続されているが、実際には、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの間に多数のメモリセルＣＥＬＬが接続される。

イコライズ線ｅｑｃには、後述するローカルビット線用のプリチャージ電圧ＶＣＣＨが印加されており、図示しないプリチャージ回路に直結され、常に後述するプリチャージ電圧ＶＣＣＨが印加されている。

＜データ「０」のリード動作＞
図２は、データ「０」のリード動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。なお、データ「０」とは、キャパシタＣ＜０＞のセンスノードｓｎに、データ「０」に相当する低電圧ＶＬ、たとえば０Ｖが与えられていることを意味する

図２中の電圧に関する記号について説明する。電源電圧ＶＤＤはたとえば１．２Ｖである。接地電圧ＶＳＳは０Ｖである。電圧ＶＣＣＢは信号線ｅｑに印加されるハイレベル電圧たとえば１．６Ｖである。プリチャージ電圧ＶＣＣＨはローカルビット線用のプリチャージ電圧レベルであり、たとえば０．４ＶＤＤ〜０．６ＶＤＤの値である。ΔＶは第1ローカルビット線ｂｌの電圧と第２ローカルビット線ｂｌｂの電圧差の絶対値であり、すなわち｜ｂｌ−ｂｌｂ｜である。

図２中の時間に関する記号について説明する。時間ｔＣＹＣ＿ＢＬは、リード／ライト動作の駆動周期である。時間ｔｅｑ＿ｐｈｉ１は、信号線ｅｑの電圧がローレベルに立ち下げられてから信号線ｐｈｉ＿ｒｓｔが電源電圧ＶＤＤに立ち上げられ、ｐｈｉ＿ｓｂの電圧が接地電圧ＶＳＳに立ち下げられるまでの時間である。時間ｔｒｄは、信号線ｐｈｉ＿ｒｓｔがプリチャージ電圧ＶＤＤＨに立ち上げられ、ｐｈｉ＿ｓｂの電圧が接地電圧ＶＳＳに立ち下げられてから第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂの電圧が安定するまでの時間である。時間ｔｐｈｉ＿ｃｓは、信号線ｐｈｉ＿ｒｓｔが電源電圧ＶＤＤに立られ、ｐｈｉ＿ｓｂの電圧が接地電圧ＶＳＳに立ち下げられてから信号線ｃｓの電圧がハイレベルに立ち上げられるまでの時間である。時間ｔｃｓ＿ｅｑは、信号線ｃｓの電圧がローレベルに立ち下げられてから信号線ｅｑの電圧がハイレベルに立ち上げられるまでの時間である。時間ｔｅｑ＿ｐｈｉ２は、信号線ｅｑの電圧がハイレベルに立ち上げられてから信号線ｐｈｉ＿ｒｓｔの電圧がプリチャージ電圧ＶＤＤＨに立ち下げられ、ｐｈｉ＿ｓｂの電圧がプリチャージ電圧ＶＤＤＨに立ち下げられるまでの時間である。時間ｔＰＲＥは、信号線ｅｑの電圧がハイレベルに立ち上げられてから第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂの電圧がプリチャージされるまでの時間である。ΔＶｇｂｌは、第1グローバルビット線ｇｂｌの電圧と第２グローバルビット線ｇｂｌｂの電圧差の絶対値であり、すなわち｜ｇｂｌ−ｇｂｌｂ｜である。時間ｔｒｇｄは、信号線ｃｓがハイレベルに立ち上げられてからΔＶｇｂｌが電源電圧のたとえば１０％程度に達するのに要する時間である。

図２を参照しながら、メモリセルＢＬＣＥＬＬ＜０＞からデータ「０」を読み出す場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれもイコライズ線ｅｑｃと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨが印加されている（図２（ａ），（ｂ））。

その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、図２（ｂ）に示すように信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがイコライズ線ｅｑｃから分離されてフローティング状態となる。

このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「０」に相当する低電圧ＶＬたとえば０Ｖが与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧低下すなわちΔＶが生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧上昇が生じる（図２（ａ），（ｆ））。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨに維持されたままとなる。

その後、信号線ｐｈｉ＿ｒｓｔがプリチャージ電圧ＶＤＤＨからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからプリチャージ電圧ＶＤＤＨに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる（図２（ｃ））。その結果、第１ローカルビット線ｂｌの電圧が接地電圧ＶＳＳまで引き下げられ、第２ローカルビット線ｂｌｂの電圧が電源電圧ＶＤＤまで引き上げられる（図２（ａ））。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌｂ−ｂｌ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「０」に相当する低電圧ＶＬに戻される（図２（ｆ））。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データの読み出し動作に備えていずれもハイレベルに維持される。

その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ導通される。その結果、第１グローバルビット線ｇｂｌの電圧は、電源電圧ＶＤＤからΔＶｇｂｌだけ低下する（図２（ｄ），（ｅ））。一方、第２グローバルビット線ｇｂｌｂの電圧は電源電圧ＶＤＤに維持されたままとなる。従って、センスアンプＳＡでは、第１グローバルビット線ｇｂｌの電圧が第２グローバルビット線ｇｂｌｂの電圧よりも低いと判定され、メモリセルＢＬＣＥＬＬ＜０＞からデータ「０」が読み出される。

その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される（図２（ｄ），（ｅ））。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれプリチャージ電圧ＶＤＤＨに遷移されると（図２（ｃ））、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれもイコライズ線ｅｑｃと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨが印加される（図２（ａ），（ｃ））。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。また、動作の全体を通じて、イコライズ線ｅｑｃの電圧はプリチャージ電圧ＶＤＤＨに保たれている（図２（ｇ））。

上記一連の動作により、メモリセルＢＬＣＥＬＬ＜０＞からデータ「０」を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。

＜データ「１」のリード動作＞
図３は、データ「１」のリード動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。データ「１」とは、キャパシタＣ＜０＞のセンスノードｓｎには、データ「１」に相当する高電圧ＶＨたとえばＶＤＤまで近傍が与えられていることを意味する。なお、図３中の電圧に関する記号や時間に関する記号は、図２と同一であるため、重複した説明は割愛する。

図３を参照しながら、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」を読み出す場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれもイコライズ線ｅｑｃと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨが印加されている（図３（ａ），（ｂ））。

その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、図３（ｂ）に示すように信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがイコライズ線ｅｑｃから分離されてフローティング状態となる。

このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「１」に相当する高電圧ＶＨ（ＶＤＤまで近傍）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧上昇すなわちΔＶが生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧低下が生じる（図３（ａ），（ｆ））。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨに維持されたままとなる。

その後、信号線ｐｈｉ＿ｒｓｔがプリチャージ電圧ＶＤＤＨから電源電圧ＶＤＤに立ち上げられ、信号線ｐｈｉ＿ｓｂがプリチャージ電圧ＶＤＤＨから接地電圧ＶＳＳに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる（図３（ｃ））。その結果、第１ローカルビット線ｂｌの電圧が電源電圧ＶＤＤまで引き上げられ、第２ローカルビット線ｂｌｂの電圧が接地電圧ＶＳＳまで引き下げられる（図３（ａ））。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌ−ｂｌｂ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「１」に相当する高電圧ＶＨに戻される（図３（ｆ））。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データの読み出し動作に備えて、いずれもハイレベルに維持される。

その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ導通される。その結果、第２グローバルビット線ｇｂｌｂの電圧は、電源電圧ＶＤＤからΔＶｇｂｌだけ低下する（図３（ｄ），（ｅ））。一方、第１グローバルビット線ｇｂｌの電圧は電源電圧ＶＤＤに維持されたままとなる。従って、センスアンプＳＡでは、第１グローバルビット線ｇｂｌの電圧が第２グローバルビット線ｇｂｌｂの電圧よりも高いと判定され、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」が読み出される。

その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される（図３（ｄ），（ｅ））。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれプリチャージ電圧ＶＤＤＨに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる（図３（ｃ））。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれもイコライズ線ｅｑｃと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨが印加される（図３（ａ），（ｃ））。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。また、動作の全体を通じて、イコライズ線ｅｑｃの電圧はプリチャージ電圧ＶＤＤＨに保たれている（図３（ｇ））。

上記一連の動作により、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。

図４は、データ「０」のリード動作における電圧波形の要部拡大図であり、本発明のかかる回路構成における電圧波形と、従来の回路構成おける電圧波形とを比較するために用意した図である。ｔＣＹＣ＿ＢＬは、リード／ライト動作の駆動周期を示し、ｔＰＲＥ、ｔＰＥＲ＿Ｌは、それぞれ本発明及び従来の構成において、信号線ｅｑの電圧がハイレベルに立ち上げられてから第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂの電圧がプリチャージされるまでの時間である。

図４（ａ）は、図５に示した従来回路において第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂに生じる電圧波形であり、本発明のかかる回路構成による効果を明らかにするための比較として用意した。図５に示した従来回路では、信号線ｐｈｉ＿ｒｓｔにトランジスタＰ１，Ｐ２が、信号線ｐｈｉ＿ｓｂには、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４がそれぞれ接続されている点が本発明の回路構成と異なる。なお、電圧波形は後述の図４（ｃ）における理解を助けるために破線で示してある。

本発明のかかる半導体記憶装置の読み出し動作においては、一般に、リード／ライト動作の駆動周期ｔＣＹＣ＿ＢＬの右端すなわち動作終了点における第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂの電圧は、プリチャージ電圧ＶＣＣＨなることが必要である。プリチャージ電圧ＶＣＣＨは、図示しないプリチャージ回路によって生じる。このとき上述したように、信号線ｐｈｉ＿ｒｓｔがプリチャージ電圧ＶＣＣＨに立ち下げられ、信号線ｐｈｉ＿ｓｂがプリチャージ電圧ＶＣＣＨに立ち上げられる。これは、信号線ｐｈｉ＿ｒｓｔ及び信号線ｐｈｉ＿ｓｂが、共に図示しないプリチャージ回路に導通されることによってなされる。続いて信号線ｅｑの電圧はハイレベルに立ち上げられ、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂは図示しないプリチャージ回路と導通することとなる。

図５に示した従来の回路構成では、上述のように、信号線ｐｈｉ＿ｒｓｔにトランジスタＰ１，Ｐ２が、信号線ｐｈｉ＿ｓｂには、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４がそれぞれ接続されていた。これにより、信号線ｐｈｉ＿ｒｓｔに分布する寄生容量と、信号線ｐｈｉ＿ｓｂに分布する寄生容量に差が生じることとなる。この寄生容量の差の主な原因は、各信号線に接続されるトランジスタの数に依存すると考えられる。なお、本書でいう「分布する寄生容量」とは、信号線ｐｈｉ＿ｒｓｔ及び信号線ｐｈｉ＿ｓｂに各々接続されるトランジスタの有する容量と、各信号線に寄生する容量を合わせた容量の全体値を表す。

これにより、信号線ｐｈｉ＿ｒｓｔをプリチャージ電圧ＶＣＣＨへと立ち下げるのに要する時間より、信号線ｐｈｉ＿ｓｂをプリチャージ電圧ＶＣＣＨへと立ち下げるのに要する時間は、より多く必要となる。結果、図示しないプリチャージ回路と信号線ｐｈｉ＿ｒｓｔ及び信号線ｐｈｉ＿ｓｂとが導通されると、図示しないプリチャージ回路の電圧は即座にプリチャージ電圧ＶＣＣＨで安定化することはなく、それよりも低い値すなわち接地電圧ＶＳＳ側に偏った値において平衡状態へと達する。

続いて信号線ｅｑの電圧はハイレベルに立ち上げられ、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通することで、上述した図示しないプリチャージ回路の電圧が各ローカルビット線へと反映される。その後、信号線ｐｈｉ＿ｓｂに分布する寄生容量が充電されるにつれ、各ローカルビット線の電圧はプリチャージ電圧ＶＣＣＨへと安定化してゆく。

図４（ａ）では、動作終了時に生じる電圧の偏りを、誤差αとして表している。理想的には、動作終了時には各ローカルビット線の電圧はプリチャージ電圧ＶＣＣＨとなるべきであるが、破線が示す従来の回路構成から生じる電圧波形では、誤差αだけ電源電圧ＶＳＳ側に偏った電圧となっている。誤差αの値は、上述の理由から明らかなように、主に信号線ｐｈｉ＿ｒｓｔに接続されたトランジスタ由来の寄生容量に対する、信号線ｐｈｉ＿ｓｂに接続されたトランジスタ由来の寄生容量の比で決定される。

図２及び図３で述べたように、本構成を持ったメモリセルＣＥＬＬのデータ「０」及びデータ「１」の読み出し動作においては、キャパシタＣ＜ｋ＞と各ローカルビット線との容量分配により生じる、わずかな電圧上昇乃至は電圧低下すなわちΔＶをデータとして認識するようにしているため、図４（ａ）に図示したような誤差αが存在することにより、データの読み出しマージンを確保することが困難になる。

誤差αを解消するには信号線ｐｈｉ＿ｓｂに接続されたトランジスタ由来の寄生容量が図示しないプリチャージ回路によってプリチャージ電圧ＶＣＣＨに充電されるのを待てばよいが、その待機時間の分だけ、次の動作に移るまでの時間を要するために高速動作の妨げになる。図４（ａ）では、時間ｔＰＥＲ＿Ｌとして示しており、図４に示すように誤差αがプリチャージ電圧ＶＣＣＨまで十分に充電されるまでの時間が、待機時間として必要となってしまう。

図４（ｂ）は、図１に示した本発明のかかる回路構成によって得られる第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂに生じる電圧波形を示している。図１で示したように本発明の構成では、信号線ｐｈｉ＿ｒｓｔと信号線ｐｈｉ＿ｓｂに接続されるトランジスタの数が一致する。すなわち、信号線ｐｈｉ＿ｒｓｔにはトランジスタＰ１及びトランジスタＰ２が、信号線ｐｈｉ＿ｓｂにはトランジスタＮ１とトランジスタＮ２が接続されている。これにより、信号線ｐｈｉ＿ｒｓｔの持つ接続されたトランジスタに起因する寄生容量と、信号線ｐｈｉ＿ｓｂの持つ接続されたトランジスタに起因する寄生容量とを略同一にすることができる。電圧波形は実線で示してある。

図１で示した本発明の回路構成では、イコライズ線ｅｑｃが新たに設けられている。イコライズ線ｅｑｃは、常に図示しないプリチャージ回路と導通されており、従って常にプリチャージ電圧ＶＣＣＨが与えられていることを特徴としている。

本発明の回路構成とすることにより、信号線ｐｈｉ＿ｒｓｔに接続されたトランジスタ由来の寄生容量に対する、信号線ｐｈｉ＿ｓｂに接続されたトランジスタ由来の寄生容量は略同一となる。これは各信号線に接続されるトランジスタの数が等しくなることから明らかである。

これにより、動作終了時に信号線ｐｈｉ＿ｒｓｔ及び信号線ｐｈｉ＿ｓｂが、共に図示しないプリチャージ回路に導通された場合にも、各信号線に分布する寄生容量は略同一であるため、従来の回路構成で生じていた誤差αの様な偏りが生じず、一定時間後すなわちｔＰＥＲ経過後にプリチャージ電圧ＶＣＣＨに落ち着く。

したがって、続いて信号線ｅｑの電圧はハイレベルに立ち上げられ、トランジスタＮ５及びＮ６がいずれもオンとなり、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれもイコライズ線ｅｑｃと導通した場合も同様に誤差αのような偏りは生じない。これは図４において時間ｔＰＥＲとして示すように、誤差αが生じないことによって待機時間が短縮され、高速動作が可能となる。言い換えると、誤差αの有無によって、常にｔＰＥＲ＜ｔＰＥＲ＿Ｌである。

図４（ｃ）は、比較のために図４（ａ），（ｂ）を重ねた図であり、破線が図４（ａ）で示した電圧波形、実線が図４（ｂ）で示した電圧波形をそれぞれ示している。上述のように、誤差αの有無によって、常にｔＰＥＲ＜ｔＰＥＲ＿Ｌであるため、本発明の回路構成によると、従来に比べ即座に次のシーケンスに移行できるため、高速動作が可能になっている。なお、時間ｔＰＥＲと時間ｔＰＥＲ＿Ｌの差は、たとえば駆動電圧、素子のサイズ等により変化するが、低電圧駆動においてその差は広がる傾向にあるため、本発明の回路構成の効果がより顕著に表れる。

本発明の回路構成は、特に半導体記憶装置を低電圧駆動すなわち電源電圧ＶＤＤがたとえば１．５Ｖ以下で駆動する場合に有効である。これは上述のように駆動電圧が低いことによって、読み出し動作時のおける読み出しマージンが小さくなることに起因する。言い換えると、本発明の構成を用いることで、低電圧領域における読み出し動作を安定して行うことができるため、ローカルセンスアンプの読み出し動作の信頼性が増す。

信号線ｐｈｉ＿ｒｓｔと信号線ｐｈｉ＿ｓｂの持つ、各信号線に接続されたトランジスタに由来する寄生容量を略同一にする方法として、トランジスタの大きさを変化させることが考えられる。具体的には、たとえばトランジスタＮ１，Ｎ２，Ｎ３及びＮ４の大きさを変えずにトランジスタＰ１及びトランジスタＰ２の大きさを２倍とする方法すなわちＰＭＯＳの面積を拡大する方法や、トランジスタＰ１及びトランジスタＰ２の大きさを変えずにトランジスタＮ１，Ｎ２，Ｎ３及びＮ４の大きさを１／２倍とする方法すなわちＮＭＯＳの面積を縮小する方法などが考えられる。しかしながら、ＰＭＯＳの面積を拡大する方法では、ＰＭＯＳの面積が拡大した分、半導体記憶装置全体の大きさも大きくせざるを得ず、たとえば小型化の面で不利である。また、ＮＭＯＳの面積を縮小する方法では、さらなる微細化のための製造プロセスを導入する必要があり、技術的に困難が伴うことや、製造コストの増大などの問題を生じる。しかしながら、本発明の効果を損なわない範囲で、このような方法を採用することができる。

本発明の半導体記憶装置は、大幅な設計変更を生じさせることなく、素子の高速動作と低電圧駆動時における信頼性を向上させることができるため、産業上の利用性は大である。

ＣＥＬＬ メモリセル
ＳＡ センスアンプ
ＢＬＣＥＬＬ メモリセル
ＰＧ 選択トランジスタ
Ｃ キャパシタ
ＢＬＳＡ ローカルセンスアンプ
ｂｌ，ｂｌｂ ローカルビット線
ｇｂｌ，ｇｂｌｂ グローバルビット線
Ｗ ワード線
Ｐ１，Ｐ２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ６ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ｐｈｉ＿ｒｓｔ，ｐｈｉ＿ｓｂ，ｃｓ，ｅｑ，ｅｑｃ 信号線

Claims (11)

1. グローバルビット線対と、
   第１電圧供給線、第２電圧供給線、第３電圧供給線、イコライズ信号線、セル選択信号線、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ及び第８トランジスタを有し、
   前記第１トランジスタの第１主電極及び前記第２トランジスタの第１主電極は前記第１電圧供給線に接続され、
   前記第３トランジスタの第１主電極及び前記第４トランジスタの第１主電極は前記第２電圧供給線に接続され、
   前記第１トランジスタの第２主電極及び前記第３トランジスタの第２主電極は共通に接続され、第１ノードを形成し、
   前記第２トランジスタの第２主電極及び前記第４トランジスタの第２主電極は共通に接続され、第２ノードを形成し、
   前記第１トランジスタの入力電極と前記第３トランジスタの入力電極及び前記第２ノードは共通に接続され、
   前記第２トランジスタの入力電極と前記第４トランジスタの入力電極及び前記第１ノードは共通に接続され、
   前記第１ノードは前記第５トランジスタを介して前記第３電圧供給線と接続され、
   前記第２ノードは前記第６トランジスタを介して前記第３電圧供給線と接続され、
   前記第５トランジスタ及び前記第６トランジスタの入力電極は、前記イコライズ信号線に接続され、
   前記第１ノードは前記第７トランジスタを介して前記グローバルビット線対の一方と接続され、前記第２ノードは前記第８トランジスタを介して前記グローバルビット線対の他方と接続され、
   前記第７トランジスタ及び第８トランジスタの入力電極は、前記セル選択信号線に接続されていることを特徴とする半導体記憶装置。
2. 前記第１電圧供給線には、電源電圧と、プリチャージ電圧が時間的に断続に入力され、
   前記第２電圧供給線には、前記プリチャージ電圧と、接地電圧が時間的に断続に入力され、
   前記第１電圧供給線に前記電源電圧が与えられるタイミングと前記第２電圧供給線に前記プリチャージ電圧が与えられるタイミングは同一であり、
   前記第１電圧供給線に前記プリチャージ電圧が与えられるタイミングと前記第２電圧供給線に前記接地電圧が与えられるタイミングは同一であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第３電圧供給線は、常に前記プリチャージ電圧が維持されていることを特徴とする請求項１または請求項２のいずれか1項に記載の半導体記憶装置。
4. 前記第１電圧供給線には前記第１トランジスタと前記第２トランジスタが接続され、
   前記第２電圧供給線には前記第３トランジスタと前記第４トランジスタが接続され、
   前記第３電圧供給線には前記第５トランジスタと前記第６トランジスタが接続されており、各電圧供給線に接続されるトランジスタによる容量成分が同一であることを特徴とする請求項１〜請求項３のいずれか1項に記載の半導体記憶装置。
5. メモリセルと、
   前記メモリセルのビット線対とを有し、
   前記ビット線対の一方は前記第１ノードに接続され、前記ビット線対の他方は前記第２ノードに接続されていることを特徴とする請求項１〜請求項４のいずれか1項に記載の半導体記憶装置。
6. 前記グローバルビット線対の出力を増幅するセンスアンプ回路を有することを特徴とする請求項１〜請求項５のいずれか1項に記載の半導体記憶装置。
7. 前記電源電圧は、３Ｖ以下であることを特徴とする請求項２〜請求項６のいずれか1項に記載の半導体記憶装置。
8. 前記電源電圧は、１．５Ｖ以下であることを特徴とする請求項２〜請求項６のいずれか1項に記載の半導体記憶装置。
9. グローバルビット線対と、
   第１電圧供給線、第２電圧供給線、イコライズ信号線、セル選択信号線、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタ及び第８トランジスタを有し、
   前記第１トランジスタの第１主電極及び前記第２トランジスタの第１主電極は前記第１電圧供給線に接続され、
   前記第３トランジスタの第１主電極及び前記第４トランジスタの第１主電極は前記第２電圧供給線に接続され、
   前記第１トランジスタの第２主電極及び前記第３トランジスタの第２主電極は共通に接続され、第１ノードを形成し、
   前記第２トランジスタの第２主電極及び前記第４トランジスタの第２主電極は共通に接続され、第２ノードを形成し、
   前記第１トランジスタの入力電極と前記第３トランジスタの入力電極及び前記第２ノードは共通に接続され、
   前記第２トランジスタの入力電極と前記第４トランジスタの入力電極及び前記第１ノードは共通に接続され、
   前記第１ノードは前記第５トランジスタを介して前記第２電圧供給線と接続され、
   前記第２ノードは前記第６トランジスタを介して前記第２電圧供給線と接続され、
   前記第５トランジスタ及び第６トランジスタの入力電極は、前記イコライズ信号線に接続され、
   前記第１ノードは前記第７トランジスタを介して前記グローバルビット線対の一方と接続され、前記第２ノードは前記第８トランジスタを介して前記グローバルビット線対の他方と接続され、
   前記第７トランジスタ及び第８トランジスタの入力電極は、セル選択信号線に接続され、
   前記第１電圧供給線に分布する容量成分と、前記第２電圧供給線に分布する容量成分が略同一であることを特徴とする半導体記憶装置。
10. 前記第１電圧供給線と前記第２電圧供給線の少なくとも一方には、前記、前記第１電圧供給線に分布する容量成分と、前記第２電圧供給線に分布する容量成分を略同一にするための府か容量を備えることを特徴とする請求項９に記載の半導体記憶装置。
11. 前記第1，第２トランジスタの素子面積の和と、前記第３，第４，第５，第６トランジスタの素子面積の和が等しいことを特徴とする請求項９に記載の半導体記憶装置。
    
    

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