JP2011248971A - 半導体装置 - Google Patents

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Abstract

【課題】小型化、低電圧・低電力化ならびに高速化が可能なセンスアンプを提供する。
【解決手段】増幅作用をする交差結合された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのそれぞれのソースに直列に第３のＭＯＳトランジスタと第４のＭＯＳトランジスタを接続し、第３及び第４のＭＯＳトランジスタの電流供給能力を第３及び第４のＭＯＳトランジスタの制御電極に与える制御電圧で制御する。データ保持期間において、制御電圧により第３及び第４のＭＯＳトランジスタに、データ保持に必要な最小限のサブスレッショルド電流を流し、ビット線電位を保持する。
【選択図】図１

Description

本発明は、半導体装置に関する。より具体的には、本発明は、半導体記憶装置に使われるセンスアンプ回路に関する。
ＭＯＳトランジスタのしきい電圧ＶＴのばらつきは、微細化とともに増大するので、チップ内のＭＯＳトランジスタの動作速度が益々ばらつくようになる。この速度ばらつきは、その動作電圧ＶＤＤが低下するほど顕著になる。しきい電圧ＶＴばらつきの増大は、ダイナミック・ランダム・アクセスメモリ（以下、ＤＲＡＭ）などに使われるセンスアンプのオフセット電圧も増加させ、センス動作を不安定にする。ここで、オフセット電圧とは、信号の増幅動作を行う交差結合された２個のＭＯＳトランジスタのしきい電圧ＶＴの差である。また、センスアンプは、増幅動作の初期にはＶＤＤ／２という低電圧で動作するので、しきい電圧ＶＴばらつきの増大とともに高速動作がますます困難になる。このオフセット電圧は、ＭＯＳトランジスタのチャンネル内の不純物を減らすことで低減することが知られている。また、不純物を低減することによりＭＯＳトランジスタのしきい電圧ＶＴが小さくなるので、低電圧でもＭＯＳを高速に動作させることができる。この結果、センスアンプも低電圧のもとでも高速に動作させることができる。しかし、しきい電圧ＶＴが小さくなるとサブスレショルド電流が増加するため、データ保持時の電力が増加するという問題がある。本明細書では、サブスレショルド電流とリーク電流を同じ意味で使用している。
オフセット電圧低減、高速センス動作、低電力データ保持を同時に実現するセンスアンプＳＡの例が、特許文献１に記載されている。特許文献１に記載のＳＡならびにその関連回路を図２７に示す。ＳＡ１１６は、４個のＮＭＯＳトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）からなるＮＭＯＳアンプ（ＮＳＡ１１９）、２個の交差結合されたＮＭＯＳトランジスタ（Ｑ７、Ｑ８）からなるＮＭＯＳラッチ（ＮＬ１１８、一種の交差結合型アンプ）と、２個の交差結合されたＰＭＯＳトランジスタ（Ｑ５、Ｑ６）からなるＰＭＯＳアンプ（ＰＳＡ１１７）で構成されている。ＮＳＡ１１９は、交差結合されたＱ１とＱ２のそれぞれのドレインにはＱ３とＱ４が接続されている。このＳＡ１１６の特長は、Ｑ１とＱ２のしきい電圧ＶＴが他よりも小さく設定されていることにある。前述したように、しきい電圧ＶＴの小さなＭＯＳはオフセット電圧が小さいので、ＮＳＡ１１９でセンス動作を行うことにより、低電圧でも安定かつ高速なセンス動作が可能になる。データ保持時は、ＮＳＡ１１９は非活性とし、ＮＬ１１８でデータ保持をすることにより、データ保持電力の低減を可能にする。
特開２００８−１７１４７６号公報
以下の分析は、本発明により与えられる。
しかしながら、特許文献１に記載のセンスアンプＳＡ１１６は、これまで伝統的に使われてきたＮＬ１１８とＰＳＡ１１７から成るＳＡに比べて、付加したＮＳＡ１１９の分だけセンスアンプ全体の面積が大きくなるという問題がある。また、付加した分だけビット線長が長くなるので、ビット線の寄生容量が増加し信号量が減少するという課題がある。
本発明の第１の側面による半導体装置は、複数のメモリセルと、前記複数のメモリセルのうちの関連する複数個のメモリセルに接続されたビット線対と、前記ビット線対に接続されたセンスアンプ回路であって、前記センスアンプ回路は、制御電極が前記ビット線対の一方に接続された第１のトランジスタと、制御電極が前記ビット線対の他方に接続された第２のトランジスタと、前記第１のトランジスタに直列に接続された第３のトランジスタと、前記第２のトランジスタに直列に接続された第４のトランジスタと、第３及び第４のトランジスタの制御電極に制御電圧を供給する制御回路部と、を含み、前記制御回路部は、前記センスアンプ回路が前記ビット線対の電位差を増幅する第１の期間において、第３及び第４のトランジスタが第１の電流供給能力を有するように制御電圧を制御し、ビット線対間の電位差を保持する第２の期間において、第３及び第４のトランジスタが導通し、かつ、前記第１の電流供給能力と異なる第２の電流供給能力を有するように前記制御電圧を制御する。
本発明の第２の側面による半導体装置は、複数のメモリセルと、前記複数のメモリセルのうちの関連する複数個のメモリセルに接続されたビット線対と、前記ビット線対に接続されたセンスアンプ回路であって、前記センスアンプ回路は、制御電極が前記ビット線対の一方に接続された第１のトランジスタと、制御電極が前記ビット線対の他方に接続された第２のトランジスタと、前記第１のトランジスタに直列に接続された第３のトランジスタと、前記第２のトランジスタに直列に接続された第４のトランジスタと、第３及び第４のトランジスタの制御電極に制御電圧を供給する制御回路部と、を含み、前記制御回路部は、第１の期間において、前記センスアンプ回路が前記ビット線対の電位差を増幅するように、前記制御回路部の制御電圧を制御し、増幅した前記ビット線対の電位差を保持する第２の期間において、前記制御回路部の制御電圧により、第３及び第４のトランジスタのサブスレショルド電流を制御して、前記ビット線対の電位差を復元可能な電位差以上になるようにする。
本発明によれば、センスアンプの面積を小さくし、動作が安定した半導体装置を提供することができるという効果が得られる。その理由は、第２の期間において、ビット線対間の電位差を保持するのに、従来は、ＮＭＯＳラッチ(ＮＬ)を使用していたが、本発明では、第１、第２、第３、及び第４のトランジスタで構成されるＮＭＯＳアンプ（ＮＳＡ）を用いて、第２の期間での低リーク電流データ保持が可能なように、第３及び第４の制御電極の制御電圧を制御するようにしたから、ＮＭＯＳラッチ(ＮＬ)をなくすことができるようになり、センスアンプの面積を小さくすることが可能になったからである。また、センスアンプの面積が小さくなったことで、ビット線長を短くすることができ、ビット線の寄生容量が減少して信号量が増加し、安定した動作が可能になった。
本発明の実施例１のセンスアンプならびにその関連回路図である。 図１のセンスアンプの動作タイミング図である。 図１のセンスアンプのシミュレーション動作波形図である。 図１のセンスアンプのビット線電圧差とＶＨの関係を示す図と、データ保持時のリーク電流とＶＨの関係を示す図である。 本発明の実施例２のセンスアンプの回路図である。 図５のセンスアンプの動作タイミング図である。 本発明の実施例３のＮＭＯＳセンスアンプの回路図である。 図７のＮＭＯＳセンスアンプの制御タイミング図である。 図２６のＮＭＯＳセンスアンプの他の制御タイミング図である。 図２６のＮＭＯＳセンスアンプの他の制御タイミング図である。 本発明の実施例４のセンスアンプの回路図である。 本発明の実施例５のセンスアンプの回路図である。 図１２のセンスアンプの動作タイミング図である。 図１２のセンスアンプのシミュレーション動作波形図である。 図１２のセンスアンプのビット線電圧差とＶＨの関係を示す図と、図１２のセンスアンプのデータ保持時のリーク電流とＶＨの関係を示す図である。 本発明の実施例１の変形例２のＮＭＯＳセンスアンプの回路図である。 本発明の実施例２の変形例のＰＭＯＳセンスアンプの回路図である。 本発明の実施例１の変形例１のＹ選択スイッチの回路図である。 図１８のＹ選択スイッチの制御タイミング図である。 図１８のＹ選択スイッチの他の制御タイミング図である。 本発明の実施例１の変形例３のＹ選択スイッチの他の回路図である。 図２１のＹ選択スイッチの制御タイミング図である。 本発明の中間電位発生回路の回路図である。 本発明のＤＲＡＭ全体のブロック図である。 本発明のメモリアレーと関連回路ブロック図である。 本発明の実施例３の変形例のセンスアンプの回路図である。 従来のセンスアンプならびにその関連回路図である。
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。本発明の実施形態を、図１、図２を必要に応じて参照して説明する。
本発明の第１の側面による半導体装置は、図１、図２に示すように、複数のメモリセルと、前記複数のメモリセルのうちの関連する複数個のメモリセルＭＣに接続されたビット線対ＢＬＴ、ＢＬＢと、ビット線対に接続されたセンスアンプ回路ＳＡ８であって、センスアンプ回路ＳＡ８は、制御電極がビット線対の一方ＢＬＢに接続された第１のトランジスタ１６と、制御電極がビット線対の他方ＢＬＴに接続された第２のトランジスタ１７と、第１のトランジスタ１６に直列に接続された第３のトランジスタ１８と、第２のトランジスタ１７に直列に接続された第４のトランジスタ１９と、第３及び第４のトランジスタ１８、１９の制御電極に制御電圧を供給する制御回路部と、を含み、制御回路部は、センスアンプ回路ＳＡ８がビット線対ＢＬＴ、ＢＬＢの電位差を増幅する第１の期間において、第３及び第４のトランジスタ１８、１９が第１の電流供給能力を有するように制御電圧ＳＡＮ１を制御し、ビット線対間の電位差を保持する第２の期間において、第３及び第４のトランジスタ１８、１９が導通し、かつ、第１の電流供給能力と異なる第２の電流供給能力を有するように制御電圧ＳＡＮ１を制御する。
本発明の第１の側面による半導体装置において、図１の第１、第２、第３、及び第４のトランジスタからなるＮＭＯＳアンプＮＳＡ１０で、第１の期間で増幅を行う。増幅時には、第３のトランジスタ１８、第４のトランジスタ１９はオンする必要があり、制御回路部が、第３、第４のトランジスタのゲートに供給する制御電圧ＳＡＮ１はＶＤＤである。その後、第２の期間においては、リーク電流を少なく抑えるため、制御電圧ＳＡＮ１をＶＨに落としている。すなわち、第２の電流供給能力を第１の電流供給能力より低くすることで、リーク電流を抑えている。但し、低くするレベルは、データ保持が可能なレベルまでにしている。また、従来技術では、データ保持をするのに、ＮＭＯＳラッチ（ＮＬ１１８）を用いていたが、本実施形態では、ＮＭＯＳアンプＮＳＡ１０を用いて、代替できるようになったため、ＮＭＯＳラッチ（ＮＬ１１８）を無しの構成にすることが可能となり、センスアンプＳＡ８を小面積化することが可能になった。
本発明の第２の側面による半導体装置は、図１、図２に示すように、複数のメモリセルと、複数のメモリセルのうちの関連する複数個のメモリセルＭＣに接続されたビット線対ＢＬＴ、ＢＬＢ、ビット線対に接続されたセンスアンプ回路ＳＡ８であって、センスアンプ回路ＳＡ８は、制御電極がビット線対の一方ＢＬＢに接続された第１のトランジスタ１６と、制御電極がビット線対の他方ＢＬＴに接続された第２のトランジスタ１７と、第１のトランジスタ１６に直列に接続された第３のトランジスタ１８と、第２のトランジスタ１７に直列に接続された第４のトランジスタ１９と、第３及び第４のトランジスタ１８、１９の制御電極に制御電圧を供給する制御回路部と、を含み、制御回路部は、第１の期間において、センスアンプ回路がビット線対ＢＬＴ、ＢＬＢの電位差を増幅するように、制御回路部の制御電圧ＳＡＮ１を制御し、増幅したビット線対の電位差を保持する第２の期間において、制御回路部の制御電圧ＶＨにより、第３及び第４のトランジスタ１８、１９のサブスレショルド電流を制御して、ビット線対の電位差を復元可能な電位差以上になるようにする。
本発明の第２の側面による半導体装置において、図１の第１、第２、第３、及び第４のトランジスタからなるＮＭＯＳアンプＮＳＡ１０で、第１の期間で増幅を行う。その後、第２の期間においては、ＮＭＯＳアンプＮＳＡ１０を非活性にしてしまうと、第１の期間で、低電位側になったビット線の電位が、０Ｖから上昇し、ビット線間の電位差がなくなってしまい、データ保持ができない。そこで、本発明では、第２の期間において、制御回路部の制御電圧ＶＨを適切に制御して、第３、第４のトランジスタ１８、１９のサブスレショルド電流がある程度流れるようにし、ビット線対間の電位差が、復元できる電位差以上を保持するようにしている。減衰したビット線対間の電位は、例えば、共通Ｉ／Ｏ線に読み出すまでに、制御回路部の制御電圧をＶＨからＶＤＤに戻すことにより、復元することができる。このように、本実施形態では、ＮＭＯＳアンプＮＳＡ１０を用いて、第２の期間のリーク電流を抑えて、なおかつ、ビット線対間の電位差を保持することができるようになったため、ＮＭＯＳラッチＮＬ１１８を無しの構成にすることが可能となり、センスアンプＳＡ８を小面積化することが可能になった。
以下、実施例について、図面を参照して詳しく説明する。
［実施例１の構成］
図２４は、ＤＲＡＭ全体を表すブロック図である。まず、図２４を参照して、ＤＲＡＭ全体の構成を説明する。クロックパッド１１ａ、１１ｂはそれぞれ外部クロック信号ＣＫ、／ＣＫが供給されるパッドであり、クロックイネーブルパッド１１ｃはクロックイネーブル信号ＣＫＥが入力されるパッドである。供給された外部クロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ、／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、半導体チップの各種回路ブロックに供給される。
コマンドパッド１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給されるパッドである。これらのコマンド信号は、コマンドデコーダ３１に供給される。
アドレスパッド１３＿０−１３＿ｎは、アドレス信号ＡＤＤが供給されるパッドであり、供給されたアドレス信号ＡＤＤは、不図示のアドレス入力回路を介してロウ系制御回路４１、カラム系制御回路５１、コマンドデコーダ３１、モードレジスタ６１に供給される。より具体的には、通常動作モード時には、ロウアドレスについてはロウ系制御回路４１に供給され、カラムアドレスについてはカラム系制御回路５１に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ６１に供給され、これによってモードレジスタの内容が更新される。
コマンドデコーダ３１は、内部クロックＩＣＬＫに同期して、コマンド信号及びアドレス信号の一部の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、制御ロジック３２を介して半導体チップの各種回路ブロックに供給される。
制御ロジック３２は、コマンドデコーダ３１から供給される内部コマンドＩＣＭＤとモードレジスタ６１の出力とに応じえ、内部クロック信号ＩＣＬＫに同期して各種回路ブロックの動作を制御する。
ロウ系制御回路４１の出力は、Ｘデコーダ７１に供給される。Ｘデコーダ７１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。ビット線ＢＬは、対応するセンスアンプＳＡに接続されている。
カラム系制御回路５１の出力は、カラムデコーダ７２に供給される。カラムデコーダ７２は、複数のセンスアンプＳＡのいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ７２によって選択されたセンスアンプＳＡは、Ｉ／Ｏ線ＩＯを介してデータアンプ７３に接続される。データアンプ７３は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳ１を介してこれをラッチ回路７４に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳ１を介してラッチ回路７４から供給されるライトデータＷＤを増幅し、これをメモリセルアレイ７０に供給する。
ラッチ回路７４は、データアンプ７３とデータ入出力部７５との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路であり、リード動作時においては、データアンプ７３から供給されるリードデータＲＤを、リードライトバスＲＷＢＳ２を介してデータ入出力部７５に供給する。一方、ライト動作時においては、データ入出力部７５からリードライトバスＲＷＢＳ２を介して入力されるデータをデータアンプに供給する。
タイミング制御部９０は、データの入出力タイミングを制御するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含み、読み出し動作時には、制御ロジック３２から供給されるリードコマンドＲＣＭＤ、外部クロック信号ＣＫ、／ＣＫに応じて、データ入出力部７５におけるデータの読み出しタイミングを制御する読み出しタイミング信号ＲＣＫを出力すると同時に、データストローブパッドＤＱＳを介して、外部にデータストローブ信号を出力する。一方、書き込み動作時には、制御ロジック３２から供給されるライトコマンドＷＣＭＤ、外部クロック信号ＣＫ、／ＣＫ、及び外部からデータストローブパッドＤＱＳを介して供給されるデータストローブ信号ＤＱＳに応じて、データ入出力部７５におけるライトデータの取り込みタイミングを制御する書き込みタイミング信号ＷＣＫをデータ入出力部に供給する。
次に、図２５は、図２４におけるメモリセルアレイ７０と、センスアンプＳＡ、Ｘデコーダ７１の部分を、より詳細に説明したブロック図である。ここで、メモリセルアレイは、折り返し型ビット線方式を用いている。センスアンプＳＡは、不図示のＹデコーダにより選択される。いわゆる開放ビット線方式でも同様の構成が可能である。
次に、図１は、図２５のメモリセルアレイ内の一対のビット線部分を切り出したもので、図２５のＡの部分の回路図である。
本発明の半導体装置のセンスアンプＳＡ８は、増幅用の交差結合された２個のＭＯＳトランジスタＱ１、Ｑ２のそれぞれのソースに直列に、十分大きなしきい電圧ＶＴのＭＯＳトランジスタＱ３、Ｑ４を接続したことに特徴がある。ビット線対ＢＬＴ、ＢＬＢには複数のメモリセルＭＣが接続され、それぞれのメモリセルは、情報を記憶するメモリセル容量Ｃｓと選択トランジスタＱｓで構成されている。図１のメモリセルＭＣは、それらの複数のメモリセルうちの一つを示している。Ｃｓの電極の一端は電圧ＶＤＤ／２に固定され、他端には０ＶあるいはＶＤＤに対応した２値の情報が記憶されている。
また、ビット線ＢＬＴ、ＢＬＢには、それぞれ、ビット線容量ＣＢが存在している。メモリセル容量Ｃｓを読み出した信号電圧の信号を弱めるので、なるべく、ビット線を短くして、読み出した信号電圧が弱めないようにすることが求められている。
また、読み出し動作の前に、ビット線対ＢＬＴ、ＢＬＢを、ＶＤＤ／２の電位にプリチャージするためのプリチャージ回路ＥＱが、ビット線対に接続されている。プリチャージ回路は、制御信号ＢＬＰによりオン／オフを制御している。
尚、ここでは、ビット線をＶＤＤ／２レベルにプリチャージする、いわゆるＶＤＤ／２ビット線プリチャージ方式を前提としているが、この方式は、低電力・低雑音、しかも微小信号を弁別するのに特別な参照回路が必要でないなどの利点がある。また、ＶＰＰは、ｆｕｌｌ ｗｒｉｔｅとｆｕｌｌ ｒｅａｄのために必要な昇圧ワード線電圧である。すなわち、メモリセルＭＣ内の選択トランジスタＱｓのしきい電圧ＶＴの影響を受けずにメモリセルＭＣ内にＶＤＤを書き込み、あるいはメモリセルからの読み出し信号を十分得るために必要な昇圧電圧である。ＶＰＰはＰＭＯＳトランジスタの基板電圧としても使われる。また、ＶＢＢはＮＭＯＳトランジスタの基板電圧である。
図２５における制御信号ＳＨＲＲ、ＳＨＲＬは、センスアンプＳＡ８とメモリセルＭＣとの電気的な接続、非接続を制御するための制御信号である。図１においては、制御信号ＳＨＲＲは、ＳＨＲＲ信号がＨｉｇｈのとき、メモリセルＭＣと、センスアンプＳＡは電気的に接続される。一方、メモリセルＭＣを非選択にしたい場合は、ＳＨＲＲ信号をＬｏｗにし、センスアンプＳＡと非接続にすればよい。
また、ビット線ＢＬＴ、ＢＬＢには、センスアンプＳＡ８が、図１のように接続される。ここで、センスアンプＳＡ８は、ＮＭＯＳアンプ（以後、ＮＳＡ）１０と、ＰＭＯＳアンプ（以後ＰＳＡ）９により構成される。制御電圧ＳＡＮ１、制御電圧ＳＡＰ３を生成する制御回路部は、図２４の制御ロジック３２に配置され、図２に示すような制御電圧を出力する。
ＮＳＡ１０は、しきい電圧ＶＴの小さな２個のＮＭＯＳトランジスタＱ１、Ｑ２と、しきい電圧ＶＴが大きな２個のＮＭＯＳトランジスタＱ３、Ｑ４から構成される。ＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の基板電圧には、ＶＢＢが供給されている。ここで、Ｑ２のゲートは、ビット線ＢＬＴと接続され、Ｑ１のゲートは、ビット線ＢＬＢと接続されている。また、Ｑ３は、Ｑ１と直列に接続され、Ｑ４は、Ｑ２と直列に接続されている。より詳細には、Ｑ１のソースにＱ３のドレインが接続され、Ｑ２のソースにＱ４のドレインが接続されている。また、Ｑ１のドレインとＱ２のゲートが接続され、Ｑ２のドレインとＱ１のゲートが接続されており、Ｑ１、Ｑ２は、図１のように交差結合されている。Ｑ３、Ｑ４のソースは、共通で、接地電位に接続されている。Ｑ３とＱ４のゲートには、制御回路部から供給される制御電圧ＳＡＮ１によって、Ｑ３、Ｑ４の電流供給能力を制御している。
次に、ＳＡ８におけるＰＳＡ９は、２個のＰＭＯＳトランジスタＱ５、Ｑ６から構成される。このＰＳＡ９は、図２７に示す従来技術のセンスアンプにおけるＰＳＡと同じである。Ｑ６のゲートが、ビット線ＢＬＴに接続され、Ｑ５のゲートが、ビット線ＢＬＢに接続される。また、Ｑ５のドレインとＱ６のゲートが接続され、Ｑ６のドレインとＱ５のゲートが接続されており、Ｑ５、Ｑ６は、図１のように交差結合されている。Ｑ５、Ｑ６のソースには、制御回路部から供給される制御電圧ＳＡＰ３によって、Ｑ５、Ｑ６の導通、非導通を制御している。
また、Ｙ選択スイッチ回路（以後、ＹＳＷ）１５は、ビット線対ＢＬＴ、ＢＬＢの電位差を共通Ｉ／Ｏ線（ＩＯＴ、ＩＯＢ）に読み出すための回路である。アドレス信号によってＹ選択線ＹＳを選択すれば、共通Ｉ／Ｏ線（ＩＯＴ、ＩＯＢ）に、増幅されたビット線対の電位差を取り出すことができる。また、書き込み時には、逆に、共通Ｉ／Ｏ線（ＩＯＴ、ＩＯＢ）に電位を与え、ＹＳＷを通じて、ビット線対の電位に、書き込みを行う。
次に、制御回路部が出力する制御電圧ＳＡＮ１の中で、データ保持期間に設定するＶＨ電圧は、Ｑ３、Ｑ４の電流供給能力を制御するための電圧であり、高精度な電圧の生成が求められる。図２３に、ＶＨ電圧を生成する中間電位発生回路を示す。この回路は、図２４の制御ロジック３２に配置され、制御回路部に電圧ＶＨを供給している。
以下、図２３の回路の構成について、説明する。図２３は、中間電位発生回路であり、ビット線電圧モニタ回路ＭＢＬと２個のオペアンプＯＰ１、ＯＰ２から構成される。ＭＢＬはビット対線ＢＬＴ、ＢＬＢのうちの一方の電圧に関連したモニタ電圧をモニタするための回路であり、センスアンプと同じＭＯＳトランジスタで構成される。図２３のＭＢＬは、データ保持期間における図１のセンスアンプＳＡ８を模擬した回路構成になっており、低電位側のビット線電圧をモニタ電圧とし、そのモニタ電圧をモニタできるようにしている。このＭＢＬはＰＭＯＳアンプＰＳＡ９のレプリカ回路（以後、ＰＲ）とＮＭＯＳアンプＮＳＡ１０のレプリカ回路（以後、ＮＲ）から構成される。ＰＲはＰＭＯＳアンプＰＳＡ９内のＭＯＳトランジスタＱ６と同じ特性を持ったトランジスタであるＱ６Ｒで構成され、そのゲートとソースはＶＤＤに、ドレインはノードＮ５に接続される。ＮＲはＮＭＯＳアンプＮＳＡ１０内の２つのＭＯＳトランジスタＱ２、Ｑ４と、それぞれ同じ特性を持ったトランジスタＱ２Ｒ、Ｑ４Ｒを用いて構成される。Ｑ２ＲのドレインはノードＮ５に、ゲートはＶＤＤに、ソースはＱ４Ｒのドレインと接続される。Ｑ４ＲのゲートはノードＮ６に、ソースはＶＳＳに接続される。
［実施例１の動作］
次に、実施例１の動作について、図１、図２を適宜、参照しながら説明する。
図２は、実施例１のセンスアンプの動作タイミング図である。動作時間は、動作内容により、３つの期間に分けることができる。図２に示すように、最初の期間は、信号Ｖｓをビット線ＢＬＴに読み出す期間、次は、ビット線電位差を増幅する期間、最後は、データを保持する期間である。ここで、ビット線電位差を増幅する期間を、第１の期間、データを保持する期間を第２の期間とも呼ぶことにする。
従来のように、プリチャージ回路ＥＱによってビット線対ＢＬＴ、ＢＬＢはビット線の最大電圧ＶＤＤの半分であるＶＤＤ／２にプリチャージされる。
次に、図２の最初の期間である信号Ｖｓをビット線ＢＬＴに読み出す期間の動作について説明する。ワード線ＷＬにＶＤＤ以上のパルス電圧ＶＰＰが印加されて、メモリセルＭＣから記憶情報に応じてＶＤＤ／２を中心に正負の微小信号がＢＬＴ上に出力される。例えば、ビット線ＢＬＴ上で、フローティング電圧ＶＤＤ／２に負側の読み出し信号Ｖｓが重畳した場合を考える。ここで、読み出し信号Ｖｓは、式（１）で与えられる。

Ｖｓ＝ＣｓＶＤＤ／｛２（Ｃｓ＋ＣＢ）｝ 式（１）

ここで、ＣＢはビット線容量、Ｃｓはメモリセル容量である。式（１）からわかるように、ビット線容量ＣＢが小さいほうが、読み出し信号Ｖｓは大きな値になり、動作が安定し、以後の増幅の動作も高速になるので、ビット線容量ＣＢを小さくすることが求められている。
次に、図２の第１の期間の動作について、説明する。まず、図１のＱ３とＱ４のゲートに供給される制御電圧ＳＡＮ１が十分高い場合に、正しく信号が増幅される条件を考える。まず、交差結合されたＱ１、Ｑ２から構成される交差結合された対ＭＯＳトランジスタで、ゲート電圧のより高いＱ１がオンし始める。すなわち、ＶＧＳ（Ｑ１）＞ＶＴ（Ｑ１）の条件になるので、Ｑ１はオンになりＮＳＡは増幅を開始する。図２に、Ｑ１、Ｑ２に、しきい電圧ＶＴが小さいＭＯＳトランジスタを使用した場合のビット線電位ＢＬＴ、ＢＬＢを実線で、Ｑ１、Ｑ２に、しきい電圧ＶＴが大きいＭＯＳトランジスタを使用した場合のビット線電位ＢＬＴ、ＢＬＢを破線で示している。図２からわかるように、しきい電圧ＶＴが小さいＱ１、Ｑ２のほうが、増幅動作は高速に行われる。また、Ｑ１のしきい電圧ＶＴ、すなわちＶＴ（Ｑ１）は低いほど、ＶＤＤ電圧を低くしても、動作する。また、しきい電圧ＶＴが小さいので、しきい電圧ＶＴのばらつきを小さくすることができる。従って、Ｑ１とＱ２のしきい電圧ＶＴの差であるオフセット電圧も小さくすることができ、安定動作をさせることが可能になる利点がある。このような理由により、実施例１では、Ｑ１、Ｑ２に、しきい電圧ＶＴの小さいＭＯＳトランジスタを使用している。従来技術である図２７においても、同様の理由で、Ｑ１、Ｑ２に、しきい電圧ＶＴの小さいＭＯＳトランジスタを使用していた。ここで、Ｑ１、Ｑ２に、しきい電圧ＶＴの小さいＭＯＳトランジスタを使用した場合、しきい電圧ＶＴが小さい分だけビット線の高レベル側ＢＬＢの電位が低下する。しかしながら、後述するが、この低下分は、ＰＳＡ９をオンすると、低下したビット線電圧はＶＤＤにまで回復する。
尚、Ｑ３とＱ４のゲートに供給される制御電圧ＳＡＮ１がＶＤＤになるまでは、すなわち、第１の期間に入るまでは、ＮＳＡ１０は非活性状態なので、増幅用ＭＯＳトランジスタであるＱ１、Ｑ２のしきい電圧ＶＴが小さくても、非活性時のリーク電流が増えることはない。
ここで、Ｑ１とＱ２のしきい電圧ＶＴを小さくする場合には、Ｑ１とＱ２のソースを分離し、それぞれのソースにＱ３とＱ４を独立に付加したほうが好ましい。その理由は、もし、Ｑ１とＱ２のソースを直接接続し、Ｑ１とＱ２のしきい電圧ＶＴを小さくした場合、それらのリーク電流によって、それぞれのソースを介してビット線ＢＬＴ、ＢＬＢが干渉・導通し差動信号成分Ｖｓが減衰する傾向があるからである。
尚、実施例１で使用する内部電源電圧ＶＤＤ／２、ＶＫＫ、ＶＢＢ、ＶＨ、ＶＲＥＦは、通常ＶＤＤをもとにチップ内部で発生されるが、これらの内部電圧はチップの消費電力にＶＤＤほどには影響を与えない。ＤＲＡＭでは多数のビット対線が同時にＶＤＤ振幅で駆動されるので、チップの消費電力を低減するには、このビット線の充放電電力を減らす、すなわちＶＤＤを低減することが、重要である。従って、実施例１では、増幅作用をするＱ１、Ｑ２にしきい電圧ＶＴの小さいＭＯＳトランジスタを使用することにより、ＶＤＤが低電圧でも動作することが可能になり、低消費電力化を実現している。
次に、第１の期間の開始から所定の時間後に、ＰＳＡ９のＱ５、Ｑ６のソースに供給される制御回路部の制御電圧ＳＡＰ３が、図２に示すように、ＶＤＤ／２からＶＤＤになることにより、Ｑ５、Ｑ６は、非導通状態から導通状態になる。導通状態になったＰＳＡ９、ＮＳＡ１０により、ビット線対のラッチ動作が行われ、高電位側のビット線ＢＬＢの電位はＶＤＤに、低電位側のビット線ＢＬＴの電位は０になる。従来技術の図２７のＳＡ１１６では、このラッチ動作は、ＰＳＡ１１７及びＮＬ１１８で行っていた。一方、実施例１では、従来技術でのＮＬ１１８の機能を、ＮＳＡ１０で代替している。それにより、実施例１では、従来技術のＮＭＯＳラッチ回路ＮＬ１１８を無くしても、ラッチ動作をさせることが可能になり、センスアンプの小面積化を実現している。
次に、第２の期間の動作について、説明する。増幅されたビット線対の電位差は、共通Ｉ／Ｏ線で読み出すまでの間、データを保持しなければならない。一方、データ保持を行う第２の期間において、消費電力低減のため、リーク電流をなるべく小さくすることが求められる。従来技術の図２７の回路では、データ保持期間に、ＮＳＡ１１９を非活性化状態に制御することにより、リーク電流を小さくしている。
図１の実施例１において、第２の期間で、ＳＡＮ１がＶＤＤである場合、Ｑ２にはＳＡＰ３とＱ６経由でリーク電流が流れ続ける。Ｑ２のしきい電圧ＶＴが小さいからである。一方、ビット線ＢＬＢはＶＤＤなのでＱ１とＱ３は導通するが、ビット線ＢＬＴは０ＶなのでＱ１、Ｑ３には電流は流れない。ワード線電圧のパルスの幅が十分短い場合、このリーク電流の流れる期間は短く実効的なリーク電流は小さくなり問題はない。しかし、それが長い場合、すなわちビット線上に増幅したデータを長時間保持する場合、このリーク電流が問題になる場合がある。同じワード線上の多数のビット線対のそれぞれのアンプＮＳＡ１０に同時にこのようなリーク電流が流れ続けるからである。一般に、ＭＯＳトランジスタのリーク電流は、そのゲート・ソース間電圧が低いほど、しきい電圧ＶＴが大きいほど、あるいはそのチャンネル幅が小さいほど小さくなる。従って、Ｑ４を付加し、Ｑ４のこれらのパラメータを制御することによって、Ｑ２のリーク電流を、データを保持するのに必要なリーク電流程度に小さく抑えることができる。このためには、Ｑ４のゲート電圧を低い電圧ＶＨに変えることが必要である。
Ｑ４のソースは０Ｖの固定電圧なので、Ｑ４はゲート電圧、しきい電圧ＶＴ、ならびにそのチャンネル幅で決まるリーク電流からなる定電流源となる。このリーク電流とＱ２のリーク電流が等しくなるように、Ｑ２のソースであるノードＮ２の電位はδだけ持ち上がる。Ｑ２のゲート・ソース間ならびに基板・ソース間にδだけ逆バイアスが加わるからＱ２のリーク電流はＱ４のそれと等しくなるように減少する。従って、ＶＨを低くするほど、Ｑ４のしきい電圧ＶＴをＱ２のしきい電圧ＶＴより大きくするほど、あるいはＱ４のチャンネル幅をＱ２のそれよりも小さくするほど、Ｑ２のリーク電流は小さくなる。このように、２個のＭＯＳトランジスタを縦に接続するとリーク電流を低減できる。この低減効果をスタッキング効果と呼ぶ。
前述のスタッキング効果により、接地側には、リーク電流の少ないトランジスタを配置したほうが、全体のリーク電流を小さくできる。従って、実施例１のＮＳＡ１０は、図２７の従来技術のＮＳＡ１１９に比べ、リーク電流を少なくすることができるトランジスタ配置になっている。
ビット電位差を増幅する期間である第１の期間においてＱ３、Ｑ４は、導通状態であるが、データを保持する期間である第２の期間においても、Ｑ３、Ｑ４は、サブスレショルド電流を流すという意味では、非導通ではない。このような理由により、第２の期間においてサブスレショルド電流が流れる状態も、本明細書では、導通と言うことにする。また、第１の期間におけるＱ３、Ｑ４の電流供給能力を第１の電流供給能力、第２の期間におけるＱ３、Ｑ４の電流供給能力を第２の電流供給能力と言うことにする。実施例１では、第２の電流供給能力は、第１の電流供給能力より低くなる。
図１の実施例１では、Ｑ３にサブスレショルド電流が流れることにより、低電位側のビット線ＢＬＴの電位が上昇するのを防いでいる。第２の期間におけるリーク電流を抑えるため、ＶＨを低くしていくと、あるところから、低電位側のビット線ＢＬＴの電位が上昇する。この電位の増加量は、Ｑ５の流す電流供給能力と、Ｑ３が流す電流供給能力の関係により、バランスがとれる状態になったところで、落ち着く。従って、Ｑ３が流す電流供給能力を適切に制御することで、ビット線対の電位差をある電位差以上に保持させることができる。ビット線間の電位差は狭まるが、共通Ｉ／Ｏ線に読み出す直前で、制御電圧ＳＡＮ１にパルスを与えるなどして、ビット線間の電位差を復元することができる。すなわち、第２の期間のビット線対間の電位は、復元できる電位差を保持できていればよい。
図２の例では、ＳＡＮ１にＶＤＤを加えたが、最初に比較的低い電圧、例えばデータ保持期間と同じＶＨを加え、その後にＶＤＤを加えるといった２段増幅にすることもできる。このような２段増幅は、ビット線間に容量の不平衡がある場合に有効である。たとえば、上述したＶＤＤ／２ビット線プリチャージ方式では、メモリセル容量Ｃｓだけの不平衡があるが、このような不平衡は増幅の初期に雑音として作用する。しかし、ＶＨを低くしてビット線を徐々に放電し、ある程度増幅してからＶＤＤを印加すれば、低雑音で高速に増幅することができる。雑音が小さくなる分だけ信号電圧を小さくでき、結果として、Ｃｓを小さくできるので、安価なＤＲＡＭが実現される。また、ビット線電圧ＢＬＢの低下が抑制されるので動作電流を低減できる。
上述したように、ＶＴは小さいのでＮＭＯＳアンプＮＳＡの交差結合したＭＯＳトランジスタＱ１、Ｑ２のＶＴばらつきが小さくなる利点に加え、Ｑ３とＱ４が接続されているので、以下の理由により、ＶＴばらつきの影響はさらに小さくなる。すなわち、ノードＮ１（Ｑ１のソース）とノードＮ２（Ｑ２のソース）のプリチャージ時の電圧は、それぞれＶＤＤ／２−ＶＴ（Ｑ１）とＶＤＤ／２−ＶＴ（Ｑ２）となる。したがって、Ｑ３とＱ４がオンした場合、Ｑ１とＱ２にＶＴの差があっても、交差結合したＭＯＳトランジスタＱ１、Ｑ２のＶＴが相殺されて、同時に動作し始める。従来は、交差結合したＭＯＳトランジスタのソース電圧は固定なので、Ｑ１、Ｑ２のＶＴ差が動作タイミングの差となり、実効的に雑音が発生していた。
図３は、増幅時における実際のシミュレーション動作波形で、ＶＤＤ＝１Ｖの例である。ここで、ＭＯＳトランジスタのデバイス寸法は、Ｗ／Ｌ（Ｑ１、Ｑ２）＝１．７９μｍ／０．１７μｍ、Ｗ／Ｌ（Ｑ３、Ｑ４）＝０．４６μｍ／０．１３μｍ、Ｗ／Ｌ（Ｑ５、Ｑ６）＝０．５２μｍ／０．１４μｍであり、ＶＰＰ＝２．５Ｖ、ＶＫＫ＝ＶＢＢ＝−０．３Ｖ、ＶＴ（Ｑ１、Ｑ２）＝０．１６Ｖ、ＶＴ（Ｑ３、Ｑ４）＝０．４６Ｖ、ＶＴ（Ｑ５、Ｑ６）＝−０．５８Ｖ、ＣＢ＝７３ｆＦ、ＣＳ＝２５ｆＦである。ここでＶＴは、いわゆる外挿の値で、通常は定電流（ｎＡ／μｍ）で定義したＶＴに０．３Ｖ程度を加えた値になる。
また図４は、増幅完了後のデータ保持期間に、ＳＡＮ１電圧を１．０ＶからＶＨに低下させた場合のビット線電圧差を図４の（Ａ）に示し、データ保持時のリーク電流を図４の（Ｂ）に示している。図３と同じ動作条件である。図４の（Ａ）、（Ｂ）から、例えば、ＶＨを０．１Ｖに低下させると、０．４Ｖ程度以上の大きなＶＨに比べて、１Ｖのビット線電圧差を保持しながらリーク電流を２桁以上低減できることがわかる。さらには、ＶＨ電源電圧の不必要なＶＨ＝０Ｖでは、リーク電流の低減効果はさらに著しくなる。ここで、ＶＨを０Ｖ以下に下げていくとビット線電圧差が急激に減少し始めるのは、０Ｖ側に押さえ込まれていたビット線ＢＬＴがＶＤＤ側に向かって、浮き上がるためである。これは、前述のように、ＮＳＡのＱ３、Ｑ４の電流駆動能力が低下することによる。このような領域でも、ビット線電圧差が０．１Ｖ程度までありさえすれば、高精度なＶＨ発生回路があれば安定なＤＲＡＭ動作は可能である。ビット線電圧差が０．１Ｖになるのは、図４の（Ａ）で表示されたグラフの外側であるが、ＶＨ＝−０．１Ｖ程度に対応している。このように小さなビット線電圧差でも、ＳＡＮ１をＶＤＤに復帰させると、保持情報はＶＤＤ＝１Ｖまで正しく復帰する。前述したように、ＮＳＡのオフセット電圧は０．１Ｖ以下と十分小さいからである。
図４の（Ａ）、図４の（Ｂ）からわかるように、リーク電流などの特性が、ＶＨに極めて敏感なので、高精度のＶＨ電圧を発生する中間電位発生回路が必要になる。図２３の中間電位発生回路の動作について、以下に説明する。図２３の回路は、低電位側のビット線電圧に関連したモニタ電圧が、所望の電圧ＶＲＥＦになるようなＶＨ電圧を出力する回路である。ＯＰ１は低電位側のビット線電圧に相当するノードＮ５が、所望の電圧ＶＲＥＦになるようにＭＢＬを制御する。ＯＰ１の出力であるノードＮ６の電圧ＶＨは、ＯＰ２の入力となる。ＯＰ２は、ボルテージフォロワ回路であり、ＯＰ１の出力と同じＶＨを出力する。このように、ビット線電圧に関連したモニタ電圧をモニタしながらＶＨを発生するため精度を向上することができる。また、温度変化などによりＭＯＳトランジスタのしきい電圧ＶＴが変化しても、変化に対応してＶＨも変化するので、データ保持期間中のデータを安定に保持できる。この回路構成は、高電位側ビット線電圧がＶＤＤ、低電位側ビット線電圧がＶＲＥＦ、すなわち、ビット線電圧差がＶＤＤ−ＶＲＥＦとなるようにＶＨを発生する。例えば、図３と同じ条件でＶＲＥＦを０．９Ｖにすれば、ビット線電圧差は０．１Ｖであり、その時のＶＨは前述したように−０．１Ｖとなる。その他のセンスアンプの構成例においても、同様に、所要特性が得られるようにＭＢＬの構成を変えればよい。このように、低電位側のビット線電圧をＶＲＥＦに設定することにより、復元可能なビット線電位差を確保する限界まで、リーク電流を抑えることが可能になる。
本発明の実施例１の半導体装置は、様々に変形することができる。
［実施例１の変形例１］
図１８は、図１の実施例１を例に、データ保持期間中にビット線対ＢＬＴ、ＢＬＢに保持されているデータを共通Ｉ／Ｏ線であるＩＯＴ、ＩＯＢに読み出す場合あるいは書き込む場合のＹ選択スイッチＹＳＷの回路図である。また、図１９、図２０は、制御タイミング関係を示した図である。読み出す場合には、図１９のように、ＳＡＮ１を再度ＶＤＤにすれば高速に共通Ｉ／Ｏ線にデータを差動に取り出せる。書き込む場合には、ＶＤＤの差動電圧をＩＯＴとＩＯＢに印加した後、ＳＡＮ１とＹＳを制御する。図１９のように、ＳＡＮ１とＹＳの制御タイミングを読み出す場合と書き込む場合とで同じにすれば制御回路を簡単化できる。書き込み時において、通常、ＹＳを活性化している期間だけでは、メモリセルＭＣの記憶ノードの電位を十分に放電あるいは充電することが難しいため、ＳＡＮ１パルスの印加が必要になる。もし、センスアンプＳＡを構成するＭＯＳトランジスタの駆動電流がＹＳＷを構成するＭＯＳトランジスタの駆動電流よりも大きくなり、情報を書き込めない場合には、図２０のようにＹＳを先に駆動してからＳＡＮ１を再度ＶＤＤにしても良い。
［実施例１の変形例２］
図１６はＮＭＯＳアンプＮＳＡの他の実施例であり、図２７の従来技術のＮＳＡ１１９と同じ回路構成である。この実施例１の変形例２は、図１において、図１のＮＳＡ１０を図１６のＮＳＡ８５で置き換え、他は図１と同じにした構成である。図１のＮＳＡ１０では、センス時にノードＮ１とＮ２の電位がそれぞれＱ３、Ｑ４のドレイン・ソース間電圧だけ、接地電圧ＶＳＳよりも高くなるため、その分、Ｑ１とＱ２のゲート・ソース間電圧が低くなっていた。一方、図１６において、Ｑ１とＱ２のソースは接地電圧ＶＳＳで、０Ｖのため、Ｑ１、Ｑ２のゲート・ソース間電圧が図１のＮＳＡ１０に比べて大きくなるので、図１のセンスアンプより高速に増幅することができる。
［実施例１の変形例３］
図２１は、データ線に保持されているビット線電圧ＢＬＴ、ＢＬＢを、Ｙ選択スイッチＹＳＷ内のＭＯＳトランジスタＱ９、Ｑ１０のゲートを介して直接、共通Ｉ／Ｏ線であるＲＩＯＴ、ＲＩＯＢに取り出す、所謂ダイレクトセンス方式を用いた回路例である。その動作波形を図２２に示す。ダイレクトセンス方式を用いることにより、読み出し時にＳＡＮ１を再度活性化する必要がなくなるため、データを高速に共通Ｉ／Ｏ線であるＲＩＯＴ、ＲＩＯＢに出力できる。書き込みは、ＹＳＷ内のＭＯＳトランジスタＱ１３、Ｑ１４を介して、ビット線に保持されている読み出し情報を反転させ、共通Ｉ／Ｏ線であるＷＩＯＴ、ＷＩＯＢに印加された書き込み情報で置き換えることによって行われる。図２１のように、共通Ｉ／Ｏ線を読み出し用ＲＩＯＴ、ＲＩＯＢと書き込み用ＷＩＯＴ、ＷＩＯＢとに分離することで、共通Ｉ／Ｏ線の負荷容量が小さくなるので、分離しない場合と比べて読み出し情報を高速に共通Ｉ／Ｏ線に出力できる。
実施例２の構成は、図１のセンスアンプを、図５のセンスアンプＳＡ２６に置き換えたものである。図５のセンスアンプＳＡ２６は、図１のセンスアンプＳＡ８を構成するＭＯＳトランジスタを、ＮＭＯＳトランジスタからＰＭＯＳトランジスタに、またＰＭＯＳトランジスタからＮＭＯＳトランジスタへと入れ替えたものである。従って、ＭＯＳトランジスタと駆動法において図１の実施例とは相補関係にある。制御電圧ＳＡＰ１、制御電圧ＳＡＮ３を生成する制御回路部は、図２４の制御ロジック３２に配置され、図６に示すような電圧を出力する。動作の動作タイミング図を図６に示す。ＰＳＡ２７を駆動して信号ＶｓをＶＤＤ側に増幅し、その後にＮＳＡ２８をオンにすれば、最終的にビット線対ＢＬＴ、ＢＬＢの電圧差はＶＤＤに増幅される。実施例２は、ＰＭＯＳトランジスタにしたほうが、リーク電流が小さいならば、データ保持時のリーク電流を効果的に低減できる。
本発明の実施例２の半導体装置は、様々に変形することができる。
［実施例２の変形例］
図１７はＰＭＯＳアンプＰＳＡの他の実施例であり、図１６のＮＳＡ８５を構成するＮＭＯＳトランジスタをＰＭＯＳトランジスタに入れ替えたものである。また、図１６の制御電圧ＳＡＮ１は、図１７では、制御電圧ＳＡＰ１に置き換わっている。実施例２の変形例は、図５において、図５のＰＳＡ２７を、図１７のＰＳＡ９１に置き換え、他は図５と同じにした構成である。実施例２の変形例の効果は、実施例１の変形例２と同様に、Ｑ１、Ｑ２のゲート・ソース間電圧の絶対値を大きくとれるため、図５のセンスアンプより高速に増幅することができることである。また、実施例２の変形例の動作タイミング図は、図６と同様である。
実施例３の構成は、図１のセンスアンプＳＡ８を、図７のセンスアンプＳＡ３８に置き換えたものである。より低いＶＤＤで動作するように、ＭＯＳトランジスタＱ３、Ｑ４のしきい電圧ＶＴも小さな値にしている。すなわち、ＮＳＡ４０を構成する４つのＭＯＳトランジスタを全て、周辺回路部のトランジスタのしきい電圧より絶対値が小さなトランジスタを使用している。周辺回路部のトランジスタとは、例えば、プリチャージ回路ＥＱで使用されるＭＯＳトランジスタ、Ｙ選択スイッチＹＳＷの内部で使用されるＭＯＳトランジスタ９７、９８、制御電圧ＳＨＲＲでオン／オフされるＭＯＳトランジスタ６、７などである。また、Ｑ３、Ｑ４のソースは共通接続されている。このような小さなしきい電圧ＶＴを使用する場合、ＮＳＡ４０の非活性期間に、Ｑ３、Ｑ４のＭＯＳトランジスタを十分にオフにしなければならない。そのためには、それらのゲート電圧ＳＡＮ１あるいはソース電圧ＳＡＮ’のレベル設定に工夫が必要である。
図８は、非活性期間にＳＡＮ１の電圧値を負電圧であるＶＫＫにし、ＳＡＮ’の電圧値を０Ｖに設定している。すなわち、ＳＡＮ’は、接地電源である。活性時には、Ｑ３、Ｑ４がオンとなるように、ＳＡＮ１を適当な正電圧ＶＤＤに設定する。データ保持期間中には、センスアンプＳＡのリーク電流を減らすためにＳＡＮ１を適当な値ＶＨに低下させる。ここで、ＶＨを０Ｖに設定すれば、特別な電源電圧が不要なのでより設計しやすくなり、また、低コストで済む利点がある。制御電圧ＳＡＮ１、制御電圧ＳＡＰ３を生成する制御回路部は、図２４の制御ロジック３２に配置され、図８に示すような制御電圧を出力する。
本発明の実施例３の半導体装置は、様々に変形することができる。
[実施例３の変形例]
実施例３の変形例は、図２６に示すように、図７に対して、制御電圧ＳＡＮ２を供給する制御回路ＳＤＲＶが追加された構成になっている。制御回路ＳＤＲＶは、図２４の制御ロジック３２に配置される。ＳＤＲＶは、二つのＮＭＯＳトランジスタと一つのインバータから構成される。ＳＤＲＶは、図２４の制御ロジック３２から出力される制御信号ＳＡＮＣ’により制御される。制御ロジック３２は、コマンドデコーダ３１から出力される制御信号ＩＣＭＤにより制御される。コマンドデコーダ３１は，外部から入力されるコマンド信号によりＩＣＭＤを発生する。
次に、実施例３の変形例の動作を説明する。待機状態では、制御ロジック３２によってＳＡＮＣ’はＬｏｗレベルに保持され、ＳＡＮ２はＶＤＤ／２に保持される。アクティブコマンドが入力された場合は、次にプリチャージコマンドが入力されるまで、制御ロジック３２によってＳＡＮＣ’はＨｉｇｈレベルに駆動・保持され、ＳＡＮ２は接地電圧に駆動・保持される。プリチャージコマンドが入力された場合は，制御ロジック３２によってＳＡＮＣ’はＬｏｗレベルに駆動され、ＳＡＮ２はＶＤＤ／２に駆動される。リフレッシュコマンドが入力された場合は，制御ロジック３２によって一旦ＳＡＮＣ’はＨｉｇｈレベルに駆動され、ＳＡＮ２は接地電圧に駆動される。その後、メモリセルデータの増幅・再書き込みが終了した後にＳＡＮＣ’は再度Ｌｏｗレベルに駆動され，ＳＡＮ２はＶＤＤ／２に駆動される。図９は、実施例３の変形例の動作を、上述の図８にしめした実施例３の動作と比較するための図である。図９では、非活性化期間にＳＡＮ１の電圧値を０Ｖ、ＳＡＮ２の値を適当な正電圧ＶＤＤ／２に設定している。その結果、図８のようにＳＡＮ１を負電圧ＶＫＫに設定する必要がなくなるため、ＳＡＮ１を駆動する回路を簡単にできる利点がある。ここで、データ保持期間中はＳＡＮ１とＳＡＮ２の電圧は０Ｖで、かつＮＳＡ内のすべてのＭＯＳトランジスタのしきい電圧ＶＴは小さいので、リーク電流がかなり流れようとするが、これは前述したスタッキング効果で低減される。さらに、センスアンプのＮＳＡ４０をオフにするタイミング以降ではリーク電流は完全にカットできる利点がある。ＳＡＮ２はＶＤＤ／２に復帰させるので、Ｑ３とＱ４のゲート・ソース間に十分な逆バイアスが加わるからである。
尚、図９の例では、増幅時にＳＡＮ２とＳＡＮ１の駆動タイミングを同じにしたが、図１０のように、ＳＡＮ２を０Ｖにし、その後にＳＡＮ１を適当な正電圧ＶＤＤにすることで２段増幅することもできる。上述したようにビット線間の容量不平衡による雑音を抑制することができる。また、この制御では、ＶＤＤ／２とＶＤＤだけで増幅動作が可能で、ＳＡＮ１をＶＨにする必要が無いので、ＶＨを発生する回路は不要となり、低コストで済む利点がある。さらに、図１０に示すように、ＳＡＮ２に加えてＳＡＰ３を変化させるように構成することもできる。
１．０Ｖよりも低い、例えば０．５ＶのＶＤＤでセンスアンプを動作させる場合には、従来技術の図２７の構成ではしきい電圧ＶＴの大きいＰＭＯＳアンプＰＳＡ１１７が動作しなくなるため、ＮＭＯＳアンプＮＳＡ１１９の極性を変えた、しきい電圧ＶＴの小さいＰＭＯＳアンプの追加が新たに必要になる。そのセンスアンプは全部で１２個のＭＯＳトランジスタが必要である。このため、０．５ＶのＶＤＤでセンスアンプ動作させるためにはセンスアンプの面積がさらに増加するという課題が生じる。
実施例４の構成は、図１におけるセンスアンプ８を図１１に示すセンスアンプ５２で置き換えたものであり、１２個よりも少ない１０個のＭＯＳトランジスタで構成されている。実施例４では、以下に説明するように、図１１のセンスアンプＳＡ５２で、０．５Ｖ動作と低リーク電流を両立している。制御電圧ＳＡＮ１、制御電圧ＳＡＰ３、制御電圧ＳＡＰ４を生成する制御回路部は、図２４の制御ロジック３２に配置される。
図１１のセンスアンプＳＡは、図７と同じ回路構成のセンスアンプに、小さなしきい電圧ＶＴのＰＭＯＳトランジスタから成るＰＳＡ５４を追加してセンスアンプを構成している。ＭＯＳトランジスタ数は全部で１０個である。制御電圧ＳＡＰ３は、ＰＭＯＳラッチＰＬ５３が非活性状態のときはＶＤＤ／２に、活性時にはＶＤＤに設定される。増幅動作は、すべてのＭＯＳトランジスタが小さなしきい電圧ＶＴから成るＮＳＡ５５とＰＳＡ５４で行うため、低電圧でも高速に増幅できる。データ保持期間中は、ＰＳＡ５４を非活性化し、ＮＳＡ５５とＰＬ５３を用いて図１の構成と同じようにデータを保持する。したがって、データ保持時のリーク電流特性は、図４と同じになる。
実施例５の構成は、図１におけるセンスアンプ８を図１２に示すセンスアンプＳＡ６７で置き換えたものである。図１２に示すセンスアンプＳＡ６７は、同じ回路構成のＮＳＡとＰＳＡでセンスアンプを構成している。センスアンプＳＡ６７のすべてのＭＯＳトランジスタのしきい電圧ＶＴは、センスアンプを制御する回路を構成するＭＯＳトランジスタのしきい電圧ＶＴよりも小さいことが特徴である。このため、ＶＤＤを低くできる。また、ＭＯＳトランジスタ数は全部で８個なので、実施例４と比べセンスアンプの面積を小さくできる。制御電圧ＳＡＮ１、制御電圧ＳＡＰ５を生成する制御回路部は、図２４の制御ロジック３２に配置される。
図１３に動作タイミング図を示す。ＳＡＮ１には図８に示した電圧が印加され、またＳＡＰ５にはＶＤＤよりも高い電圧ＶＰＰから０Ｖに変化する電圧が印加され、さらに共通ソースＳＡＮ’を０Ｖ、共通ソースＳＡＰ’をＶＤＤに設定している。明らかに、非活性時には、Ｑ３とＱ４、ならびにＱ３’とＱ４’はゲート・ソース間が逆バイアスされるので、ＮＳＡ６９とＰＳＡ６８にリーク電流は流れない。第１の期間におけるＶＤＤまでの増幅動作はこれまでの説明と同様である。データ保持期間中には、前述したように、リーク電流を減らすためにＳＡＮ１を適当な値ＶＨに低下させている。
図１４は、ＶＤＤ＝０．５Ｖにおける実際のシミュレーション動作波形である。ＶＴは、ＶＴ（Ｑ１−Ｑ４）＝０．１６Ｖ、ＶＴ（Ｑ１’−Ｑ４’）＝−０．１４Ｖと小さく、またＭＯＳトランジスタのデバイス寸法は、Ｗ／Ｌ（Ｑ３、Ｑ４）＝０．４６μｍ／０．１７μｍ、Ｗ／Ｌ（Ｑ１’、Ｑ２’）＝０．６４μｍ／０．１４μｍ、Ｗ／Ｌ（Ｑ３’、Ｑ４’）＝０．４６μｍ／０．１４μｍである。他のパラメータは図３と同様である。
図１４から、ＶＤＤが０．５Ｖでも、高速にＶＤＤレベルにまで増幅されていることがわかる。データ保持期間が始まると、低レベル側のビット線ＢＬＴのレベルは徐々に持ち上がり、ついには０．２Ｖまでに達して停止するようになる。それでも他方のビット線ＢＬＢの電圧レベルは０．５Ｖに保持されるから、ビット線電圧差は０．３Ｖに保持されている。図１５の（Ａ）にＶＨ対ビット線電圧差を、図１５の（Ｂ）にＶＨ対リーク電流を示した。実施例５のセンスアンプのリーク電流は、実施例４に示したセンスアンプよりも大きくなる。しかし、ワード線電圧のパルスの幅が十分短い場合、このリーク電流の流れる期間は短く実効的なリーク電流は小さくなり問題はない。それが長い場合、すなわちビット線上に増幅したデータを長時間保持する場合においても、例えば、ＶＨ＝０Ｖにすることで、リーク電流を約１／３に低減することもできる。
尚、ＢＬＴのレベルが徐々に持ち上がるのは、ＳＡＮ１をＶＨで駆動することにより、Ｑ１とＱ３が流せる電流量と、Ｑ１’とＱ３’が流せる電流量の差が小さくなるからである。ＳＡＮ１がＶＤＤ、ＳＡＰ５が０Ｖに駆動される場合は、Ｑ１、Ｑ３、Ｑ３’がオン、Ｑ１’がオフ状態となっている。このため、Ｑ１とＱ３が流せる電流は、Ｑ１’とＱ３’が流せる電流量よりも十分に大きいので，ＢＬＴは０Ｖに固定される。一方、ＳＡＮ１がＶＨに駆動される場合、Ｑ３の電流駆動能力は、ＳＡＮ１がＶＤＤに駆動される場合に比べて減少する。この場合、Ｑ３に流れる電流は、サブスレショルド電流である。このため、Ｑ１とＱ３が流せる電流量と、Ｑ１’とＱ３’が流せる電流量の差が小さくなるので、ＢＬＴは、Ｑ１とＱ３が流せる電流量とＱ１’とＱ３’が流せる電流量がつりあう０．２Ｖまで上昇する。このようにＢＬＴのレベルが持ち上がるような場合には、データ保持期間が終了する直前にＳＡＮ１を再度ＶＤＤにすればメモリセルに十分な信号が書き込まれる。
本発明は、半導体記憶装置のセンスアンプに利用可能である。
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
ＶＴ：ＭＯＳトランジスタのしきい電圧
ＢＬＴ、ＢＬＢ：ビット線
ＢＬＰ、ＳＡＮ１、ＳＡＮ２、ＳＡＮ３、ＳＡＰ１、ＳＡＰ３、ＳＡＰ４、ＳＡＰ５：制御電圧
ＣＢ：ビット線容量
Ｃｓ：メモリセル容量
ＥＱ：プリチャージ回路
ＩＯＴ、ＩＯＢ、ＲＩＯＴ、ＲＩＯＢ、ＷＩＯＴ、ＷＩＯＢ：共通Ｉ／Ｏ線
ＭＡ：メモリアレー
ＭＣ：メモリセル
Ｎ１、Ｎ２、Ｎ１’、Ｎ２’、Ｎ５、Ｎ６：ノード
ＮＬ：ＮＭＯＳラッチ
ＮＳＡ：ＮＭＯＳアンプ
ＯＰ１、ＯＰ２：オペアンプ
ＰＬ：ＰＭＯＳラッチ
ＰＳＡ：ＰＭＯＳアンプ
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ１’、 Ｑ２’、 Ｑ３’、 Ｑ４’、Ｑｓ：ＭＯＳトランジスタ
ＮＲ、ＰＲ：レプリカ回路
ＭＢＬ：ビット線電圧モニタ回路
ＳＡ：センスアンプ
ＶＤＤ：電源電圧
ＶＢＢ、ＶＨ、ＶＨ’、ＶＫＫ、ＶＲＥＦ：内部電源電圧
ＶＰＰ：昇圧電圧
ＶＳＳ：接地電圧
Ｖｓ：読み出し信号
ＷＬ、ＷＬ１：ワード線
ＸＤ：Ｘデコーダ
ＹＳ、ＹＲ、ＹＷ：Ｙ選択線
ＹＳＷ：Ｙ選択スイッチ
１１ａ、１１ｂ：クロックパッド
１１ｃ：クロックイネーブルパッド
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ：コマンドパッド
１３＿０−１３＿ｎ：アドレスパッド
２１：クロック発生回路
３１：コマンドデコーダ
３２：制御ロジック
４１：ロウ系制御回路
５１：カラム系制御回路
６１：モードレジスタ
７０：メモリセルアレイ
７１：Ｘデコーダ
７２：カラムデコーダ
７３：データアンプ
７４：ラッチ回路
７５：データ入出力部
９０：タイミング制御部
８、２６、３８、５２、６７、１１６、１３０：ＳＡ（センスアンプ）
９、２７、３９、５４、６８、９１、１１７、１３１：ＰＳＡ（ＰＭＯＳアンプ）
１０、２８、４０、５５、６９、８５、１１９、１３２：ＮＳＡ（ＮＭＯＳアンプ）
５３：ＰＬ（ＰＭＯＳラッチ）
１１８：ＮＬ（ＮＭＯＳラッチ）
２、６、７、１８、１９、３５、３６、４８、４９、８８、８９、９７、９８、１０１、１０２、１０３、１０４、１０５、１０６、１１１、１１４、１１５、１２３、１２４、１２７、１２８、１３９、１４０：ＮＭＯＳトランジスタ
２０、２２、３３、３４、４６、４７、６５、６６、９４、９５、１２５、１２６、１３７、１３８、１４１：ＰＭＯＳトランジスタ
１６、１７、４２、４３、４４、４５、５６、５７、５８、５９、７７、７８、７９、８０、８６、８７、１２１、１２２、１３３、１３４、１３５、１３６：ＶＴが小さいＮＭＯＳトランジスタ
２９、３０、６０、６２、６３、６４、８１、８２、８３、８４、９２、９３：ＶＴが小さいＰ型ＭＯＳトランジスタ
１、１０９：メモリセル
３、１１０：メモリセル容量
４、５、１１２、１１３：ビット線容量
１５、９６、１００、１２０：ＹＳＷ（Ｙ選択スイッチ）
２３：ＮＭＯＳトランジスタのシンボル
２４：ＰＭＯＳトランジスタのシンボル
２５：ＶＴが小さいＮＭＯＳトランジスタのシンボル
３７：ＶＴが小さいＰＭＯＳトランジスタのシンボル
５０：インバータ
１４２、１４３：オペアンプ

Claims (13)

  1. 複数のメモリセルと、
    前記複数のメモリセルのうちの関連する複数個のメモリセルに接続されたビット線対と、
    前記ビット線対に接続されたセンスアンプ回路であって、
    前記センスアンプ回路は、
    制御電極が前記ビット線対の一方に接続された第１のトランジスタと、
    制御電極が前記ビット線対の他方に接続された第２のトランジスタと、
    前記第１のトランジスタに直列に接続された第３のトランジスタと、
    前記第２のトランジスタに直列に接続された第４のトランジスタと、
    第３及び第４のトランジスタの制御電極に制御電圧を供給する制御回路部と、を含み、
    前記制御回路部は、前記センスアンプ回路が前記ビット線対の電位差を増幅する第１の期間において、第３及び第４のトランジスタが第１の電流供給能力を有するように制御電圧を制御し、
    ビット線対間の電位差を保持する第２の期間において、第３及び第４のトランジスタが導通し、かつ、前記第１の電流供給能力と異なる第２の電流供給能力を有するように前記制御電圧を制御することを特徴とする半導体装置。
  2. 前記第２の電流供給能力が、前記第１の電流供給能力より、低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第２のトランジスタのしきい電圧は、前記第３及び第４のトランジスタのしきい電圧より絶対値が小さいことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１、第２、第３、及び第４のトランジスタのしきい電圧は、周辺回路部のトランジスタのしきい電圧より絶対値が小さいことを特徴とする請求項１に記載の半導体装置。
  5. 前記制御回路部は、前記第１の期間及び第２の期間以外で、第３及び第４のトランジスタのゲートとソース間の電圧が逆バイアスになるように制御することを特徴とする請求項１に記載の半導体装置。
  6. 前記制御回路部は、前記ビット線対の一方又は他方の電圧に関連したモニタ電圧を発生するビット線モニタ回路と、前記第２の期間において前記モニタ電圧に応じた電圧を前記第３及び第４のトランジスタの前記制御電極に前記制御電圧として供給する中間電位発生回路と、を備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記制御回路部は、前記第２の期間において、前記制御電圧を零電位にすることを特徴とする請求項１に記載の半導体装置。
  8. 前記第１及び第２のトランジスタの夫々は、制御電極、第１、及び、第２の電極を含み、
    前記第３及び第４のトランジスタの夫々は、第３及び第４の電極を含み、
    前記第１のトランジスタの前記第１の電極は、前記第３のトランジスタの前記第３の電極と接続され、
    前記第２のトランジスタの前記第１の電極は、前記第４のトランジスタの前記第３の電極と接続され、
    前記第１のトランジスタの前記第２の電極は、前記第２のトランジスタの前記制御電極と接続され、
    前記第２のトランジスタの前記第２の電極は、前記第１のトランジスタの前記制御電極と接続され、
    前記第３及び第４のトランジスタの前記第４の電極がが、第１の電源に共通に接続されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記第１及び第２のトランジスタの夫々は、制御電極、第１、及び、第２の電極を含み、
    前記第３及び第４のトランジスタの夫々は、第３及び第４の電極を含み、
    前記第１のトランジスタの前記第１の電極は、前記第３のトランジスタの前記第３の電極と接続され、
    前記第２のトランジスタの前記第１の電極は、前記第４のトランジスタの前記第３の電極と接続され、
    前記第１のトランジスタの前記制御電極は、前記第４のトランジスタの前記第４の電極と接続され、
    前記第２のトランジスタの前記制御電極は、前記第３のトランジスタの前記第４の電極と接続され、
    前記第１及び第２のトランジスタの前記第２の電極が、第１の電源に接続されていることを特徴とする請求項１に記載の半導体装置。
  10. 複数のメモリセルと、
    前記複数のメモリセルのうちの関連する複数個のメモリセルに接続されたビット線対と、
    前記ビット線対に接続されたセンスアンプ回路であって、
    前記センスアンプ回路は、
    制御電極が前記ビット線対の一方に接続された第１のトランジスタと、
    制御電極が前記ビット線対の他方に接続された第２のトランジスタと、
    前記第１のトランジスタに直列に接続された第３のトランジスタと、
    前記第２のトランジスタに直列に接続された第４のトランジスタと、
    第３及び第４のトランジスタの制御電極に制御電圧を供給する制御回路部と、を含み、
    前記制御回路部は、第１の期間において、前記センスアンプ回路が前記ビット線対の電位差を増幅するように、前記制御回路部の制御電圧を制御し、
    増幅した前記ビット線対の電位差を保持する第２の期間において、前記制御回路部の制御電圧により、第３及び第４のトランジスタのサブスレショルド電流を制御して、前記ビット線対の電位差を復元可能な電位差以上になるようにすることを特徴とする半導体装置。
  11. 前記ビット線対に保持された電位差を共通Ｉ／Ｏ線対に読み出し、あるいは、共通Ｉ／Ｏ線対の電位差を前記ビット線対に書き込むＹ選択スイッチ回路をさらに含み、
    前記制御回路部の制御電圧を第１の期間の電位に戻した後、前記Ｙ選択スイッチ回路を導通して、前記ビット線対の電位差を共通Ｉ／Ｏ線対に読み出し、
    前記共通Ｉ／Ｏ線対に書き込むデータに対応した電位差を与え、前記制御回路部の制御電圧を第１の期間の電位に戻した後、前記Ｙ選択スイッチ回路を導通して、前記共通Ｉ／Ｏ線対の電位差を前記ビット線対に与えることにより書き込みを行うことを特徴とする請求項１又は１０に記載の半導体装置。
  12. 前記ビット線対に保持された電位差を共通Ｉ／Ｏ線対に読み出し、あるいは、共通Ｉ／Ｏ線対の電位差を前記ビット線対に書き込むＹ選択スイッチ回路をさらに含み、
    前記制御回路部の制御電圧を第１の期間の電位に戻した後、前記Ｙ選択スイッチ回路を導通して、前記ビット線対の電位差を共通Ｉ／Ｏ線対に読み出し、
    前記共通Ｉ／Ｏ線対に書き込むデータに対応した電位差を与え、前記Ｙ選択スイッチ回路を導通した後、前記制御回路部の制御電圧を第１の期間の電位に戻し、前記共通Ｉ／Ｏ線対の電位差を前記ビット線対に与えることにより書き込みを行うことを特徴とする請求項１又は１０に記載の半導体装置。
  13. 共通Ｉ／Ｏ線対が、読み出し用Ｉ／Ｏ線対と書き込み用Ｉ／Ｏ線対に分離され、
    前記読み出し用Ｉ／Ｏ線対に接続された読み出し用Ｙ選択スイッチ回路と、
    前記書き込み用Ｉ／Ｏ線対に接続された書き込み用Ｙ選択スイッチ回路と、をさらに含み、
    前記読み出し用Ｙ選択スイッチ回路を導通し、前記ビット線対の電位差を前記読み出し用Ｉ／Ｏ線対に読み出し、
    前記書き込み用Ｉ／Ｏ線対に、書き込むデータに対応した電位差を与え、前記制御回路部の制御電圧を第１の期間の電位に戻した後、前記書き込み用Ｙ選択スイッチ回路を導通して、前記書き込み用Ｉ／Ｏ線対の電位差を前記ビット線対に与えることにより書き込みを行うことを特徴とする請求項１又は１０に記載の半導体装置。
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