JP2006287225A - 低電圧用の半導体メモリ装置 - Google Patents

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Abstract

【課題】電圧が低い状態でも高速動作し、ブリード電流浪費が減少する半導体メモリ装置の提供。
【解決手段】折り返しビットライン構造を有する半導体メモリ装置であり、選択された第１ＢＬまたは第１／ＢＬに信号を印加する第１セルアレイと、第１ＢＬと第１／ＢＬを等価化させる第２導電型チャネルの第１プリチャージ用ＭＯＳトランジスタを有する第１導電型の第１ウェルと、第１ＢＬと第１／ＢＬの信号差を感知・増幅する第１導電型チャネルのセンスアンプ用ＭＯＳトランジスタと、第１ＢＬと第１／ＢＬとセンスアンプ用ＭＯＳトランジスタとを接続、分離する第１導電型チャネルのＭＯＳトランジスタを有する第２導電型の第１ウェルと、第１ＢＬと第１／ＢＬとに印加された信号の差を感知・増幅するセンスアンプ用第２導電型チャネルＭＯＳトランジスタを有する第１導電型の第２ウェルと備える装置を提供する。
【選択図】図１０

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置の電源電圧が低い時、効率的に動作するための半導体メモリ装置に関する。
図１は、一般の半導体メモリ装置のブロック構成図である。
図１に示しているように、一般のメモリ装置は、ローアドレスを受け取ってデコーディングして出力するローアドレス入力部２０と、カラムアドレスを受け取ってデコーディングして出力するカラムアドレス入力部３０と、複数個の単位セルから構成されたセルアレイ（Cell array）１１０、１２０、１３０、１４０を複数備え、ローアドレス入力部２０とカラムアドレス入力部３０とから出力される信号に該当するデータを出力するセル領域１００と、セル領域１００から出力されるデータを外部に出力するか、外部から入力されたデータをセル領域１００に伝達するためのデータ入出力部４０とを備える。
セル領域１００は、セルアレイ１１０、１２０、１３０、１４０から出力されるデータ信号を増幅してデータ出力部４０に出力するためのセンスアンプ部１５０、１６０を備えている。また、セル領域の各セルアレイ１１０、１２０、１３０、１４０は、複数の単位セルをそれぞれ備えている。
各センスアンプ部１５０、１６０は、メモリ装置が、リード動作時には上述のように各セルアレイ１１０、１２０、１３０、１４０から伝達されるデータ信号を感知増幅して、データ入出力部４０に出力し、メモリ装置が、ライト動作時には、データ入出力部４０から伝達されたデータをラッチし、これを、各セルアレイ１１０、１２０、１３０、１４０に伝達する役割を果すようになる。
図２は、従来の技術に係る半導体メモリ装置を示すブロック図であり、特にセル領域１００を示すブロック構成図である。
図２に示しているように、半導体メモリ装置のセルアレイ１１０は、複数のワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５と複数のビットラインＢＬ、／ＢＬとが交差して備わり、交差する地点ごとに１つの単位セルが備わる。
１つの単位セルＣＥＬＬ１は、スイッチの役割を果すＭＯＳトランジスタ（例えばＭ０）とデータを格納するためのキャパシタ（例えばＣ０）とから構成されるが、単位セルを構成するＭＯＳトランジスタＭ０は、ゲートがワードラインＷＬ０と接続され、一側はビットラインＢＬに、他側はキャパシタＣ０に接続され、キャパシタＣ０は、一側がＭＯＳトランジスタＭ０の他側に接続され、他側はプレート電圧ＰＬを印加されるようになる。
隣接したワードラインＷＬ０、ＷＬ１に接続される２つの単位セルＣＥＬＬ１、ＣＥＬＬ２は、対をなして１つのビットラインＢＬに共に接続するようになっており、２つのビットラインバーＢＬ、／ＢＬは、セルアレイの一側に備わるセンスアンプ部１５０のセンスアンプ１５２ａに接続されるようになっている。
もし、単位セルＣＥＬＬ１のデータをリードしようとする場合には、ワードラインＷＬ０が選択されてアクティブになり、それによって単位セルＣＥＬＬ１のＭＯＳトランジスタＭ０がターンオンしてキャパシタＣ０に格納されたデータがビートラインにＢＬに印加される。
ビットラインセンスアンプ１５２ａは、データ信号が印加されたビットラインＢＬとデータ信号が印加されないビットラインバー／ＢＬとの電圧レベルの差を感知して増幅するようになる。
ビットラインセンスアンプ１５２ａの増幅動作が完了した後、２つのビットライン対ＢＬにラッチされる感知増幅されたデータは、外部データラインＬＤＢ、ＬＤＢＢを介して外部に出力される。
この時、データ信号は、ビットラインＢＬに載せられることになるが、ビットラインバー／ＢＬにも相対的なデータを増幅及びラッチさせ、セルアレイの外部にデータを伝達する時には、対でデータを伝達するようになる。
単位セルＣＥＬＬ１のキャパシタＣ０に、データ「１」（すなわち、電荷が充電されている場合）が格納されていると、ビットラインＢＬは、電源電圧レベルに増幅され、ビットラインバー／ＢＬは、接地電圧レベルに増幅される。また、単位セルＣＥＬＬ１のキャパシタにデータ「０」（すなわち、電荷が放電されている状態）が格納されていると、ビットラインＢＬは、接地電圧レベルに増幅され、ビットラインバー／ＢＬは、電源電圧レベルに増幅される。
この時、単位セルにデータを示すために格納された電荷は非常に小さな量であるため、ビットラインの電圧を増加させるのに用いた後には、単位セルのキャパシタは放電前の状態になり、以前のデータをキャパシタに続けて維持させるためには、再充電動作をしなければならない。再充電動作は、センスアンプにラッチされたデータ信号を用いて単位セルのキャパシタに伝達する動作であり、再充電動作が完了するとワードラインが非アクティブされる。
仮りに、単位セルＣＥＬＬ３のデータをリードする場合、ワードラインＷＬ２がアクティブにされてＭＯＳトランジスタＭ２がターンオンしてキャパシタＣ２に格納されたデータがビットラインバー／ＢＬに印加される。センスアンプ１５２ａは、ビットラインバー／ＢＬとビットラインＢＬとの電圧レベルの差を感知して増幅するようになり、増幅が終わった後には外部データラインＬＤＢ、ＬＤＢＢを介して外部に出力される。この時、ビットラインバー／ＢＬにデータ信号が印加され、その反対の信号がビットラインＢＬに印加されるものである。
次いで、単位セルにデータをライトする場合にも、上述したリード動作のように、選択された単位セルに対応するワードラインがアクティブになった後、単位セルにあるデータを感知増幅するようになる。以後、ビットラインセンスアンプ１５２ａに感知増幅されてラッチされたデータが外部から伝えられたライトするデータに交替される。
交替されたデータは、ビットラインセンスアンプ１５２ａにラッチされ、そのラッチされたデータは、以後単位セルのキャパシタに格納される。選択された単位セルのキャパシタに格納が完了すると、ワードラインが非アクティブされる。
図３は、従来の技術によってセンスアンプとセルアレイとの間の接続関係を示すブロック構成図であり、特に共有（Shared）ビットラインセンスアンプ構造を示すブロック構成図である。
図３に示しているように、セル領域１００には、複数のセルアレイ１００、１３０、１８０に備わった単位セルのデータを感知増幅するためのセンスアンプを備えたセンスアンプ部１５０、１７０がセルアレイの間に備わっている。
センスアンプ部１５０には、複数のセンスアンプが備わるが、１つのセルアレイに接続されたビットライン対の個数に対応する数程度のセンスアンプが備わらなければならない。
共有ビットラインセンスアンプ構造である場合には、回路の面積を減らすために用いる２つのセルアレイ当り１つのセンスアンプ部を共有するため、２つのビットライン対ごとに１つのセンスアンプが備わればよい。
共有ビットラインセンスアンプ構造の場合、２つのセルアレイ１１０、１３０当り１つのセンスアンプ部１５０を備え、適切な第１接続制御信号及び第２接続制御信号ＢＩＳＨ、ＢＩＳＬに応じてセンスアンプ部とセルアレイ１１０、１３０とを接続または分離させている。
例えば、第１接続制御信号ＢＩＳＨがアクティブになると、第１接続部１５１がイネーブルされてセンスアンプ部１５０とセルアレイ０（１１０）とが接続し、第２接続制御信号ＢＩＳＬがアクティブになると、第２接続部１５３がイネーブルされてセンスアンプ部１５０とセルアレイ１（１３０）とが接続する。
センスアンプ部１５０には、接続部とセンスアンプ以外にもプリチャージ部とデータ出力部などが備わるが、これは図４に詳細に示している。
図４は、図２に示すセンスアンプ部１５０の一例を示すブロック構成図である。
図４に示しているように、センスアンプ部１５０は、センスアンプ電源供給信号ＳＡＰ、ＳＡＮによって動作し、ビットライン対ＢＬ、／ＢＬの信号の差を増幅するためのセンスアンプ１５２ａと、センスアンプ１５２ａが動作しない時に出力されるプリチャージ信号ＢＬＥＱにイネーブルされてビットラインプリチャージ電圧ＶＢＬＰにビットライン対ＢＬ、／ＢＬをプリチャージするためのプリチャージ部１５５ａと、プリチャージ信号ＢＬＥＱに応答してセルアレイ０（１１０）に接続した２つのビットラインＢＬ、／ＢＬの電圧レベルを同じようにするための第１等化部１５４ａと、プリチャージ信号ＢＬＥＱに応答してセルアレイ１１３０に接続したビットライン対ＢＬ、／ＢＬの電圧レベルを同じようにするための第２等化部１５７ａと、カラムアドレスから生成されるカラム制御信号ＹＩによって、センスアンプ１５２ａによって増幅されたデータ信号をデータラインＬＤＢ、ＬＤＢＢを介して外部に出力するためのデータ出力部１５６ａとから構成される。
また、上述のようにセンスアンプ部１５０は、センスアンプ１５２ａをセルアレイ０またはセルアレイ１と接続または分離させるための第１接続部及び第２接続部１５１ａ、１５３ａを備える。
図５は、従来の技術に係る半導体メモリ装置の動作を示すタイミングチャートである。
次いで、図１ないし図４を参照して従来の技術に係る半導体メモリ装置の動作を詳細に説明する。
半導体メモリ装置は、データをリードする動作をプリチャージ区間Ｐｒｅｃｈａｒｇｅ、リード命令語区間Ｒｅａｄ、センシング区間Ｓｅｎｓｅ、再格納区間Ｒｅｓｔｏｒｅに分けて動作する。
また、データをライトする動作も上述したリードする動作と全体的な構成は同じであり、リード命令語区間の代りにライト命令語が入力される区間があり、データが外部に出力される代わりに、外部から入力されたデータがセンスアンプにラッチされる動作が異なるだけである。以下では、リードに関する動作を詳細に説明する。
また、以下の説明において、キャパシタに電荷が充電されてロジックハイレベルのデータ１が格納されているものと仮定し、データリード動作時、第１接続部１５１ａがイネーブルされ、第２接続部１５３ａはディセーブルされて、センスアンプ１５２ａはセルアレイ０（１１０）に接続するものと仮定する。
プリチャージ区間Ｐｒｅｃｈａｒｇｅにおいては、２つのビットライン対ＢＬ、／ＢＬは、プリチャージ電圧が印加されてある状態であり、全てのワードラインは非アクティブされている状態である。プリチャージ電圧は、通常１／２コア電圧（Ｖｃｏｒｅ／２＝ＶＢＬＰ）を用いる。
この区間では、プリチャージ信号ＢＬＥＱがハイレベルにイネーブルされ、第１等化部及び第２等化部１５４ａ、１５７ａとプリチャージ部１５５ａとがイネーブルされ、２つのビットライン対の電圧レベルは、１／２コア電圧Ｖｃｏｒｅを維持する。この時、第１及び第２接続部１５１ａ、１５３ａは、イネーブルされている状態である。
図５の波形ＳＮは、単位セルのキャパシタに印加される電圧レベルであって、プリチャージ区間Ｐｒｅｃｈａｒｇｅの間には、ハイレベルでプリチャージされたデータ１を格納している場合を示しているため、コア電圧Ｖｃｏｒｅレベルを示す。
次いで、リード命令語が入力されて実行されるリード命令語区間Ｒｅａｄでは、第１接続部１５１ａは、イネーブル状態を維持して、第２接続部１５３ａは、ディセーブル状態になって、ビットラインセンスアンプ部１５０は、一側に備わるセルアレイ０（１１０）と接続し、他側に備わるセルアレイ１（１３０）とは分離される。
ワードラインＷＬは、高電圧によってアクティブになり、再格納区間Ｒｅｓｔｏｒｅまで維持される。この時、ワードラインに電源電圧より高い高電圧ＶＰＰが印加される理由は、単位セルを構成するＮＭＯＳトランジスタのしきい電圧だけキャパシタに格納されたデータ「１」がビットラインに伝えられながら発生する損失を減らすためである。
半導体メモリ装置の電源電圧が低くなる反面、動作速度はさらに高速で動作されるように要求されるが、半導体メモリ装置のセル領域に供給されるコア電圧Ｖｃｏｒｅよりさらに高い高電圧ＶＰＰを生成してワードラインＷＬのアクティブに用いることで、高速でワードラインがアクティブになるようにする。
ワードラインＷＬがアクティブされると、対応する単位セルのＭＯＳトランジスタがターンオンしてキャパシタに格納されたデータがビットラインＢＬに印加される。
したがって、１／２コア電圧ＶｃｏｒｅにプリチャージされていたビットラインＢＬの電圧が、一定部分上昇するようになるが、この時、キャパシタにコア電圧レベルで充電されていたとしてもビットラインＢＬの寄生キャパシタンス（Ｃｂ）に比べて単位セルのキャパシタが有するキャパシタンス（Ｃｃ）が非常に小さくてビットラインの電圧をコア電圧まで上昇させられず、１／２コア電圧から一定電圧ΔＶ分だけ上昇させるようになる。
図５のリード命令語区間Ｒｅａｄにおいて、単位セルキャパシタに印加される電圧レベルとビットラインＢＬに印加される電圧レベルとが１／２コア電圧において一定電圧ΔＶ分だけ上昇したことが分かる。
一方、ビットラインには、いかなる追加の電荷も供給されず、１／２コア電圧Ｖｃｏｒｅを維持するようになる。
次いで、センシング区間Ｓｅｎｓｅにおいて、ビットラインセンスアンプ１５２ａにプリチャージ区間の間１／２コア電圧Ｖｃｏｒｅを維持した第１センスアンプ電源供給信号及び第２センスアンプ電源供給信号ＳＡＰ、ＳＡＮが、それぞれコア電圧と接地電圧とに供給され、それによって、ビットラインセンスアンプ１５２ａは、２つのビットラインＢＬ、／ＢＬの電圧差を感知し、増幅して２つのビットラインＢＬ、／ＢＬから相対的に電圧レベルが高い側は、コア電圧Ｖｃｏｒｅに増幅し、相対的に電圧レベルが低い側は、接地電圧に増幅する。
ここでは、ビットラインＢＬがビットラインバー／ＢＬより高い電圧レベルを維持するために、感知増幅が終わるとビットラインＢＬは、コア電圧Ｖｃｏｒｅに、ビットラインバー／ＢＬは、接地電圧になる。
次いで、再格納区間Ｒｅｓｔｏｒｅでは、リード区間でビットラインの電圧レベルを１／２コア電圧Ｖｃｏｒｅに上昇させるために、単位セルのキャパシタに格納されたデータ用の電荷が放電されたものを再充電するようになる。再充電が完了するとワードラインはまた非アクティブされる。
次いで、またプリチャージ区間となってセンスアンプに供給された第１センスアンプ電源供給信号及び第２センスアンプ電源供給信号ＳＡＰ、ＳＡＮが１／２コア電圧に維持され、プリチャージ信号ＢＬＥＱがアクティブされて入力され、第１等化部及び第２等化部１５４ａ、１５７ａとプリチャージ部１５５ａとがアクティブされてプリチャージ電圧ＶＢＬＰがビットライン対ＢＬ、／ＢＬに供給される。この時、第１接続部及び第２接続部１５１ａ、１５３ａがアクティブされてセンスアンプ部１５０は、一側と他側とに備わったセルアレイ０、１ １１０、１３０と全て接続する。
技術がますます発達し、メモリ装置を駆動する電源電圧のレベルは、次第に小さくなってきた。しかし、電源電圧の大きさが小さくなってもメモリ装置の動作速度は維持されるか、むしろさらに高速で動くように要求されるようになる。
上述のように、従来の技術によるメモリ装置に電源電圧を用いて、電源電圧よりは低いレベルのコア電圧Ｖｃｏｒｅと、コア電圧Ｖｃｏｒｅよりは高いレベルの高電圧とを内部的に生成させ、これらが適切に用いられている。
従来では、電源電圧を適当に減らしても特別な方法を用いず、メモリ装置の工程技術をさらに減らすことだけによっても、要求される動作速度を確保することができた。
例えば、３.３Ｖから２.５Ｖまたはそれ以下に電源電圧が小さくなっても、製造工程技術の精度が５００ｎｍから１００ｎｍまでに高度化すると、要求される動作速度を満足させることができた。すなわち、工程技術の精度の高度化と、製造されるトランジスタの消費電力が以前より減り、同じ電圧が供給されるようになると、以前より高速で動作させることができる。
しかし、１００ｎｍ以下では、工程技術の精度の高度化が非常に難しくなる。
また、要求される電源電圧はさらに低くなり、２.０Ｖ以下１.５Ｖまで、甚だしくは、１.０Ｖまで低くなっている状況では工程技術の精度の高度化だけで、要求される動作速度を以前のように維持することが非常に難しくなっている。
また、メモリ装置に入力される電源電圧のレベルが、一定のレベル以下に小さくなると、メモリ装置を構成しているＭＯＳトランジスタの動作マージンが非常に小さくなり、要求される動作速度に合うように動作しなくなるだけではなく、安定的に動作することにおいても信頼性が低下する。
基本的に、ＭＯＳトランジスタのターンオン電圧が一定のレベルを維持する状況においては、メモリ装置に入力される駆動電圧のレベルが一定のレベル以下に小さくなると、ビットラインセンスアンプから安定した２つのビットライン対に印加された電圧の差を感知して増幅するのに多くの時間を要するようになる。
この時、僅かなノイズが発生しただけでも（すなわち、１／２コア電圧で僅かなノイズによって、ビットライン電圧レベルが上昇したり下降したりする場合に）、センスアンプが感知できなくなる場合もある。
したがって、メモリ装置の駆動電圧を一定のレベル以下に減らすことは、現在の技術では非常に難しいことである。
また、メモリ装置の製造技術が高精度化すると、各単位セルをなすＭＯＳトランジスタのゲート電極とすぐに隣接して配置されるビットライン間の間隔も非常に小さくなり、ゲート電極とビットラインとの間に漏れ電流が流れるようになる。この時、流れる漏れ電流をブリード電流（Bleed Current）という。
図６は、従来の技術に係る半導体メモリ装置の問題点を示すための断面図であり、特に、低電圧高集積半導体メモリ装置における漏れ電流の問題点を示す断面図である。
図６は、半導体メモリ装置の一単位セルの断面図であり、基板１０上に素子分離膜１１とソース／ドレイン接合領域１２ａ、１２ｂと、ゲート電極１３と、ビットライン１７と、キャパシタ１４、１５、１６と、絶縁膜１８、１９などとが備わっている。
半導体メモリ装置の工程技術が高精度化することによって、ゲート電極１３とビットライン１７との間隔Ａとが、ますます狭まり充分な絶縁をさせることが非常に難しくなる。
この状態で、プリチャージ区間の間には、ビットラインに１／２コア電圧が印加されるようになり、ワードラインとなるゲート電極には、接地電圧が印加されている。
工程上のエラーによって、ビットラインとワードラインとに備わるゲート電極とがショートすることもあり得るが、この場合には、ビットラインからワードラインへ漏れ電流であるブリード電流がプリチャージ区間において連続して流れるようになる。
メモリ装置を製造した後、欠陥のあるエラーセルは余分に用意した予備セルで代替するリペア工程が行なわれるが、この時、メモリ装置の特性上の１つの単位セルで代替されるのではなく、ワードライン別にリペア工程が行なわれる（例えば特許文献１参照。）。
したがって、メモリ装置が動作する時には、欠陥が発見された単位セルに対応するワードラインは用いず、余分に用意した予備ワードラインを用いるようになる。
この時、欠陥が上述のワードラインであるゲート電極とビットラインとの間のショートによって発生したものであると、予備ワードラインで代替されて動作上には問題がなくても、相変らず１／２コア電圧にプリチャージされるビットラインからワードラインへブリード電流が連続して流れるようになる。
技術の発達に伴って、低電力で動作させることは非常に重要な問題であるが、上述のブリード電流が発生するようになると、動作上では問題がなくても半導体メモリ装置をシステムに用いることができなくなることになる。
ブリード電流を減らすために、ブリード電流が流れる経路に抵抗を追加して備えるアイディアもあるが、ブリード電流を一定部分減少させる役割を果たすだけであり、根本的な解決策ではない。
さらに１つの問題点は、ビットラインセンスアンプと接続されていないセルアレイ間の漏れ電流である。セルアレイがビットラインセンスアンプと接続されて動作する時、他側のセルアレイは、接続部に備わるＮＭＯＳトランジスタがターンオフされることにより、ビットラインセンスアンプと分離される。
この時、接続されないセルアレイのビットラインは、プリチャージ電圧（主に、１／２ＶＤＤ）に維持されており、ビットラインセンスアンプは、データ信号が伝達される一方のビットラインは、電源電圧を、残りのデータ信号が伝達されないビットラインは、接地電圧を維持するようになる。
したがって、接続部を構成するＭＯＳトランジスタがターンオフされても選択されないセルアレイにおいてビットラインセンスアンプの方に漏れ電流が流れるようになり、データのアクセスの際に、動作電流が増加することになる原因となる。図４のＳＵＢ＿ＶＴ漏れ電流は、この漏れ電流を表現しているものである。
特開2003-338193号公報
そこで、本発明は、上記従来の問題点を解決するためになされたものであって、その目的は、入力される電源電圧が低い状態でも高速で動作し、ブリード電流を発生させず浪費される電流を減らすことができる半導体メモリ装置を提供することにある。特に、半導体メモリ装置をレイアウトで具現して提供することにある。
本発明は、折り返しビットライン構造を有し、電源電圧と接地電圧とを印加されて動作する半導体メモリ装置において、複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるための第２導電型チャネルを有する第１プリチャージ用のＭＯＳトランジスタが配置された第１導電型の第１ウェルと、前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用のＭＯＳトランジスタが配置された第２導電型の第１ウェルと、前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルとを備える半導体メモリ装置を提供する。
また、本発明は、折り返しビットライン構造を有し、電源電圧と接地電圧とを印加されて動作する半導体メモリ装置において、複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイが配置された第１ウェルと、複数備わったビットライン対のうち、選択された第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイが配置された第２ウェルと、ビットラインセンスアンプをなすＭＯＳトランジスタのうち、第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタと、前記第１セルアレイと前記ビットラインセンスアンプとを接続または分離させるための第１接続部と、前記第２セルアレイと前記ビットラインセンスアンプとを接続または分離させるための第２接続部が配置された第３ウェルと、前記ビットラインセンスアンプをなすＭＯＳトランジスタのうち、第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが配置された第４ウェルとを備える半導体メモリ装置を提供する。
本発明によれば、低電圧（例えば１.０Ｖ以下）で駆動しながらも、動作速度の低下がない半導体メモリ装置を容易に実現できるようになる。
プリチャージ区間の間の全てのビットラインをフローティングさせるため、プリチャージ区間において、別途のプリチャージ電圧を供給しなくてもよく、プリチャージ時に消費される電力を大幅に減らすことができる効果が得られる。
また、本発明の半導体メモリ装置は、ビットラインをプリチャージさせる電圧をフローティングとしているため、ワードラインとビットラインとの間でショートが発生しても、ワードラインとビットラインとに印加される電圧差によって発生するブリード電流がほとんど発生しない。したがって、ブリード電流によって浪費される電力消費は減少し、無くなるか、ほぼ発生しなくなる。
また、従来にデータラインが電源電圧または１／２電源電圧にプリチャージされていることによって、データラインからビットラインへ流入する電流によってローレベル（接地レベル）に増幅されたビットラインの電圧レベルが一時的に増加したことを、本発明のビットラインセンスアンプは、ビットラインを負の低電圧に増幅させるため、データラインから流入する電流がローレベル（負の低電圧）によって互いに相殺されてローレベルに増幅されたビットラインの電圧レベルが接地電圧以上に上昇できず、データの再格納区間を長くしなくてもサイクルタイムを減らすことができる効果が得られる。
共有形態で、折り返しビットライン構造を有する半導体メモリ装置を配置するにあたり、各セルアレイとビットラインセンスアンプとをそれぞれのウェルを用いて実現することによって、それぞれの領域に合う最適のしきい電圧を有するように動作でき、それによって動作上のより大きな効率を期待することができる効果が得られる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図７は、本発明の好ましい実施の形態に係る半導体メモリ装置を示す回路図であり、図８は、図７に示すセンスアンプ部を詳細に示す回路図である。
図７と図８とに示しているように、本実施の形態に係る半導体メモリ装置は、折り返しビットライン構造（一つのセルアレイにビットラインとビットラインバーとが共に備わったことを意味する）を有し、電源電圧ＶＤＤと接地電圧ＧＮＤとが印加されて動作する。また、ＮＭＯＳトランジスタとキャパシタとからそれぞれ構成された複数の単位セルを備える。
さらに詳細には、複数の単位セルに格納されたデータ信号をそれぞれ伝達するために複数備わったビットライン対のうち、選択された第１ビットラインＢＬまたは第１ビットラインバー／ＢＬにデータ信号を印加する第１セルアレイ３００ａと、第１ビットラインＢＬまたは第１ビットラインバー／ＢＬにデータ信号が印加されると、第１ビットラインＢＬと第１ビットラインバー／ＢＬに印加された信号の差を感知及び増幅するビットラインセンスアンプ２１０と、データ信号が第１ビットラインＢＬに印加される時に基準信号を第１ビットラインバー／ＢＬに印加するか、またはデータ信号が第１ビットラインバー／ＢＬに印加される時に基準信号を第１ビットラインＢＬに印加するための第１レファレンスセルブロック４００ａと、プリチャージ区間に第１セルアレイ３００ａに接続された第１ビットラインＢＬと第１ビットラインバー／ＢＬとの電圧レベルを等価化させるための第１プリチャージ部２２０ａとを備え、プリチャージ区間に、第１ビットラインＢＬと第１ビットラインバー／ＢＬとにプリチャージ電圧を別途に印加せずフローティングさせることを特徴とする。
また、第１レファレンスセルブロック４００ａは、一側に基準信号用の電源供給端ＴＯＰ＿ＲＰＬが接続されたレファレンス用のキャパシタＴＯＰ＿ＲＣと、データ信号が第１ビットラインバー／ＢＬに印加される時に、レファレンス用のキャパシタＴＯＰ＿ＲＣの他側を第１ビットラインＢＬに接続するためのレファレンス用の第１スイッチ用のＮＭＯＳトランジスタＴＯＰ＿ＮＭ１と、データ信号が第１ビットラインＢＬに印加される時に、レファレンス用のキャパシタＴＯＰ＿ＲＣの他側を第１ビットラインバー／ＢＬと接続するためのレファレンス用の第２スイッチ用のＮＭＯＳトランジスタＴＯＰ＿ＮＭ２とを備える。
ここで、レファレンス用のキャパシタＴＯＰ＿ＲＣのキャパシタンスは、第１セルアレイ４００ａに備わる単位セルキャパシタＣＡＰ１が有するキャパシタンスと実質的に同じであることを特徴とする。
また、基準信号用の電源供給端ＴＯＰ＿ＲＰＬから供給される電圧レベルは、接地電圧ＧＮＤ、電源電圧ＶＤＤの１／２、電源電圧ＶＤＤのうち選択された１つであることを特徴とする。
第１レファレンスセルブロック４００ａに備わるレファレンスキャパシタの数は、対応するセルアレイ３００ａに備わるビットライン対の数に応じて対応されるが、セルアレイに仮りに２５６個のビットライン対が備わると、第１レファレンスセルブロック４００ａには、２５６個のレファレンス用のキャパシタを備えるようになる。
それぞれのレファレンスキャパシタは、対応するビットライン対のうちデータ信号が印加されないビットラインと接続し、格納された基準信号を接続されたビットラインに提供するようになる。
また、本実施の形態に係る半導体メモリ装置は、第１セルアレイ３００ａに配置された第１ビットラインＢＬ及び第１ビットラインバー／ＢＬとビットラインセンスアンプ２１０とを接続または分離し、ビットラインセンスアンプ２１０と第１プリチャージ部２２０ａとの間に備わる第１接続部２５０ａをさらに備えることを特徴とする。
第１接続部２５０ａは、第１接続制御信号ＢＩＳＨを受け取って、第１ビットラインＢＬとビットラインセンスアンプ２１０とを接続するための第１ＰＭＯＳトランジスタＴＢＨ１と、第１接続制御信号ＢＩＳＨを受け取って、第１ビットラインバー／ＢＬとビットラインセンスアンプ２１０とを接続するための第２ＰＭＯＳトランジスタＴＢＨ２とを備える。
また、第１セルアレイ３００ａと第１接続部２５０ａとの間の第１ビットラインＢＬと第１ビットラインバー／ＢＬとの電圧レベルのうち、低いレベルのライン電圧を接地電圧ＧＮＤレベルに増幅及び維持させるための第１補助ビットラインセンスアンプ２３０ａをさらに備える。
第１補助ビットラインセンスアンプ２３０ａに提供される第１ビットライン制御信号ＢＬＰＤ＿Ｈは、ビットラインセンスアンプが動作する区間で接地電圧レベルを有するようになる。
さらに詳細には、第１補助ビットラインセンスアンプ２３０ａは、一側にビットラインセンスアンプ２１０がアクティブになる区間にアクティブとなって入力される第１ビットライン制御信号ＢＬＰＤ＿Ｈを受信し、他側が第１セルアレイ３００ａと第１接続部２５０ａとの間に備わった第１ビットラインＢＬに接続され、ゲートが第１セルアレイ３００ａと第１接続部２５０ａとの間に備わった第１ビットラインバー／ＢＬに接続された第１補助アンプ用のＮＭＯＳトランジスタＴＳＢ１と、一側にビットラインセンスアンプ２１０がアクティブになる区間にアクティブとなって入力される第１ビットライン制御信号ＢＬＰＤ＿Ｈを受信し、他側が第１セルアレイ３００ｃと第１接続部２５０ａとの間に備わった第１ビットラインバー／ＢＬに接続され、ゲートが第１セルアレイ３００ａと第１接続部２５０ａとの間に備わった第１ビットラインＢＬに接続された第２補助アンプ用のＮＭＯＳトランジスタＴＳＢ２を備える。
前記第１プリチャージ部２２０ａは、プリチャージ区間に第１ビットラインＢＬと第１ビットラインバー／ＢＬとを接続するための第１プリチャージＮＭＯＳトランジスタＴＰ１を備える。
本実施の形態に対する半導体メモリ装置は、セルアレイが折り返しビットライン構造を有し、隣接した２つのセルアレイ当り１つのビットラインセンスアンプ２１０を備える共有ビットライン構造を有する。
共有構造のために、ビットラインセンスアンプ２１０の他側に第２セルアレイ３００ｂが備わり、第２セルアレイ３００ｂとビットラインセンスアンプ２１０とを接続または分離するために第２接続部２５０ｂを備える。
これを詳細に説明すると、本実施の形態に係る半導体メモリ装置は、ＮＭＯＳトランジスタとキャパシタにそれぞれ構成された複数の単位セルを備え、複数の単位セルに格納されたデータ信号をそれぞれ伝達するために複数備わったビットライン対のうち、選択された第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイ３００ｂと、第２ビットラインＢＯＴ＿ＢＬと第２ビットラインバー／ＢＯＴ＿ＢＬとビットラインセンスアンプ２１０とを接続または分離するための第２接続部２５０ｂと、データ信号が第２ビットラインＢＯＴ＿ＢＬに印加される時に基準信号を、第２ビットラインバー／ＢＯＴ＿ＢＬに印加するか、またはデータ信号が第２ビットラインバー／ＢＯＴ＿ＢＬに印加される時に基準信号を、第２ビットラインＢＯＴ＿ＢＬに印加するための第２レファレンスセルブロック４００ｂと、プリチャージ区間に、第２セルアレイ３００ｂに備わった第２ビットラインＢＯＴ＿ＢＬと第２ビットラインバー／ＢＯＴ＿ＢＬとの電圧レベルを等価化させるための第２プリチャージ部２２０ｂとを備える。この時、第２プリチャージ部２２０ｂは、プリチャージ区間に第２ビットラインＢＯＴ＿ＢＬと第２ビットラインバー／ＢＯＴ＿ＢＬとにプリチャージ電圧を別途に印加せず、フローティングさせる。
また、第２セルアレイ３００ｂとビットラインセンスアンプ２１０との間にも補助ビットラインセンスアンプ２３０ｂが備わり、第２セルアレイ３００ｂと第２接続部２５０ｂとの間の第２ビットラインＢＯＴ＿ＢＬと第２ビットラインバー／ＢＯＴ＿ＢＬとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させる動作を行う。
さらに詳細には、第２補助ビットラインセンスアンプ２３０ｂは、一側にビットラインセンスアンプ２１０がアクティブになる区間にアクティブとなって入力される第２ビットライン制御信号ＢＬＤＰ＿Ｌを受信し、他側が第２セルアレイ３００ａと第２接続部２５０ｂとの間に備わった第２ビットラインＢＯＴ＿ＢＬに接続され、ゲートが第２セルアレイ３００ｂと第２接続部２５０ｂとの間に備わった第２ビットラインバー／ＢＯＴ＿ＢＬに接続された第３補助アンプ用のＮＭＯＳトランジスタＴＳＢ３と、一側にビットラインセンスアンプ２１０がアクティブになる区間にアクティブとなって入力される第２ビットライン制御信号ＢＬＤＰ＿Ｌを受信し、他側が第２セルアレイ３００ｂと第２接続部２５０ｂとの間に備わった第２ビットラインバー／ＢＯＴ＿ＢＬに接続され、ゲートが第２セルアレイ３００ｂと第２接続部２５０ｂとの間に備わった第２ビットラインＢＯＴ＿ＢＬに接続された第４補助アンプ用のＮＭＯＳトランジスタＴＳＢ４とを備える。
第２プリチャージ部２２０ｂは、プリチャージ区間に第２ビットラインＢＯＴ＿ＢＬと第２ビットラインバー／ＢＯＴ＿ＢＬとを接続するための第２プリチャージＮＭＯＳトランジスタＴＰ２を備える。
ビットラインセンスアンプ２１０は、ゲートは第１接続部２５０ａによって接続された第１ビットラインバー／ＢＬ、または第２接続部２５０ｂによって接続された第２ビットラインバー／ＢＯＴ＿ＢＬに接続され、第１センスアンプ電源供給信号ＳＡＰを一側に印加され、他側には第１接続部２５０ａによって接続された第１ビットラインＢＬまたは第２接続部２５０ｂによって接続された第２ビットラインＢＯＴ＿ＢＬと接続されたセンスアンプ用の第１ＰＭＯＳトランジスタＴＳ１と、ゲートは第１接続部２５０ａによって接続された第１ビットラインＢＬまたは第２接続部２５０ｂによって接続された第２ビットラインバー／ＢＯＴ＿ＢＬに接続され、第１センスアンプ電源供給信号ＳＡＰを一側に印加され、他側には第１接続部２５０ａによって接続された第１ビットラインバー／ＢＬまたは第２接続部２５０ｂによって接続された第２ビットラインバー／ＢＯＴ＿ＢＬと接続されたセンスアンプ用の第２ＰＭＯＳトランジスタＴＳ２と、ゲートは第１接続部２５０ａによって接続された第１ビットラインバー／ＢＬ、または第２接続部２５０ｂによって接続された第２ビットラインバー／ＢＯＴ＿ＢＬに接続され、第２センスアンプ電源供給信号ＳＡＮを一側に印加され、他側には第１接続部２５０ａによって接続された第１ビットラインＢＬまたは第２接続部２５０ｂによって接続された第２ビットラインＢＯＴ＿ＢＬと接続されたセンスアンプ用の第１ＮＭＯＳトランジスタＴＳ３と、ゲートは第１接続部２５０ａによって接続された第１ビットラインＢＬまたは第２接続部２５０ｂによって接続された第２ビットラインＢＯＴ＿ＢＬに接続され、第２センスアンプ電源供給信号ＳＡＮを一側に印加され、他側には第１接続部２５０ａによって接続された第１ビットラインバー／ＢＬまたは第２接続部２５０ｂによって接続された第２ビットラインバー／ＢＯＴ＿ＢＬと接続されたセンスアンプ用の第２ＮＭＯＳトランジスタＴＳ４とを備える。
特に、本発明では、第１センスアンプ電源供給信号及び第２センスアンプ電源供給信号ＳＡＰ、ＳＡＮがそれぞれ電源電圧ＶＤＤと低電圧ＶＢＢとに供給される。したがって、ビットラインセンスアンプ２１０は、接地電圧ＧＮＤより低いレベルの低電圧（ＶＢＢ:−０.５Ｖ）と電源電圧ＶＤＤとを用いて感知及び増幅動作を行うことを特徴とする。
また、本実施の形態に係る半導体メモリ装置のセンスアンプ部は、ビットラインセンスアンプ２１０によって感知増幅されたデータをデータラインＬＤＢ、ＬＤＢＢを介して外部に伝達するか、またはデータラインＬＤＢ、ＬＤＢＢを介して外部から伝えられたデータをビットラインセンスアンプ２１０に伝達するためのデータ入出力部２４０をさらに備える。
さらに詳細には、前記データ入出力部２４０は、ゲートで入出力制御信号を受信し、一側は前記第１及び第２ビットラインに接続され、他側は第１データラインＬＤＢに接続される第１入出力用のＭＯＳトランジスタＴＯ１と、ゲートで入出力制御信号を受信し、一側は第１及び第２ビットラインバーに接続され、他側は第２データラインＬＤＢＢに接続される第２入出力用のＭＯＳトランジスタＴＯ２を備える。
図９は、図７及び図８に示す半導体メモリ装置の動作を示すタイミングチャートである。
次いで、図７ないし図９を参照して本実施の形態に係る半導体メモリ装置の動作に対して説明する。
本実施の形態に係る半導体メモリ装置は、レファレンスセルブロックを備え、プリチャージ区間においてビットラインとビットラインバーとにプリチャージ電圧を別途に印加せず、フローティングさせることを特徴としている。
また、本実施の形態に係る半導体メモリ装置は、ビットラインセンスアンプが接地電圧ＧＮＤと電源電圧ＶＤＤとを用いて感知増幅動作を行うのではなく、接地電圧ＧＮＤより低いレベルの低電圧ＶＢＢと電源電圧ＶＤＤとを用いて第１ビットライン対ＢＬ、／ＢＬに印加された電圧の差を感知して増幅することを特徴としている。
この場合には、電源電圧の電圧レベルが次第に減少するようになると、低電圧ＶＢＢと電源電圧ＶＤＤとの絶対値が同じになる場合も生じるようになる。この時には、ビットラインセンスアンプのセンシング動作後に２つのビットラインの電圧レベルを同じに維持させると、自然に接地電圧ＧＮＤレベルにビットラインのプリチャージ電圧レベルが維持される。
また、本実施の形態に係る半導体メモリ装置は、ビットラインセンスアンプに対応するセルアレイに補助ビットラインセンスアンプを備え、ビットラインセンスアンプがデータアクセスのために動作する時、隣接したビットライン対をレファレンスセルブロックとプリチャージ部とを用いて１／２ＶＤＤに維持させるようになる。
以下では、上述した特徴がどのように行われるかを中心に詳細に説明する。
まず、データ「１」をリードする場合を説明する。この時、データ信号は第１ビットラインＢＬにより印加されるものと仮定する。
本実施の形態に係る半導体メモリ装置もデータをアクセスする過程は、プリチャージ区間Ｐｒｅｃｈａｒｇｅ、リードまたはライトの命令語実行区間Ｒｅａｄ、Ｗｒｉｔｅ、センシング区間Ｓｅｎｓｅ、再格納区間Ｒｅｓｔｏｒｅに分けられるが、まず、プリチャージ区間の動作を説明する。
プリチャージ区間Ｐｒｅｃｈａｒｇｅについて説明すると、プリチャージ区間Ｐｒｅｃｈａｒｇｅの間、プリチャージ信号ＢＬＥＱ＿Ｈ、ＢＬＥＱ＿Ｌが高電圧ＶＰＰレベルでイネーブルされた状態を維持し、第１セルアレイ３００ａの第１ビットラインＢＬ及び第１ビットラインバー／ＢＬと、センスアンプビットラインＳＡ＿ＢＬ及びセンスアンプビットラインバーＳＡ＿／ＢＬの電圧レベルは等価化される。
本実施の形態に係る半導体メモリ装置は、上述のようにプリチャージ区間で別途の電圧を置かないため、ビットライン対ＢＬ、／ＢＬ、ＳＡ＿ＢＬ、ＳＡ＿／ＢＬ、ＢＯＴ＿ＢＬ、／ＢＯＴ＿ＢＬは、フローティング状態を維持する（t０）。この時、接続部２５０ａ、２５０ｂは全てターンオンされた状態であり、全てのワードラインには接地電圧が供給されて、非アクティブ状態を維持するようになる。
したがって、データをリードするか、ライトした後のプリチャージ区間ではアクティブにされたプリチャージ部２２０ａ、２２０ｂによってビットライン対ＢＬ、／ＢＬ、ＳＡ＿ＢＬ、ＳＡ＿／ＢＬ、ＢＯＴ＿ＢＬ、／ＢＯＴ＿ＢＬは、１／２電源電圧レベルを維持するようになる（ビットラインセンスアンプによって感知増幅された後には、ビットライン対のうち、１つの電圧レベルは電源電圧で、残りの１つは接地電圧を維持するようになる。）。以後、プリチャージ区間が長くなると、別途のプリチャージ用の電圧を供給しないため、一定時間の後には、漏れ電流によって１／２電源電圧レベルを維持したビットラインの電圧レベルが次第に減少するようになる。
次いで、データをリードするか、ライトせずにプリチャージ区間だけ続くと結局、プリチャージ区間の間、第１ビットラインＢＬ及び第１ビットラインバー／ＢＬと、センスアンプビットラインＳＡ＿ＢＬ及びセンスアンプビットラインバーＳＡ＿／ＢＬの電圧は接地電圧ＧＮＤまで減少するようになる。
したがって、プリチャージ区間の長さに応じてフローティングされたビットラインのプリチャージ電圧レベルは、１／２電源電圧で接地電圧間の変動した値を有することができる。したがって、プリチャージ区間のある時点でリードまたはライトを行うかに応じて、フローティングされたビットラインの電圧レベルが変わるようになる。
次いで、プリチャージ区間Ｐｒｅｃｈａｒｇｅが終わり、リード命令語区間Ｒｅａｄになると、入力されたアドレスがデコーディングされ、１つのワードラインが選択される。
アクティブされたワードラインに対応する全ての単位セルのＮＭＯＳトランジスタはターンオンされ、ターンオンされたＮＭＯＳトランジスタを介してキャパシタに格納されたデータ信号が第１ビットラインＢＬに印加される。
データ信号「１」が印加されると、第１ビットラインＢＬ及びセンスアンプビットラインＳＡ＿ＢＬは、それ以前まで接地電圧で１／２電源電圧間のあるレベルになっている状態で印加されるデータ信号だけ電圧レベルが上昇する（ｔ１）。
一方、データ信号が印加されない第１ビットラインバー／ＢＬ及びセンスアンプビットラインバーＳＡ＿／ＢＬには、基準信号が供給される。
レファレンスセルブロック４００ａにおいて、データ信号が印加されない方向のレファレンスワードライン／ＴＯＰ＿ＲＷＬはアクティブにされ、これによって第２レファレンス用のＭＯＳトランジスタＴＯＰ＿ＮＭ２がターンオンされて、レファレンス用のキャパシタＴＯＰ＿ＲＣに格納されていた基準信号は、第１ビットラインバー／ＢＬ及びセンスアンプビットラインバーＳＡ＿／ＢＬに印加されて電圧レベルを一定レベル上昇させる。
この時にも、第１ビットライン／ＢＬ及びセンスアンプビットラインバー、ＳＡ＿／ＢＬは、フローティングされた状態によって１／２電源電圧から次第に減少して、あるレべルになっている状態で（ビットラインＢＬ、ＳＡ＿ＢＬのような電圧レベルで上昇するようになる。）、印加される基準信号だけ電圧レベルが上昇するようになる。
上述のように、レファレンス用のキャパシタＴＯＰ＿ＲＣは、単位セルをなすキャパシタＣＡＰ１、ＣＡＰ２とキャパシタンスとを同じく形成し、格納される電荷量はデータが１に対応して単位セルキャパシタＣＡＰ１、ＣＡＰ２に格納される電荷量の１／２を基準信号に格納している。
レファレンスセルブロック４００ａの基準電圧供給端ＨＡＬＦ ＶＤＤ、ＴＯＰ＿ＲＰＬ、ＢＯＴ＿ＲＰＬは、１／２ＶＤＤ電圧が提供されているため、基準信号用のキャパシタＴＯＰ＿ＲＣに格納される電荷量はデータが１に対応して単位セルキャパシタに格納される電荷量の１／２を基準信号に格納するようになるものである。この時、基準電圧供給端ＴＯＰ＿ＲＰＬ、ＢＯＴ＿ＲＰＬは、セルアレイに備わる単位セルキャパシタのプレート電圧ＰＬレベルと同じようなレベルの電圧を供給するようになる。
この時、供給できる電圧レベルの例としては、電源電圧ＶＤＤ、１／２電源電圧ＶＤＤ、接地電圧ＧＮＤがある。このようにプレート電圧ＰＬのようなレベルの電圧を基準電圧供給端ＴＯＰ＿ＲＰＬ、ＢＯＴ＿ＲＰＬに供給することは、データ信号と比例して正確に１／２程度の信号を基準信号に供給するためである。
したがって、基準信号が印加された第１ビットラインバー／ＢＬは、データ信号が印加された第１ビットラインＢＬより１／２くらい上昇するようになる。
例えば、電源電圧が１.０Ｖで、データ信号に応じて約０.２Ｖが増加する場合を説明すると、プリチャージ区間の初期には、第１ビットライン対ＢＬ、／ＢＬの電圧レベルが０.５Ｖを維持するようになる。以後、プリチャージ区間が続くにしたがって、ビットラインの電圧が次第に低下して約０.３Ｖくらいになった時にデータリード命令が行われると、データ信号が印加される第１ビットラインＢＬは、０.５Ｖ（０.３＋０.２Ｖ）になり、データ信号の１／２に該当する電荷量を有する基準信号が印加される第１ビットラインバー／ＢＬの電圧レベルは０.４Ｖ（０.３Ｖ＋０.１Ｖ）になる。
一方、プリチャージ信号ＢＬＥＱ＿Ｈは、プリチャージ区間の間にアクティブされて入力されてプリチャージ部２２０ａをアクティブ状態に維持させ、リード命令語区間Ｒｅａｄ、センシング区間Ｓｅｎｓｅ及び再格納区間Ｒｅｓｔｏｒｅの間に電源電圧レベルの非アクティブされる状態で入力され、プリチャージ部２２ａを非アクティブ状態に維持させるようになる。
次いで、センシング区間Ｓｅｎｓｅを説明すると、ビットラインセンスアンプ２１０の第１センスアンプ電源供給信号ＳＡＰには、電源電圧ＶＤＤが供給され、第２センスアンプ電源供給信号ＳＡＮには、負の低電圧ＶＢＢ＿Ｈが供給される。
したがって、ビットラインセンスアンプ２１０は、２つのビットラインＢＬ、／ＢＬに印加された電圧の差を感知して相対的に大きい電圧を有する第１ビットラインＢＬを電源電圧ＶＤＤレベルまで上昇させ、第１ビットラインバー／ＢＬは、接地電圧ＧＮＤまで増幅させた後ラッチする（t２）。
ビットラインセンスアンプ２１０は、電源電圧ＶＤＤと接地電圧ＧＮＤとではなく、電源電圧ＶＤＤと負の低電圧ＶＢＢ＿Ｈとを用いて増幅動作をするため、単純に電源電圧ＶＤＤと接地電圧ＧＮＤとを用いて、感知増幅動作を行う時より高速に増幅動作を行うことができるようになる。
この時、ビットラインセンスアンプ２１０と第１接続部２５０ａとの間に接続したセンスアンプビットラインバーＳＡ＿／ＢＬは、負の低電圧ＶＢＢ＿Ｈまで増幅されるが、第１接続部２５０ａによって第１セルアレイ３００ａから第１補助ビットラインセンスアンプ２３０ａまでの第１ビットラインバー／ＢＬは、接地電圧ＧＮＤまで増幅される。
第１接続部２３０ａを構成するＰＭＯＳトランジスタＴＢＨ１、ＴＢＨ２のゲートに入力される第１接続制御信号ＢＩＳＨが、負の低電圧ＶＢＢ＿Ｈレベルを維持しているため、ビットラインセンスアンプ２１０方向のセンスアンプビットラインバーＳＡ＿／ＢＬが負の低電圧ＶＢＢ＿Ｈまで増幅されても、第１セルアレイ３００ａに接続した第１ビットラインバー／ＢＬは負の低電圧ＶＢＢ＿Ｈより高いレベルを有する接地電圧ＧＮＤに維持されることができる。
これと同じように第２接続部２３０ｂはビットラインセンスアンプ２１０がセンスアンプビットラインバーＳＡ＿／ＢＬを負の低電圧ＶＢＢ＿Ｈまで増幅しても、低電圧ＶＢＢレベルが第２セルアレイ３００ｂと接続したビットライン／ＢＬ側に伝えられないようにクランピングするようになる。
また、第１セルアレイ３００ａに接続した第１ビットラインバー／ＢＬによって生じる寄生キャパシタンスが、第１接続部２３０ａを構成するＰＭＯＳトランジスタＴＢＨ１、ＴＢＨ２のサブ-しきい電圧（Sub-threshold）電流に比べて相対的に大きいため、ビットラインセンスアンプ２１０が、感知増幅を行う間と再格納区間の間に第１セルアレイ３００ａに接続した第１ビットラインバー／ＢＬは、接地電圧ＧＮＤレベルを維持できるようになる。
このように、ビットラインセンスアンプ２１０によって増幅された負の低電圧ＶＢＢ＿Ｈをセルアレイの側に備わるビットライン対に伝達できなくし、接地電圧ＧＮＤに維持させることによってビットラインの電圧が変動することを防止し、ビットラインセンスアンプ２１０の動作速度を向上させることができ、セルアレイに配置されたビットラインの変動による電流消費を減少させることができる。
このため、本発明では接続部２３０ａ、２３０ｂをＰＭＯＳトランジスタから構成し、隣接したセルアレイ３００a、３００ｂとビットラインセンスアンプ２１０とを接続または分離する機能と共にビットラインセンスアンプ２１０方向の負の低電圧ＶＢＢ＿Ｈがセルアレイに備わる第１ビットライン対及び第２ビットライン対ＢＬ、／ＢＬ、ＢＯＴ＿ＢＬ、／ＢＯＴ＿ＢＬに伝えられないようにするクランピング機能までしているものである。
しかし、これだけでセルアレイに備わった第１ビットライン対及び第２ビットライン対ＢＬ、／ＢＬ、ＢＯＴ＿ＢＬ、／ＢＯＴ＿ＢＬを接地電圧ＧＮＤに安定して維持させることはできず、本実施の形態による半導体メモリ装置では、ビットラインセンスアンプ２１０に接続したセンスアンプビットライン対ＳＡ＿ＢＬ、／ＳＡ＿ＢＬが負の低電圧ＶＢＢ＿Ｈに増幅されても、セルアレイに接続した第１ビットライン対及び第２ビットライン対ＢＬ、／ＢＬ、ＢＯＴ＿ＢＬ、／ＢＯＴ＿ＢＬは、接地電圧を維持できるように補助ビットラインセンスアンプ２３０ａ、２３０ｂを備えている。
補助ビットラインセンスアンプ２３０ａ、２３０ｂは、ビットラインセンスアンプ２１０が感知増幅動作を行う間、セルアレイ３００ａに備わった２つのビットラインＢＬ、／ＢＬの電圧レベルを感知してさらに低いレベルのラインの電圧を接地電圧に増幅したり維持させる。
例えば、ビットラインセンスアンプ２１０が、ビットラインＳＡ＿ＢＬのレベルを電源電圧ＶＤＤに増幅し、センスアンプビットラインバーＳＡ＿／ＢＬのレベルを負の低電圧ＶＢＢ＿Ｈに増幅するようになると、ビットラインＢＬは電源電圧に維持され、第１ビットラインバー／ＢＬは接地電圧ＧＮＤに維持されるが、第１補助ビットラインセンスアンプ２６０ａは第１ビットラインバー／ＢＬの電圧レベルが接地電圧ＧＮＤより高くなると、接地電圧ＧＮＤに下降させ、接地電圧ＧＮＤより低くなると接地電圧ＧＮＤに上昇させるものである。
一方、第１補助ビットラインセンスアンプ及び第２補助ビットラインセンスアンプ２３０ａ、２３０ｂに入力される第１ビットライン制御信号及び第２ビットライン制御信号ＢＬＰＤ＿Ｌ、ＢＬＰＤ＿Ｈは、ビットラインセンスアンプ２１０がアクティブされる区間（t２、t３、t４）の間、接地電圧状態でアクティブにされて入力される。
したがって、補助ビットラインセンスアンプ２３０ａ、２３０ｂの第１補助アンプ用のＮＭＯＳトランジスタないし第４補助アンプ用のＮＭＯＳトランジスタＴＳＢ１〜ＴＳＢ４は、それぞれ一側で接地電圧ＧＮＤを供給され、ビットラインＢＬ、／ＢＬにクロスカップルで接続されたゲート端によって２つのビットラインのうち、低い電圧レベルを有するラインの電圧を接地電圧ＧＮＤに維持させるようになるものである。
セルアレイの単位セルがＮＭＯＳトランジスタとキャパシタとから構成されているため、ビットラインセンスアンプがビットライン対の電圧レベルを電源電圧ＶＤＤレベルと低電圧ＶＢＢ＿Ｈレベルとに増幅する場合、低電圧ＶＢＢ＿Ｈレベルがセルアレイに配置されたビットラインの電圧まで伝えられると、単位セルのＮＭＯＳトランジスタは、ターンオンして選択されない単位セルのデータが損失する恐れがある。この場合には、ビットラインセンスアンプが動作する間には、ビットラインセンスアンプによって低電圧に増幅された電圧レベルがセルアレイに配置されたビットラインに伝えられないようにすることが必要である。
一方、第１接続部２５０ａと第２接続部２５０ｂとに入力される第１接続制御信号及び第２接続制御信号ＢＩＳＨ、ＢＩＳＬは、２種類のレベルを有して入力されるが、１つは、第１接続部２５０ａと第２接続部２５０ｂとを構成するＰＭＯＳトランジスタＴＢＨ１、ＴＢＨ２、ＴＢＬ１、ＴＢＬ２のしきい電圧より絶対値が大きい負の電圧レベルを有する低電圧ＶＢＢ＿Ｌで、残りの１つは、ＰＭＯＳトランジスタＴＢＨ１、ＴＢＨ２、ＴＢＬ１、ＴＢＬ２のしきい電圧絶対値のような負のレベルを有する低電圧ＶＢＢ＿Ｈである。
プリチャージ区間では、第１接続制御信号及び第２接続制御信号ＢＩＳＨ、ＢＩＳＬは、低電圧ＶＢＢ＿Ｈで入力されて第１セルアレイ３００ａと第２セルアレイ３００ｂとに備わるビットライン対ＢＬ、／ＢＬの電圧レベルを同じように維持させる。
第１セルアレイとビットラインセンスアンプ２１０が接続し、第２セルアレイとビットラインセンスアンプ２１０とが分離されるリード命令語区間では、非アクティブにされる第２接続制御信号ＢＩＳＬは、電源電圧ＶＤＤで供給されて第２接続部２５０ｂをディセーブルさせ、この区間の間アクティブされる第１接続制御信号ＢＩＳＨは、低電圧ＶＢＢ＿Ｌを維持して第１接続部２５０ａをイネーブルさせる。
次いで、ビットラインセンスアンプ２１０が、２つのセンスアンプビットラインＳＡ＿ＢＬ、ＳＡ＿／ＢＬの電圧を感知増幅するセンシング区間Ｓｅｎｓｅと再格納区間Ｒｅｓｔｏｒｅには、アクティブされた第１接続制御信号ＢＩＳＨは、低電圧ＶＢＢ＿Ｈで供給される。
したがって、ビットラインセンスアンプが感知増幅動作をする間には、さらに低い低電圧ＶＢＢ＿Ｌを用いてビットラインセンスアンプとセルアレイに接続したビットラインとの間に分離をより確実にさせ、それ以外の動作時には、相対的に低電圧ＶＢＢ＿Ｌよりは高いレベルを維持する低電圧ＶＢＢ＿Ｈでビットラインセンスアンプとセルアレイに接続したビットラインとの間に分離をさせるものである。
このようにする理由は、低電圧ＶＢＢ＿Ｈを受け取って動作するビットラインセンスアンプ２１０が、感知増幅動作を主にする区間の間に最大限速く感知、増幅動作を行うようにするためである。
次いで、説明すると、ビットラインセンスアンプ２１０の増幅動作がある程度完了すると、入出力制御信号ＹＩが一定区間の間ハイレベルでアクティブされて、それに応答し、ビットラインセンスアンプ２１０にラッチされたデータがデータラインＬＤＢ、ＬＤＢＢに出力される（ｔ３）。この時、出力されるデータがリード命令語に対応するデータとなる。
次いで、再格納区間Ｒｅｓｔｏｒｅにビットラインセンスアンプ２１０にラッチされたデータを用いて、データ信号が格納されていた単位セルに再格納させるようになる（ｔ４）。
再格納が完了すると、当該ワードラインＷＬ１、ＷＬ２が電源電圧レベルで非アクティブにされて、ビットラインセンスアンプ２１０に供給された第１センスアンプ電源供給信号及び第２センスアンプ電源供給信号ＳＡＰ、ＳＡＮは、それぞれ接地電圧、１／２電源電圧ＶＤＤが供給されてビットラインセンスアンプ２１０はディセーブルされる。
従来の発明では、データラインＬＤＢ、ＬＤＢＢは、データが伝えられない間には、電源電圧ＶＤＤまたは１／２ 電源電圧でプリチャージされているため、ビットラインセンスアンプ２１０によって感知増幅されたデータを伝達する過程でビットラインセンスアンプによって接地電圧に増幅されたビットライン（ここでは、センスアンプビットラインバーＳＡ＿／ＢＬ）の電圧が一定レベルまで上昇した。
したがって、ビットラインセンスアンプ２１０によって一定レベルまで上昇したセンスアンプビットラインバーＳＡ＿／ＢＬの電圧が接地電圧まで再びできるように、再格納時間を十分な余裕を与えなければならない。それとも、再格納過程において、誤ったデータ信号が単位セルに格納され得るためである。特に、データ信号が０の場合にデータ１が格納され得る。
上述した問題を解決するために、従来には再格納区間すなわち、t４期間を長く維持しなければならなかった。
しかしながら、実施の形態に係る半導体メモリ装置は、ビットラインセンスアンプ２１０によってセンスアンプビットラインバーＳＡ＿／ＢＬが接地電圧ＧＮＤより低いレベルの低電圧ＶＢＢ＿Ｈまで増幅されるため、データラインＬＤＢ、ＬＤＢＢによってビットラインセンスアンプ２１０に接続した第１ビットラインバー／ＢＬに電流が流入しても低電圧ＶＢＢ＿ＨレベルになっているセンスアンプビットラインバーＳＡ＿／ＢＬによって相殺されるため、ビットラインセンスアンプ２１０に接続した第１ビットラインバー／ＢＬの電圧上昇は殆どないか、少なくとも接地電圧ＧＮＤより高くならない。
したがって、本実施の形態に係るメモリ装置は、再格納区間ｔ４の時間を以前より減らすことができる。
次いで、プリチャージ信号ＢＬＥＱ＿Ｈが、ハイレベルでアクティブされて入力されると、２つのビットラインＢＬ、／ＢＬは、同じ電圧レベルになり、フローティング状態となる。また、第１接続制御信号及び第２接続制御信号ＢＩＳＨ、ＢＩＳＬが、全て低電圧ＶＢＢ＿Ｈで供給されて全てのビットラインＢＬ、ＳＡ＿ＢＬ、ＢＯＴ＿ＢＬ、／ＢＬ、ＳＡ＿／ＢＬ、／ＢＯＴ＿ＢＬが接続される（ｔ５）。
上述のように、プリチャージ区間が始まった時点では、２つのビットラインＢＬ、／ＢＬの電圧は、１／２電源電圧レベルを維持し、本実施の形態に係る半導体メモリ装置は、ビットラインＢＬ、／ＢＬが別途のプリチャージ電圧を供給を受けず、フローティング状態を維持するため、時間が経つ程ビットラインの電圧レベルはますます低くなる。
一方、第１接続部２５０ａがアクティブにされている区間の間、第２レファレンスセルブロック４００ｂ及び第２プリチャージ部２２０ｂは、アクティブ状態を維持し、第２ビットライン及びビットラインバーＢＯＴ＿ＢＬ、／ＢＯＴ＿ＢＬの電圧レベルをプリチャージ電圧に維持させるようになる。
本実施の形態に係る半導体メモリ装置は、プリチャージ区間にビットライン対の電圧レベルは同じように維持しながらも、別途のプリチャージ電圧を供給せずフローティング状態に維持するようになる。したがって、プリチャージ区間の間、全てのビットラインが維持するプリチャージ電圧は、提供する提供回路は別途にない。
一方、ここでプリチャージ電圧というのは、データのリードまたはライト動作をし終えた後、ビットライン対のうち、１つのビットラインは電源電圧レベルになり、残り１つのビットラインは接地電圧レベルにされる状態で２つのビットラインの電圧レベルが同じようになると維持するようになる１／２電源電圧レベルのことをいう。
すなわち、ビットラインセンスアンプ２１０が接続されたセルアレイの単位セルデータをアクセスする間、ビットラインセンスアンプ２１０を共有するが接続しない方向のビットライン対を対応するプリチャージ部とレファレンスセルブロックとを用いて１／２電源電圧レベルに維持させるものである。
このようにする理由は、非アクティブされるセルアレイのビットライン電圧レベルと現在データをアクセスするために動作するビットラインセンスアンプの第２センスアンプ電源供給信号ＳＡＮの電圧の差のため、非アクティブされるセルアレイのビットライン電圧が急激に降下する問題になるが、これを解決するためのものである。
例えば、第１接続部及び第２接続部２５０ａ、２５０ｂにビットラインセンスアンプの第１センスアンプ電源供給信号及び第２センスアンプ電源供給信号ＳＡＰ、ＳＡＮと、非アクティブされたセルアレイのビットラインとの間に位置して第１接続制御信号及び第２接続制御信号ＢＩＳＬ、ＢＩＳＨを印加されるＰＭＯＳトランジスタが配置されているが、これらのＰＭＯＳトランジスタがターンオフされても、サブ電流が流れるようになり、この時の漏れ電流によって非アクティブにされるセルアレイのビットラインの電圧レベルが急激に下降するものである。ＰＭＯＳトランジスタのサイズが小さくなると、この現象はさらに一層増加するようになる。
一般に、半導体メモリ装置が動作する時に、プリチャージ電圧に１／２ＶＤＤを維持するようになるが、セウォドビットライン構造においてビットラインセンスアンプが片方に接続したビットライン対の電圧の差を感知して増幅する時に、データアクセス動作に関与しない他側に接続されたビットラインに維持された１／２ＶＤＤプリチャージ電圧がビットラインの接地電圧供給端との電圧差によって低くなりエラーを誘発するようになる。
本発明の半導体メモリ装置は、フリーチャージ区間にデータのアクセスに関係しないビットラインの電圧レベルは、フローティング状態に維持しているため上述した問題は生じないが、１／２ＶＤＤでプリチャージ電圧が維持されると、データアクセス時により效果的に動作できるようになる。ハイレベルのデータとローレベルのデータとを感知するのには、１／２ＶＤＤでビットラインの電圧が維持されることが最も効果的なためである。
本実施の形態に係る半導体メモリ装置は、データをアクセスするビットラインセンスアンプの隣接したビットライン対をレファレンスセルブロックとプリチャージ部とを用いて１／２ＶＤＤに維持させるため、データアクセスのために制御するビットラインと隣接した全てのビットライン対は、１／２ＶＤＤに維持させることができるようになる。
したがって、特別な制御信号を別途に生成しなくても、メモリ装置のビットラインのプリチャージ電圧を補強できる。
今まで、本実施の形態に係る半導体メモリ装置が、データ１をリードする時の動作を説明したが、続けて、データ０をリードする場合を説明する。
リードするデータが０の場合には、選択された単位セルのキャパシタに電荷が充電されていない場合である。したがって、プリチャージ区間Ｐｒｅｃｈａｒｇｅ以後に、リード命令語が行われる区間ｔ１にデータ信号が印加された第１ビットラインＢＬの電圧レベルはそのまま維持される。すなわち、この時、第１ビットラインＢＬの電圧レベルは接地電圧を維持するようになる。
一方、第１ビットラインバー／ＢＬには、基準信号が伝えられて一定のレベル程度の電圧が上昇する。この時、上昇する電圧レベルは、第１ビットラインバー／ＢＬに提供されている基準信号に対応する電荷量によって決まり、この電荷量はレファレンス用のキャパシタＴＯＰ＿ＲＣに格納された電荷量である。
次いで、ビットラインセンスアンプ２１０は、接地電圧を維持している第１ビットラインＢＬと、一定の電圧レベル程度の上昇をした第１ビットラインバー／ＢＬの電圧の差を感知し、第１ビットラインＢＬは接地電圧ＧＮＤレベルに、第１ビットラインバー／ＢＬは、電源電圧ＶＤＤレベルに増幅させてラッチするようになる。
ここでも、第１接続部２５０ａによって第１セルアレイ３００ａに配置された第１ビットラインＢＬは接地電圧を維持するようになる。
残りの区間は、データ１をリードする場合のような動作を行うために、詳細な説明は省略する。
次いで、本実施の形態に係る半導体メモリ装置のライト動作を説明すると、データを格納させるライト動作も図８と図９とで示す波形と共に動作する。
但し、データがデータラインＬＤＢ、ＬＤＢＢに出力される区間（ｔ３）で、ライト命令語に対応して入力されたデータがデータラインＬＤＢ、ＬＤＢＢを通してビットラインセンスアンプ２１０に伝達されるという点においてリード動作とは差がある。
ビットラインセンスアンプ２１０は、以前にラッチされたデータを伝達されるデータに交替してラッチし、ラッチされたデータは以後、再格納区間（ｔ４）の間に対応する単位セルに格納される。ライト命令語を行う時にも、ビットラインセンスアンプ２１０は、電源電圧ＶＤＤと低電圧ＶＢＢ＿Ｈとを用いて感知増幅動作を行うようになる。
以上の説明のように、本実施の形態に係る半導体メモリ装置は、プリチャージ区間では、ビットラインをフローティングさせながら、ビットラインセンスアンプ２１０は、２つのビットラインＢＬ、／ＢＬの電圧を感知して増幅するのに電源電圧ＶＤＤと低電圧ＶＢＢ＿Ｈとを用いるようになる。
図１０は、図８に示すセンスアンプ部のレイアウトのための配置を示すブロック構成図であり、図１１は、図１０に示す配置のようにレイアウトをしたレイアウト図である。次いで、図１０と図１１とを参照して本実施の形態に係る半導体メモリ装置が具現されるレイアウトを説明する。
図１０と図１１とに示しているように、本実施の形態に係る半導体メモリ装置は、折り返しビットライン構造を有し、電源電圧と接地電圧とを印加されて動作し、複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるためのＮチャネルを有する第１プリチャージ用のＭＯＳトランジスタが配置されたＰウェルＰＷ＿１と、第１ビットラインと第１ビットラインバーに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、Ｐチャネルを有するセンスアンプ用のＭＯＳトランジスタＴＳ１、ＴＳ２と、第１ビットライン及び第１ビットラインバーとセンスアンプ用のＭＯＳトランジスタＴＳ１、ＴＳ２を接続または分離するためのＰチャネルを有する第１接続用のＭＯＳトランジスタＴＢＨ１、ＴＢＨ２が配置されたＮウェルＮＷ＿２と、第１ビットラインと第１ビットラインバーに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、Ｎチャネルを有するセンスアンプ用のＭＯＳトランジスタＴＳ３、ＴＳ４が配置されたＰウェルＰＷ＿２とを備える。
本実施の形態に係る半導体メモリ装置は、プリチャージ区間に別途のプリチャージ電圧を備えたビットラインに印加せず、ビットラインをフローティングさせることを特徴とする。
また、Ｎチャネルを有するセンスアンプ用のＭＯＳトランジスタＴＳ３、ＴＳ４は接地電圧より低いレベルの低電圧ＶＢＢを用いて、感知及び増幅動作を行うことを特徴とし、Ｐチャネルを有するセンスアンプ用のＭＯＳトランジスタＴＳ１、ＴＳ２は電源電圧ＶＤＤで動作することを特徴とし、或いは電源電圧ＶＤＤより高いレベルの高電圧ＶＰＰを用いて感知及び増幅動作を行うことができる。
また、ＰウェルＰＷ＿１は、第１セルアレイと第１接続用のＭＯＳトランジスタＴＢＨ１、ＴＢＨ２との間に配置された第１ビットラインと第１ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させるためにＮチャネルを有する第１補助センスアンプ用のＭＯＳトランジスタＴＳＢ１、ＴＳＢ２がさらに配置される。
また、本実施の形態に係る半導体メモリ装置は、複数備わったビットライン対のうち、選択された第２ビットラインＢＯＴ＿ＢＬまたは第２ビットラインバー／ＢＯＴ＿ＢＬにデータ信号を印加する第２セルアレイと、プリチャージ区間に第２セルアレイに備わった第２ビットラインＢＯＴ＿ＢＬと、第２ビットラインバー／ＢＯＴ＿ＢＬの電圧レベルを等価化させるためのＮ型チャネルを有する第２プリチャージ用のＭＯＳトランジスタＴＰ２が配置されたＰウェルＰＷ＿３とをさらに備える。
ＮウェルＮＷ＿２は、第２セルアレイに備わる第２ビットラインＢＯＴ＿ＢＬ及び第２ビットラインバー／ＢＯＴ＿ＢＬとセンスアンプ用のＭＯＳトランジスタＴＳ１〜 ＴＳ４とを接続または分離するためのＰ型チャネルを有する第２接続用のＭＯＳトランジスタＴＢＬ１、ＴＢＬ２が配置される。
したがって、ＮウェルＮＷ＿２には、第１接続用のＭＯＳトランジスタ及び第２接続用のＭＯＳトランジスタＴＢＨ１、ＴＢＨ２、ＴＢＬ１、ＴＢＬ２と、センスアンプ用のＭＯＳトランジスタＴＳ１、ＴＳ２を配置するようになり、ＰウェルＰＷ＿２は、センスアンプ用のＭＯＳトランジスタＴＳ３、ＴＳ４を配置するようになる。これにより、ＮウェルＮＷ＿２は、図１１に示しているように、ＰウェルＰＷ＿２を覆いかぶせる形態で配置されるものである。
次いで説明すると、ＰウェルＰＷ＿３は、第２セルアレイと前記第２接続用のＭＯＳトランジスタＴＢＬ１、ＴＢＬ２の間に配置された第２ビットラインＢＯＴ＿ＢＬと第２ビットラインバー／ＢＯＴ＿ＢＬとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させるためにＮチャネルを有する第２補助センスアンプ用のＭＯＳトランジスタＴＳＢ３、ＴＳＢ４がさらに配置される。
また、ＰウェルＰＷ＿２は、センスアンプ用のＭＯＳトランジスタによって感知増幅されたデータを、データが伝えられたデータラインＬＤＢ、ＬＤＢＢと接続させるためにＮチャネルを有する入出力用のＭＯＳトランジスタＴＯ１、ＴＯ２がさらに配置される。
また、上述した各ウェルは、Ｐ型基板上に配置され、ＰウェルＰＷ＿１を覆うような形態で配置されるＮウェルＮＷ＿１と、ＰウェルＰＷ＿３を覆うような形態で配置されるＮウェルＮＷ＿３とをさらに備えることを特徴とする。
また、以上で説明したように、ＮウェルとＰウェルとは一部分を互いに反対に配置させることができるが、この場合には、各部分に配置されるＭＯＳトランジスタが反対のチャネルを有するＭＯＳトランジスタで配置される場合である。
図１０と図１１とに配置された半導体メモリ装置の動作は、上述の説明のように、プリチャージ区間では、ビットラインをフローティングさせ、ビットラインセンスアンプは、低電圧と電源電圧を用いて感知増幅動作を行う。
また、接続部をＰＭＯＳトランジスタから構成してビットラインセンスアンプが低電圧を用いて感知増幅動作をしても低電圧がセルアレイに伝達にならないようにしており、これを補完するために補助センスアンプを用いてセルアレイに配置されたビットラインが接地電圧以下に低下しないようにしている。
また、図１１に配置された各ウェルは、互いに異なる電圧ＶＮ１〜 ＶＮ３、ＶＰ１〜ＶＰ３を印加されるようになる。
半導体メモリ装置の動作電圧が小さくなるにしたがって、各部分に配置されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとのしきい電圧に対する動作 電圧マージンがますます不足し、センスアンプの動作特性が劣化する。
特に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのしきい電圧絶対値はそれぞれの該当ウェルの印加電圧が大きければ大きい程、しきい電圧値は大きくなる。
すなわち、Ｎチャネルを有するＮＭＯＳトランジスタの場合、Ｐウェルに印加される負の電圧ＶＮ１〜ＶＮ３の絶対値が増加するとしきい電圧が増加し、Ｐチャネルを有するＰＭＯＳトランジスタの場合、Ｎウェルに印加される量の電圧ＶＰ１〜ＶＰ３が大きくなる程しきい電圧の絶対値が大きくなる。
したがって、同じ大きさのＮＭＯＳトランジスタ、ＰＭＯＳトランジスタでも、しきい電圧がウェルに印加される印加電圧に応じて異なるため、ウェルに印加されるバルク電圧に応じて、そのウェルに配置されたＭＯＳトランジスタの電流駆動能力も異なるようになる。
特に、低電圧の動作特性に応じて動作させるためには、動作電圧マージンが大きくないため、しきい電圧の変化が低電圧の動作特性に多くの影響を与えるようになる。
半導体メモリ装置の場合、センスアンプの動作特性が回路駆動能力に多くの影響を与えるようになるが、センスアンプは、ビットライン感知電圧増幅時ビットライン電圧のプリチャージ電圧（例えば１／２ＶＤＤ）で駆動が始まるため、特に低電圧特性に敏感になる。
したがって、本発明では、センスアンプが配置されるウェル領域とセルアレイとが配置されるウェル領域を別途にし、それぞれの特性に合うバルク電圧が印加されるようにしたものである。
セルアレイが、ＮＭＯＳトランジスタとキャパシタとにそれぞれ構成された複数の単位セルから構成された時、負の低電圧に駆動されるセンスアンプでのＰＭＯＳトランジスタと、センスアンプとセルアレイを接続するためのＰＭＯＳトランジスタの配置が重要とされるが、本実施の形態に係るメモリ装置は、大きく３つのウェル領域を画定し、最初のウェル領域ＷＥＬＬ＿１には、第１セルアレイと第１プリチャージ部２２０ａとを配置し、２番目のウェル領域ＷＥＬＬ２には、ビットラインセンスアンプ２１０と第１及び第２接続部２５０ａ、２５０ｂとを配置し、最後の３番目のウェル領域ＷＥＬＬ３には、第２セルアレイと第２プリチャージ部２２０ｂとを配置し、それぞれのウェルに最適のバルク電圧が供給されるようにした。
また、２番目のウェル領域ＷＥＬＬ＿２には、２つのウェルＰＷ＿２、ＮＷ＿２をまた画定し、それぞれセンスアンプ用のＰＭＯＳトランジスタＴＳ１、ＴＳ２とセンスアンプ用のＮＭＯＳトランジスタＴＳ３、ＴＳ４とを配置させ、また接続用のＰＭＯＳトランジスタＴＢＨ１、ＴＢＨ２、ＴＢＬ１、ＴＢＬ２は、センスアンプ用のＰＭＯＳトランジスタＴＳ１、ＴＳ２が配置される領域に配置させた。このようにするために、センスアンプ用のＰＭＯＳトランジスタＴＳ１、ＴＳ２が配置されるウェルＮＷ＿２が、センスアンプ用のＮＭＯＳトランジスタＴＳ３、ＴＳ４が配置されるウェルＰＷ＿２を覆うように配置したものである。
上記のような配置は、一側と他側とに配置された第１セルアレイ及び第２セルアレイとビットラインセンスアンプとを効率的に接続するためのものである。
このように具現することで、メモリ装置に必要となるＰＭＯＳトランジスタとＮＭＯＳトランジスタとが最も効率的に配置され、各部分に最適のバルク電圧を印加して最適のしきい電圧を得ることができる。
以上のように、本実施の形態に係る半導体メモリ装置に係る効果は以下の通りである。
まず、プリチャージ区間の間、ビットラインにプリチャージ用の電圧を供給せず、フローティングさせることによって、プリチャージ時の消費電力が殆どなくなる。以前には、プリチャージ区間の間に接地電圧、または１／２電源電圧、または電源電圧を供給して一定の電力が消費された。しかし、本発明は、プリチャージ時に追加で用いられる電力がないため、消費される電力を大幅に減らすことができる。
次に、単位セルのワードラインとビットラインとの間にショートして発生するブリード電流を防止できる。上述のように、ブリード電流は、欠陥が発生したワードラインを予備ワードラインに代えても、続けて発生するため不要な電流を続けて消費させるようになる。
しかし、本実施の形態による半導体メモリ装置は、ビットラインのプリチャージ電圧が別途になくフローティング状態であるため、結局はビットラインの電圧は接地電圧レベルになり、それによって、ワードラインとビットラインとの間には電圧差が発生せずブリード電流が発生しない。
この時、プリチャージ区間の初期には、ビットラインの電圧が一定のレベルであるため、微小のブリード電流が生じ得るが、ブリード電流が続けて発生するのでなく、フローティングされたビットラインの電圧が接地電圧になるとなくなる。
３番目に、センスアンプの動作時に電源電圧ＶＤＤと接地電圧ＧＮＤより低い低電圧ＶＢＢとを用いて感知増幅動作を行うため、電源電圧のレベルが低い場合でも高速でセンスアンプがビットラインに印加されるデータ信号を感知して増幅できる。
また、半導体メモリ装置の駆動電圧が減り、電源電圧ＶＤＤのレベルと低電圧ＶＢＢレベルとの絶対値が同じになることもある。このような場合には、１／２ＶＤＤは接地電圧となる。
したがって、ビットラインセンスアンプがビットラインに印加されたデータ信号を感知し、ハイデータは電源電圧ＶＤＤレベルに増幅し、ローデータは低電圧ＶＢＢレベルに増幅し、以後プリチャージ区間に２つのビットラインの電圧を同じように維持すると自然に接地電圧ＧＮＤレベルが維持される。
４番目に、従来の電源電圧または１／２電源電圧にプリチャージされているため、データラインからビットラインへ流入する電流によってローレベル（接地レベル）で増幅されたビットラインの電圧レベルが一時的に増加したものを、本発明のビットラインセンスアンプはビットラインを負の低電圧に増幅させるため、データラインから流入する電流がローレベル（負の低電圧）によって互いに相殺されてローレベルに増幅されたビットラインの電圧レベルが接地電圧以上に上昇できず、データの再格納区間を長くしなくてもよく、サイクルタイムを減らすことができる。
５番目に、本実施の形態に係る半導体メモリ装置は、高電圧の使用を最大限 排除し、低電圧を用いて半導体メモリ装置を駆動させることによって、高電圧を生成するために消費された多くのパワーを消費しなくてもよい。本実施の形態で用いる低電圧を生成することは、高電圧より絶対値が小さく、また通常生成された低電圧の特性が高電圧よりさらに良いためである。
したがって、以上の説明のような効果によって、本実施の形態に係る半導体メモリ装置は、低電圧に動作しながらもデータのアクセス速度は高速を維持できるようになる。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
また、最後に以下の開示を行なっておく。
第１の開示として、折り返しビットライン構造を有し、電源電圧と接地電圧とが印加されて動作する半導体メモリ装置において、複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるための第２導電型チャネルを有する第１プリチャージ用のＭＯＳトランジスタが配置された第１導電型の第１ウェルと、前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用のＭＯＳトランジスタが配置された第２導電型の第１ウェルと、前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルとを備えることを特徴とする半導体メモリ装置。
第２の開示として、プリチャージ区間に別途のプリチャージ電圧を備えたビットラインに印加せず、ビットラインをフローティングさせることを特徴とする第１の開示に記載の半導体メモリ装置。
第３の開示として、第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが、前記接地電圧より低いレベルの低電圧を用いて感知及び増幅動作を行うことを特徴とする第２の開示に記載の半導体メモリ装置。
第４の開示として、第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが、前記電源電圧より高いレベルの高電圧を用いて感知及び増幅動作を行うことを特徴とする第３の開示に記載の半導体メモリ装置。
第５の開示として、前記第１導電型の第１ウェルが、前記第１セルアレイと前記第１接続用のＭＯＳトランジスタとの間に配置された前記第１ビットラインと前記第１ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させるために、第２導電型チャネルを有する第１補助センスアンプ用のＭＯＳトランジスタがさらに配置されることを特徴とする第２の開示に記載の半導体メモリ装置。
第６の開示として、複数備わったビットライン対のうち、選択された第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイと、プリチャージ区間に前記第２セルアレイに備わった第２ビットラインと第２ビットラインバーの電圧レベルを等価化させるための第２導電型チャネルを有する第２プリチャージ用のＭＯＳトランジスタが配置された第１導電型の第３ウェルをさらに備え、前記第２導電型の第１ウェルは、前記第２ビットライン及び前記第２ビットラインバーと前記センスアンプ用のＭＯＳトランジスタを接続または分離するための第１導電型チャネルを有する第２接続用のＭＯＳトランジスタが配置されることを特徴とする第５の開示に記載の半導体メモリ装置。
第７の開示として、前記第１導電型の第３ウェルが、前記第２セルアレイと前記第２接続用のＭＯＳトランジスタとの間に配置された前記第２ビットラインと前記第２ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させるために、第２導電型チャネルを有する第２補助センスアンプ用のＭＯＳトランジスタがさらに配置されることを特徴とする第６の開示に記載の半導体メモリ装置。
第８の開示として、前記第１導電型の第２ウェルが、前記センスアンプ用のＭＯＳトランジスタにより感知増幅されたデータをデータが伝えられたデータラインと接続させるために、第２導電型チャネルを有する入出力用のＭＯＳトランジスタがさらに配置されることを特徴とする第７の開示に記載の半導体メモリ装置。
第９の開示として、前記第１導電型の第１ウェルないし第１導電型の第３ウェルと、前記第２導電型の第１ウェルは第１導電型基板に配置され、前記第１導電型の第１ウェルを覆うような形状で配置される第２導電型の第２ウェルと、前記第１導電型の第３ウェルを覆うような形状で配置される第２導電型の第３ウェルとをさらに備えることを特徴とする第８の開示に記載の半導体メモリ装置。
第１０の開示として、前記第１導電型の第１ウェルないし第１導電型の第３ウェルと、前記第２導電型の第１ウェルと前記第２導電型の第２ウェルとは、それぞれ互いに異なるバルク電圧を印加されることを特徴とする第９の開示に記載の半導体メモリ装置。
第１１の開示として、前記第１導電型はＰ型で、前記第２導電型はＮ型であることを特徴とする第９の開示に記載の半導体メモリ装置。
第１２の開示として、前記第１導電型はＮ型で、前記第２導電型はＰ型であることを特徴とする第９の開示に記載の半導体メモリ装置。
第１３の開示として、折り返しビットライン構造を有し、電源電圧と接地電圧とを印加されて動作する半導体メモリ装置において、複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイが配置された第１ウェルと、複数備わったビットライン対のうち、選択された第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイが配置された第２ウェルと、ビットラインセンスアンプをなすＭＯＳトランジスタのうち、第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタと、前記第１セルアレイと前記ビットラインセンスアンプとを接続または分離させるための第１接続部と、前記第２セルアレイと前記ビットラインセンスアンプとを接続または分離させるための第２接続部が配置された第３ウェルと、前記ビットラインセンスアンプをなすＭＯＳトランジスタのうち、第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが配置された第４ウェルとを備えることを特徴とする半導体メモリ装置。
第１４の開示として、前記第１ウェルには、プリチャージ区間に、前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーとの電圧レベルを等価化させるための第１プリチャージ部がさらに備わることを特徴とする第１３の開示に記載の半導体メモリ装置。
第１５の開示として、前記第２ウェルには、プリチャージ区間に、前記第２セルアレイに備わった第２ビットラインと第２ビットラインバーとの電圧レベルを等価化させるための第２プリチャージ部がさらに備わることを特徴とする第１４の開示に記載の半導体メモリ装置。
第１６の開示として、前記第１プリチャージ部及び第２プリチャージ部は、プリチャージ区間に、別途のプリチャージ電圧を備えたビットラインに印加せず、ビットラインをフローティングさせることを特徴とする第１５の開示に記載の半導体メモリ装置。
第１７の開示として、第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが、前記接地電圧より低いレベルの低電圧を用いて感知及び増幅動作を行うことを特徴とする第１６の開示に記載の半導体メモリ装置。
第１８の開示として、第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが、前記電源電圧より高いレベルの高電圧を用いて感知及び増幅動作を行うことを特徴とする第１６の開示に記載の半導体メモリ装置。
第１９の開示として、前記第１ウェルには、前記第１セルアレイと第１接続部との間の第１ビットラインと第１ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧に増幅及び維持させるための第１補助ビットラインセンスアンプがさらに備わることを特徴とする第１６の開示に記載の半導体メモリ装置。
第２０の開示として、前記第２ウェルには、第２セルアレイと第２接続部との間の第２ビットラインと第２ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させるための第２補助ビットラインセンスアンプがさらに備わることを特徴とする第１６の開示に記載の半導体メモリ装置。
第２１の開示として、前記第４ウェルには、前記ビットラインセンスアンプにより感知増幅されたデータを、データラインを介して外部に伝達したり、データラインを介して外部から伝達されたデータをビットラインセンスアンプに伝達したりするためのデータ入出力部がさらに備わることを特徴とする第１６の開示に記載の半導体メモリ装置。
一般の半導体メモリ装置のブロック構成図である。 従来の技術によって半導体メモリ装置のセルアレイを示すブロック構成図である。 従来の技術によってセンスアンプとセルアレイとの間の接続関係を示すブロック構成図であり、特に、共有ビットラインセンスアンプ構造を示すブロック構成図である。 図２に示しているセンスアンプ部の一例を示すブロック構成図である。 従来の技術によって半導体メモリ装置の動作を示すタイミングチャートである。 従来の技術による半導体メモリ装置の問題点を示すための断面図である。 本発明の好ましい実施の形態に係る半導体メモリ装置を示す回路図である。 図７に示しているセンスアンプ部を詳細に示す回路図である。 図７及び図８に示している半導体メモリ装置の動作を示すタイミングチャートである。 図８に示しているセンスアンプ部のレイアウトのために配置を示すブロック構成図である。 図１０に示している配置通りレイアウトをしたレイアウト図である。
符号の説明
ＮＷ＿１〜 ＮＷ＿３ Ｎウェル
ＰＷ＿１〜 ＰＷ＿３ Ｐウェル
ＮＣＨ＿１、ＮＣＨ＿５ セルアレイ 領域
ＮＣＨ＿２〜 ＮＣＨ＿５ センスアンプ部のＮＭＯＳトランジスタレイアウト領域
ＰＣＨ＿１〜 ＰＣＨ＿２ センスアンプ部のＰＭＯＳトランジスタレイアウト領域

Claims (21)

  1. 折り返しビットライン構造を有し、電源電圧と接地電圧とが印加されて動作する半導体メモリ装置において、
    複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、プリチャージ区間に前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーの電圧レベルを等価化させるための第２導電型チャネルを有する第１プリチャージ用のＭＯＳトランジスタが配置された第１導電型の第１ウェルと、
    前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタと、前記第１ビットライン及び前記第１ビットラインバーと前記センスアンプ用のＭＯＳトランジスタとを接続または分離するための第１導電型チャネルを有する第１接続用のＭＯＳトランジスタが配置された第２導電型の第１ウェルと、
    前記第１ビットラインと前記第１ビットラインバーとに印加された信号の差を感知及び増幅するためのセンスアンプ用のＭＯＳトランジスタのうち、第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが配置された第１導電型の第２ウェルと
    を備えることを特徴とする半導体メモリ装置。
  2. プリチャージ区間に別途のプリチャージ電圧を備えたビットラインに印加せず、ビットラインをフローティングさせることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが、前記接地電圧より低いレベルの低電圧を用いて感知及び増幅動作を行うことを特徴とする請求項２に記載の半導体メモリ装置。
  4. 第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが、前記電源電圧より高いレベルの高電圧を用いて感知及び増幅動作を行うことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記第１導電型の第１ウェルが、前記第１セルアレイと前記第１接続用のＭＯＳトランジスタとの間に配置された前記第１ビットラインと前記第１ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させるために、第２導電型チャネルを有する第１補助センスアンプ用のＭＯＳトランジスタがさらに配置されることを特徴とする請求項２に記載の半導体メモリ装置。
  6. 複数備わったビットライン対のうち、選択された第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイと、プリチャージ区間に前記第２セルアレイに備わった第２ビットラインと第２ビットラインバーの電圧レベルを等価化させるための第２導電型チャネルを有する第２プリチャージ用のＭＯＳトランジスタが配置された第１導電型の第３ウェルをさらに備え、
    前記第２導電型の第１ウェルは、前記第２ビットライン及び前記第２ビットラインバーと前記センスアンプ用のＭＯＳトランジスタを接続または分離するための第１導電型チャネルを有する第２接続用のＭＯＳトランジスタが配置されることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記第１導電型の第３ウェルが、前記第２セルアレイと前記第２接続用のＭＯＳトランジスタとの間に配置された前記第２ビットラインと前記第２ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させるために、第２導電型チャネルを有する第２補助センスアンプ用のＭＯＳトランジスタがさらに配置されることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記第１導電型の第２ウェルが、前記センスアンプ用のＭＯＳトランジスタにより感知増幅されたデータをデータが伝えられたデータラインと接続させるために、第２導電型チャネルを有する入出力用のＭＯＳトランジスタがさらに配置されることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記第１導電型の第１ウェルないし第１導電型の第３ウェルと、前記第２導電型の第１ウェルは第１導電型基板に配置され、前記第１導電型の第１ウェルを覆うような形状で配置される第２導電型の第２ウェルと、前記第１導電型の第３ウェルを覆うような形状で配置される第２導電型の第３ウェルとをさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第１導電型の第１ウェルないし第１導電型の第３ウェルと、前記第２導電型の第１ウェルと前記第２導電型の第２ウェルとは、それぞれ互いに異なるバルク電圧を印加されることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記第１導電型はＰ型で、前記第２導電型はＮ型であることを特徴とする請求項９に記載の半導体メモリ装置。
  12. 前記第１導電型はＮ型で、前記第２導電型はＰ型であることを特徴とする請求項９に記載の半導体メモリ装置。
  13. 折り返しビットライン構造を有し、電源電圧と接地電圧とを印加されて動作する半導体メモリ装置において、
    複数備わったビットライン対のうち、選択された第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイが配置された第１ウェルと、
    複数備わったビットライン対のうち、選択された第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイが配置された第２ウェルと、
    ビットラインセンスアンプをなすＭＯＳトランジスタのうち、第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタと、前記第１セルアレイと前記ビットラインセンスアンプとを接続または分離させるための第１接続部と、前記第２セルアレイと前記ビットラインセンスアンプとを接続または分離させるための第２接続部が配置された第３ウェルと、
    前記ビットラインセンスアンプをなすＭＯＳトランジスタのうち、第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが配置された第４ウェルと
    を備えることを特徴とする半導体メモリ装置。
  14. 前記第１ウェルには、プリチャージ区間に、前記第１セルアレイに備わった第１ビットラインと第１ビットラインバーとの電圧レベルを等価化させるための第１プリチャージ部がさらに備わることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記第２ウェルには、プリチャージ区間に、前記第２セルアレイに備わった第２ビットラインと第２ビットラインバーとの電圧レベルを等価化させるための第２プリチャージ部がさらに備わることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記第１プリチャージ部及び第２プリチャージ部は、プリチャージ区間に、別途のプリチャージ電圧を備えたビットラインに印加せず、ビットラインをフローティングさせることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 第２導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが、前記接地電圧より低いレベルの低電圧を用いて感知及び増幅動作を行うことを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 第１導電型チャネルを有するセンスアンプ用のＭＯＳトランジスタが、前記電源電圧より高いレベルの高電圧を用いて感知及び増幅動作を行うことを特徴とする請求項１６に記載の半導体メモリ装置。
  19. 前記第１ウェルには、前記第１セルアレイと第１接続部との間の第１ビットラインと第１ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧に増幅及び維持させるための第１補助ビットラインセンスアンプがさらに備わることを特徴とする請求項１６に記載の半導体メモリ装置。
  20. 前記第２ウェルには、第２セルアレイと第２接続部との間の第２ビットラインと第２ビットラインバーとの電圧レベルのうち、低いレベルのライン電圧を接地電圧レベルに増幅及び維持させるための第２補助ビットラインセンスアンプがさらに備わることを特徴とする請求項１６に記載の半導体メモリ装置。
  21. 前記第４ウェルには、前記ビットラインセンスアンプにより感知増幅されたデータを、データラインを介して外部に伝達したり、データラインを介して外部から伝達されたデータをビットラインセンスアンプに伝達したりするためのデータ入出力部がさらに備わることを特徴とする請求項１６に記載の半導体メモリ装置。
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