JPH10214485A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10214485A JPH10214485A JP10055096A JP5509698A JPH10214485A JP H10214485 A JPH10214485 A JP H10214485A JP 10055096 A JP10055096 A JP 10055096A JP 5509698 A JP5509698 A JP 5509698A JP H10214485 A JPH10214485 A JP H10214485A
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- sense amplifier
- bit line
- nsa
- potential
- mos transistor
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Abstract
(57)【要約】
【課題】 センス速度と動作マージンの向上を図った差
動増幅器を有する半導体集積回路装置を提供すること。 【解決手段】 ゲート、ドレインを交差接続し、ソース
を共通接続した二つのＭＯＳトランジスタ（Ｑn1、Ｑn
2）により構成される差動増幅器を有し、この差動増幅
器を構成する二つのＭＯＳトランジスタ（Ｑn1、Ｑn2）
のバックゲートを、これらＭＯＳトランジスタの共通ソ
ース・ノードに接続したことを特徴としている。
動増幅器を有する半導体集積回路装置を提供すること。 【解決手段】 ゲート、ドレインを交差接続し、ソース
を共通接続した二つのＭＯＳトランジスタ（Ｑn1、Ｑn
2）により構成される差動増幅器を有し、この差動増幅
器を構成する二つのＭＯＳトランジスタ（Ｑn1、Ｑn2）
のバックゲートを、これらＭＯＳトランジスタの共通ソ
ース・ノードに接続したことを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係り、特にダイナミックＲＡＭにおけるビット線セン
スアンプ等の差動増幅器部の改良に関する。
に係り、特にダイナミックＲＡＭにおけるビット線セン
スアンプ等の差動増幅器部の改良に関する。
【０００２】
【従来の技術】半導体記憶装置特にダイナミックＲＡＭ
（以下、ＤＲＡＭと略称する）では、メモリセルからビ
ット線に読み出された微小信号を高い電圧マージンをも
って高速にセンスすることが必要である。このためビッ
ト線センスアンプには通常、ダイナミック型フリップフ
ロップを構成する差動増幅器が用いられる。
（以下、ＤＲＡＭと略称する）では、メモリセルからビ
ット線に読み出された微小信号を高い電圧マージンをも
って高速にセンスすることが必要である。このためビッ
ト線センスアンプには通常、ダイナミック型フリップフ
ロップを構成する差動増幅器が用いられる。
【０００３】図７はその様な従来のＤＲＡＭのビット線
センスアンプの構成例である。このビット線センスアン
プは、“Ｌ”レベル側の信号増幅を行うＮＭＯＳセンス
アンプＮＳＡと“Ｈ”レベル側の増幅を行うＰＭＯＳセ
ンスアンプＰＳＡとから構成される。ＮＭＯＳセンスア
ンプＮＳＡは、ゲート・ドレインを交差接続した二つの
ｎチャネルＭＯＳトランジスタＱn1，Ｑn2により構成さ
れ、その共通ソースノードは活性化用ｎチャネルＭＯＳ
トランジスタＱn3を介して接地電位ＶSSに接続される。
ＰＭＯＳセンスアンプＰＳＡは、ゲート・ドレインを交
差接続した二つのｐチャネルＭＯＳトランジスタＱp1，
Ｑp2により構成され、その共通ソースノードは活性化用
ｐチャネルＭＯＳトランジスタＱp3を介して電源電位Ｖ
CCに接続される。センスアンプの各センスノードは対を
なすビット線ＢＬL ，ＢＬR に接続される。ビット線に
は多数のダイナミック型メモリセルが接続されるが、図
ではそれぞれ一個ずつのメモリセルＭＳL ，ＭＳR が示
されている。
センスアンプの構成例である。このビット線センスアン
プは、“Ｌ”レベル側の信号増幅を行うＮＭＯＳセンス
アンプＮＳＡと“Ｈ”レベル側の増幅を行うＰＭＯＳセ
ンスアンプＰＳＡとから構成される。ＮＭＯＳセンスア
ンプＮＳＡは、ゲート・ドレインを交差接続した二つの
ｎチャネルＭＯＳトランジスタＱn1，Ｑn2により構成さ
れ、その共通ソースノードは活性化用ｎチャネルＭＯＳ
トランジスタＱn3を介して接地電位ＶSSに接続される。
ＰＭＯＳセンスアンプＰＳＡは、ゲート・ドレインを交
差接続した二つのｐチャネルＭＯＳトランジスタＱp1，
Ｑp2により構成され、その共通ソースノードは活性化用
ｐチャネルＭＯＳトランジスタＱp3を介して電源電位Ｖ
CCに接続される。センスアンプの各センスノードは対を
なすビット線ＢＬL ，ＢＬR に接続される。ビット線に
は多数のダイナミック型メモリセルが接続されるが、図
ではそれぞれ一個ずつのメモリセルＭＳL ，ＭＳR が示
されている。
【０００４】図８は、この様な従来のＤＲＡＭのビット
線センスアンプ部の要部構造を示す。ｐ型シリコン基板
２１を用いてこのｐ型基板領域にメモリセルアレイが形
成され、またＮＭＯＳセンスアンプが形成される。ＰＭ
ＯＳセンスアンプは、基板に形成されたｎ型ウェル２２
内に形成される。
線センスアンプ部の要部構造を示す。ｐ型シリコン基板
２１を用いてこのｐ型基板領域にメモリセルアレイが形
成され、またＮＭＯＳセンスアンプが形成される。ＰＭ
ＯＳセンスアンプは、基板に形成されたｎ型ウェル２２
内に形成される。
【０００５】この様な従来のビット線センスアンプにお
いて、ＮＭＯＳセンスアンプＮＳＡを構成する二つのｎ
チャネルＭＯＳトランジスタＱn1，Ｑn2のバックゲート
・バイアス電位には、メモリセルのトランスファゲート
と同様負の基板バイアス電位ＶBBが用いられていた。こ
れは図８の断面構造から理解されるように、全てのｎチ
ャネルＭＯＳトランジスタは同じ基板領域に形成されて
いるためである。周辺回路用ｎチャネルＭＯＳトランジ
スタやメモリセルのトランスファゲートの都合から言え
ば、バックゲート・バイアスを負電位にしておくのは、
入力ピンの“Ｌ”レベル側仕様や接合容量の低減、トラ
ンジスタのバックゲート・バイアス依存性の低減等の観
点から好ましいことである。しかし、ビット線センスア
ンプのＭＯＳトランジスタにとっては、しきい値電圧が
高くなってセンス速度や動作マージンの点で問題が生じ
る。この点をより具体的に図９、図１０を参照して説明
する。
いて、ＮＭＯＳセンスアンプＮＳＡを構成する二つのｎ
チャネルＭＯＳトランジスタＱn1，Ｑn2のバックゲート
・バイアス電位には、メモリセルのトランスファゲート
と同様負の基板バイアス電位ＶBBが用いられていた。こ
れは図８の断面構造から理解されるように、全てのｎチ
ャネルＭＯＳトランジスタは同じ基板領域に形成されて
いるためである。周辺回路用ｎチャネルＭＯＳトランジ
スタやメモリセルのトランスファゲートの都合から言え
ば、バックゲート・バイアスを負電位にしておくのは、
入力ピンの“Ｌ”レベル側仕様や接合容量の低減、トラ
ンジスタのバックゲート・バイアス依存性の低減等の観
点から好ましいことである。しかし、ビット線センスア
ンプのＭＯＳトランジスタにとっては、しきい値電圧が
高くなってセンス速度や動作マージンの点で問題が生じ
る。この点をより具体的に図９、図１０を参照して説明
する。
【０００６】図９は、センス動作時のビット線センスア
ンプの各部の電位変化（ａ）とＮＭＯＳセンスアンプＮ
ＳＡのトランジスタのしきい値電圧（Ｖth）変化（ｂ）
を示している。ＮＭＯＳセンスアンプＮＳＡが動作を開
始するのは、図９（ａ）に示すように、共通ソースノー
ドの電位Ｖａと、“Ｈ”レベル側のビット線電位の間に
ｎチャネルＭＯＳトランジスタＱn1，Ｑn2のしきい値電
圧Ｖth分の電位差がついた時である。即ち、ＮＭＯＳセ
ンスアンプＮＳＡの活性化信号ＳＥＮが“Ｈ”レベルに
立上がってから、時間ｔ1 だけ遅れてセンス動作が開始
される。このことから、ＭＯＳトランジスタＱn1，Ｑn2
のしきい値電圧Ｖthが大きい程センス動作は遅れること
になる。
ンプの各部の電位変化（ａ）とＮＭＯＳセンスアンプＮ
ＳＡのトランジスタのしきい値電圧（Ｖth）変化（ｂ）
を示している。ＮＭＯＳセンスアンプＮＳＡが動作を開
始するのは、図９（ａ）に示すように、共通ソースノー
ドの電位Ｖａと、“Ｈ”レベル側のビット線電位の間に
ｎチャネルＭＯＳトランジスタＱn1，Ｑn2のしきい値電
圧Ｖth分の電位差がついた時である。即ち、ＮＭＯＳセ
ンスアンプＮＳＡの活性化信号ＳＥＮが“Ｈ”レベルに
立上がってから、時間ｔ1 だけ遅れてセンス動作が開始
される。このことから、ＭＯＳトランジスタＱn1，Ｑn2
のしきい値電圧Ｖthが大きい程センス動作は遅れること
になる。
【０００７】また、ＤＲＡＭの高集積化に伴い、ＭＯＳ
トランジスタの信頼性の観点から電源電圧ＶCCは低くな
る傾向にある。この電源の低電圧化に伴い、ＭＯＳトラ
ンジスタのしきい値電圧もスケーリングされなければな
らない。何故なら、プリチャージ電位（１／２）ＶCC程
度までしきい値電圧が大きくなると、ｎチャネルＭＯＳ
トランジスタのセンスアンプは十分なセンス動作ができ
なくなるからである。図７の従来構成では、センス動作
開始前のｎチャネルＭＯＳトランジスタＱn1，Ｑn2の共
通ソースノード電位は（１／２）ＶCCのプリチャージ電
位になっており、バックゲート電位は（１／２）ＶCC−
ＶBBである。例えば、ＶCC＝５Ｖ、ＶBB＝−３Ｖであれ
ば、５．５Ｖのバックゲート・バイアスがかかることに
なる。
トランジスタの信頼性の観点から電源電圧ＶCCは低くな
る傾向にある。この電源の低電圧化に伴い、ＭＯＳトラ
ンジスタのしきい値電圧もスケーリングされなければな
らない。何故なら、プリチャージ電位（１／２）ＶCC程
度までしきい値電圧が大きくなると、ｎチャネルＭＯＳ
トランジスタのセンスアンプは十分なセンス動作ができ
なくなるからである。図７の従来構成では、センス動作
開始前のｎチャネルＭＯＳトランジスタＱn1，Ｑn2の共
通ソースノード電位は（１／２）ＶCCのプリチャージ電
位になっており、バックゲート電位は（１／２）ＶCC−
ＶBBである。例えば、ＶCC＝５Ｖ、ＶBB＝−３Ｖであれ
ば、５．５Ｖのバックゲート・バイアスがかかることに
なる。
【０００８】図１０は、ｎチャネルＭＯＳトランジスタ
の典型的なしきい値電圧のバックゲート・バイアス特性
を示している。これから、従来のビット線センスアンプ
構成ではセンス動作開始前は図１０のα点、センス終了
後はβ点のしきい値電圧になる。実際のセンス動作時の
ＭＯＳトランジスタＱn1，Ｑn2のしきい値電圧変化は図
９（ｂ）に示す通りである。これを見て明らかなように
従来構成では、センス動作開始前に最もしきい値電圧の
高い状態となり、従ってセンス動作の時間遅れｔ1 が大
きく、低電圧領域でのセンス動作が難しくなることがわ
かる。センス速度を向上させ、低電圧領域でのセンス動
作マージンを向上させるためには、ＮＭＯＳセンスアン
プを構成するＭＯＳトランジスタをデプレション型にし
ない程度にそのしきい値電圧を低くすることが必要なの
である。
の典型的なしきい値電圧のバックゲート・バイアス特性
を示している。これから、従来のビット線センスアンプ
構成ではセンス動作開始前は図１０のα点、センス終了
後はβ点のしきい値電圧になる。実際のセンス動作時の
ＭＯＳトランジスタＱn1，Ｑn2のしきい値電圧変化は図
９（ｂ）に示す通りである。これを見て明らかなように
従来構成では、センス動作開始前に最もしきい値電圧の
高い状態となり、従ってセンス動作の時間遅れｔ1 が大
きく、低電圧領域でのセンス動作が難しくなることがわ
かる。センス速度を向上させ、低電圧領域でのセンス動
作マージンを向上させるためには、ＮＭＯＳセンスアン
プを構成するＭＯＳトランジスタをデプレション型にし
ない程度にそのしきい値電圧を低くすることが必要なの
である。
【０００９】
【発明が解決しようとする課題】以上のように高集積化
したＤＲＡＭにおいては、従来のビット線センスアンプ
では、ＮＭＯＳセンスアンプでバックゲート・バイアス
効果によりセンス速度が遅くなり、また低電圧領域での
センス動作マージンが低下する、という問題があった。
同様の問題はＤＲＡＭに限らず、同様の条件で構成され
る集積回路内の差動増幅器一般にある。
したＤＲＡＭにおいては、従来のビット線センスアンプ
では、ＮＭＯＳセンスアンプでバックゲート・バイアス
効果によりセンス速度が遅くなり、また低電圧領域での
センス動作マージンが低下する、という問題があった。
同様の問題はＤＲＡＭに限らず、同様の条件で構成され
る集積回路内の差動増幅器一般にある。
【００１０】本発明はこのような点に鑑みなされたもの
で、センス速度と動作マージンの向上を図った差動増幅
器を有する半導体集積回路装置を提供することを目的と
する。
で、センス速度と動作マージンの向上を図った差動増幅
器を有する半導体集積回路装置を提供することを目的と
する。
【００１１】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る半導体集積回路装置は、ゲート、ドレ
インを交差接続し、ソースを共通接続した二つのＭＯＳ
トランジスタにより構成される差動増幅器を有し、この
差動増幅器を構成する上記二つのＭＯＳトランジスタの
バックゲートを、これらＭＯＳトランジスタの共通ソー
ス・ノードに接続したことを特徴としている。
にこの発明に係る半導体集積回路装置は、ゲート、ドレ
インを交差接続し、ソースを共通接続した二つのＭＯＳ
トランジスタにより構成される差動増幅器を有し、この
差動増幅器を構成する上記二つのＭＯＳトランジスタの
バックゲートを、これらＭＯＳトランジスタの共通ソー
ス・ノードに接続したことを特徴としている。
【００１２】上記構成を有する半導体集積回路装置によ
れば、差動増幅器を構成する上記二つのＭＯＳトランジ
スタのバックゲート電圧は常にゼロとなる。よって、特
にセンス動作開始前に最もしきい値電圧が高くなる事情
が解消され、センス速度と動作マージンの向上を図るこ
とができる。
れば、差動増幅器を構成する上記二つのＭＯＳトランジ
スタのバックゲート電圧は常にゼロとなる。よって、特
にセンス動作開始前に最もしきい値電圧が高くなる事情
が解消され、センス速度と動作マージンの向上を図るこ
とができる。
【００１３】
【発明の実施の形態】以下、本発明をＤＲＡＭに適用し
た実施形態を説明する。図１は、一実施形態のＤＲＡＭ
のビット線センスアンプ部の構成を示す等価回路であ
る。従来の図７と対応する部分には図７と同一符号を付
してある。ビット線センスアンプ１０１は、ｐチャネル
ＭＯＳトランジスタＱp1，Ｑp2からなるフリップフロッ
プ構成のＰＭＯＳセンスアンプＰＳＡと、ｎチャネルＭ
ＯＳトランジスタＱn1，Ｑn2からなるフリップフロップ
構成のＮＭＯＳセンスアンプＮＳＡにより構成される。
その基本構成は従来と同様である。この実施形態では、
後に説明するようにＮＭＯＳセンスアンプＮＳＡは、半
導体基板上で他の回路領域から分離されたウェルに形成
されており、このウェルに対してウェル電位制御回路１
０２が設けられている。即ち、通常の基板バイアスＶBB
とは別に、ウェル電位制御回路１０２からの出力電位Ｖ
SBによりＮＭＯＳセンスアンプＮＳＡを構成する二つの
ｎチャネルＭＯＳトランジスタＱn1，Ｑn2の基板電位を
制御するようになっている。
た実施形態を説明する。図１は、一実施形態のＤＲＡＭ
のビット線センスアンプ部の構成を示す等価回路であ
る。従来の図７と対応する部分には図７と同一符号を付
してある。ビット線センスアンプ１０１は、ｐチャネル
ＭＯＳトランジスタＱp1，Ｑp2からなるフリップフロッ
プ構成のＰＭＯＳセンスアンプＰＳＡと、ｎチャネルＭ
ＯＳトランジスタＱn1，Ｑn2からなるフリップフロップ
構成のＮＭＯＳセンスアンプＮＳＡにより構成される。
その基本構成は従来と同様である。この実施形態では、
後に説明するようにＮＭＯＳセンスアンプＮＳＡは、半
導体基板上で他の回路領域から分離されたウェルに形成
されており、このウェルに対してウェル電位制御回路１
０２が設けられている。即ち、通常の基板バイアスＶBB
とは別に、ウェル電位制御回路１０２からの出力電位Ｖ
SBによりＮＭＯＳセンスアンプＮＳＡを構成する二つの
ｎチャネルＭＯＳトランジスタＱn1，Ｑn2の基板電位を
制御するようになっている。
【００１４】図３は、そのビット線センスアンプの構成
に対応する要部構造である。この実施例では、ｎ型シリ
コン基板１を用い、そのメモリセル領域にｐ型ウェル２
1 が形成され、これとは別にビット線センスアンプのＮ
ＭＯＳセンスアンプＮＳＡ部を構成するｐ型ウェル２2
が形成されている。図では、ｐ型ウェル２1 には一つの
メモリセルを示している。即ちｐ型ウェル２1 にゲート
絶縁膜４を介してゲート電極５が形成され、このゲート
電極５に自己整合されてソース、ドレインとなるｎ型層
３1 ，３2 が形成されて、トランスファゲートＭＯＳト
ランジスタが構成されている。またこのＭＯＳトランジ
スタのソースｎ型層３2 とつながるｎ型層上にキャパシ
タ絶縁膜６を介してキャパシタ電極７が形成されてＭＯ
Ｓキャパシタが構成されている。このメモリセル領域の
ｐ型ウェル２1 に負の基板バイアスＶBBを与えるためｐ
+ 型層８が形成されている。ＮＭＯＳセンスアンプＮＳ
Ａ部のｐ型ウェル２2 には、フリップフロップを構成す
る二つのｎチャネルＭＯＳトランジスタが形成されてい
る。図ではその内一つのＭＯＳトランジスタのみが示さ
れている。即ちゲート絶縁膜１０を介してゲート電極１
１が形成され、このゲート電極１１に自己整合されてソ
ース，ドレインとなるｎ+ 型層９1 ，９2 が形成されて
いる。このｐ型ウェル２2 には、メモリセル領域のｐ型
ウェル２1 とは別に前述のウェル電位制御回路からの出
力ＶSBを印加する端子として、ｐ+ 型層１２が形成され
ている。ＰＭＯＳセンスアンプＰＳＡを構成するフリッ
プフロップは、ｎ型基板１上に形成されている。図では
やはりそのうち一つ、ゲート絶縁膜１４、ゲート電極１
５、ソース，ドレインｐ+ 型層１３1 ，１３2 からなる
ｐチャネルＭＯＳトランジスタが示されている。ｎ型基
板１には、電源電位ＶCCを基板電位として与える端子層
であるｎ+ 型層１６が形成されている。
に対応する要部構造である。この実施例では、ｎ型シリ
コン基板１を用い、そのメモリセル領域にｐ型ウェル２
1 が形成され、これとは別にビット線センスアンプのＮ
ＭＯＳセンスアンプＮＳＡ部を構成するｐ型ウェル２2
が形成されている。図では、ｐ型ウェル２1 には一つの
メモリセルを示している。即ちｐ型ウェル２1 にゲート
絶縁膜４を介してゲート電極５が形成され、このゲート
電極５に自己整合されてソース、ドレインとなるｎ型層
３1 ，３2 が形成されて、トランスファゲートＭＯＳト
ランジスタが構成されている。またこのＭＯＳトランジ
スタのソースｎ型層３2 とつながるｎ型層上にキャパシ
タ絶縁膜６を介してキャパシタ電極７が形成されてＭＯ
Ｓキャパシタが構成されている。このメモリセル領域の
ｐ型ウェル２1 に負の基板バイアスＶBBを与えるためｐ
+ 型層８が形成されている。ＮＭＯＳセンスアンプＮＳ
Ａ部のｐ型ウェル２2 には、フリップフロップを構成す
る二つのｎチャネルＭＯＳトランジスタが形成されてい
る。図ではその内一つのＭＯＳトランジスタのみが示さ
れている。即ちゲート絶縁膜１０を介してゲート電極１
１が形成され、このゲート電極１１に自己整合されてソ
ース，ドレインとなるｎ+ 型層９1 ，９2 が形成されて
いる。このｐ型ウェル２2 には、メモリセル領域のｐ型
ウェル２1 とは別に前述のウェル電位制御回路からの出
力ＶSBを印加する端子として、ｐ+ 型層１２が形成され
ている。ＰＭＯＳセンスアンプＰＳＡを構成するフリッ
プフロップは、ｎ型基板１上に形成されている。図では
やはりそのうち一つ、ゲート絶縁膜１４、ゲート電極１
５、ソース，ドレインｐ+ 型層１３1 ，１３2 からなる
ｐチャネルＭＯＳトランジスタが示されている。ｎ型基
板１には、電源電位ＶCCを基板電位として与える端子層
であるｎ+ 型層１６が形成されている。
【００１５】図４は、他の構造例である。図３と異なり
この例ではｐ型シリコン基板２１を用いている。メモリ
セル部はこのｐ型基板２１領域に形成される。ビット線
センスアンプ部はこのｐ型基板２１に形成されたｎ型ウ
ェル２２に形成されている。即ちｎ型ウェル２２内に更
にｐ型ウェル２2 が形成され、ここに図３と同様にＮＭ
ＯＳセンスアンプＮＳＡが形成され、ｎ型ウェル２２に
ＰＭＯＳセンスアンプＰＳＡが形成されている。図３と
同様、ＮＭＯＳセンスアンプＮＳＡが形成されたｐ型ウ
ェル２2 には、他の回路領域とは別にウェル電位を与え
る端子領域としてｐ+ 型層１２が形成されている。
この例ではｐ型シリコン基板２１を用いている。メモリ
セル部はこのｐ型基板２１領域に形成される。ビット線
センスアンプ部はこのｐ型基板２１に形成されたｎ型ウ
ェル２２に形成されている。即ちｎ型ウェル２２内に更
にｐ型ウェル２2 が形成され、ここに図３と同様にＮＭ
ＯＳセンスアンプＮＳＡが形成され、ｎ型ウェル２２に
ＰＭＯＳセンスアンプＰＳＡが形成されている。図３と
同様、ＮＭＯＳセンスアンプＮＳＡが形成されたｐ型ウ
ェル２2 には、他の回路領域とは別にウェル電位を与え
る端子領域としてｐ+ 型層１２が形成されている。
【００１６】図２（ａ）、（ｂ）は、図１におけるウェ
ル電位制御回路１０２の構成例であり、図２（ｃ）はそ
の制御信号発生回路である。図２（ａ）の回路は、プリ
チャージ電位（１／２）ＶCCと接地電位ＶSS間に接続さ
れたｎチャネルＭＯＳトランジスタＱn4とキャパシタＣ
SBからなる積分回路と、キャパシタＣSBの電荷を放電す
るためのｎチャネルＭＯＳトランジスタＱn5とから構成
されている。ＭＯＳトランジスタＱn4とＱn5のゲートに
は、相補信号φSTR と /φSTR （先頭の“ /”は反転を
示す）が入力される。
ル電位制御回路１０２の構成例であり、図２（ｃ）はそ
の制御信号発生回路である。図２（ａ）の回路は、プリ
チャージ電位（１／２）ＶCCと接地電位ＶSS間に接続さ
れたｎチャネルＭＯＳトランジスタＱn4とキャパシタＣ
SBからなる積分回路と、キャパシタＣSBの電荷を放電す
るためのｎチャネルＭＯＳトランジスタＱn5とから構成
されている。ＭＯＳトランジスタＱn4とＱn5のゲートに
は、相補信号φSTR と /φSTR （先頭の“ /”は反転を
示す）が入力される。
【００１７】相補信号φSTR と /φSTR は、図２（ｃ）
に示されるように、ロウ・アドレス・ストローブ信号
（ /ＲＡＳ）が“Ｌ”レベルになった時に立上がる信号
ＲＡＳと、ＮＭＯＳセンスアンプＮＳＡの活性化信号Ｓ
ＥＮによりつくられる。信号ＲＡＳおよびＳＥＮが
“Ｌ”レベルの間は、ＳＥＮがインバータＧ1 により反
転されてＮＡＮＤゲートＧ2 に入るから、ＮＡＮＤゲー
トＧ2 の出力は“Ｈ”レベルであり、従ってインバータ
Ｇ3 により制御信号φSTR は“Ｌ”レベルである。信号
ＲＡＳが立上がることによって制御信号φSTR が立上
り、その後所定時間たって活性化信号ＳＥＮが立上がる
ことにより、この制御信号φSTR は立ち下がる。これに
より、図２（ａ）の制御回路からは、信号ＲＡＳに同期
して所定の時定数で立上り、次いで立ち下がるという出
力電位ＶSBが得られる。この出力電位ＶSBがウェル電位
としてＮＭＯＳセンスアンプＮＳＡ部のｐ型ウェル２2
に与えられる。
に示されるように、ロウ・アドレス・ストローブ信号
（ /ＲＡＳ）が“Ｌ”レベルになった時に立上がる信号
ＲＡＳと、ＮＭＯＳセンスアンプＮＳＡの活性化信号Ｓ
ＥＮによりつくられる。信号ＲＡＳおよびＳＥＮが
“Ｌ”レベルの間は、ＳＥＮがインバータＧ1 により反
転されてＮＡＮＤゲートＧ2 に入るから、ＮＡＮＤゲー
トＧ2 の出力は“Ｈ”レベルであり、従ってインバータ
Ｇ3 により制御信号φSTR は“Ｌ”レベルである。信号
ＲＡＳが立上がることによって制御信号φSTR が立上
り、その後所定時間たって活性化信号ＳＥＮが立上がる
ことにより、この制御信号φSTR は立ち下がる。これに
より、図２（ａ）の制御回路からは、信号ＲＡＳに同期
して所定の時定数で立上り、次いで立ち下がるという出
力電位ＶSBが得られる。この出力電位ＶSBがウェル電位
としてＮＭＯＳセンスアンプＮＳＡ部のｐ型ウェル２2
に与えられる。
【００１８】図２（ｂ）の回路は、図２（ａ）の回路に
対して更に、ｎチャネルＭＯＳトランジスタＱn6，Ｑn7
をドライバとし、ｐチャネルＭＯＳトランジスタＱp4，
Ｑp5を負荷とするカレントミラー型差動増幅器を用い
て、ＮＭＯＳセンスアンプＮＳＡの共通ソース・ノード
電位Ｖａをモニタして、放電用ＭＯＳトランジスタＱn5
を制御するようにしたものである。電源側には、制御信
号 /φSTR により制御される活性化用ｐチャネルＭＯＳ
トランジスタＱp6が設けられている。このカレントミラ
ー型差動増幅器は、制御信号 /φSTR により活性化され
るが、共通ソース・ノード電位Ｖａが所定の参照電位Ｖ
ref 以下になった時に放電用ＭＯＳトランジスタＱn5が
オン制御され、これにより基板電位制御出力ＶSBの電位
変化を共通ソース・ノード電位Ｖａに追随させるように
している。
対して更に、ｎチャネルＭＯＳトランジスタＱn6，Ｑn7
をドライバとし、ｐチャネルＭＯＳトランジスタＱp4，
Ｑp5を負荷とするカレントミラー型差動増幅器を用い
て、ＮＭＯＳセンスアンプＮＳＡの共通ソース・ノード
電位Ｖａをモニタして、放電用ＭＯＳトランジスタＱn5
を制御するようにしたものである。電源側には、制御信
号 /φSTR により制御される活性化用ｐチャネルＭＯＳ
トランジスタＱp6が設けられている。このカレントミラ
ー型差動増幅器は、制御信号 /φSTR により活性化され
るが、共通ソース・ノード電位Ｖａが所定の参照電位Ｖ
ref 以下になった時に放電用ＭＯＳトランジスタＱn5が
オン制御され、これにより基板電位制御出力ＶSBの電位
変化を共通ソース・ノード電位Ｖａに追随させるように
している。
【００１９】この実施例のビット線センスアンプの動作
を次に図５を参照して説明する。図５は、ウェル電位制
御回路１０２として図２（ａ）の回路を用いた場合の動
作波形である。ＤＲＡＭチップが活性化され、ＲＡＳア
クティブ・サイクルに入って信号ＲＡＳが立上がると、
前述のように制御信号φSTR が“Ｈ”レベルになる。こ
れにより図２（ａ）の回路でＭＯＳトランジスタＱn4が
オン、Ｑn5がオフとなり、ＭＯＳトランジスタＱn4を通
してキャパシタＣSBに充電が開始される。この結果、ビ
ット線センスアンプが活性化される前に出力ＶSBがプリ
チャージ電位（１／２）ＶCCに設定される。この出力Ｖ
SBがｐ型ウェル２2 に与えられるから、ＮＭＯＳセンス
アンプＮＳＡのＭＯＳトランジスタＱn1，Ｑn2のバック
ゲート電圧は０Ｖとなり、これらのしきい値電圧は図５
（ｂ）に示すように低い値に設定される。その後活性化
信号ＳＥＮが“Ｈ”レベル、ＳＥＰが“Ｌ”レベルにな
り、センス動作が開始される。このとき制御信号φSTR
は“Ｌ”レベルになり、図２（ａ）においてＭＯＳトラ
ンジスタＱn4がオフ、Ｑn5がオンになる。これにより、
キャパシタＣSBの電荷はＭＯＳトランジスタＱn5を介し
て放電され、出力ＶSBは低下する。この出力電位ＶSBの
電位低下は、図５（ｂ）に示すようにＮＭＯＳセンスア
ンプＮＳＡの共通ソース・ノードの電位Ｖａの低下に追
随するように、ＭＯＳトランジスタＱn5の素子寸法が設
定されている。これによってＮＭＯＳセンスアンプＮＳ
ＡのＭＯＳトランジスタＱn1，Ｑn2のバックゲート電圧
がほぼ一定に保たれた状態でセンス動作が行われる。即
ちこれらのＭＯＳトランジスタＱn1，Ｑn2のしきい値電
圧は、図５（ｂ）に示すように、センス動作開始の直前
からセンス動作を行う間低い値に保たれる。
を次に図５を参照して説明する。図５は、ウェル電位制
御回路１０２として図２（ａ）の回路を用いた場合の動
作波形である。ＤＲＡＭチップが活性化され、ＲＡＳア
クティブ・サイクルに入って信号ＲＡＳが立上がると、
前述のように制御信号φSTR が“Ｈ”レベルになる。こ
れにより図２（ａ）の回路でＭＯＳトランジスタＱn4が
オン、Ｑn5がオフとなり、ＭＯＳトランジスタＱn4を通
してキャパシタＣSBに充電が開始される。この結果、ビ
ット線センスアンプが活性化される前に出力ＶSBがプリ
チャージ電位（１／２）ＶCCに設定される。この出力Ｖ
SBがｐ型ウェル２2 に与えられるから、ＮＭＯＳセンス
アンプＮＳＡのＭＯＳトランジスタＱn1，Ｑn2のバック
ゲート電圧は０Ｖとなり、これらのしきい値電圧は図５
（ｂ）に示すように低い値に設定される。その後活性化
信号ＳＥＮが“Ｈ”レベル、ＳＥＰが“Ｌ”レベルにな
り、センス動作が開始される。このとき制御信号φSTR
は“Ｌ”レベルになり、図２（ａ）においてＭＯＳトラ
ンジスタＱn4がオフ、Ｑn5がオンになる。これにより、
キャパシタＣSBの電荷はＭＯＳトランジスタＱn5を介し
て放電され、出力ＶSBは低下する。この出力電位ＶSBの
電位低下は、図５（ｂ）に示すようにＮＭＯＳセンスア
ンプＮＳＡの共通ソース・ノードの電位Ｖａの低下に追
随するように、ＭＯＳトランジスタＱn5の素子寸法が設
定されている。これによってＮＭＯＳセンスアンプＮＳ
ＡのＭＯＳトランジスタＱn1，Ｑn2のバックゲート電圧
がほぼ一定に保たれた状態でセンス動作が行われる。即
ちこれらのＭＯＳトランジスタＱn1，Ｑn2のしきい値電
圧は、図５（ｂ）に示すように、センス動作開始の直前
からセンス動作を行う間低い値に保たれる。
【００２０】こうしてこの実施例によれば、活性化信号
ＳＥＮが立ってからＮＭＯＳセンスアンプＮＳＡによる
センス動作が始まるまでの時間ｔ2 が、図９（ａ）に示
した従来例での時間ｔ1 と比較して明らかなように大き
く短縮される。また電源電圧ＶCCが低いものとなったと
しても、電圧的に余裕を持ったセンス動作を行うことが
できる。つまり、ビット線センスアンプのうち“Ｌ”レ
ベル側の微小信号増幅を行うＮＭＯＳセンスアンプＮＳ
Ａが高速化され、また高い動作マージンが得られる結
果、高集積化ＤＲＡＭの性能向上が図られる。
ＳＥＮが立ってからＮＭＯＳセンスアンプＮＳＡによる
センス動作が始まるまでの時間ｔ2 が、図９（ａ）に示
した従来例での時間ｔ1 と比較して明らかなように大き
く短縮される。また電源電圧ＶCCが低いものとなったと
しても、電圧的に余裕を持ったセンス動作を行うことが
できる。つまり、ビット線センスアンプのうち“Ｌ”レ
ベル側の微小信号増幅を行うＮＭＯＳセンスアンプＮＳ
Ａが高速化され、また高い動作マージンが得られる結
果、高集積化ＤＲＡＭの性能向上が図られる。
【００２１】図６は、本発明の他の実施形態のビット線
センスアンプ部の構成を示す等価回路である。その基本
構造は先の実施形態の図３或いは図４と同様に、ＮＭＯ
ＳセンスアンプＮＳＡ部が他の回路領域から分離された
ｐ型ウェルに形成される。この実施形態の場合、このＮ
ＭＯＳセンスアンプＮＳＡの共通ソース・ノードがその
まま、これが形成されたｐ型ウェルに接続される。つま
り共通ソース・ノードの電位Ｖａをそのままｐ型ウェル
電位とする。
センスアンプ部の構成を示す等価回路である。その基本
構造は先の実施形態の図３或いは図４と同様に、ＮＭＯ
ＳセンスアンプＮＳＡ部が他の回路領域から分離された
ｐ型ウェルに形成される。この実施形態の場合、このＮ
ＭＯＳセンスアンプＮＳＡの共通ソース・ノードがその
まま、これが形成されたｐ型ウェルに接続される。つま
り共通ソース・ノードの電位Ｖａをそのままｐ型ウェル
電位とする。
【００２２】この実施形態の場合、ＮＭＯＳセンスアン
プＮＳＡのＭＯＳトランジスタＱn1，Ｑn2のバックゲー
ト電圧は常にゼロとなる。従ってこれらのしきい値電圧
を予めバックゲート・バイアスが零の状態で十分低い値
になるように素子形成条件を設定しておけば、図５に一
点鎖線で示したようにこれがセンス動作の前後に亙って
常に低い一定値に保たれる。これにより、先の実施例と
同様の効果が得られる。
プＮＳＡのＭＯＳトランジスタＱn1，Ｑn2のバックゲー
ト電圧は常にゼロとなる。従ってこれらのしきい値電圧
を予めバックゲート・バイアスが零の状態で十分低い値
になるように素子形成条件を設定しておけば、図５に一
点鎖線で示したようにこれがセンス動作の前後に亙って
常に低い一定値に保たれる。これにより、先の実施例と
同様の効果が得られる。
【００２３】以上の実施形態においては、ＤＲＡＭのビ
ット線センスアンプを構成するＮＭＯＳセンスアンプ側
に本発明を適用した場合を説明した。これは、ＰＭＯＳ
センスアンプとＮＭＯＳセンスアンプからなるビット線
センスアンプ（ＣＭＯＳ差動増幅器）では微小電位を先
にセンスするのがＮＭＯＳセンスアンプだからである。
しかしＰＭＯＳ差動増幅器が同様に微小信号増幅を行う
ものとして用いられる場合には、これに本発明を適用す
ることができる。また以上では専らＤＲＡＭのビット線
センスアンプについて説明したが、ＳＲＡＭなどの他の
半導体メモリや各種論理集積回路等にも本発明を適用す
ることができる。
ット線センスアンプを構成するＮＭＯＳセンスアンプ側
に本発明を適用した場合を説明した。これは、ＰＭＯＳ
センスアンプとＮＭＯＳセンスアンプからなるビット線
センスアンプ（ＣＭＯＳ差動増幅器）では微小電位を先
にセンスするのがＮＭＯＳセンスアンプだからである。
しかしＰＭＯＳ差動増幅器が同様に微小信号増幅を行う
ものとして用いられる場合には、これに本発明を適用す
ることができる。また以上では専らＤＲＡＭのビット線
センスアンプについて説明したが、ＳＲＡＭなどの他の
半導体メモリや各種論理集積回路等にも本発明を適用す
ることができる。
【００２４】
【発明の効果】以上述べたように本発明によれば、集積
回路内に構成されるＭＯＳトランジスタを用いた差動増
幅器のセンス用ＭＯＳトランジスタを、半導体基板の他
の回路領域から分離されたウェルに形成し、そのウェル
を基板バイアスとは別のウェル電位を与えて制御するこ
とにより、センス用ＭＯＳトランジスタのセンス動作時
のしきい値電圧を低く保ち、もってセンス速度と低電圧
領域でセンス動作マージンの向上を図った集積回路を得
ることができる。
回路内に構成されるＭＯＳトランジスタを用いた差動増
幅器のセンス用ＭＯＳトランジスタを、半導体基板の他
の回路領域から分離されたウェルに形成し、そのウェル
を基板バイアスとは別のウェル電位を与えて制御するこ
とにより、センス用ＭＯＳトランジスタのセンス動作時
のしきい値電圧を低く保ち、もってセンス速度と低電圧
領域でセンス動作マージンの向上を図った集積回路を得
ることができる。
【図１】 図１は本発明の一実施形態のビット線センス
アンプ部の等価回路図。
アンプ部の等価回路図。
【図２】 図２（ａ）、（ｂ）はそれぞれウェル電位制
御回路の回路図、図２（ｃ）はその制御信号発生回路の
回路図。
御回路の回路図、図２（ｃ）はその制御信号発生回路の
回路図。
【図３】 図３はビット線センスアンプの要部構造を示
す断面図。
す断面図。
【図４】 図４は他の構造例を示す断面図。
【図５】 図５はビット線センスアンプの動作を説明す
るための波形図。
るための波形図。
【図６】 図６は本発明の他の実施形態のビット線セン
スアンプ部の等価回路図。
スアンプ部の等価回路図。
【図７】 図７は従来のビット線センスアンプ部の構成
を示す等価回路図。
を示す等価回路図。
【図８】 図８は従来のビット線センスアンプ部の要部
の構造を示す断面図。
の構造を示す断面図。
【図９】 図９は従来のビット線センスアンプの動作を
説明するための波形図。
説明するための波形図。
【図１０】 図１０はＭＯＳトランジスタのしきい値の
バックゲート電圧依存性を示す図。
バックゲート電圧依存性を示す図。
１…ｎ型シリコン基板、 ２1 ，２2 …ｐ型ウェル、 ２１…ｐ型シリコン基板、 ２２…ｎ型ウェル、 １０１…ビット線センスアンプ、 １０２…ウェル電位制御回路、 ＮＳＡ…ＮＭＯＳセンスアンプ、 ＰＳＡ…ＰＭＯＳセンスアンプ、 Ｑn1，Ｑn2…センス用ｎチャネルＭＯＳトランジスタ、 Ｑp1，Ｑp2…センス用ｐチャネルＭＯＳトランジスタ、 Ｑn3…活性化用ｎチャネルＭＯＳトランジスタ、 Ｑp3…活性化用ｐチャネルＭＯＳトランジスタ。
Claims (3)
- 【請求項１】 ゲート、ドレインを交差接続し、ソース
を共通接続した二つのＭＯＳトランジスタにより構成さ
れる差動増幅器と、この差動増幅器の共通ソース・ノー
ドに接続された活性化用ＭＯＳトランジスタとを備え、 前記活性化用ＭＯＳトランジスタに接続される前記共通
ソース・ノードが、前記ＭＯＳトランジスタのバックゲ
ートに接続されていることを特徴とする半導体集積回路
装置。 - 【請求項２】 第一及び第二のビット線と、 電流経路の一端が前記第一のビット線に、電流経路の他
端が共通ソース・ノードに、ゲート電極が前記第二のビ
ット線に接続された第一のｎチャネルＭＯＳトランジス
タと、 電極経路の一端が前記共通ソース・ノードに、電流経路
の他端が前記第二のビット線に、ゲート電極が前記第一
のビット線に接続された第二のｎチャネルＭＯＳトラン
ジスタと、を備え、 前記第一及び第二のｎチャネルＭＯＳの基板電極が、前
記共通ソース・ノードに接続されていることを特徴とす
る半導体集積回路装置。 - 【請求項３】 第一及び第二のビット線と、 電流経路の一端が前記第一のビット線に、電流経路の他
端が共通ソース・ノードに、ゲート電極が前記第二のビ
ット線に接続された第一のｐチャネルＭＯＳトランジス
タと、 電極経路の一端が前記共通ソース・ノードに、電流経路
の他端が前記第二のビット線に、ゲート電極が前記第一
のビット線に接続された第二のｐチャネルＭＯＳトラン
ジスタと、を備え、 前記第一及び第二のｐチャネルＭＯＳの基板電極が、前
記共通ソース・ノードに接続されていることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10055096A JPH10214485A (ja) | 1998-03-06 | 1998-03-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10055096A JPH10214485A (ja) | 1998-03-06 | 1998-03-06 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053155A Division JP2835064B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214485A true JPH10214485A (ja) | 1998-08-11 |
Family
ID=12989220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10055096A Pending JPH10214485A (ja) | 1998-03-06 | 1998-03-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214485A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331550B1 (ko) * | 1999-09-02 | 2002-04-06 | 윤종용 | 반도체 메모리장치의 감지증폭기 |
| US6480434B1 (en) | 2001-09-18 | 2002-11-12 | Hynix Semiconductor Inc. | Memory device with precharge reinforcement circuit |
| KR100359859B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 메모리소자의 셀트랜지스터 |
| DE102005057788A1 (de) * | 2005-12-03 | 2007-06-06 | Infineon Technologies Ag | Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen |
| US7345939B2 (en) | 2004-08-02 | 2008-03-18 | Samsung Electronics Co., Ltd. | Sense amplifiers having MOS transistors therein with different threshold voltages and/or that support different threshold voltage biasing |
| US7355913B2 (en) | 2005-03-31 | 2008-04-08 | Hynix Semiconductor Inc. | Semiconductor memory device |
-
1998
- 1998-03-06 JP JP10055096A patent/JPH10214485A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359859B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 메모리소자의 셀트랜지스터 |
| KR100331550B1 (ko) * | 1999-09-02 | 2002-04-06 | 윤종용 | 반도체 메모리장치의 감지증폭기 |
| US6480434B1 (en) | 2001-09-18 | 2002-11-12 | Hynix Semiconductor Inc. | Memory device with precharge reinforcement circuit |
| US7345939B2 (en) | 2004-08-02 | 2008-03-18 | Samsung Electronics Co., Ltd. | Sense amplifiers having MOS transistors therein with different threshold voltages and/or that support different threshold voltage biasing |
| US7710807B2 (en) | 2004-08-02 | 2010-05-04 | Samsung Electronics Co., Ltd. | Sense amplifiers having MOS transistors therein with different threshold voltages and/or that support different threshold voltage biasing |
| US7355913B2 (en) | 2005-03-31 | 2008-04-08 | Hynix Semiconductor Inc. | Semiconductor memory device |
| USRE45036E1 (en) | 2005-03-31 | 2014-07-22 | Conversant Ip N.B. 868 Inc. | Semiconductor memory device |
| DE102005057788A1 (de) * | 2005-12-03 | 2007-06-06 | Infineon Technologies Ag | Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen |
| US7548476B2 (en) | 2005-12-03 | 2009-06-16 | Qimonda Ag | Integrated circuit and method of operating such a circuit |
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