JP2835064B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2835064B2 JP2835064B2 JP1053155A JP5315589A JP2835064B2 JP 2835064 B2 JP2835064 B2 JP 2835064B2 JP 1053155 A JP1053155 A JP 1053155A JP 5315589 A JP5315589 A JP 5315589A JP 2835064 B2 JP2835064 B2 JP 2835064B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路装置に係り、特にダイナミッ
クRAMにおけるビット線センスアンプ等の差動増幅器部
の改良に関する。
クRAMにおけるビット線センスアンプ等の差動増幅器部
の改良に関する。
（従来の技術） 半導体記憶装置特にダイナミックRAM（以下、DRAMと
略称する）では、メモリセルからビット線に読み出され
た微小信号を高い電圧マージンをもって高速にセンスす
ることが必要である。このためビット線センスアンプに
は通常、ダイナミック型フリップフロップを構成する差
動増幅器が用いられる。
略称する）では、メモリセルからビット線に読み出され
た微小信号を高い電圧マージンをもって高速にセンスす
ることが必要である。このためビット線センスアンプに
は通常、ダイナミック型フリップフロップを構成する差
動増幅器が用いられる。
第７図はその様な従来のDRAMのビット線センスアンプ
の構成例である。このビット線センスアンプは、“L"レ
ベル側の信号増幅を行うNMOSセンスアンプNSAと“H"レ
ベル側の増幅を行うPMOSセンスアンプPSAとから構成さ
れる。NMOSセンスアンプNSAは、ゲート・ドレインを交
差接続した二つのｎチャネルMOSトランジスタＱn1,Qn2
により構成され、その共通ソースノードは活性化用ｎチ
ャネルMOSトランジスタＱn3を介して接地電位VSSに接続
される。PMOSセンスアンプPSAは、ゲート・ドレインを
交差接続した二つのｐチャネルMOSトランジスタＱp1,Qp
2により構成され、その共通ソースノードは活性化用ｐ
チャネルMOSトランジスタＱp3を介して電源電位VCCに接
続される。センスアンプの各センスノードは対をなすビ
ット線BLL,BLRに接続される。ビット線には多数のダイ
ナミック型メモリセルが接続されるが、図ではそれぞれ
一個ずつのメモリセルMSL,MSRが示されている。
の構成例である。このビット線センスアンプは、“L"レ
ベル側の信号増幅を行うNMOSセンスアンプNSAと“H"レ
ベル側の増幅を行うPMOSセンスアンプPSAとから構成さ
れる。NMOSセンスアンプNSAは、ゲート・ドレインを交
差接続した二つのｎチャネルMOSトランジスタＱn1,Qn2
により構成され、その共通ソースノードは活性化用ｎチ
ャネルMOSトランジスタＱn3を介して接地電位VSSに接続
される。PMOSセンスアンプPSAは、ゲート・ドレインを
交差接続した二つのｐチャネルMOSトランジスタＱp1,Qp
2により構成され、その共通ソースノードは活性化用ｐ
チャネルMOSトランジスタＱp3を介して電源電位VCCに接
続される。センスアンプの各センスノードは対をなすビ
ット線BLL,BLRに接続される。ビット線には多数のダイ
ナミック型メモリセルが接続されるが、図ではそれぞれ
一個ずつのメモリセルMSL,MSRが示されている。
第８図は、この様な従来のDRAMのビット線センスアン
プ部の要部構造を示す。ｐ型シリコン基板21を用いてこ
のｐ型基板領域にメモリセルアレイが形成され、またNM
OSセンスアンプが形成される。PMOSセンスアンプは、基
板に形成されたｎ型ウェル22内に形成される。
プ部の要部構造を示す。ｐ型シリコン基板21を用いてこ
のｐ型基板領域にメモリセルアレイが形成され、またNM
OSセンスアンプが形成される。PMOSセンスアンプは、基
板に形成されたｎ型ウェル22内に形成される。
この様な従来のビット線センスアンプにおいて、NMOS
センスアンプNSAを構成する二つのｎチャネルMOSトラン
ジスタＱn1,Qn2のバックゲート・バイアス電位には、メ
モリセルのトランスファゲートと同様負の基板バイアス
電位VBBが用いられていた。これは第８図の断面構造か
ら理解されるように、全てのｎチャネルMOSトランジス
タは同じ基板領域に形成されているためである。周辺回
路用ｎチャネルMOSトランジスタやメモリセルのトラン
スファゲートの都合から言えば、バックゲート・バイア
スを負電位にしておくのは、入力ピンの“L"レベル側仕
様や接合容量の低減，トランジスタのバックゲート・バ
イアス依存性の低減等の観点から好ましいことである。
しかし、ビット線センスアンプのMOSトランジスタにと
っては、しきい値電圧が高くなってセンス速度や動作マ
ージンの点で問題が生じる。この点をより具体的に第９
図，第10図を参照して説明する。
センスアンプNSAを構成する二つのｎチャネルMOSトラン
ジスタＱn1,Qn2のバックゲート・バイアス電位には、メ
モリセルのトランスファゲートと同様負の基板バイアス
電位VBBが用いられていた。これは第８図の断面構造か
ら理解されるように、全てのｎチャネルMOSトランジス
タは同じ基板領域に形成されているためである。周辺回
路用ｎチャネルMOSトランジスタやメモリセルのトラン
スファゲートの都合から言えば、バックゲート・バイア
スを負電位にしておくのは、入力ピンの“L"レベル側仕
様や接合容量の低減，トランジスタのバックゲート・バ
イアス依存性の低減等の観点から好ましいことである。
しかし、ビット線センスアンプのMOSトランジスタにと
っては、しきい値電圧が高くなってセンス速度や動作マ
ージンの点で問題が生じる。この点をより具体的に第９
図，第10図を参照して説明する。
第９図は、センス動作時のビット線センスアンプの各
部の電位変化（ａ）とNMOSセンスアンプNSAのトランジ
スタのしきい値電圧（Ｖth）変化（ｂ）を示している。
NMOSセンスアンプNSAが動作を開始するのは、第９図
（ａ）に示すように、共通ソースノードの電位Vaと、
“H"レベル側のビット線電位の間にｎチャネルMOSトラ
ンジスタＱn1,Qn2のしきい値電圧Ｖth分の電位差がつい
た時である。即ち、NMOSセンスアンプNSAの活性化信号S
ENが“H"レベルに立上がってから、時間t1だけ遅れてセ
ンス動作が開始される。このことから、MOSトランジス
タＱn1,Qn2のしきい値電圧Ｖthが大きい程センス動作は
遅れることになる。
部の電位変化（ａ）とNMOSセンスアンプNSAのトランジ
スタのしきい値電圧（Ｖth）変化（ｂ）を示している。
NMOSセンスアンプNSAが動作を開始するのは、第９図
（ａ）に示すように、共通ソースノードの電位Vaと、
“H"レベル側のビット線電位の間にｎチャネルMOSトラ
ンジスタＱn1,Qn2のしきい値電圧Ｖth分の電位差がつい
た時である。即ち、NMOSセンスアンプNSAの活性化信号S
ENが“H"レベルに立上がってから、時間t1だけ遅れてセ
ンス動作が開始される。このことから、MOSトランジス
タＱn1,Qn2のしきい値電圧Ｖthが大きい程センス動作は
遅れることになる。
また、DRAMの高集積化に伴い、MOSトランジスタの信
頼性の観点から電源電圧VCCは低くなる傾向にある。こ
の電源の低電圧化に伴い、MOSトランジスタのしきい値
電圧もスケーリングされなければならない。何故なら、
プリチャージ電位（1/2）VCC程度までしきい値電圧が大
きくなると、ｎチャネルMOSトランジスタのセンスアン
プは十分なセンス動作ができなくなるからである。第７
図の従来構成では、センス動作開始前のｎチャネルMOS
トランジスタＱn1,Qn2の共通ソースノード電位は（1/
2）VCCのプリチャージ電位になっており、バックゲート
電位は（1/2）VCC−VBBである。例えば、VCC＝5V、VBB
＝−3Vであれば、5.5Vのバックゲート・バイアスがかか
ることになる。
頼性の観点から電源電圧VCCは低くなる傾向にある。こ
の電源の低電圧化に伴い、MOSトランジスタのしきい値
電圧もスケーリングされなければならない。何故なら、
プリチャージ電位（1/2）VCC程度までしきい値電圧が大
きくなると、ｎチャネルMOSトランジスタのセンスアン
プは十分なセンス動作ができなくなるからである。第７
図の従来構成では、センス動作開始前のｎチャネルMOS
トランジスタＱn1,Qn2の共通ソースノード電位は（1/
2）VCCのプリチャージ電位になっており、バックゲート
電位は（1/2）VCC−VBBである。例えば、VCC＝5V、VBB
＝−3Vであれば、5.5Vのバックゲート・バイアスがかか
ることになる。
第10図は、ｎチャネルMOSトランジスタの典型的なし
きい値電圧のバックゲート・バイアス特性を示してい
る。これから、従来のビット線センスアンプ構成ではセ
ンス動作開始前は第10図のα点、センス終了後はβ点の
しきい値電圧になる。実際のセンス動作時のMOSトラン
ジスタＱn1,Qn2のしきい値電圧変化は第９図（ｂ）に示
す通りである。これを見て明らかなように従来構成で
は、センス動作開始前に最もしきい値電圧の高い状態と
なり、従ってセンス動作の時間遅れt1が大きく、低電圧
領域でのセンス動作が難しくなることがわかる。センス
速度を向上させ、低電圧領域でのセンス動作マージンを
向上させるためには、NMOSセンスアンプを構成するMOS
トランジスタをデプレション型にしない程度にそのしき
い値電圧を低くすることが必要なのである。
きい値電圧のバックゲート・バイアス特性を示してい
る。これから、従来のビット線センスアンプ構成ではセ
ンス動作開始前は第10図のα点、センス終了後はβ点の
しきい値電圧になる。実際のセンス動作時のMOSトラン
ジスタＱn1,Qn2のしきい値電圧変化は第９図（ｂ）に示
す通りである。これを見て明らかなように従来構成で
は、センス動作開始前に最もしきい値電圧の高い状態と
なり、従ってセンス動作の時間遅れt1が大きく、低電圧
領域でのセンス動作が難しくなることがわかる。センス
速度を向上させ、低電圧領域でのセンス動作マージンを
向上させるためには、NMOSセンスアンプを構成するMOS
トランジスタをデプレション型にしない程度にそのしき
い値電圧を低くすることが必要なのである。
（発明が解決しようとする課題） 以上のように高集積化したDRAMにおいては、従来のビ
ット線センスアンプでは、NMOSセンスアンプでバックゲ
ート・バイアス効果によりセンス速度が遅くなり、また
低電圧領域でのセンス動作マージンが低下する、という
問題があった。同様の問題はDRAMに限らず、同様の条件
で構成される集積回路内の差動増幅器一般にある。
ット線センスアンプでは、NMOSセンスアンプでバックゲ
ート・バイアス効果によりセンス速度が遅くなり、また
低電圧領域でのセンス動作マージンが低下する、という
問題があった。同様の問題はDRAMに限らず、同様の条件
で構成される集積回路内の差動増幅器一般にある。
本発明はこのような点に鑑みなされたもので、センス
速度と動作マージンの向上を図った差動増幅器を有する
半導体集積回路装置を提供することを目的とする。
速度と動作マージンの向上を図った差動増幅器を有する
半導体集積回路装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は半導体集積回路内に形成されるMOSトランジ
スタからなる差動増幅器を、半導体基板の他の回路領域
から電気的に分離されたウェル内に形成し、且つそのウ
ェル電位をMOSトランジスタのしきい値電圧がセンス動
作時に低いレベルの一定値に保たれるように制御する手
段を設けたことを特徴とする。
スタからなる差動増幅器を、半導体基板の他の回路領域
から電気的に分離されたウェル内に形成し、且つそのウ
ェル電位をMOSトランジスタのしきい値電圧がセンス動
作時に低いレベルの一定値に保たれるように制御する手
段を設けたことを特徴とする。
（作用） このような構成とすれば、ウェル電位制御によって差
動増幅器の動作開始前にそのMOSトランジスタのしきい
値電圧を十分低い値に設定し、動作開始後もそのしきい
値電圧を保つことによって、高速のセンス動作が可能と
なり、またセンス動作マージンの向上が図られる。
動増幅器の動作開始前にそのMOSトランジスタのしきい
値電圧を十分低い値に設定し、動作開始後もそのしきい
値電圧を保つことによって、高速のセンス動作が可能と
なり、またセンス動作マージンの向上が図られる。
（実施例） 以下、本発明をDRAMに適用した実施例を説明する。
第１図は、一実施例のDRAMのビット線センスアンプ部
の構成を示す等価回路である。従来の第７図と対応する
部分には第７図と同一符号を付してある。ビット線セン
スアンプ101は、ｐチャネルMOSトランジスタＱp1,Qp2か
らなるフリップフロップ構成のPMOSセンスアンプPSA
と、ｎチャネルMOSトランジスタＱn1,Qn2からなるフリ
ップフロップ構成のNMOSセンスアンプNSAにより構成さ
れる。その基本構成は従来と同様である。この実施例で
は、後に説明するようにNMOSセンスアンプNSAは、半導
体基板上で他の回路領域から分離されたウェルに形成さ
れており、このウェルに対してウェル電位制御回路102
が設けられている。即ち、通常の基板バイアスVBBとは
別に、ウェル電位制御回路102からの出力電位VSBにより
NMOSセンスアンプNSAを構成する二つのｎチャネルMOSト
ランジスタＱn1,Qn2の基板電位を制御するようになって
いる。
の構成を示す等価回路である。従来の第７図と対応する
部分には第７図と同一符号を付してある。ビット線セン
スアンプ101は、ｐチャネルMOSトランジスタＱp1,Qp2か
らなるフリップフロップ構成のPMOSセンスアンプPSA
と、ｎチャネルMOSトランジスタＱn1,Qn2からなるフリ
ップフロップ構成のNMOSセンスアンプNSAにより構成さ
れる。その基本構成は従来と同様である。この実施例で
は、後に説明するようにNMOSセンスアンプNSAは、半導
体基板上で他の回路領域から分離されたウェルに形成さ
れており、このウェルに対してウェル電位制御回路102
が設けられている。即ち、通常の基板バイアスVBBとは
別に、ウェル電位制御回路102からの出力電位VSBにより
NMOSセンスアンプNSAを構成する二つのｎチャネルMOSト
ランジスタＱn1,Qn2の基板電位を制御するようになって
いる。
第３図は、そのビット線センスアンプの構成に対応す
る要部構造である。この実施例では、ｎ型シリコン基板
１を用い、そのメモリセル領域にｐ型ウェル21が形成さ
れ、これとは別にビット線センスアンプのNMOSセンスア
ンプNSA部を構成するｐ型ウェル22が形成されている。
図では、ｐ型ウェル21には一つのメモリセルを示してい
る。即ちｐ型ウェル21にゲート絶縁膜４を介してゲート
電極５が形成され、このゲート電極５に自己整合されて
ソース，ドレインとなるｎ型層31,32が形成されて、ト
ランスファゲートMOSトランジスタが構成されている。
またこのMOSトランジスタのソースｎ型層32とつながる
ｎ型層上にキャパシタ絶縁膜６を介してキャパシタ電極
７が形成されてMOSキャパシタが構成されている。この
メモリセル領域のｐ型ウェル21に負の基板バイアスVBB
を与えるためp+型層８が形成されている。NMOSセンスア
ンプNSA部のｐ型ウェル22には、フリップフロップを構
成する二つのｎチャネルMOSトランジスタが形成されて
いる。図ではその内一つのMOSトランジスタのみが示さ
れている。即ちゲート絶縁膜10を介してゲート電極11が
形成され、このゲート電極11に自己整合されてソース，
ドレインとなるn+型層91,92が形成されている。このｐ
型ウェル22には、メモリセル領域のｐ型ウェル21とは別
に前述のウェル電位制御回路からの出力VSBを印加する
端子として、p+型層12が形成されている。PMOSセンスア
ンプPSAを構成するフリップフロップは、ｎ型基板１上
に形成されている。図ではやはりそのうち一つ、ゲート
絶縁膜14,ゲート電極15,ソース，ドレインp+型層131,13
2からなるｐチャネルMOSトランジスタが示されている。
ｎ型基板１には、電源電位VCCを基板電位として与える
端子層であるn+型層16が形成されている。
る要部構造である。この実施例では、ｎ型シリコン基板
１を用い、そのメモリセル領域にｐ型ウェル21が形成さ
れ、これとは別にビット線センスアンプのNMOSセンスア
ンプNSA部を構成するｐ型ウェル22が形成されている。
図では、ｐ型ウェル21には一つのメモリセルを示してい
る。即ちｐ型ウェル21にゲート絶縁膜４を介してゲート
電極５が形成され、このゲート電極５に自己整合されて
ソース，ドレインとなるｎ型層31,32が形成されて、ト
ランスファゲートMOSトランジスタが構成されている。
またこのMOSトランジスタのソースｎ型層32とつながる
ｎ型層上にキャパシタ絶縁膜６を介してキャパシタ電極
７が形成されてMOSキャパシタが構成されている。この
メモリセル領域のｐ型ウェル21に負の基板バイアスVBB
を与えるためp+型層８が形成されている。NMOSセンスア
ンプNSA部のｐ型ウェル22には、フリップフロップを構
成する二つのｎチャネルMOSトランジスタが形成されて
いる。図ではその内一つのMOSトランジスタのみが示さ
れている。即ちゲート絶縁膜10を介してゲート電極11が
形成され、このゲート電極11に自己整合されてソース，
ドレインとなるn+型層91,92が形成されている。このｐ
型ウェル22には、メモリセル領域のｐ型ウェル21とは別
に前述のウェル電位制御回路からの出力VSBを印加する
端子として、p+型層12が形成されている。PMOSセンスア
ンプPSAを構成するフリップフロップは、ｎ型基板１上
に形成されている。図ではやはりそのうち一つ、ゲート
絶縁膜14,ゲート電極15,ソース，ドレインp+型層131,13
2からなるｐチャネルMOSトランジスタが示されている。
ｎ型基板１には、電源電位VCCを基板電位として与える
端子層であるn+型層16が形成されている。
第４図は、他の構造例である。第３図と異なりこの例
ではｐ型シリコン基板21を用いている。メモリセル部は
このｐ型基板21領域に形成される。ビット線センスアン
プ部はこのｐ型基板21に形成されたｎ型ウェル22に形成
されている。即ちｎ型ウェル22内に更にｐ型ウェル22が
形成され、ここに第３図と同様にNMOSセンスアンプNSA
が形成され、ｎ型ウェル22にPMOSセンスアンプPSAが形
成されている。第３図と同様、NMOSセンスアンプNSAが
形成されたｐ型ウェル22には、他の回路領域とは別にウ
ェル電位を与える端子領域としてp+型層12が形成されて
いる。
ではｐ型シリコン基板21を用いている。メモリセル部は
このｐ型基板21領域に形成される。ビット線センスアン
プ部はこのｐ型基板21に形成されたｎ型ウェル22に形成
されている。即ちｎ型ウェル22内に更にｐ型ウェル22が
形成され、ここに第３図と同様にNMOSセンスアンプNSA
が形成され、ｎ型ウェル22にPMOSセンスアンプPSAが形
成されている。第３図と同様、NMOSセンスアンプNSAが
形成されたｐ型ウェル22には、他の回路領域とは別にウ
ェル電位を与える端子領域としてp+型層12が形成されて
いる。
第２図（ａ）（ｂ）は、第１図におけるウェル電位制
御回路102の構成例であり、第２図（ｃ）はその制御信
号発生回路である。第２図（ａ）の回路は、プリチャー
ジ電位（1/2）VCCと接地電位VSS間に接続されたｎチャ
ネルMOSトランジスタＱn4とキャパシタCSBからなる積分
回路と、キャパシタCSBの電荷を放電するためのｎチャ
ネルMOSトランジスタＱn5とから構成されている。MOSト
ランジスタＱn4とＱn5のゲートには、相補信号φSTRと
▲▼が入力される。
御回路102の構成例であり、第２図（ｃ）はその制御信
号発生回路である。第２図（ａ）の回路は、プリチャー
ジ電位（1/2）VCCと接地電位VSS間に接続されたｎチャ
ネルMOSトランジスタＱn4とキャパシタCSBからなる積分
回路と、キャパシタCSBの電荷を放電するためのｎチャ
ネルMOSトランジスタＱn5とから構成されている。MOSト
ランジスタＱn4とＱn5のゲートには、相補信号φSTRと
▲▼が入力される。
相補信号φSTRと▲▼が入力される。
相補信号φSTRと▲▼は、第２図（ｃ）に示
されるように、ロウ・アドレス・ストローブ信号（▲
▼）が“L"レベルになった時に立上がる信号RAS
と、NMOSセンスアンプNSAの活性化信号SENによりつくら
れる。信号RASおよびSENが“L"レベルの間は、SENがイ
ンバータG1により反転されてNANDゲートG2に入るから、
NANDゲートG2の出力は“H"レベルであり、従ってインバ
ータG3により制御信号φSTRは“L"レベルである。信号R
ASが立上がることによって制御信号φSTRが立上り、そ
の後所定時間たって活性化信号SENが立上がることによ
り、この制御信号φSTRは立ち下がる。これにより、第
２図（ａ）の制御回路からは、信号RASに同期して所定
の時定数で立上り、次いで立ち下がるという出力電位V
SBが得られる。この出力電位VSBがウェル電位としてNMO
SセンスアンプNSA部のｐ型ウェル22に与えられる。
されるように、ロウ・アドレス・ストローブ信号（▲
▼）が“L"レベルになった時に立上がる信号RAS
と、NMOSセンスアンプNSAの活性化信号SENによりつくら
れる。信号RASおよびSENが“L"レベルの間は、SENがイ
ンバータG1により反転されてNANDゲートG2に入るから、
NANDゲートG2の出力は“H"レベルであり、従ってインバ
ータG3により制御信号φSTRは“L"レベルである。信号R
ASが立上がることによって制御信号φSTRが立上り、そ
の後所定時間たって活性化信号SENが立上がることによ
り、この制御信号φSTRは立ち下がる。これにより、第
２図（ａ）の制御回路からは、信号RASに同期して所定
の時定数で立上り、次いで立ち下がるという出力電位V
SBが得られる。この出力電位VSBがウェル電位としてNMO
SセンスアンプNSA部のｐ型ウェル22に与えられる。
第２図（ｂ）の回路は、第２図（ａ）の回路に対して
更に、ｎチャネルMOSトランジスタＱn6,Qn7をドライバ
とし、ｐチャネルMOSトランジスタＱp4,Qp5を負荷とす
るカレントミラー型差動増幅器を用いて、NMOSセンスア
ンプNSAの共通ソース・ノード電位Vaをモニタして、放
電用MOSトランジスタＱn5を制御するようにしたもので
ある。電源側には、制御信号▲▼により制御さ
れる活性化用ｐチャネルMOSトランジスタＱp6が設けら
れている。このカレントミラー型差動増幅器は、制御信
号▲▼により活性化されるが、共通ソース・ノ
ード電位Vaが所定の参照電位Vref以下になった時に放電
用MOSトランジスタＱn5がオン制御され、これにより基
板電位制御出力VSBの電位変化を共通ソース・ノード電
位Vaに追随させるようにしている。
更に、ｎチャネルMOSトランジスタＱn6,Qn7をドライバ
とし、ｐチャネルMOSトランジスタＱp4,Qp5を負荷とす
るカレントミラー型差動増幅器を用いて、NMOSセンスア
ンプNSAの共通ソース・ノード電位Vaをモニタして、放
電用MOSトランジスタＱn5を制御するようにしたもので
ある。電源側には、制御信号▲▼により制御さ
れる活性化用ｐチャネルMOSトランジスタＱp6が設けら
れている。このカレントミラー型差動増幅器は、制御信
号▲▼により活性化されるが、共通ソース・ノ
ード電位Vaが所定の参照電位Vref以下になった時に放電
用MOSトランジスタＱn5がオン制御され、これにより基
板電位制御出力VSBの電位変化を共通ソース・ノード電
位Vaに追随させるようにしている。
この実施例のビット線センスアンプの動作を次に第５
図を参照して説明する。第５図は、ウェル電位制御回路
102として第２図（ａ）の回路を用いた場合の動作波形
である。DRAMチップが活性化され、RASアクティブ・サ
イクルに入って信号RASが立上がると、前述のように制
御信号φSTRが“H"レベルになる。これにより第２図
（ａ）の回路でMOSトランジスタＱn4がオン,Qn5がオフ
となり、MOSトランジスタＱn4を通してキャパシタCSBに
充電が開始される。この結果、ビット線センスアンプが
活性化される前に出力VSBがプリチャージ電位（1/2）V
CCに設定される。この出力VSBがｐ型ウェル22に与えら
れるから、NMOSセンスアンプNSAのMOSトランジスタＱn
1,Qn2のバックゲート電圧は0Vとなり、これらのしきい
値電圧は第５図（ｂ）に示すように低い値に設定され
る。その後活性化信号SENが“H"レベル,SEPが“L"レベ
ルになり、センス動作が開始される。このとき制御信号
φSTRは“L"レベルになり、第２図（ａ）においてMOSト
ランジスタＱn4がオフ,Qn5がオンになる。これにより、
キャパシタCSBの電荷はMOSトランジスタＱn5を介して放
電され、出力VSBは低下する。この出力電位VSBの電位低
下は、第５図（ｂ）に示すようにNMOSセンスアンプNSA
の共通ソース・ノードの電位Vaの低下に追随するよう
に、MOSトランジスタＱn5の素子寸法が設定されてい
る。これによってNMOSセンスアンプNSAのMOSトランジス
タＱn1,Qn2のバックゲート電圧がほぼ一定に保たれた状
態でセンス動作が行われる。即ちこれらのMOSトランジ
スタＱn1,Qn2のしきい値電圧は、第５図（ｂ）に示すよ
うに、センス動作開始の直前からセンス動作を行う間低
い値に保たれる。
図を参照して説明する。第５図は、ウェル電位制御回路
102として第２図（ａ）の回路を用いた場合の動作波形
である。DRAMチップが活性化され、RASアクティブ・サ
イクルに入って信号RASが立上がると、前述のように制
御信号φSTRが“H"レベルになる。これにより第２図
（ａ）の回路でMOSトランジスタＱn4がオン,Qn5がオフ
となり、MOSトランジスタＱn4を通してキャパシタCSBに
充電が開始される。この結果、ビット線センスアンプが
活性化される前に出力VSBがプリチャージ電位（1/2）V
CCに設定される。この出力VSBがｐ型ウェル22に与えら
れるから、NMOSセンスアンプNSAのMOSトランジスタＱn
1,Qn2のバックゲート電圧は0Vとなり、これらのしきい
値電圧は第５図（ｂ）に示すように低い値に設定され
る。その後活性化信号SENが“H"レベル,SEPが“L"レベ
ルになり、センス動作が開始される。このとき制御信号
φSTRは“L"レベルになり、第２図（ａ）においてMOSト
ランジスタＱn4がオフ,Qn5がオンになる。これにより、
キャパシタCSBの電荷はMOSトランジスタＱn5を介して放
電され、出力VSBは低下する。この出力電位VSBの電位低
下は、第５図（ｂ）に示すようにNMOSセンスアンプNSA
の共通ソース・ノードの電位Vaの低下に追随するよう
に、MOSトランジスタＱn5の素子寸法が設定されてい
る。これによってNMOSセンスアンプNSAのMOSトランジス
タＱn1,Qn2のバックゲート電圧がほぼ一定に保たれた状
態でセンス動作が行われる。即ちこれらのMOSトランジ
スタＱn1,Qn2のしきい値電圧は、第５図（ｂ）に示すよ
うに、センス動作開始の直前からセンス動作を行う間低
い値に保たれる。
こうしてこの実施例によれば、活性化信号SENが立っ
てからNMOSセンスアンプNSAによるセンス動作が始まる
までの時間t2が、第９図（ａ）に示した従来例までの時
間t1と比較して明らかなように大きく短縮される。また
電源電圧VCCが低いものとなったとしても、電圧的に余
裕を持ったセンス動作を行うことができる。つまり、ビ
ット線センスアンプのうち“L"レベル側の微小信号増幅
を行うNMOSセンスアンプNSAが高速化され、また高い動
作マージンが得られる結果、高集積化DRAMの性能向上が
図られる。
てからNMOSセンスアンプNSAによるセンス動作が始まる
までの時間t2が、第９図（ａ）に示した従来例までの時
間t1と比較して明らかなように大きく短縮される。また
電源電圧VCCが低いものとなったとしても、電圧的に余
裕を持ったセンス動作を行うことができる。つまり、ビ
ット線センスアンプのうち“L"レベル側の微小信号増幅
を行うNMOSセンスアンプNSAが高速化され、また高い動
作マージンが得られる結果、高集積化DRAMの性能向上が
図られる。
第６図は、本発明の他の実施例のビット線センスアン
プ部の構成を示す等価回路である。その基本構造は先の
実施例の第３図或いは第４図と同様に、NMOSセンスアン
プNSA部が他の回路領域から分離されたｐ型ウェルに形
成される。この実施例の場合、このNMOSセンスアンプNS
Aの共通ソース・ノードがそのまま、これが形成された
ｐ型ウェルに接続される。つまり共通ソース・ノードの
電位Vaをそのままｐ型ウェル電位とする。
プ部の構成を示す等価回路である。その基本構造は先の
実施例の第３図或いは第４図と同様に、NMOSセンスアン
プNSA部が他の回路領域から分離されたｐ型ウェルに形
成される。この実施例の場合、このNMOSセンスアンプNS
Aの共通ソース・ノードがそのまま、これが形成された
ｐ型ウェルに接続される。つまり共通ソース・ノードの
電位Vaをそのままｐ型ウェル電位とする。
この実施例の場合、NMOSセンスアンプNSAのMOSトラン
ジスタＱn1,Qn2のバックゲート電圧は常にゼロとなる。
従ってこれらのしきい値電圧を予めバックゲート・バイ
アスが零の状態で十分低い値になるように素子形成条件
を設定しておけば、第５図に一点鎖線で示したようにこ
れがセンス動作の前後に亙って常に低い一定値に保たれ
る。これにより、先の実施例と同様の効果が得られる。
ジスタＱn1,Qn2のバックゲート電圧は常にゼロとなる。
従ってこれらのしきい値電圧を予めバックゲート・バイ
アスが零の状態で十分低い値になるように素子形成条件
を設定しておけば、第５図に一点鎖線で示したようにこ
れがセンス動作の前後に亙って常に低い一定値に保たれ
る。これにより、先の実施例と同様の効果が得られる。
以上の実施例においては、DRAMのビット線センスアン
プを構成するNMOSセンスアンプ側に本発明を適用した場
合を説明した。これは、PMOSセンスアンプとNMOSセンス
アンプからなるビット線センスアンプ（CMOS差動増幅
器）では微小電位を先にセンスするのがNMOSセンスアン
プだからである。しかしPMOS差動増幅器が同様に微小信
号増幅を行うものとして用いられる場合には、これに本
発明を適用することができる。また以上では専らDRAMの
ビット線センスアンプについて説明したが、SRAMなどの
他の半導体メモリや各種論理集積回路等にも本発明を適
用することができる。
プを構成するNMOSセンスアンプ側に本発明を適用した場
合を説明した。これは、PMOSセンスアンプとNMOSセンス
アンプからなるビット線センスアンプ（CMOS差動増幅
器）では微小電位を先にセンスするのがNMOSセンスアン
プだからである。しかしPMOS差動増幅器が同様に微小信
号増幅を行うものとして用いられる場合には、これに本
発明を適用することができる。また以上では専らDRAMの
ビット線センスアンプについて説明したが、SRAMなどの
他の半導体メモリや各種論理集積回路等にも本発明を適
用することができる。
［発明の効果］ 以上述べたように本発明によれば、集積回路内に構成
されるMOSトランジスタを用いた差動増幅器のセンス用M
OSトランジスタを、半導体基板の他の回路領域から分離
されたウェルに形成し、そのウェルを基板バイアスとは
別のウェル電位を与えて制御することにより、センス用
MOSトランジスタのセンス動作時のしきい値電圧を低く
保ち、もってセンス速度と低電圧領域でセンス動作マー
ジンの向上を図った集積回路を得ることができる。
されるMOSトランジスタを用いた差動増幅器のセンス用M
OSトランジスタを、半導体基板の他の回路領域から分離
されたウェルに形成し、そのウェルを基板バイアスとは
別のウェル電位を与えて制御することにより、センス用
MOSトランジスタのセンス動作時のしきい値電圧を低く
保ち、もってセンス速度と低電圧領域でセンス動作マー
ジンの向上を図った集積回路を得ることができる。
第１図は本発明の一実施例のDRAMにおけるビット線セン
スアンプ部の等価回路図、第２図（ａ）〜（ｃ）はその
ウェル電位制御回路と制御信号発生回路を示す図、第３
図はそのビット線センスアンプの要部構造を示す断面
図、第４図は他の構造例を示す断面図、第５図はそのビ
ット線センスアンプの動作を説明するための波形図、第
６図は他の実施例のビット線センスアンプ部の構成を示
す等価回路図、第７図は従来のビット線センスアンプ部
の構成を示す等価回路図、第８図はその要部構造を示す
断面図、第９図はそのビット線センスアンプの動作を説
明するための波形図、第10図はMOSトランジスタのしき
い値のバックゲート電圧依存性を示す図である。 101……ビット線センスアンプ、102……ウェル電位制御
回路、NSA……NMOSセンスアンプ、PSA……PMOSセンスア
ンプ、Ｑn1,Qn2……センス用ｎチャネルMOSトランジス
タ、Ｑp1,Qp2……センス用ｐチャネルMOSトランジス
タ、Ｑn3……活性化用ｎチャネルMOSトランジスタ、Ｑp
3……活性化用ｐチャネルMOSトランジスタ、１……ｎ型
シリコン基板、21,22……ｐ型ウェル、21……ｐ型シリ
コン基板、22……ｎ型ウェル。
スアンプ部の等価回路図、第２図（ａ）〜（ｃ）はその
ウェル電位制御回路と制御信号発生回路を示す図、第３
図はそのビット線センスアンプの要部構造を示す断面
図、第４図は他の構造例を示す断面図、第５図はそのビ
ット線センスアンプの動作を説明するための波形図、第
６図は他の実施例のビット線センスアンプ部の構成を示
す等価回路図、第７図は従来のビット線センスアンプ部
の構成を示す等価回路図、第８図はその要部構造を示す
断面図、第９図はそのビット線センスアンプの動作を説
明するための波形図、第10図はMOSトランジスタのしき
い値のバックゲート電圧依存性を示す図である。 101……ビット線センスアンプ、102……ウェル電位制御
回路、NSA……NMOSセンスアンプ、PSA……PMOSセンスア
ンプ、Ｑn1,Qn2……センス用ｎチャネルMOSトランジス
タ、Ｑp1,Qp2……センス用ｐチャネルMOSトランジス
タ、Ｑn3……活性化用ｎチャネルMOSトランジスタ、Ｑp
3……活性化用ｐチャネルMOSトランジスタ、１……ｎ型
シリコン基板、21,22……ｐ型ウェル、21……ｐ型シリ
コン基板、22……ｎ型ウェル。
フロントページの続き (56)参考文献 特開 平１−187856（ＪＰ，Ａ) 特開 昭57−133668（ＪＰ，Ａ) 特開 昭62−141755（ＪＰ，Ａ) 特開 昭63−86559（ＪＰ，Ａ) 特開 昭63−146462（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (8)
- 【請求項１】ゲート、ドレインを交差接続し、ソースを
共通接続した二つのMOSトランジスタにより構成される
差動増幅器を含む回路が集積形成された半導体集積回路
装置において、 前記差動増幅器は、半導体基板に形成された他の回路領
域から分離された逆導電型ウェル内に形成され、且つ前
記差動増幅器の活性化時、この差動増幅器が形成された
前記逆導電型ウェルに、前記共通ソース・ノードの電位
変化に追随して変化する電位を与えるウェル電位制御回
路を備えたことを特徴とする半導体集積回路装置。 - 【請求項２】ゲート、ドレインを交差接続し、ソースを
共通接続した二つのMOSトランジスタにより構成される
差動増幅器を含む回路が集積形成された半導体集積回路
装置において、 前記差動増幅器は、第１導電型半導体基板に形成された
第２導電型ウェル内に第１導電型ウェルが形成されてこ
の第１導電型ウェル内に形成され、且つ前記差動増幅器
の活性化時、この差動増幅器が形成された前記第１導電
型ウェルに、前記共通ソース・ノードの電位変化に追随
して変化する電位を与えるウェル電位制御回路を備えた
ことを特徴とする半導体集積回路装置。 - 【請求項３】半導体基板と、この基板に形成され他の回
路領域から電気的に分離されたウェル領域と、このウェ
ル領域内に形成された二つのMOSトランジスタのゲー
ト、ドレインを交差接続して構成された差動増幅器と、
この差動増幅器の共通ソース・ノードに接続された活性
化用MOSトランジスタと、前記差動増幅器の活性化時に
前記ウェル領域に前記共通ソース・ノードの電位変化に
追随して変化する電位を与えるウェル電位制御回路とを
備えたことを特徴とする半導体集積回路装置。 - 【請求項４】半導体集積回路はダイナミックRAMであ
り、差動増幅器はビット線センスアンプを構成するフリ
ップフロップである請求項１、２または請求項３に記載
の半導体集積回路装置。 - 【請求項５】一導電型半導体基板と、 前記一導電型半導体基板の表面に形成され、かつメモリ
セルが形成された第一の反対導電型ウェルと、 前記反対導電型ウェルが形成されていない前記一導電型
半導体基板の表面に形成され、NMOSセンスアンプが形成
された第二の反対導電型ウェルとを備えたことを特徴と
する半導体集積回路装置。 - 【請求項６】前記第二の反対導電型ウェルに与えられる
電位は、前記第一の反対導電型ウェルに与えられる電位
と異なることを特徴とする請求項５に記載の半導体集積
回路装置。 - 【請求項７】一導電型半導体基板と、 前記一導電型半導体基板の表面に形成されたメモリセル
と、 前記メモリセルが形成されていない前記一導電型半導体
基板の表面に形成され、PMOSセンスアンプが形成された
反対導電型ウェルと、 前記PMOSセンスアンプが形成されていない前記反対導電
型ウェルの表面に形成され、NMOSセンスアンプが形成さ
れた一導電型ウェルとを備えたことを特徴とする半導体
集積回路装置。 - 【請求項８】前記反対導電型ウェルに与えられる電位
は、前記一導電型半導体基板に与えられる電位と異なる
ことを特徴とする請求項７に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053155A JP2835064B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053155A JP2835064B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10055096A Division JPH10214485A (ja) | 1998-03-06 | 1998-03-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231760A JPH02231760A (ja) | 1990-09-13 |
| JP2835064B2 true JP2835064B2 (ja) | 1998-12-14 |
Family
ID=12934956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053155A Expired - Lifetime JP2835064B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2835064B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162567A (ja) * | 1990-10-25 | 1992-06-08 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH04345990A (ja) * | 1991-05-24 | 1992-12-01 | Nec Corp | 半導体メモリ用センス増幅器 |
| KR0133973B1 (ko) * | 1993-02-25 | 1998-04-20 | 기다오까 다까시 | 반도체 기억장치 |
| JP4684098B2 (ja) * | 1993-12-03 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3919834B2 (ja) * | 1994-09-14 | 2007-05-30 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3549602B2 (ja) * | 1995-01-12 | 2004-08-04 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH0955483A (ja) * | 1995-06-09 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100436052B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 에스램셀의웰전위제어를통해누설전류를감소시킨에스램 |
| US7262662B2 (en) | 2004-04-19 | 2007-08-28 | Asahi Kasei Microsystems Co., Ltd. | Operational amplifier |
| DE102005057788A1 (de) * | 2005-12-03 | 2007-06-06 | Infineon Technologies Ag | Dynamische Speicherschaltung und Verfahren zum Betreiben einer solchen |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695810B2 (ja) * | 1988-01-22 | 1998-01-14 | 株式会社日立製作所 | 半導体集積回路 |
-
1989
- 1989-03-06 JP JP1053155A patent/JP2835064B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02231760A (ja) | 1990-09-13 |
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| JPH07109706B2 (ja) | ダイナミック型ｒａｍ | |
| JP2695810B2 (ja) | 半導体集積回路 |
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