JP2991300B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2991300B2 JP1213505A JP21350589A JP2991300B2 JP 2991300 B2 JP2991300 B2 JP 2991300B2 JP 1213505 A JP1213505 A JP 1213505A JP 21350589 A JP21350589 A JP 21350589A JP 2991300 B2 JP2991300 B2 JP 2991300B2
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Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 従来のDRAMの一例（第７図〜第９図） 従来のDRAMの他の例（第10図〜第12図） 発明が解決しようとする課題 課題を解決するための手段（第１図、第２図） 作用 実施例 第１実施例（第３図〜第５図） 第２実施例（第６図） その他 発明の効果 ［概要］ Ｎウエルに形成したｐチャネル絶縁ゲート型電界効果
トランジスタを伝送ゲートとしてブースト電圧、例え
ば、ワード線ドライブ電圧を伝送するようになされた半
導体記憶装置、例えば、ダイナミック・ランダム・アク
セス・メモリに関し、 前記Ｎウエルがブースト電圧伝送路の負荷容量となら
ないようにし、もって、ブースト電圧になまりが生ずる
のを防ぐことにより、高速化を図ることを目的とし、 Ｎウエル・バイアス電圧発生回路を設け、このＮウエ
ル・バイアス電圧発生回路によって、前記Ｎウエルを前
記ブースト電圧以上の電圧にバイアスするように構成す
る。
［産業上の利用分野］ 本発明は、Ｎウエルに形成したｐチャネル絶縁ゲート
型電界効果トランジスタ（以下、pMOSという）を伝送ゲ
ートとしてブースト電圧、例えば、ワード線ドライブ電
圧を伝送するようになされた半導体記憶装置、例えば、
ダイナミック・ランダム・アクセス・メモリ（以下、DR
AMという）に関する。
一般に、DRAMにおいては、メモリセルは、電荷蓄積用
のキャパシタと、電荷入出力制御用のｎチャネル絶縁ゲ
ート型電界効果トランジスタ（以下、nMOSという）とで
構成される。かかるDRAMにおいては、データ書込み時に
おいて、キャパシタに電荷を蓄積させる場合（論理
「１」を記憶させる場合）、ビット線には電源電圧VCC
［Ｖ］が供給されるが、ワード線には、電源電圧V
CC［Ｖ］よりも高電圧の、いわゆるブースト電圧、例え
ば、1.5VCC［Ｖ］が供給される。この理由は以下の通り
である。
仮に、ワード線にもビット線と同様に電源電圧V
CC［Ｖ］を供給すると、キャパシタに印加できる電圧
は、VCC−Vth［Ｖ］（但し、Vthは電荷入出力制御用のn
MOSのスレッショルド電圧である）となり、キャパシタ
に蓄積できる電荷量が少なくなってしまう。このため、
リフレッシュ動作のサイクルを短い間隔で行わなければ
ならない等の不都合が生ずる。この場合、キャパシタの
面積を大きくすることで、蓄積できる電荷量を増加させ
ることができるが、このようにすると、高集積化を図る
ことができなくなるという不都合が生じてしまう。そこ
で、かかるDRAMにおいては、ワード線を活性化する電
圧、即ち、ワード線ドライブ電圧を上述のようにブース
ト電圧、例えば、1.5VCC［Ｖ］とし、キャパシタに電源
電圧VCC［Ｖ］を印加できるようにし、蓄積できる電荷
量の増加を図るようにしている。
［従来の技術］ 従来のDRAMの一例 従来、ワード線にブースト電圧を供給するようになさ
れたDRAMとして、第７図及び第８図にそれぞれその要部
回路図及びタイムチャートを示すようなものが提案され
ている。
図中、１はブースト電圧発生回路、２は1/4プリデコ
ーダ、３はワードメインデコーダであり、このDRAMは行
アドレス信号を５ビットで構成するものである。
（１）ブースト電圧発生回路１の構成 ブースト電圧発生回路１は、nMOS4、コンデンサ５、
チャージアップ信号入力端子６及びインバータ７、８を
設けて構成されている。なお、コンデンサ５は、nMOSに
よって構成されている。
ここに、nMOS4はそのドレインを電源線９に接続さ
れ、そのソースをコンデンサ５の一端に接続されてい
る。なお、このnMOS4のゲートには第８図Ｃに示すよう
な第１リセット信号RES1が供給される。
また、チャージアップ信号入力端子６は、インバータ
７の入力端子に接続され、インバータ７の出力端子は、
インバータ８の入力端子に接続され、インバータ８の出
力端子は、コンデンサ５の他端に接続されている。な
お、チャージアップ信号入力端子６には第８図Ｂに示す
ようなチャージアップ信号CUが供給される。
（２）ブースト電圧発生回路１の動作 第８図において、例えばＴ＝t1では、チャージア
ップ信号CUはローレベル“L"の状態にあるので、コンデ
ンサ５の他端は接地電位０［Ｖ］にされている。また、
第１リセット信号RES1はハイレベル“H"にあるので、nM
OS4はオン状態とされている。この結果、Ｔ＝t1におい
ては、nMOS4のドレインと、コンデンサ５の一端との接
続中点（以下、ノードN1という）の電圧はVCC−V
th［Ｖ］となっている。
その後、Ｔ＝t2で、▲▼（row address st
robe）信号がローレベル“L"になると、所定時間遅延し
てＴ＝t3で、第１リセット信号RES1がローレベル“L"に
なる。この結果、nMOS4はオフ状態になるが、チャージ
アップ信号CUはローレベル“L"の状態にあるので、コン
デンサ５の他端は接地電位０［Ｖ］を維持する。
したがって、Ｔ＝t3においては、ノードN1の電位はV
CC−Vth［Ｖ］を維持している。
その後、Ｔ＝t4になると、チャージアップ信号CU
はハイレベル“H"になり、これに応答してコンデンサ５
の他端には電源電圧VCC［Ｖ］が印加される。このた
め、コンデンサ５はチャージアップされて、その一端、
即ち、ノードN1の電圧は押し上げられる。本例において
は、この場合、ノードN1の電圧が1.5VCC［Ｖ］となるよ
うにコンデンサ５の容量が決定されている。
（３）1/4プリデコーダ２の構成 1/4プリデコーダ２は、pMOS10、nMOS11、12、13、1
4、15及びインバータ16、17を設けて構成されている。
ここに、pMOS10は、そのソースを電源線18に接続さ
れ、そのドレインをnMOS11のドレインに接続されてい
る。また、nMOS11のソースはnMOS12のドレインに接続さ
れ、nMOS12のソースは接地されている。
なお、pMOS10のゲートには、第８図Ｅに示すような第
２リセット信号RES2が入力される。また、nMOS11及び12
のゲートには、それぞれ第８図Ｆ及びＧに示すようなタ
イミングで、行アドレス信号A1及びA2が入力される。
また、pMOS10のドレインとnMOS11のドレインとの接続
中点（以下、ノードN2という）は、インバータ16の入力
端子、インバータ17の出力端子及びnMOS15のゲートに接
続されている。また、インバータ16の出力端子とインバ
ータ17の入力端子は接続され、その接続中点（以下、ノ
ードN3という）はnMOS13のドレインに接続され、nMOS13
のソースはnMOS14のゲートに接続されている。
また、nMOS14は、そのドレインをノードN1に接続さ
れ、そのソースをnMOS15のドレインに接続されている。
また、nMOS15はそのソースを接地されている。
（４）1/4プリデコーダ２の動作 まず、Ｔ＝t1では、第２リセット信号RES2及びア
ドレス信号A1、A2はローレベル“L"にあるので、pMOS10
はオン状態、nMOS11、12はオフ状態とされている。この
結果、ノードN2の電圧はVCC［Ｖ］、ノードN3及びノー
ドN4の電圧は共に０［Ｖ］にされており、nMOS14はオフ
状態とされている。他方、nMOS15は、そのゲート電圧を
VCC［Ｖ］にされているので、オン状態となっている。
したがって、Ｔ＝t1においては、ノードN5の電圧は０
［Ｖ］にされている。
その後、Ｔ＝t3において、第２リセット信号RES2
及び行アドレス信号A1、A2がハイレベル“H"になると、
pMOS10はオフ状態、nMOS11、12はオン状態になる。この
結果、ノードN2の電圧は０［Ｖ］、ノードN3の電圧はV
CC［Ｖ］、ノードN4の電圧はVCC−Vth［Ｖ］となり、nM
OS14はオン状態となる。他方、nMOS15は、そのゲート電
圧を０［Ｖ］にされるので、オフ状態となる。
したがって、Ｔ＝t3の後、ノードN5の電圧は、VCC−2
Vth［Ｖ］となる。
その後、Ｔ＝t4になると、上述したようにノード
N1の電圧は1.5VCC［Ｖ］になる。この結果、ノードN4の
電圧はnMOS14のゲート・ドレイン間の寄生容量によって
押し上げられ、1.5VCC［Ｖ］以上になる。したがって、
ノードN5の電圧は1.5VCC［Ｖ］に上昇する。
（５）ワードメインデコーダ３の構成 ワードメインデコーダ３は、pMOS19、nMOS20、21、2
2、23、24、25及びインバータ26、27を設けて構成され
ている。
ここに、pMOS19は、そのソースを電源線28に接続さ
れ、そのドレインをnMOS20のドレインに接続されてい
る。また、nMOS20のソースはnMOS21のドレインに接続さ
れ、nMOS21のソースはnMOS22のドレインに接続され、nM
OS22のソースは接地されている。
なお、pMOS19のゲートには、第８図Ｌに示すような第
３リセット信号RES3が入力される。また、nMOS20、21、
22のゲートには、それぞれ第８図Ｍ、Ｎ、Ｏに示すよう
なタイミングで、行アドレス信号A3、A4、A5が入力され
る。
また、pMOS19のドレインとnMOS20のドレインとの接続
中点（以下、ノードN6という）は、インバータ26の入力
端子、インバータ27の出力端子及びnMOS25のゲートに接
続されている。また、インバータ26の出力端子とインバ
ータ27の入力端子は接続され、その接続中点（以下、ノ
ードN7という）はnMOS23のドレインに接続され、nMOS23
のソースはnMOS24のゲートに接続されている。
また、nMOS24は、そのドレインをノードN5に接続さ
れ、そのソースをnMOS25のドレインに接続されている。
また、nMOS25はそのソースを接地されている。また、nM
OS24のソースとnMOS25のドレインとの接続中点はワード
線WL0に接続されている。
（６）ワードメインデコーダ３の動作 まず、Ｔ＝t1では、第３リセット信号RES3及びア
ドレス信号A3、A4、A5はローレベル“L"にあるので、pM
OS19はオン状態、nMOS20、21、22はオフ状態となってい
る。この結果、ノードN6の電圧はVCC［Ｖ］、ノードN7
及びノードN8の電圧は０［Ｖ］とされており、nMOS24は
オフ状態とされている。他方、nMOS25は、そのゲート電
圧をVCC［Ｖ］とされているので、オン状態になってい
る。
したがって、Ｔ＝t1においては、ワード線WL0の電圧
は０［Ｖ］とされている。
その後、Ｔ＝t3で、第３リセット信号RES3及び行
アドレス信号A3、A4、A5がハイレベル“H"になると、pM
OS19はオフ状態、nMOS20、21、22はオン状態になる。こ
の結果、ノードN6の電圧は０［Ｖ］、ノードN7の電圧は
VCC［Ｖ］、ノードN8の電圧はVCC−Vth［Ｖ］となり、n
MOS24はオン状態となる。他方、nMOS25は、そのゲート
電圧を０［Ｖ］にされるので、オフ状態となる。
したがって、Ｔ＝t3の後、ワード線WL0の電圧はVCC−
Vth［Ｖ］となる。
その後、Ｔ＝t4になると、上述したようにノード
N5の電圧は1.5VCC［Ｖ］に上昇する。このとき、nMOS24
のゲート・ドレイン間容量によって、ノードN8の電圧は
押し上げられ、1.5VCC［Ｖ］以上になる。この結果、ワ
ード線WL0の電圧は1.5VCC［Ｖ］となり、活性化され
る。
（７）第７図従来例が有する問題点 かかる第７図従来例のDRAMにおいては、ノードN4、N8
の電圧は、1.5VCC［Ｖ］以上に上昇してしまうので、nM
OS14、24のゲート酸化膜の耐圧、即ち、信頼性が問題と
なる。特に、加速試験を行う場合に問題となる。
また、例えば、ノードN5の充電時において、ノードN4
の電圧と、ノードN5の電圧とを比較すると、第９図に波
形図を示すように、ノードN5の充電が進むにつれて、nM
OS14のゲート・ソース間電圧VGSが小さくなるため、オ
ーバドライブが小さくなり、充電に時間がかかり、電流
駆動力が低下すると共に、高速化が図れないという問題
点があった。なお、nMOS24についても同様のことがいえ
る。
従来のDRAMの他の例 そこで、かかる第７図従来例が有する問題点を解消す
るものとして第10図及び第11図にそれぞれその要部回路
図及びタイムチャートを示すようなDRAMが提案されてい
る。なお、この第10図例においては、要部としてブース
ト電圧発生回路１及び1/4ブリデコーダ29のみを記載
し、ワードメインデコーダについては、その記載を省略
している。
（１）1/4プリデコーダ29の構成 1/4プリデコーダ29はpMOS30、31、32、nMOS33、34、3
5、36、37、ナンド回路38及びインバータ39を設けて構
成されている。
ここに、第２リセット信号RES2は第11図Ｅに示すタイ
ミングで供給され、nMOS33及び37のゲートに入力され
る。また、行アドレス信号A1及びA2は、それぞれ第11図
Ｆ及びＧに示すタイミングで供給され、それぞれナンド
回路38の第１及び第２の入力端子に入力される。また、
ナンド回路38の第３の入力端子はチャージアップ信号入
力端子６に接続されている。
また、ナンド回路38の出力端子はインバータ39の入力
端子及びnMOS34のゲートに接続され、インバータ39の出
力端子はnMOS35のゲートに接続されている。
また、pMOS30、31、32は、すべてそのソースをノード
N1に接続されている。これらpMOS30、31、32は、Ｎウエ
ルに形成されており、このＮウエルもノードN1に接続さ
れている。
また、pMOS30のドレインはnMOS33及び34のドレインに
接続され、これらnMOS33及び34のソースは接地されてい
る。また、pMOS30のドレインとnMOS33及び34のドレイン
との接続中点（以下、ノードN11という）はpMOS31のゲ
ートに接続されている。
また、pMOS31のドレインはnMOS35のドレインに接続さ
れ、nMOS35のソースは接地されている。これらpMOS31の
ドレインとnMOS35のドレインとの接続中点（以下、ノー
ドN12という）はpMOS30、32及びnMOS36のゲートに接続
されている。
また、pMOS32のドレインはnMOS36のドレインに接続さ
れ、nMOS36のソースは接地されている。これらpMOS32の
ドレインとnMOS36のドレインとの接続中点（以下、ノー
ドN13という）はnMOS37のドレイン及びワードメインデ
コーダ（図示せず）に接続されている。
（２）1/4プリデコーダ29の動作 第11図において、Ｔ＝t1では、ノードN1の電圧が
VCC−Vth［Ｖ］となっている点は、第７図従来例の場合
と同様である。
また、Ｔ＝t1では、第２リセット信号RES2はハイレベ
ル“H"にあるから、nMOS33及び37はオン状態とされてい
る。また、アドレス信号A1、A2はローレベル“L"にある
から、ノードN9の電圧はハイレベル“H"、ノードN10の
電圧はローレベル“L"となり、nMOS34はオン状態、nMOS
35はオフ状態とされている。この結果、ノードN11はロ
ーレベル“L"、ノードN12はハイレベル“H"となり、pMO
S31、nMOS36はオン状態、pMOS30、32はオフ状態とされ
ている。
したがって、Ｔ＝t1においては、ノードN13は０
［Ｖ］にされている。
その後、Ｔ＝t3で、第２リセット信号RES2がロー
レベル“L"となると、nMOS33、37がオフ状態となり、ま
た、続いて、アドレス信号A1及びA2がハイレベル“H"に
なり、更に、Ｔ＝t4で、チャージアップ信号CUがハイレ
ベル“H"になると、ノードN9がローレベル“L"、ノード
N10がハイレベル“H"になり、nMOS34がオフ状態、nMOS3
5がオン状態となる。この結果、ノードN11は、ハイレベ
ル“H"、ノードN12はローレベル“L"となり、pMOS31、n
MOS36がオフ状態、pMOS30、32がオン状態となる。
したがって、Ｔ＝t4の後、ノードN13の電圧は1.5VCC
［Ｖ］に上昇する。
（３）第10図従来例の利点 かかる第10図従来例のDRAMにおいては、伝送ゲートを
なすpMOS32のゲートには、即ちノードN12にはブースト
電圧以上の電圧は印加されないので、その信頼性の向上
を図ることができる。
また、ノードN13の充電時におけるノードN1、N11、N
12、N13の電圧を比較すると、第12図に波形図を示すよ
うに、充電時にはノードN12の電圧が０［Ｖ］となるた
め、pMOS32のゲート・ソース間電位VGSが充電の最終時
においてノードN1のブースト電圧、例えば1.5VCC［Ｖ］
となるので、オーバドライブが大きいという利点もあ
る。
［発明が解決しようとする課題］ しかしながら、かかる第10図従来例のDRAMにおいて
は、pMOS32のウエル・バイアスが順方向にならないよう
にするために、Ｎウエルをブースト電圧発生回路１のノ
ードN1に接続しているが、このようにすると、Ｎウエル
の容量がブースト電圧発生回路１の負荷となってしまう
ため、即ち、Ｎウエルがブースト電圧伝送路の負荷容量
となってしまうため、ドライブ波形がなまってしまうと
いう問題点があった。
本発明は、かかる点に鑑み、上述の例のようにＮウエ
ルに形成したpMOSを伝送ゲートとしてブースト電圧を伝
送するようになされた半導体記憶装置において、前記Ｎ
ウエルがブースト電圧伝送路の負荷容量とならないよう
にし、もって、ブースト電圧になまりが生ずるのを防ぐ
ことにより、高速化を図ることを目的とする。
［課題を解決するための手段］ 本発明の半導体記憶装置は、電源電圧より高いブース
ト電圧（第１の昇圧電位）を発生するブースト電圧発生
回路（第１の昇圧回路）と、電源電圧より高いバイアス
電圧（第２の昇圧電位）を発生するＮウエル・バイアス
電圧発生回路（第２の昇圧回路）と、Ｎウエルに形成さ
れたpMOSを有し、pMOSのソースがブースト電圧発生回路
に接続され、ＮウエルがＮウエル・バイアス電圧発生回
路に接続されているというものである。
ここに、第１図は、本発明の第１の原理説明図であ
る。この第１図において、40はブースト電圧発生回路、
41はpMOS、42はブースト電圧を必要とする回路、43はＮ
ウエル・バイアス電圧発生回路であり、pMOS41はＰ型シ
リコン基板44に形成されたＮウエル45にP+ソース拡散層
46及びP+ドレイン拡散層47を設けるとともに、ゲート酸
化膜48を介してゲート電極49を設けて構成されている。
また、バイアス電圧VBIはＮウエル45に形成されたN+拡
散層50を介して印加される。なお、ゲート電極49には制
御信号SGが印加される。
第２図は、本発明の第２の原理説明図であり、基板と
してＮ型シリコン基板51を使用した場合を示している。
この場合、Ｎウエル45はＰウエル52を介して形成され、
Ｐウエル52にはP+拡散層53を介して０［Ｖ］が印加さ
れ、Ｎ型シリコン基板51にはN+拡散層54を介して電源電
圧VCC［Ｖ］が印加される。
［作用］ 本発明においては、ブースト電圧発生回路40とは別に
Ｎウエル・バイアス電圧発生回路43を設け、Ｎウエル・
バイアス電圧発生回路43が出力するバイアス電圧VBiを
Ｎウエル45に印加するようにしているので、ブースト電
圧伝送路とＮウエルとは電気的に切り離され、Ｎウエル
45はブースト電圧発生回路40の負荷容量とはならない。
したがって、ブースト電圧をなまらせないで伝送するこ
とができる。
［実施例］ 以下、第３図ないし第６図を参照して、本発明の第１
実施例及び第２実施例につき説明するが、本発明は、こ
れら第１実施例及び第２実施例に限定されるものではな
い。なお、これら第１実施例及び第２実施例は、ともに
本発明をDRAMに適用した場合である。また、第３図及び
第６図において、第７図及び第10図に対応する部分には
同一符号を付し、その重複説明は省略する。
第１実施例 第３図及び第４図はそれぞれ本発明の一実施例の要部
を示す回路図及びタイムチャートである。
本実施例のDRAMは、その要部をブースト電圧発生回路
１、1/4プリデコーダ55、ワードメインデコーダ56及び
Ｎウエル・バイアス電圧発生回路57を設けて構成されて
おり、その他については、従来周知のように構成されて
いる。
（１）1/4プリデコーダ55の構成 1/4プリデコーダ55はpMOS58、59、60、nMOS61、62、6
3、64、ナンド回路65及びインバータ66を設けて構成さ
れている。
ここに、第２リセット信号RES2は第４図Ｅに示すタイ
ミングで供給され、nMOS61のゲートに入力される。ま
た、アドレス信号A1及びA2はそれぞれ第４図Ｆ及びＧに
示すタイミングで供給され、それぞれナンド回路65の第
１及び第２の入力端子に入力される。また、ナンド回路
65の第３の入力端子はチャージアップ信号入力端子６に
接続されている。
また、ナンド回路65の出力端子はインバータ66の入力
端子及びnMOS62のゲートに接続されている。また、イン
バータ66の出力端子はnMOS63のゲートに接続されてい
る。
また、pMOS58、59、60のソースは、ノードN1に接続さ
れている。これらpMOS58、59、60はＮウエルに形成され
ており、このＮウエルは、Ｎウエル・バイアス電圧発生
回路57のバイアス電圧出力端子67に接続されている。
また、pMOS58のドレインはnMOS61及び62のドレインに
接続され、これらnMOS61及び62のソースはともに接地さ
れている。また、pMOS58のドレインと、nMOS61及び62の
ドレインとの接続中点（以下、ノードN16という）はpMO
S59のゲートに接続されている。
また、pMOS59のドレインはnMOS63のドレインに接続さ
れ、nMOS63のソースは接地されている。これらpMOS59の
ドレインとnMOS63のドレインとの接続中点（以下、ノー
ドN17という）は、pMOS58、60、nMOS64のゲートに接続
されている。また、pMOS60のドレインはnMOS64のドレイ
ンに接続され、nMOS64のソースは接地されている。
（２）1/4プリデコーダ55の動作 まず、Ｔ＝t1において、ノードN1の電圧がVCC−V
th［Ｖ］となっている点は、第７図従来例の場合と同様
である。
また、Ｔ＝t1では、第２リセット信号RES2はハイレベ
ル“H"にあるから、nMOS61はオン状態とされている。ま
た、アドレス信号A1、A2はローレベル“L"にあるから、
ノードN14の電圧はハイレベル“H"、ノードN15の電圧は
ローレベル“L"とされている。したがって、nMOS62はオ
ン状態、nMOS63はオフ状態にあり、ノードN16はローレ
ベル“L"、ノードN17はハイレベル“H"とされている。
したがって、また、pMOS59、nMOS64はオン状態、pMOS5
8、60はオフ状態とされている。
この結果、Ｔ＝t1においては、ノードN18は０［Ｖ］
とされている。
その後、Ｔ＝t3で、第２リセット信号RES2がロー
レベル“L"となると、nMOS61がオフ状態となる。また、
続いてアドレス信号A1及びA2がハイレベル“H"になり、
更にその後、Ｔ＝t4で、チャージアップ信号CUがハイレ
ベル“H"になると、ノードN14の電圧はローレベル
“L"、ノードN15の電圧はハイレベル“H"になる。した
がって、nMOS62がオフ状態、nMOS63がオン状態となり、
ノードN16はハイレベル“H"、ノードN17はローレベル
“L"になる。この結果、pMOS59、nMOS64はオフ状態とな
り、pMOS58、60はオン状態になる。
したがって、Ｔ＝t4の後、ノードN18の電圧が1.5VCC
［Ｖ］に上昇する。
（３）ワードメインデコーダ56の構成 ワードメインデコーダ56は、pMOS68、69、70及びnMOS
71、72、73、74、75、76、77を設けて構成されている。
ここに、pMOS68、69、70のソースはノードN18に接続
されている。これらpMOS68、69、70はＮウエルに形成さ
れており、このＮウエルは、Ｎウエル・バイアス電圧発
生回路57のバイアス電圧出力端子67に接続されている。
また、pMOS68のドレインはnMOS71及び72のドレインに
接続され、これらnMOS71及び72のソースはともに接地さ
れている。なお、第３リセット信号RES3は、第４図Ｍに
示すタイミングで供給され、nMOS71のゲートに入力され
る。
また、pMOS68のドレインとnMOS71及び72の接続中点
（以下、ノードN19という）はpMOS69及びnMOS73のゲー
トに接続されている。
また、pMOS69のドレインはnMOS73のドレインに接続さ
れ、nMOS73のソースは接地されている。また、pMOS69の
ドレインとnMOS73のドレインとの接続中点（以下、ノー
ドN20という）は、pMOS68、nMOS72、pMOS70、nMOS77の
ゲート及びnMOS74のドレインに接続されている。
また、nMOS74のソースはnMOS75のドレインに接続さ
れ、nMOS75のソースはnMOS76のドレインに接続され、nM
OS76のソースは接地されている。なお、アドレス信号
A3、A4、A5は、それぞれ第４図Ｎ、Ｏ、Ｐに示すタイミ
ングで供給され、それぞれnMOS74、75、76のゲートに入
力される。
また、pMOS70のドレインはnMOS77のドレインに接続さ
れ、nMOS77のソースは接地されている。また、これらpM
OS70のドレインとnMOS77のドレインとの接続中点はワー
ド線WL0に接続されている。
（４）ワードメインデコーダ56の動作 まず、Ｔ＝t1では、第３リセット信号RES3はハイ
レベル“H"、アドレス信号A3、A4、A5はローレベル“L"
にあるので、nMOS71はオン状態、nMOS74、75、76はオフ
状態となっている。この結果、ノードN19はローレベル
“L"になり、pMOS69はオン状態、nMOS73はオフ状態とな
り、ノードN20はハイレベル“H"になっている。
したがって、また、pMOS68はオフ状態、nMOS72はオン
状態、pMOS70はオフ状態、nMOS77はオン状態となってい
る。
この結果、Ｔ＝t1においては、ワード線WL0は０
［Ｖ］となっている。
その後、Ｔ＝t3で、第３リセット信号RES3がロー
レベル“L"になると、nMOS71がオフ状態となる。また、
続いて、行アドレス信号A3、A4、A5がハイレベル“H"に
なると、nMOS74、75、76がオン状態となる。
この結果、ノードN20はローレベル“L"になり、pMOS6
8がオン状態、nMOS72がオフ状態、pMOS70がオン状態、n
MOS77がオフ状態になる。したがって、ワード線WL0の電
圧は1.5VCC［Ｖ］となり、ワード線WL0は活性化され
る。
（５）ウエル・バイアス電圧発生回路57の構成 Ｎウエル・バイアス電圧発生回路57はリング発振回路
78、コンデンサ79及びnMOS80、81を設けて構成されてい
る。
ここに、リング発振回路78はインバータ82、83、84を
リング状に接続して構成され、インバータ84の出力端子
をコンデンサ79の一端に接続させている。このコンデン
サ79はnMOSにより構成されており、その他端をnMOS80の
ソース及びnMOS81のドレイン及びゲートに接続されてい
る。
また、nMOS80のゲート及びドレインは電源線85に接続
されている。また、nMOS81のソースはバイアス電圧出力
端子67に接続されている。
（６）Ｎウエル・バイアス電圧発生回路57の動作 ノードN22には、nMOS80によってVCC−Vth［Ｖ］が供
給される。他方、リング発振回路78からは発振電圧が出
力され、ノードN21の電圧は、第５図Ａに示すように変
化する。
したがって、コンデンサ79はチャージアップされ、ノ
ードN22の電圧は押し上げられて、第５図Ｂに示すよう
になり、この電圧がnMOS81を介してバイアス電圧出力端
子67に供給されるが、この電圧は出力側の容量によって
平滑され、バイアス電圧出力端子67からは第５図Ｃに示
すような直流バイアス電圧VBIが出力される。本実施例
においては、この直流バイアス電圧VBIがブースト電圧
と同一電圧である1.5VCC［Ｖ］となるようにコンデンサ
79の容量が決定されている。
第１実施例の効果 かかる第１実施例においては、Ｎウエル・バイアス電
圧発生回路57を設け、このＮウエル・バイアス電圧発生
回路57により、pMOS58、59、60が形成されているＮウエ
ル及びpMOS68、69、70が形成されているＮウエルをブー
スト電圧である1.5VCC［Ｖ］にバイアスするようにして
いるので、換言すれば、Ｎウエルとブースト電圧伝送路
とを電気的に切り離しているので、前記Ｎウエルはブー
スト電圧発生回路１の負荷容量、即ち、ブースト電圧伝
送路の負荷容量とはならず、この結果、ブースト電圧を
なまらせないで伝送することができる。
したがって、この第１実施例によれば、高速化を図る
ことができる。
第２実施例 第６図は本発明の第２実施例の要部を示す回路図であ
る。
本実施例のDRAMは、その要部をブースト電圧発生回路
１、1/4プリデコーダ86、ワードメインデコーダ56及び
Ｎウエル・バイアス電圧発生回路57を設けて構成されて
おり、その他については、従来周知のように構成されて
いる。
1/4プリデコーダ86はpMOS87、88、89及びnMOS90、9
1、92、93、94、95を設けて構成されている。
ここに、pMOS87、88、89のソースはノードN1に接続さ
れている。これらpMOS87、88、89はＮウエルに形成され
ており、このＮウエルはＮウエル・バイアス電圧発生回
路57のバイアス電圧出力端子67に接続されている。
また、pMOS87のドレインはnMOS90及び91のドレインに
接続され、これらnMOS90及び91のソースはともに接地さ
れている。なお、nMOS90のゲートには第２リセット信号
RES2が供給される。また、pMOS87のドレインと、nMOS90
及び91のドレインとの接続中点はpMOS88及びnMOS92のゲ
ートに接続されている。
また、pMOS88のドレインはnMOS92のドレインに接続さ
れ、nMOS92のソースは接地されている。また、pMOS88の
ドレインとnMOS92のドレインとの接続中点はpMOS87、nM
OS91、pMOS89、nMOS95のゲート及びnMOS93のドレインに
接続されている。
また、nMOS93のソースはnMOS94のドレインに接続さ
れ、nMOS94のソースは接地されている。
かかる1/4プリデコーダ86は、第１実施例（第３図）
におけるワードメインデコーダ56とほぼ同様に構成され
ているので、その動作についての記載は省略する。
かかる第２実施例においても、第１実施例と同様の作
用効果を得ることができる。
その他 上述の実施例においては、バイアス電圧VBIをブース
ト電圧と同一の1.5VCC［Ｖ］とした場合につき述べた
が、更に大きい電圧とすることもでき、この場合には、
バイアスを深くすることができる。
また、上述の実施例においては、ブースト電圧を1.5V
CC［Ｖ］とした場合につき述べたが、この値は製品の種
類等によって適宜、決定されるものである。
また、上述の実施例においては、本発明をDRAMの行デ
コーダに適用した場合につき述べたが、その他、ブース
ト電圧を必要とする場合に種々、適用することができ
る。
［発明の効果］ 以上のように、本発明によれば、Ｎウエルに形成した
pMOSのソースをブースト電圧発生回路に接続し、Ｎウエ
ルをＮウエル・バイアス電圧発生回路に接続するという
構成を採用したことにより、Ｎウエルとブースト電圧伝
送路とを電気的に切り離し、Ｎウエルがブースト電圧発
生回路の負荷容量とならないようにし、ブースト電圧を
なまらせないで伝送することができるので、高速化を図
ることができる。
【図面の簡単な説明】
第１図は本発明の第１の原理説明図、 第２図は本発明の第２の原理説明図、 第３図は本発明の第１実施例の要部を示す回路図、 第４図は本発明の第１実施例（第３図例）の動作を説明
するためのタイムチャート、 第５図はＮウエル・バイアス電圧発生回路の動作を説明
するためのタイムチャート、 第６図は本発明の第２実施例の要部を示す回路図、 第７図は従来のDRAMの一例の要部を示す回路図、 第８図は第７図従来例の動作を説明するためのタイムチ
ャート、 第９図は第７図従来例の問題点を説明するための波形
図、 第10図は従来のDRAMの他の例の要部を示す回路図、 第11図は第10図従来例の動作を説明するためのタイムチ
ャート、 第12図は第10図従来例の利点を説明するための波形図で
ある。 40……ブースト電圧発生回路 41……pMOS 42……ブースト電圧を必要とする回路 43……Ｎウエル・バイアス電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−220498（ＪＰ，Ａ) 特開 昭63−275157（ＪＰ，Ａ) 特開 平１−186162（ＪＰ，Ａ) 特開 昭64−27100（ＪＰ，Ａ) 特公 昭56−52394（ＪＰ，Ｂ２)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】電源電圧より高い第１の昇圧電位を発生す
    る第１の昇圧回路と、 電源電圧より高い第２の昇圧電位を発生する、前記第１
    の昇圧回路とは別の第２の昇圧回路と、 Ｐ型領域内に形成されたＮウエルと、 該Ｎウエルに形成されたｐチャネル絶縁ゲート型電界効
    果トランジスタを有し、 該ｐチャネル絶縁ゲート型電界効果トランジスタのソー
    スが前記第１の昇圧回路に電気的に接続され、前記Ｎウ
    エルが前記第２の昇圧回路に接続されていることを特徴
    とする半導体記憶装置。
  2. 【請求項２】前記第２の昇圧回路は前記第１の昇圧電位
    と同一かそれよりも高い一定の前記第２の昇圧電位を生
    成することを特徴とする請求項１記載の半導体記憶装
    置。
  3. 【請求項３】電源電圧より高い第１の昇圧電位を発生す
    る第１の昇圧回路と、 電源電圧より高い第２の昇圧電位を発生する、前記第１
    の昇圧回路とは別の第２の昇圧回路と、 前記第１の昇圧回路に電気的に接続された配線と、 ワードデコーダと、 ワード線と、 該ワードデコーダの出力ノードと該ワード線の間に設け
    られたワード線ドライブ回路を有し、 該ワード線ドライブ回路は、 前記配線と基準電位線との間に直列接続されたpMOSトラ
    ンジスタとnMOSトランジスタを有し、 該pMOSトランジスタは、Ｐ型領域内に設けられたＮウエ
    ル内に形成され、 該pMOSトランジスタは、 前記配線に接続されたソースと、 前記ワード線に接続されたドレインと、 前記ワードデコーダの出力ノードに接続されたゲートを
    有し、 前記Ｎウエルは前記第２の昇圧回路に接続されている ことを特徴とするダイナミックメモリ。
  4. 【請求項４】前記ワードデコーダは、フリップフロップ
    回路を有し、 フリップフロップ回路を構成する第２及び第３のpMOSト
    ランジスタのソースは前記配線に接続され、バックゲー
    トは前記第２の昇圧回路に接続されていることを特徴と
    する請求項３記載のダイナミックメモリ。
  5. 【請求項５】前記第１の昇圧回路からの第１の昇圧電位
    を電源とし、出力ノードが前記配線に接続されたワード
    線プリデコーダをさらに有し、 該ワード線プリデコーダは、プリデコード部と出力部か
    らなり、 該プリデコード部及び出力部を構成するpMOSトランジス
    タのソースは、前記第１の昇圧電位の電源に接続され、
    バックゲートは前記第２の昇圧回路に接続されているこ
    とを特徴とする請求項３又は４記載のダイナミックメモ
    リ。
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