JPH0817032B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0817032B2
JPH0817032B2 JP61052514A JP5251486A JPH0817032B2 JP H0817032 B2 JPH0817032 B2 JP H0817032B2 JP 61052514 A JP61052514 A JP 61052514A JP 5251486 A JP5251486 A JP 5251486A JP H0817032 B2 JPH0817032 B2 JP H0817032B2
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mosfet
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signal
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    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、た
とえば、電源電圧以上の高いレベルにされたタイミング
信号を形成するための昇圧回路を有するダイナミック型
RAM等の半導体集積回路装置に利用して有効な技術に関
するものである。
〔従来の技術〕
情報記憶用キャパシタとアドレス選択用のMOSFETによ
り構成される1MOS型メモリセルを用いたダイナミック型
RAM等の半導体集積回路装置においては、上記アドレス
選択用MOSFETのゲートに結合されるワード線の選択レベ
ルを電源電圧以上の電圧に昇圧する昇圧回路（ブートス
トラップ回路）が設けられる。この理由は、上記メモリ
セルにおけるアドレス選択用MOSFETのゲート（ワード
線）レベルを電源電圧以上に高くして、記憶用キャパシ
タへの書込みあるいは再書込みハイレベルが上記MOSFET
のしきい値電圧により低下してしまうのを防止するとと
もに、メモリセルからの情報読み出し時に、高速にしか
も効率よく信号をデータ線に伝達するためである。
このような昇圧回路として、たとえばアイイーイーイ
ー ジャーナル オブ ソリッド ステート サーキッ
ト（IEEE Journal of Solid State Circuit）のVol SC1
6,No.5の492頁〜497頁に記載されているようなダイレク
トブートストラップ方式等の各種の昇圧回路が提案され
ている。
〔発明が解決しようとする問題点〕
第４図には、先に本願発明者等によって開発されたダ
イナミック型RAMのワード線選択タイミング信号の形成
に用いられる昇圧回路の回路図が示されている。この昇
圧回路では、ブースト容量Cp1の入力側電極に供給され
るブースト信号φdrがローレベルの時、すなわち、ダイ
ナミック型RAMの非選択状態において、ブースト容量Cp1
の出力側電極がプリチャージMOSFETQ1を介して電源電圧
Vccにプリチャージされる。すなわち、プリチャージ信
号pcのハイレベルによりMOSFETQ1がオン状態となり、ブ
ースト容量Cp1を電源電圧Vccにプリチャージさせる。ダ
イナミック型RAMが選択状態となり、ブースト信号φdr
がハイレベルになると、ブースト容量Cp1の出力側電極
の電位は、ほぼ電源電圧Vccの２倍の電圧に押し上げら
れ、電源電圧よりも高い電圧のタイミング信号φｘが得
られる。
このような昇圧回路には次に示す問題点があることが
本発明者等によって明らかになった。すなわち、この昇
圧回路の出力信号φｘは、前述のように、メモリセルに
おける書込み信号の電圧レベルを電源電圧Vccに維持し
たいためのものであり、電源電圧Vccより少し高い電圧
であればよく、後段の回路素子を保護する意味において
も、出力電圧をある程度抑えることが必要である。この
ため、第４図に示すように、ダイオード形態とされたMO
SFETQ21およびQ22等による出力電圧のレベル制限回路が
設けられる。しかしながら、これらのMOSFETQ21およびQ
22には、電源電圧Vccのほぼ２倍の電圧がかけられるた
め、電源電圧Vccが規定の上限電圧を越えて高くされる
場合、それに伴い昇圧電圧も高くされるため、これらの
レベル制限用のMOSFETQ21,Q22にゲート絶縁膜破壊等の
素子破壊が生じてしまうというおそれがある。
この発明の目的は、高信頼性の昇圧回路を具備する半
導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。すなわ
ち、その入力側でレベル制限されたパルス信号を用い
て、電源電圧以上に昇圧されたタイミング信号を形成す
る。
〔作用〕
上記した手段によれば、ブースト容量の入力側電極に
供給されるパルス信号のレベルが制限されるため、出力
側電極から得られる昇圧された出力電圧のレベルを制限
することができ、出力側に設けられる回路素子の高電圧
による破壊を防止できるものである。
〔実施例〕
第２図には、この発明に係る昇圧回路を含むダイナミ
ック型RAMの一実施例のブロック図を示されている。同
図における各回路素子および回路ブロックは、公知の半
導体集積回路の製造技術によって、特に制限されない
が、単結晶シリコンのような１個の半導体基板上におい
て形成される。
１ビットのメモリセルMCは、その代表として示されて
いるように情報記憶キャパシタCsとアドレス選択用MOSF
ETQmとからなり、論理“1",“0"の情報はキャパシタCs
に電荷が有るか無いかの形で記憶される。情報の読み出
しは、MOSFETQmをオン状態にしてキャパシタCsを共通の
データ線DLにつなぎ、データ線DLの電位がキャパシタCs
に蓄積された電荷量に応じてどのように変化するかをセ
ンスすることによって行われる。メモリセルMCを小さく
形成し、かつ共通のデータ線DLに多くのメモリセルをつ
ないで高集積大容量のメモリマトリックスにしてあるた
め、上記キャパシタCsと、共通データ線DLの浮遊容量Co
（図示せず）との関係は、Cs/Coの比が非常に小さな値
になる。したがって、上記キャパシタCsに蓄積された電
荷量によるデータ線DLの電位変化は、非常に微少な信号
となっている。
このような微少な信号を検出するための基準としてダ
ミーセルDCが設けられている。このダミーセルDCは、そ
のキャパシタCdの容量値がメモリセルMCのキャパシタCs
のほぼ半分であることを除き、メモリセルMCと同じ製造
条件、同じ設計定数で作られている。キャパシタCdは、
そのアドレッシングに先立って、タイミング信号φｄを
受けるMOSFETQd′によって接地電位に充電される。この
ように、キャパシタCdは、その容量値がキャパシタCsの
約半分の容量値に設定されているので、メモリセルMCか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
同図においてSAは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号φpa1,φpa
2で決まるセンス期間に拡大するセンスアンプであり、
１対の平行に配置された相補データ線DL,▲▼にそ
の入出力ノードが結合されている。相補データ線DL,▲
▼に結合されるメモリセルの数は、検出精度を上げ
るため等しくされ、DL,▲▼のそれぞれに１個ずつ
のダミーセルが結合されている。また、各メモリセルMC
は、１本のワード線WLと相補データ線対の一方との交叉
点において結合される。各ワード線WLは双方のデータ線
対と交差しているので、ワード線WLに生じる雑音成分が
静電結合によりデータ線にのっても、その雑音成分が双
方のデータ線対DL,▲▼に等しく現れ、差動型のセ
ンスアンプSAによって相殺される。
上記アドレッシングにおいて、相補データ線対DL,▲
▼の一方に結合されたメモリセルMCが選択された場
合、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL,▲▼の一方が選
択される。
上記センスアンプSAは、一対の交差結線されたMOSFET
Q1,Q2を有し、これらの正帰還作用により、相補データ
線対DL,▲▼に現れた微少な信号を差動的に増幅す
る。この正帰還動作は、２段階に分けておこなわれ、比
較的小さいコンダクタンス特性にされたMOSFETQ7が比較
的早いタイミング信号φpa1によって導通し始めると同
時に開始され、アドレッシングによって相補データ線D
L,▲▼に与えられた電位差に基づき高い方のデータ
線電位は遅い速度で、低い方のそれは速い速度で共にそ
の差が広がりながら下降していく。この時、上記差電位
がある程度大きくなったタイミングで比較的大きいコン
ダクタンス特性にされたMOSFETQ8がタイミング信号φpa
2によって導通するので、上記低い方のデータ線電位が
急速に低下する。このように２段階に分けてセンスアン
プSAの動作を行わせることによって、上記高い方の電位
落ち込みを防止する。こうして低い方の電位が交差結合
MOSFETのしきい値電圧以下に低下したとき正帰還動作が
終了し、高い方の電位の下降は電源電圧Vccより低く上
記しきい値電圧より高い電位に留まるとともに、低い方
の電位は最終的に接地電位（0V）に到達する。
上記のアドレッシングの際、一旦破壊されかかったメ
モリセルMCの記憶情報は、このセンス動作によって得ら
れたハイレベルもしくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Vccに対して一定以上落ち込
むと、何回かの読み出し、再書込みを繰り返しているう
ちに論理“0"として読み取られるところの誤動作が生じ
る。この誤動作を防ぐために設けられるのがアクティブ
リストア回路ARである。このアクティブリストア回路AR
は、ロウレベルの信号に対して何ら影響を与えずハイレ
ベルの信号にのみ選択的に電源電圧Vccの電位にブース
トする働きがある。このようなアクティブリストア回路
ARの具体的回路構成は、この発明に直接関係ないのでそ
の詳細な説明を省略する。
同図において代表として示されているデータ線対DL,
▲▼は、カラムスイッチCWを構成するMOSFETQ3,Q4
を介してコモン相補データ線対CDL,▲▼に接続さ
れる。他の代表として示されているデータ線対について
も同様なMOSFETQ5,Q6を介してコモン相補データ線対CD
L,▲▼に接続される。このコモン相補データ線対
CDL,▲▼には、出力アンプを含むデータ出力バッ
ファDOBの入力端子とデータ入力バッファDIBの出力端子
に接続される。
ロウデコーダR-DCRは、ロウアドレスバッファR-ADBで
形成された内部相補アドレス信号を受けて、１本のワー
ド線およびダミーワード線を選択するための選択信号を
形成してメモリセルおよびダミーセルのアドレッシング
を行う。すなわち、ロウアドレスバッファR-ADBは、ロ
ウアドレスストローブ信号▲▼により形成された
タイミング信号φarに同期して外部アドレス信号AX0〜A
Xiを取込み、ロウデコーダR-DCRに伝える。ロウデコー
ダR-DCRは、上記アドレス信号を解読し、ワード線選択
タイミング信号φｘに同期して所定のワード線およびダ
ミーワード線の選択動作を行う。
このワード線選択タイミング信号φｘは、後述するタ
イミング制御回路TCの昇圧回路により形成され、電源電
圧Vccよりも高い電圧レベルとされることで、メモリセ
ルへの書込みあるいは再書込みにおけるハイレベルが低
下してしまうのを防止するとともに、メモリセルからの
情報読み出し時に、高速にしかも効率よく信号をデータ
線に伝達できるようにしている。
カラムデコーダC-DCRは、カラムアドレスバッファC-A
DBで形成さた内部相補アドレス信号を受けて、１本のデ
ータ線を選択するためのデータ線選択信号を形成し、カ
ラムスイッチCWに供給する。すなわち、カラムアドレス
バッファC-ADBは、カラムアドレスストローブ信号▲
▼により形成されたタイミング信号φacに同期して
外部アドレス信号AY0〜AYiを取込み、カラムデコーダC-
DCRに伝える。カラムデコーダC-DCRは、上記アドレス信
号を解読し、データ線選択タイミング信号φｙに同期し
てデータ線の選択信号を形成してカラムスイッチCWを制
御してデータ線の選択動作を行う。
タイミング制御回路TCは、外部端子から供給されたロ
ウアドレスストローブ信号▲▼、カラムアドレス
ストローブ信号▲▼およびライトイネーブル信号
▲▼を受け、上記代表として例示的に示されたタイ
ミング信号の他、メモリ動作に必要な他の各種タイミン
グ信号を形成する。
第１図には、上記タイミング制御回路TCのワード線選
択タイミング信号発生回路に含まれる昇圧回路の一実施
例の回路図が示されている。同図において、そのチャネ
ル（バックゲート）部に矢印が付加されているのはＰチ
ャンネルMOSFETであり、矢印のないＮチャンネルMOSFET
と区別される。
この昇圧回路は、ロウアドレスストローブ信号▲
▼に基づいて形成されたこれと同相の内部タイミング
信号rasAを受け、電源電圧Vccより高い出力電圧とされ
たワード線選択タイミング信号φｘを形成する。
ロウアドレスストローブ信号▲▼に基づいて形
成される内部タイミング信号rasAは、その遅延信号dr1
を形成するための直列形態の奇数個のインバータ回路N4
〜N6に伝えられる。上記タイミング信号rasAは、その遅
延信号dr2を形成するための直列形態の奇数個のインバ
ータ回路N1〜N3に伝えられる。これらのインバータ回路
N1〜N3から成る遅延回路の遅延時間は、インバータ回路
N4〜N6から成る遅延回路の遅延時間より大きくされる。
遅延信号dr2は、ＰチャンネルMOSFETQ5のゲートと、
ＮチャンネルMOSFETQ9のゲートにそれぞれ供給される。
上記MOSFETQ5は、上記遅延信号dr2を受けて、レベルリ
ミッタ用MOSFETQ6を介して電源電圧Vccをブースト容量C
p1の入力側電極に伝える。上記MOSFETQ9は、上記容量Cp
1の入力側電極と回路の接地電位点との間に設けられ
る。上記MOSFETQ6のゲートには、ダイオード形態のＮチ
ャンネルMOSFETQ7を介して基準電圧VCが供給される。上
記MOSFETQ6のゲート電圧を上記基準電圧VCにより制限す
るため、上記MOSFETQ6のゲートには、上記基準電圧VCに
向かって電流を流すダイオード形態のＮチャンネルMOSF
ETQ8が設けられる。上記基準電圧VCは、電源電圧Vccと
回路の接地電位との間に設けられる直列形態のＮチャン
ネルMOSFETQ15〜Q18によって形成される。MOSFETQ15
は、そのコンダクタンスが他のMOSFETQ16ないしQ18に比
べて十分小さくされ、MOSFETQ16〜Q18はそれぞれしきい
値電圧Vthを持つようにされる。これにより、上記基準
電圧VCは、上記直列形態のMOSFETQ16ないしQ18の合成し
きい値電圧（3Vth）のような定電圧にされる。上記レベ
ル制限用のMOSFETQ6の両端と回路の接地電位点との間に
は、リセット用のＮチャンネルMOSFETQ10およびQ11が設
けられる。これらのMOSFETQ10およびQ11のゲートには、
プリチャージ信号pcが供給される。
ブースト容量Cp1の出力側電極と電源電圧Vccの間に
は、プリチャージ用MOSFETQ1が設けられる。このMOSFET
Q1のゲートには、ダイナミック型RAMが非選択状態の時
にハイレベルとなるプリチャージ信号pcが供給される。
上記ブースト容量Cp1の出力側電極から得られる電圧
は、ＰチャンネルMOSFETQ2およびＮチャンネルMOSFETQ3
により構成される出力用のCMOSインバータ回路の動作電
源電圧としてMOSFETQ2のソースに供給される。MOSFETQ2
のドレインから前記ワード線選択タイミング信号φｘが
出力される。MOSFETQ2とQ3の間には、上記昇圧されたワ
ード線選択タイミング信号φｘがＮチャンネルMOSFETQ3
のドレインに加わるのを防止するため、そのゲートに電
源電圧Vccが定常的に供給されたＮチャンネルMOSFETQ4
が設けられる。
特に制限されないが、電源電圧VccとMOSFETQ2のドレ
イン、すなわち昇圧回路の出力端子（φｘ）との間に
は、ＮチャンネルMOSFETQ12〜Q14およびブースト容量Cp
2により構成される電圧補充回路が設けられる。この電
圧補充回路は、内部タイミング信号rasAにより所定の時
間遅れた内部タイミング信号rasBにより動作状態とさ
れ、発振信号OSCを受けるブースト容量Cp2による高電圧
を出力端子φｘに供給する。すなわち、発振信号OSCが
ロウレベルのとき、MOSFETQ12とQ13を介して容量Cp2に
プリチャージがなされる。発振信号OSCがハイレベルに
されることによって容量Cp2の出力側電極に発生する昇
圧電圧は、MOSFETQ14を介して上記昇圧回路の出力端子
（φｘ）に伝えられる。上記容量Cp2は、その容量値が
小さく形成されることによって、上記昇圧回路の出力電
圧、言い換えるならば、ブースト容量Cp1の出力側電極
における電圧がリーク電流によりレベル低下する分を補
償する程度の電流供給能力を持つようにされる。これに
より、ダイナミック型RAMが選択状態とされる間、ワー
ド線選択タイミング信号φｘの電圧レベルがリーク等に
より低下するのを防いでいる。
第３図には、第１図の昇圧回路の動作タイミング図が
示されている。同図を参照して第１図に示した昇圧回路
の動作を説明する。
ダイナミック型RAMが非選択状態の時は、図示しない
ロウアドレスストローブ信号▲▼およびプリチャ
ージ信号pcがハイレベルとされる。このため、MOSFETQ1
0およびQ11とプリチャージMOSFETQ1がオン状態にされ
て、ブースト容量Cp1は、電圧Vcc-Vth（Vccは電源電
圧、VthはMOSFETQ1のしきい値電圧）にプリチャージさ
れる。MOSFETQ10により、MOSFETQ5とQ6との接続ノード
に蓄積された電荷はディスチャージされる。信号▲
▼のハイレベルに応じた内部信号rasAのロウレベルに
より、MOSFETQ5とQ2はオフ状態に、MOSFETQ9とQ3はオン
状態にされる。したがって、ワード線選択タイミング信
号φｘはロウレベルとされる。
ダイナミック型RAMが選択状態にされるとこれに応じ
てプリチャージ信号pcはロウレベルにされ、上記MOSFET
Q10およびQ11とプリチャージMOSFETQ1がオフ状態にされ
る。上記ダイナミック型RAMは、図示しないロウアドレ
スストローブ信号▲▼のロウレベルにより選択状
態にされるものであり、このロウレベルによりロウ系の
内部タイミング信号rasAはハイレベルにされる。この内
部タイミング信号rasAのハイレベルにより、その遅延信
号dr1が先にロウレベルとなり、MOSFETQ2がオン状態、M
OSFETQ3がオフ状態となる。上記MOSFETQ2のオン状態に
より、ワード線選択タイミング信号φｘは、ブースト容
量Cp1のプリチャージ電圧（Vcc-Vth）に従ったハイレベ
ル（Vcc-Vth）に立ち上がる。遅延信号dr1より遅れて遅
延信号dr2がロウレベルとなると、MOSFETQ5がオン状態
となり電源電圧Vccに立ち上がる入力信号を形成する。
しかしながら、MOSFETQ6は、そのゲートに上記基準電圧
VC-Vth（VthはMOSFETQ7のしきい値電圧）が供給される
ことによってオン状態にされるものである。上記MOSFET
Q5のオン状態によって伝えられるハイレベルの信号によ
ってMOSFETQ6には、セルフブーストストラップがかかり
そのゲート電圧が上昇しようとする。しかし、MOSFETQ8
が設けられているため、MOSFETQ6のゲート電圧は、VC＋
Vth（Vthは、MOSFETQ8のしきい値電圧）にレベルクラン
プされる。したがって、MOSFETQ6を介してブースト容量
Cp1の入力側電極に伝えられるハイレベルの信号は、そ
のゲート電圧からしきい値電圧Vthを差し引いた電圧VC
に制限される。このため、ブースト容量Cp1の出力側電
極には、上記電圧VCにプリチャージ電圧（Vcc-Vth）を
加えた昇圧電圧が得られる。上記のように基準電圧VCが
約3Vthのときには、昇圧電圧は、約Vcc＋2Vthとなる。
これにより、信号φｘはハイレベル電圧（Vcc-Vth）が
さらに高い電圧（Vcc＋2Vth）にされる。
このように昇圧電圧が制限されることによって、その
出力側に設けられる回路素子の高電圧による破壊を防止
することができる。しかも、上記のような電圧制限を行
うための回路素子であるMOSFETQ6にかかる電圧は、電源
電圧以下の低い電圧であるため、電圧制限用の回路素子
が破壊されるおそれはない。
以上の本実施例に示されるように、この発明をダイナ
ミック型RAMのワード線選択タイミング信号の昇圧回路
に適用した場合、次のような効果が得られる。すなわ
ち、 （１）昇圧回路を構成するブースト容量の入力側電極に
レベル制限された入力信号を供給することにより出力側
電極から得られる出力電圧を所定の電圧に制限すること
ができる。これにより、レベル制限用の回路素子には、
電源電圧以下の低い電圧しか供給されないことから、回
路素子の破壊を防止することができるという効果が得ら
れる。
（２）上記（１）項により、動作電圧範囲を拡大できる
高信頼性の半導体集積回路装置を得ることができるとい
う効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば，第１図の
実施例回路において、基準電圧VCを形成するための回路
は、その消費電流を小さくするため、チップ選択状態の
ときにのみ定電圧を形成するようにするものであっても
よい。また、プリチャージ動作のときに、ブースト容量
の入力側電極に回路の接地電位より高い電圧を加えて置
くことによって、実質的な入力電圧のレベル制限を行う
ようにするものであってもよい。また、この基準電圧
は、ヒューズ手段等を用いることにより製品の特性に応
じて適当な基準電圧に調整しうるものであってもよい。
また、昇圧回路の出力端子の電圧補充回路は、昇圧され
た出力タイミング信号が比較的短い期間だけ発生される
場合、あるいはそのレベル低下が問題にされない場合に
は省略するものであってもよいし、遅延回路の構成や、
ブースト容量の周辺回路等、種々の実施形態を採ること
ができる。さらに、この実施例の変形例として、MOSFET
Q1によるプリチャージ電圧自体を、適当な電圧制限回路
によって所定の電圧レベルに制限することもよい。
また、昇圧回路は、ブースト容量をプリチャージして
おいて、それに実質的にレベル制限された入力電圧を加
えることによって電源電圧以上にされた電圧を得るよう
なものであれば何であってもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mのワード線選択タイミング信号の昇圧回路に適用した
場合について説明したが、それに限定されるものではな
く、たとえば、他の各種の半導体集積回路装置に用いら
れる昇圧回路に適用できる。本発明は、少なくともブー
スト容量を用いる昇圧回路を含む半導体集積回路装置に
は適用できるものである。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、ブースト容量の入力側電極に実質的に
レベル制限された入力電圧を加えることによって出力側
電極から得られる昇圧電圧のレベルを制限することがで
き、昇圧回路の出力側の回路素子および電圧制限用の回
路素子の破壊を防止することができる。
【図面の簡単な説明】
第１図は、この発明をダイナミック型RAMのワード線選
択タイミング信号発生回路の昇圧回路に適用した場合の
一実施例を示す回路図、 第２図は、第１図の昇圧回路を含むダイナミック型RAM
の一実施例を示すブロック図、 第３図は、その動作を説明するためのタイミング図、 第４図は、この発明に先立って開発されたダイナミック
型RAMのワード線選択タイミング発生回路の昇圧回路を
示す回路図である。 Cp1,Cp2……ブースト容量、N1〜N6……インバータ回
路、MC……メモリセル、DC……ダミーセル、CW……カラ
ムスイッチ、SA……センスアンプ、AR……アクティブリ
ストア回路、R-DCR……ロウデコーダ、C-DCR……カラム
デコーダ、R-ADB……ロウアドレスバッファ、C-ADB……
カラムアドレスバッファ、DOB……データ出力バッフ
ァ、DIB……データ入力バッファ、TC……タイミング制
御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村中 雅也 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (56)参考文献 特開 昭55−162633（ＪＰ，Ａ) 特開 昭54−32936（ＪＰ，Ａ) 特開 昭58−35794（ＪＰ，Ａ) 特開 昭60−198620（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】回路の接地電位を基準にして定電圧を形成
    する基準電圧発生回路と、 第１のタイミング信号によりオン状態になって容量手段
    を電源電圧端子と回路の接地点との間に結合せしめるこ
    とにより該容量手段をチャージアップさせるスイッチMO
    SFETと、 上記基準電圧発生回路の出力端子と電圧制限用MOSFETの
    ゲートとの間に設けられ、上記基準電圧発生回路の出力
    端子と上記電圧制限用MOSFETのゲート間の電位差が所定
    以上になったときに導通するダイオード形態のMOSFET
    と、 上記第１のタイミング信号により遅れた第２のタイミン
    グ信号を発生させる遅延回路とを含む昇圧回路を備え、 上記昇圧回路は、上記遅延回路により形成された第２の
    タイミング信号を上記電圧制限用MOSFETより電圧制限し
    て上記容量手段の一方の電極に伝え、かかる電圧制限用
    MOSFETを通して伝えられた定電圧に上記第１のタイミン
    グ信号により上記容量手段にチャージアップされた電圧
    を加算してなる昇圧電圧を上記容量手段の他方の電極側
    から得ることを特徴とする半導体集積回路装置。
  2. 【請求項２】上記昇圧電圧は、大きな駆動能力を有する
    CMOSインバータ回路を構成するＰチャンネル型MOSFETの
    ソース側に伝えられ、かかるCMOSインバータ回路の入力
    には、上記第２のタイミング信号と同じかそれより遅れ
    た上記第１のタイミング信号の遅延信号が供給されるこ
    とを特徴とする特許請求の範囲第１項記載の半導体集積
    回路装置。
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