JPS5835794A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPS5835794A JPS5835794A JP56131541A JP13154181A JPS5835794A JP S5835794 A JPS5835794 A JP S5835794A JP 56131541 A JP56131541 A JP 56131541A JP 13154181 A JP13154181 A JP 13154181A JP S5835794 A JPS5835794 A JP S5835794A
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- Japan
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- signal
- transistor
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- booster circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
友発明は昇圧回路、とくにＭＸＢＩＰＭＴ丁なわち工Ｇ
ＩＦｍ丁（絶縁ゲート型電界効果トランジスタ）集積回
路を用いたダイナミック型ランダムアクセスメモリに使
用する外圧回路に関するものである。
ＩＦｍ丁（絶縁ゲート型電界効果トランジスタ）集積回
路を用いたダイナミック型ランダムアクセスメモリに使
用する外圧回路に関するものである。
従来Ｃの株の昇圧回路ではプートストラップ容ｔを使用
し、この＆払１１！荷に対応する↓スルだけ昇圧信号を
シフトさぜ、出カ信号′ＩＣ電源電圧以よに昇圧してい
る。
し、この＆払１１！荷に対応する↓スルだけ昇圧信号を
シフトさぜ、出カ信号′ＩＣ電源電圧以よに昇圧してい
る。
第１図は従来の外圧１ｇＩｗ５、とくに１配憶セル肖り
１個のＭ工８７ｍ！！Ｔ丁なわち工ＧＦＩＣＴ（絶縁ゲ
ート型電界効果トランジスタ）ｔ−用いたダイナミック
型ランダムアクセスメモリにｆｉＩｉ用する昇゛圧回路
の一例を示す。仁の回路では出η倍号φ。を電源電圧Ｖ
。。以上に昇圧するために、ブートストラップ容量Ｃ１
の蓄積電荷に対応するレベルだけ昇圧信号φＢ′ｆｔシ
フトさせている。この回路は一般ＫＩ１２図に実糾で示
すタイミングで使用嘔すする１゜たとえば昇圧信号φ８
の握幅が”ｃｏであると、理想的には出力信号φ。のレ
ベルは昇圧信号φ８の振編丁なわちＶ。０だけ昇圧され
、２ｖｃｃとなる。
１個のＭ工８７ｍ！！Ｔ丁なわち工ＧＦＩＣＴ（絶縁ゲ
ート型電界効果トランジスタ）ｔ−用いたダイナミック
型ランダムアクセスメモリにｆｉＩｉ用する昇゛圧回路
の一例を示す。仁の回路では出η倍号φ。を電源電圧Ｖ
。。以上に昇圧するために、ブートストラップ容量Ｃ１
の蓄積電荷に対応するレベルだけ昇圧信号φＢ′ｆｔシ
フトさせている。この回路は一般ＫＩ１２図に実糾で示
すタイミングで使用嘔すする１゜たとえば昇圧信号φ８
の握幅が”ｃｏであると、理想的には出力信号φ。のレ
ベルは昇圧信号φ８の振編丁なわちＶ。０だけ昇圧され
、２ｖｃｃとなる。
ところで第１区の回路に訃いて、第２図に魚網１０で示
すように昇圧信号φおの立下りがリセット信号φの立よ
りより早くなることがある。このような場合、丁なわち
人力゛信号φ１ｎおよびリセット信号φがともに低レベ
ル［６ってトランジスタＱｌおよびＱ２の接続点２０が
浮動状Ｗｊ４にあるときに昇圧信号φわが立ち下がると
、出力信号φ。
すように昇圧信号φおの立下りがリセット信号φの立よ
りより早くなることがある。このような場合、丁なわち
人力゛信号φ１ｎおよびリセット信号φがともに低レベ
ル［６ってトランジスタＱｌおよびＱ２の接続点２０が
浮動状Ｗｊ４にあるときに昇圧信号φわが立ち下がると
、出力信号φ。
も当然、第２図の点線１２で示すように立ち下がってし
まう。したがってこの回路を利用する場合はこのような
出力信号φ。の立下り１２が生じないように回路設計に
おりてタイミングの設定に注意を要して込た。
まう。したがってこの回路を利用する場合はこのような
出力信号φ。の立下り１２が生じないように回路設計に
おりてタイミングの設定に注意を要して込た。
また、第１図に示す回路ＴＩ−第３図に示すタイミング
で使用することがめる。ＷＬ３図に示すように、入力信
号φ１ｎで容＠ａ１がレベルｖ０゜に充１１されたのち
、リセット信号φが曲Ｉｌｌ ４Ａのよう゛に高・レベ
ルになってトランジスタＱ２が導通するとこれとともに
出力信号φ。は曲Ｍ１６ムのように低レベルになり、リ
セット信号φが＃１４Ｂのように低レベルを維持しトラ
ンジスタｑ２が非導通であるとトランジスタＱ１および
Ｑ２の接続点２゜が浮動状態であるので昇圧信号φ８に
同期して出力信号φ。のレベルが曲鯛ｆａｎＶｃ示すよ
うＫたとえば２ｖａｏまで昇圧される。前者の場合 丁
なわち入力信号φ１ｎが低レベルでリセット信号ｊが高
レベルであるときに％点＠１８に示すように昇圧信号φ
おの立下りがリセット信号φの立下りまたは入力信号φ
□。の立上９より早く生ずると、接続点２０は導通した
トランジスタＱ２のソース・ドレーン路を通して接地逼
れているので昇圧信号φ８の立下り１８に同期して出力
信号φ。のレベルが負電位に下降してしまう。このアン
ダーシュートの状ｍ１３１３図に点線２２で示す。この
ように出力信号φ。Ｋアンダーシュート２２が生ずると
、出力信号φ。が七の後ｖ０゜レベルに回復するまでに
時間を４！シ、電力消費が大きくなる。また。
で使用することがめる。ＷＬ３図に示すように、入力信
号φ１ｎで容＠ａ１がレベルｖ０゜に充１１されたのち
、リセット信号φが曲Ｉｌｌ ４Ａのよう゛に高・レベ
ルになってトランジスタＱ２が導通するとこれとともに
出力信号φ。は曲Ｍ１６ムのように低レベルになり、リ
セット信号φが＃１４Ｂのように低レベルを維持しトラ
ンジスタｑ２が非導通であるとトランジスタＱ１および
Ｑ２の接続点２゜が浮動状態であるので昇圧信号φ８に
同期して出力信号φ。のレベルが曲鯛ｆａｎＶｃ示すよ
うＫたとえば２ｖａｏまで昇圧される。前者の場合 丁
なわち入力信号φ１ｎが低レベルでリセット信号ｊが高
レベルであるときに％点＠１８に示すように昇圧信号φ
おの立下りがリセット信号φの立下りまたは入力信号φ
□。の立上９より早く生ずると、接続点２０は導通した
トランジスタＱ２のソース・ドレーン路を通して接地逼
れているので昇圧信号φ８の立下り１８に同期して出力
信号φ。のレベルが負電位に下降してしまう。このアン
ダーシュートの状ｍ１３１３図に点線２２で示す。この
ように出力信号φ。Ｋアンダーシュート２２が生ずると
、出力信号φ。が七の後ｖ０゜レベルに回復するまでに
時間を４！シ、電力消費が大きくなる。また。
接続点２０すなわちトランジスタＱ２のソースに負のア
ンダーシュートが生ずることは、七の拡散領ｋＩＲＫ少
数キャリアの注入が行なわれ、すなわちこれが順方向に
導通するので、七れに対応する配憶セルの容置（図示せ
ず）に蓄積されていた電荷を漏洩さゼることになる。す
なわち最終的には七の記憶セルの記憶内容が破壊もれる
ことになる、本発明はこのような従来技術の欠点を解消
し、信号のタイミングにばらつきが生じても出力ｉｇ＋
！Ｆが低下したりアンダーシュートが生じたりすること
のない昇圧回路全提供することを目的とする。
ンダーシュートが生ずることは、七の拡散領ｋＩＲＫ少
数キャリアの注入が行なわれ、すなわちこれが順方向に
導通するので、七れに対応する配憶セルの容置（図示せ
ず）に蓄積されていた電荷を漏洩さゼることになる。す
なわち最終的には七の記憶セルの記憶内容が破壊もれる
ことになる、本発明はこのような従来技術の欠点を解消
し、信号のタイミングにばらつきが生じても出力ｉｇ＋
！Ｆが低下したりアンダーシュートが生じたりすること
のない昇圧回路全提供することを目的とする。
この目的は本発明によれば、プートストラップ容量の゛
出力とは反対側に昇圧信号を制−するトランジスタ″ｆ
ｔｔ１け、こｆ’Ｌを介して昇圧信号を７′−トストラ
ッズ答量に印加さぜる昇圧回路によって遅成皇れる。
出力とは反対側に昇圧信号を制−するトランジスタ″ｆ
ｔｔ１け、こｆ’Ｌを介して昇圧信号を７′−トストラ
ッズ答量に印加さぜる昇圧回路によって遅成皇れる。
このような本発明による昇圧回路の実施例會第４図に示
す。この昇圧回路は、直＊＊ＳＶ。。と地気との間にソ
ース・トレー７路が直列接続された２つのＭ工８Ｐ３Ｗ
ＴＱ１およびＱ２’Ｊｉ−有し、その中間の接続点２・
０から出力信号φ。が出力される。
す。この昇圧回路は、直＊＊ＳＶ。。と地気との間にソ
ース・トレー７路が直列接続された２つのＭ工８Ｐ３Ｗ
ＴＱ１およびＱ２’Ｊｉ−有し、その中間の接続点２・
０から出力信号φ。が出力される。
トランジスタＱ１のゲートには入力信号φ１ｎが接続さ
れ、トランジスタＱ２のゲートにはリセット信号φが接
続される。接続点２０はブートストラップ容１０１の一
方の電極にも接続され、七の他方の電極はソース・ドレ
ーン路が直列接続もれた１ Ｍ工ｓｙ預ＴＱ４シよびＱ
５の中間接続点Ｍ２に接続されている。トランジスタＱ
５のドレーンは接地され、ゲートはトランジスタＱ２の
ゲートとと４にリセット信号φに接続されている。トラ
ンジスタＱ４のソースは昇圧信号φおに接続され、七の
ゲー）ＮＩＦｉＭＩ８Ｆｌ’ｒＱ３のソース・ドレーン
路童通して１ｌｌｌ＠信号φｉＫ＠：続もれている。
れ、トランジスタＱ２のゲートにはリセット信号φが接
続される。接続点２０はブートストラップ容１０１の一
方の電極にも接続され、七の他方の電極はソース・ドレ
ーン路が直列接続もれた１ Ｍ工ｓｙ預ＴＱ４シよびＱ
５の中間接続点Ｍ２に接続されている。トランジスタＱ
５のドレーンは接地され、ゲートはトランジスタＱ２の
ゲートとと４にリセット信号φに接続されている。トラ
ンジスタＱ４のソースは昇圧信号φおに接続され、七の
ゲー）ＮＩＦｉＭＩ８Ｆｌ’ｒＱ３のソース・ドレーン
路童通して１ｌｌｌ＠信号φｉＫ＠：続もれている。
トランジスタＱ３のゲートは電源電圧Ｖ。ＯＫ接続もれ
ている。
ている。
第４図の昇圧回路の動作′ｋｊｉｌ’５図のタイムチャ
ートを参照して説明する６まずスタンバイ状態で節屈Ｍ
ｌは制御信号φ１の高レベルＶ。。によって電源筒、圧
ｖａａからトランジスタＱ３の閾値ｖｔｈだケ下カっり
ｆｌｉまでチャージアップされている。次に入力信号φ
が尚レベル、リセット信号φが低ｎ レベル番でなるとトランジスタＱ、 １が導通し、トラ
ンジスタＱ２が非導通となり、接続点２０がチャージア
ップちれ出力信号φ。が高レベルになる。
ートを参照して説明する６まずスタンバイ状態で節屈Ｍ
ｌは制御信号φ１の高レベルＶ。。によって電源筒、圧
ｖａａからトランジスタＱ３の閾値ｖｔｈだケ下カっり
ｆｌｉまでチャージアップされている。次に入力信号φ
が尚レベル、リセット信号φが低ｎ レベル番でなるとトランジスタＱ、 １が導通し、トラ
ンジスタＱ２が非導通となり、接続点２０がチャージア
ップちれ出力信号φ。が高レベルになる。
この状態で昇圧信号φわが高レベルになるとトランジス
タｑ４が導通して節点Ｎ２のレベルが電源電圧Ｖ。０ま
で上昇する。この上昇は°ブートストラップ容量Ｃ１を
介して接続点２０のレベルを上昇させ、出力信号φ。が
昇圧される。このとき節点Ｎ１のレベルは篩レベルの昇
圧信号φＢｋ応動してトランジスタＱ４との容量結合に
よって上昇し、節点Ｎ２のレベルが十分に上昇するよう
、回路定数が設定されている。
タｑ４が導通して節点Ｎ２のレベルが電源電圧Ｖ。０ま
で上昇する。この上昇は°ブートストラップ容量Ｃ１を
介して接続点２０のレベルを上昇させ、出力信号φ。が
昇圧される。このとき節点Ｎ１のレベルは篩レベルの昇
圧信号φＢｋ応動してトランジスタＱ４との容量結合に
よって上昇し、節点Ｎ２のレベルが十分に上昇するよう
、回路定数が設定されている。
リセット信号φが島レベルになるとトランジスタＱ２お
よびＧＬ５が導°遍し、これによって接＃Ｉ１点２０が
地気レベルまで低下して出力信号φ。が低レベルとなり
、これと同時に節点Ｎ５０１に＃も導Ａしたトランジス
タｑ５のソース・ドレーンｇｔ介して放電ちれる。しか
しこのときトランジスタｑ４は、前もって低レベルとな
った制御信号φ１によって非導通となっているので、昇
圧信号φ。
よびＧＬ５が導°遍し、これによって接＃Ｉ１点２０が
地気レベルまで低下して出力信号φ。が低レベルとなり
、これと同時に節点Ｎ５０１に＃も導Ａしたトランジス
タｑ５のソース・ドレーンｇｔ介して放電ちれる。しか
しこのときトランジスタｑ４は、前もって低レベルとな
った制御信号φ１によって非導通となっているので、昇
圧信号φ。
のチャージが導通したトランジスタＧＬ５に通して放電
されてしまうことはない。
されてしまうことはない。
これかられかるように１節点Ｎ２Ｆｉ昇圧信号φおの立
上りで充電されて出力信号φ。を昇圧し、リセット信号
φの立上りで放電されて出力信号φ。
上りで充電されて出力信号φ。を昇圧し、リセット信号
φの立上りで放電されて出力信号φ。
が低レベルになる。セしてリセツ）ＩＩＩ号φの立上り
以前に制御信号φ１を低レベルにすることＫよってトラ
ンジスタＱ４ｔ−非導通として節点Ｍ２を浮動状−とし
ているので、昇圧信号φ８の状ＷｊＫよらずトランジス
タＱ２およびＱ５、丁なわちリセット信号φによって容
量０１ｉ制備することかできる。したがって＃Ｌ５図に
点＃ｊ！１０で示すようにたとえ昇圧信号≠３がリセッ
ト信号φの立上りよ！ｌ１手く立ち下がっても、出力信
号φ。は第２図の点＃１２で示すようにレベルが低下す
るＣとはない、、またこの回路Ｆ！第３図に示すタイミ
ングで使用することも可能であるが１．七の場合点線１
８で示すように昇圧信号φ、かリセット信号φの立下り
より早く立ち下がっても低レベルの側部Ｉ信号φ１でト
ランジスタＱ４が導断毛れているので、やはりａｌｌｌ
ａ図に２２で示すよりなアンダーシュートが生ずる仁と
はない。
以前に制御信号φ１を低レベルにすることＫよってトラ
ンジスタＱ４ｔ−非導通として節点Ｍ２を浮動状−とし
ているので、昇圧信号φ８の状ＷｊＫよらずトランジス
タＱ２およびＱ５、丁なわちリセット信号φによって容
量０１ｉ制備することかできる。したがって＃Ｌ５図に
点＃ｊ！１０で示すようにたとえ昇圧信号≠３がリセッ
ト信号φの立上りよ！ｌ１手く立ち下がっても、出力信
号φ。は第２図の点＃１２で示すようにレベルが低下す
るＣとはない、、またこの回路Ｆ！第３図に示すタイミ
ングで使用することも可能であるが１．七の場合点線１
８で示すように昇圧信号φ、かリセット信号φの立下り
より早く立ち下がっても低レベルの側部Ｉ信号φ１でト
ランジスタＱ４が導断毛れているので、やはりａｌｌｌ
ａ図に２２で示すよりなアンダーシュートが生ずる仁と
はない。
なおトランジスタＱ３はトランジスタＱ４に十分に深く
駆動して節点Ｎ２のレベルを昇圧信号φ３によって理想
的に／ｆｉ電源電圧ｖ０゜までチャージａぜるために設
けられているが、Ｃｔ′Ｌは必ずしも本発明による昇圧
回路に必須ではない。
駆動して節点Ｎ２のレベルを昇圧信号φ３によって理想
的に／ｆｉ電源電圧ｖ０゜までチャージａぜるために設
けられているが、Ｃｔ′Ｌは必ずしも本発明による昇圧
回路に必須ではない。
本発明による昇圧回路は以上のように構成したことによ
り、昇圧信号の立下りが早まっても出力信号のレベルが
低下したり、アンダーシュートを生じたりすることがな
く、出力信号の立上りが遅れることがない。またこれに
伴う１ｌＩ７Ｊ消費の増加も避けることができる。
り、昇圧信号の立下りが早まっても出力信号のレベルが
低下したり、アンダーシュートを生じたりすることがな
く、出力信号の立上りが遅れることがない。またこれに
伴う１ｌＩ７Ｊ消費の増加も避けることができる。
１１１図は従来技術の昇圧回路の？ｌ１ｔ−示す回路図
、５ＩＬＺ図および第３図ｔ！−１図に示す回路の各部
に現われる波形を示す波形図、 ｔＪ４図は本発明による昇圧回路の実施例を示す回路図
、 ｔ１１５図は１１４図に示す回路の各部に現われる波形
を示す波形図である。 ゛ ＣＬ１〜ｑ５・・・トランジスタ、Ｃ１・・・ブートス
トラップ容量、φ１ｎ・・・入力信号、φ・・・リセッ
ト信号、φ８・・・外用信号、φｌ・・・制御信号、φ
。・・・出力信号。 第 １ 図 第 ２１￥１ ７ −−−−一時聞 第 ３ 図 一−−’−−−ｐゴ闇 第 ４ 図 第 ５ 図 時開 ５３０
、５ＩＬＺ図および第３図ｔ！−１図に示す回路の各部
に現われる波形を示す波形図、 ｔＪ４図は本発明による昇圧回路の実施例を示す回路図
、 ｔ１１５図は１１４図に示す回路の各部に現われる波形
を示す波形図である。 ゛ ＣＬ１〜ｑ５・・・トランジスタ、Ｃ１・・・ブートス
トラップ容量、φ１ｎ・・・入力信号、φ・・・リセッ
ト信号、φ８・・・外用信号、φｌ・・・制御信号、φ
。・・・出力信号。 第 １ 図 第 ２１￥１ ７ −−−−一時聞 第 ３ 図 一−−’−−−ｐゴ闇 第 ４ 図 第 ５ 図 時開 ５３０
Claims (1)
- １．２つの基準電圧の間に１夕１１接続されたＩ！！１
およびｔｓ２のトランジスタと、第１のトランジスタと
＃２のトランジスタとを接続する＄１の接続点に一方の
電極が接続された容量と全含み、昇圧信号によって＃１
１の接続点の電位を前記基準電圧のうちの一方の基準電
圧以上に昇圧する昇圧回路において、骸昇圧回路は、 前記基準電圧のうちの他方の基準電圧と＾ｊ紀昇圧信号
との藺に直列接続された第３および第４のトランジスタ
を含み。 ｆｌＩＬ３のトランジスタとｔＪＩＬ４のトランジスタ
とを接続するｆａ２の１＆綬点が前記容量の他方の電極
に接続され。 ＃！４のトランジスタ金付勢して＃１２の接続点の電荷
を放電させるに先立ってｔＪｉ、３のトランジスタ會迩
鵬することを特徴、とする外圧回路。 ２、特許請求の範囲＃１項記献の昇圧回路において、該
昇圧回路は、第３のトランジスタの制御端子に接続もれ
第３のトランジスタを完全に駆動さゼるための第５のト
ランジスタを含むことｔ−特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131541A JPS5835794A (ja) | 1981-08-24 | 1981-08-24 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131541A JPS5835794A (ja) | 1981-08-24 | 1981-08-24 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835794A true JPS5835794A (ja) | 1983-03-02 |
Family
ID=15060482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131541A Pending JPS5835794A (ja) | 1981-08-24 | 1981-08-24 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212997A (ja) * | 1986-03-12 | 1987-09-18 | Hitachi Ltd | 半導体集積回路装置 |
-
1981
- 1981-08-24 JP JP56131541A patent/JPS5835794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212997A (ja) * | 1986-03-12 | 1987-09-18 | Hitachi Ltd | 半導体集積回路装置 |
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