JPS6040118B2 - Ｍｏｓ型集積回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、特にＭＯＳ型集積回路（ＬＳＩ）の特性改善
に関し、デバイスパラメータの変動があっても、ＬＳＩ
の特性の変動を少なくできる回路方式に関するものであ
る。

〔発明の背景〕

一般に、ＭＯＳＬＳＩの性能はプロセスパラメータの変
動の影響を受け易く、特にＭＯＳトランジスタのチャン
ネル長（Ｌ）の変動が一番影響が大きい。

ＭＯＳトランジスタのチャンネル長とは、第２図に示す
ようにＭＯＳトランジスタのゲート長から略々ソースお
よびドレィンの拡散層深さの和（がｊ）を引いたもので
ある。拡散深さは一般にゲート長の１′１の蓮度と小さ
いのでチャンネル長はほぼゲート長に近い。このゲート
長は、ゲート材料例えば多結晶シリコンをエッチング加
工して決めるもので、通常の一括製造工程では、この加
工精度は約±１０％程度はある。第１図はＭＯＳメモリ
ＬＳＩのアクセス時間（ｔａｃｃ）、消費電力（ｐｄ）
の変動をチャンネル長の変動に対して示したものである
。チャンネル長士１０％の変動に対し、ねｃｃ、ｐｄと
も設計値１に対し約±２０％変動する。したがって従来
はＬＳＩの製造歩留を考えて、性能仕様を設計値１より
約２０％悪い２（ｐｄは設計値より２０％大きい）、３
（ｔａｃｃは設計値より２０％遅い）の点まで下げて決
めざるを得なかった。更に、ＭＩＳメモリに関する技術
が特公昭４９−２２３５６号公報に開示されている。〔
発明の目的〕 本発明の目的は、ＭＯＳＬＳＩ特にＭＯＳメモリＬＳＩ
の性能（特に二つの主要性能：アクセス時間、消費電力
）がプロセスパラメータ（特にチャンネル長の変動によ
っても、あまり変動しないＭＯＳ〆モリを得ることであ
る。

したがって歩蟹りを考慮した場合により高性能のは１を
得ることができる回路を提供することにある。すなわち
チャンネル長が製造条件で変動しても図ｌａの線で示す
ようにアクセス時間の変動（△ｔａｃｃ／ねｃｃ（０）
）および消費電力の変動（△ｐｄ／ｐｄ（０））をなく
し、ＬＳＩの性能仕様をほぼ設計値１どおりとでき、従
来に比し約２０％の性能改善を目的とするものである。
〔発明の概要〕 上記目的を達成するには、ＭＯＳメモリは１のァクセス
時間（ｔａｃｃ）、消費電力をを決めている回路を明確
にしなければならない。

第３図は、ＭＯＳメモリＬＳＩの回路ブロック図であり
、外部ＴＴＬクロック入力とするｎ段の遅延駆動パルス
発発生回路◇，Ｇｅｎ．〜ぐ中ｅｎ．で〆モリァレ‐を
駆動する。各遅延パルスを第４図に示す。ねｃｃはｎ段
の遅延パルスの遅延時間（たとえば、第３図ｎの△Ｔ，
）の総和（Ｚ△Ｔｉ）で与えられ、ｐｄは△・Ｔｉの間
に第４図に示す各遅延パルス発生回路が消費する電力の
総和によってほぼ決定される。

第５図の回路動作は、入力パルス◇，によって駆動トラ
ンジスタＬをオンさせるが、？，の遅延反転信号により
トランジスタＴ３のゲートｂの電圧を遅延時間△Ｔ，の
間だけ高電圧に保持し出力パルス◇２ をＴ２とＬのレ
シオで低電圧としゲートｂが低電圧となった後に◇２が
でるものである。したがって１段の遅延パルス発生回路
の△Ｔと消費電力ｐｄのプロセスパラメータ（特にチャ
ンネル長Ｌ）による変動をなくせばＬＳＩのねｃｃ，ｐ
ｄのプロャスパラメータによる変動をなくすことができ
る。△Ｔ．ｐｄは第５図の回路でＬのＷ／Ｌ（Ｗはチャ
ンネル幅），３。（ＭＯＳの電流係数），体，ｂｏ（定
数），Ｖ山（しきし、値電圧）を使って次式で表わせる
（△ＴはＴ，による容量ＣＴ（ブートストラツプ容量Ｃ
ｃと負荷容量ＣＬとの直列容量でさま十ま）の充電時間
‘こ比例すると考えてよし、。）△Ｔ：８。

（Ｗ′羊表宗主−２Ｖ比） ｍＰｄ＝ｂ。季８０
（Ｗ／Ｌ）（Ｖｐ−２Ｖｔｈ）２ＶＤＤ ‘２１ここで
ＬがＬｏ＋△Ｌと変した場合を考える。一般にしきし、
値電圧Ｖｔｈも変動しＶｔｈはＶ側＋△Ｖｔｈとなる。
Ｖｐはほぼ一定である。また△Ｔ。，Ｐ４をＬｏ，Ｖｔ
ｈｏでの遅延時間△Ｔｏ，消費電力△ＰＬ，すなわち設
計値とすると、チャンネル長しの変動に伴う遅延時間お
よび消費電力の変動分△Ｔ，△Ｐｄは、式脚および‘４
１となる。△Ｔ＝△Ｔ。

（１十△Ｌ／Ｌ＋２こ竺義；帯） ‘３’ Ｐｄ＝ＰＬ（１−△Ｌ／Ｌ− ４ご公・帯 ■ 一般にチャンネル長の変動に伴う、しきし、値電圧の変
動は第６図の関係を有している。

チャンネル長の１０％の変動に対し、しきし、値電圧は
約２０％変動する。すなわち△Ｖ仇／Ｖ比ｏ＝２△Ｌ／
Ｌｏとなる。ここで、電源電圧Ｖｏｏ＝８Ｖ，Ｖ山ｏ＝
ＩＶ，Ｖｐ＝７Ｖに設定した場合、△Ｔ＝△Ｔ。

（・十号羊） ■Ｆｄ：Ｐへ（・−誓全Ｌ〉
側 したがって△Ｔ，Ｐｄは△Ｌ／Ｌの１０％変化に対し約
１８〜２６％変化することになり第１図の結果とよく一
致することがわかる。

すなわち、チャンネル１△ＬＩだけ大きくなれば第５図
のＴ，の電流をそれに伴って小さくなること、更にＴ，
のしきし、値電圧が第６図の如く大きくなり更に電流が
４・さくなるため△Ｔは大きくなる。本発明の特徴は、
△Ｔ，△Ｐｄを小さくするために第５図のＴ，のゲート
電圧Ｖｐをチャンネル長Ｌの変動に応じて制御すること
にある。すなわちＬが−十△Ｌとなったとき、ＶｐをＶ
ｐｏ＋△Ｖｐ変化させる。式‘１’｛２’は、△Ｔ＝△
ｔ（１十△Ｌ／Ｌ。

十２Ｖｐ≧≧要三肌△Ｖ【ｈＶｔｈ。

Ｖ半裁側）‘７｝ Ｐｄ＝Ｐも（１−ＡＬ／Ｌ。

−Ｖｐ三当季も肌△ＶｔｈＶｔｈ。十Ｖｐ≧学占肌〉（
８｝ となる。

ＶｏＤ＝８Ｖ，Ｖ側＝ＩＶ，Ｖｐｏ＝７Ｖに設定し、第
也図の△Ｖｔｈ／Ｖｔｈｏ＝２△Ｌ／−の関係を使えば
、△Ｔ＝△ｔ（１十号△Ｌ／Ｌ。

−音△Ｖｐ／〉ｐ肌Ｐｄ＝Ｐら（１−害３△Ｌ／Ｌ。十
号△Ｖｐ／ＶＭ ００ となる。

すなわち△Ｌ／Ｌに対し△Ｖｐ／Ｖｐｏ＝（学５〜亭）
△Ｌ／Ｌ（すなわち（豊貴）△ｖｔｈ／Ｖ側第１図の関
係より）の範囲がＶｏｏ＝８Ｖ，Ｖ側＝ＩＶ，Ｖｐｏ＝
７Ｖの条件のもとで△Ｔ，ＰｄのＬによる変化を最も小
さくできる範囲となる。

ここで式【９｝｛１０より明らかなように、△Ｔ，Ｐｄ
のＬによる変化を同時に０にすることはできない。たと
えば設計においてもし速度のＬによる変化を小さく（〜
０）したい場合ＡＶｐ／Ｖｐｏを事△Ｌ／Ｌと選べばよ
く、反対の消費電力の変化を小さくしたに場合は、△ｖ
ｐ／ｖｐ。

：筆５△Ｌ／Ｌと趣倣い。一般速度、消費電力のＬによ
る変化はともに小さくしたいわけでありこの場合△ｖｐ
／ｖｐ。

＝李△Ｌ／沙最適となる。式｛９Ｘ血より △Ｔ：△丸（・十ぞ△Ｌ／Ｌ。

） （１１）Ｐｄ＝瓜（・十羊△Ｌ／Ｌ。） （１２
）となり式‘５１側と比べ△Ｌ／Ｌの変化に対し△Ｔ，
Ｐｄの変化はき〜号とできる。このとき△Ｌ／Ｌ＝士１
０％の変化に対し△Ｖｐ／Ｖｐｏ＝±１１％すなわちＶ
ｐ＝７±０．７７Ｖと範囲となる。以上Ｖ。ｏ＝８Ｖ，
Ｖｐ。＝７Ｖ，ｖ血＝ｗ等害＝２△Ｌ／Ｌ０の例につい
て述べたが、ＶＤＤ，Ｖｐ，Ｖ側がその他の場合、また
は帯と△Ｌ／Ｌ。

の関肋違って磯欄鞭えば△Ｖｐ／Ｖｐｏに対する変化割
合を設定できる。

以上を要約すれば、本発明は、Ｌの変動に伴って遅延パ
ルス発生回路のトランジスタ（第５図Ｔ．）のゲート電
圧Ｖｐを変化させＬＳＩのね肌，ＰｄのＬ‘こよる変動
を小さくすることを特徴とする。〔実施例〕以下本発明
を実施例によって詳細に説明する。

第５図は、本発明による−実施例であり、第６図の特性
（Ｖｏｏ＝８Ｖ，Ｖｐｏ＝７Ｖ，Ｖｍｏ＝ＩＶの場合の
例Ａｖｐ／ｖｐ。

＝（篭〜韓）△Ｖ山／ＶｔｈＲ腕雌めてよい）を有する
Ｖｐ発生回路を設けており、前章【４１で述べた原理か
ら明らかなように、△Ｔ，Ｐｄすなわち瓜１のｔａｃｃ
，Ｐｄのチャンネル長（Ｌ）変動による変動を４・さく
できる。Ｌの変動を電圧の変動に変換するために△Ｖｍ
／Ｖｔｍｖｓ△Ｌ／Ｌｏの相関関係を利用する。すなわ
ち△Ｖｔｈｏ／Ｖｔｈは△Ｌ／Ｌの約２倍変動する。し
たがって△Ｖｐ／△ＶｐぬＡＶｔｈ／Ｖｔｈ‘こ対し約
（砦５〜台）△Ｌ／Ｌｏ付近の変動をもつよう設計すれ
ばよい（第８図破線領域）。第９図にＶｐ発生回路の一
実施例を示す。抵抗負荷ＭＯＳィンバータＲとＴ５とＴ
５のゲートにＶｍの変化（第９図では４△Ｖｔｈの変化
となる）を伝える直列接続のＭＯＳトランジスタＴＩ〜
Ｔ４により構成される。ＴＩＩ〜Ｔ１５のいま第５図の
回路トランジスタＴＩ〜Ｔ３のＬと同一にする必要があ
る。これは△Ｌ／Ｌと△Ｖ仇／Ｖｔｈｏとの第６図の相
関関係を利用するためである。第９図では、Ｔ１５のゲ
ート電圧を与えるのに４個のトランジスタの直列接続を
用いているが一般にｎ個のトランジスタを用いるとＶｐ
は次式で表わせる。Ｖｐ＝ＶＤＤ・Ｒ季３０（Ｗ／Ｌ）
川 （Ｖ血−（ｎ十１）Ｖｍ）２ （１３）ここで
Ｌ→Ｌｏ＋△Ｌ，Ｖｍｏ＋△Ｖｔｈとすると， Ｖｐ；Ｖ。

Ｄ−Ｒ享８０（Ｗ／Ｌ。）Ｔ１５（１一ＡＬ／Ｌ。）（
〉ＤＤ−Ｖ誌生三三半全苧寺Ｍ） （ＶＤ。

一（ｎ十・）Ｖ肌）２ここでＶ孤＝ＶＤＤ−Ｒ芸８０く
Ｗ／Ｌ。

）Ｔ．５（Ｖ。Ｄ−（ｎ＋１）Ｖ山。）２△Ｖ比＝２△
Ｌ／Ｌｏ △ＶｐニＶｐ一Ｖｐ。

，Ｖ山。とすると 帯＝畔晴ｐｏ＋申さ・ 〔ＶＤ至当手≧牛寿ｈｏ〕〕舎申仇 （山数値例とし
てＶｏｏ＝８Ｖ，Ｖｐｏ＝７Ｖ，Ｖｔｈｏ＝ＩＶ，ｎ＝
４（第９図）のとき△Ｖｐ／Ｖｐｏ＝７．７ノ１４△Ｖ
ｔｈ／Ｖｔｈｏとなり設計範囲（６．５／１４〜９／１
４）△Ｖｔｈ／Ｖｔｈｏに入る。

一方負荷抵抗はＶｐｏの式よりｎ＝４，（Ｗ／Ｌ。）＝
１，３。＝３０仏Ａ／Ｖ２のときＲ＝７．４ｋＱとなる
。またｎをかえれば△Ｖｐ／ＶｐｏとＡＶｔｈ／△Ｖｍ
／Ｖ地との間の比例定数を変化でき、ｎを小とするほど
、係数は小そなり、ｎを大とすれば係数は大となる。た
だし式（１３）よりＶ。。−（ｎ＋１）Ｖｔｈ＞０すな
わちｎ＋・＜法〜法きであ砂らＶＤ。＝ＷＶ側＝ＩＶで
はｎ＜７である。

第１０図はＶｐ発生回路のその他の例で単なる抵抗分割
によるＶｐ発生回路である。ただしＲＩは特にゲート（
第４図ＴＩ〜Ｔ３のゲート）電極と同一素材とし配線幅
をＴＩ〜Ｔ３のＬと同一とする。すなわちＲ・＝ｐ舎と
なる。

ここでｐはゲ−ト材料のシート抵抗、そは抵抗の長さで
ある。一方はＲ２はＬの変動に依存せぬようたとえば配
線幅を（５〜１０）Ｌ以上としておく。このときＶｐｉ
母等軍２ＶＤ。

となる。Ｌ→Ｖｏ＋△ＬのときＲＩ＝Ｒ１（０）一△Ｒ
ＩでＲ．＝。

羊工＝ｐ声（・−全；）となる。ここでＬの設計値Ｌｏ
での抵抗値しでの抵抗値をＲ１（０），変化分を△ＲＩ
とすると剛＝ｐ台△ＲＩ＝側洋となる。

△Ｌ／Ｌｏ＝△ＲＩ／ＲＩ■であり、Ｖｐは次式となる
。

Ｒ２ Ｖｐ＝雨何中雨２（１十；忌里透）Ｖ皿 ここでＶＭ＝Ｒ；愚三軍ＶＤＤ，△Ｖｐ：Ｖｐ−Ｖ抑と
すると△生‐ △ＲＩ − △ＲＩ ＶＰ。

‐柳十Ｒ２‐帯総２．綱Ｒ１（ｏ）△Ｌ
（１５）一Ｒ１（０）十Ｒ２Ｌ数値例ＶＤｏ＝
８Ｖ，Ｖｐｏ＝７ＶとするとＲ１（０）／Ｒ２＝１／７
となり式（１５）よりＡＶｐノＶＭ＝ＶＭ＝き△Ｌ／Ｌ
。

≠・‐１４／７△Ｌ／Ｌｏとなる。これは設計範囲△Ｖ
ｐ／Ｖｐ。＝（６．５／７〜９／７）△Ｌ／Ｌに対して
かなり小さく、第１０図の方式は、第９図の方式より効
率が悪い。一方第１０図の方式は作り方が容易という利
点がある。〔発明の効果〕 以上説明したごと〈本発明を用いれば、デバイスパラメ
ータの変動があっても、メモリは１の性能の変動を少な
くでき、歩留りを考えると高性能のメモリは１が実現で
きる。

【図面の簡単な説明】

第１図は、メモリのアクセス時間（ｔａｃｃ）、消費電
力（Ｐｄ）のチャンネル長依存性を示す図、第２図はＭ
ＯＳトランジスタのチャンネル長を示す図、第３図は、
メモリの構成図、第４図はメモリの遅延駆動パルス列の
図、第５図は、遅延駆動パルス発生回路の例、第６図は
しきし、値電圧（Ｖ山）のチャンネル長依存性を示す図
、第７図〜第１０図は本発明による実施例である。 潔ノ図 努２図 第３函 第４図 努づ図 繁る図 素フ図 素グ図 弟タ図 多ノク綱

Claims (1)

【特許請求の範囲】
1. １ 入力パルス信号を第１のトランジスタを介して第２
   のトランジスタのゲートに入力し、該入力パルスの遅延
   反転信号と等価の信号を第３のトランジスタのゲートに
   入力とし、第２、第３のトランジスタを直列に接続した
   パルス遅延回路を有するＭＯＳ型集積回路において、第
   ２、第３のトランジスタがともにオンとなる際の第２の
   トランジスタのゲート電圧を、トランジスタのチヤンネ
   ル長もしくはしきい値電圧によつて制御することを特徴
   とするＭＯＳ型集積回路。