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Die
Erfindung betrifft eine dynamische Speicherschaltung, insbesondere
eine DRAM-Speicherschaltung sowie ein Verfahren zum Betreiben einer solchen
Speicherschaltung insbesondere zur Ansteuerung eines Ausleseverstärkers der
dynamischen Speicherschaltung.
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Eine
Anforderung an DRAM-Speicherbausteine ist, die Betriebsspannung
immer weiter zu reduzieren. Bei abnehmender Betriebsspannung einer DRAM-Speicherschaltung
verschiebt sich der Arbeitspunkt der heute gebräuchlichen Ausleseverstärker zu
immer tieferen Spannungen hin. Gleichzeitig nimmt entsprechend die
Schwellspannung der darin verwendeten Transistoren ab, wobei jedoch
der Sperrstrom des Transistors exponentiell mit abnehmender Schwellspannung
ansteigt. Daher ist ein Absenken der Schwellspannung nur bis zu
einem bestimmten Minimalwert möglich,
um den Sperrstrom nicht über
einen Maximalwert ansteigen zu lassen. Wenn der Minimalwert der
Schwellspannung erreicht ist, können
bei weiterer Verringerung der Versorgungsspannung die Betriebsbedingungen
des Ausleseverstärkers
nicht mehr geeignet eingestellt werden.
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Bisher
wurden die Arbeitspunkte der Transistoren des Ausleseverstärkers entweder
durch geeignete Wahl der Schwellspannungen der Transistoren oder
durch die Regelung dieser Schwellspannungen so realisiert, dass
die dynamischen Eigenschaften und gleichzeitig auch das Sperrverhalten
für den
Betrieb der Speicherschaltung ausreichend waren. Dies wird jedoch
bei weiter abnehmenden Versorgungsspannungen schwieriger.
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Weiterhin
bewirkt eine abnehmende Betriebsspannung einer DRAM-Speicherschaltung, dass
die Verstärkung
des Auslesever stärkers
reduziert wird, so dass sich das dynamische Verhalten der Speicherschaltung
verschlechtert.
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, eine dynamische
Speicherschaltung und ein Verfahren zum Betreiben einer dynamischen Speicherschaltung
zur Verfügung
zu stellen, wobei der Sperrstrom des Ausleseverstärkers im
aktivierten Zustand reduziert ist und wobei Leckströme im inaktiven
Zustand des Ausleseverstärkers
reduziert sind. Ferner ist Aufgabe der vorliegenden Erfindung, dass der
Ausleseverstärker
im dynamischen Betrieb ein günstiges
Verhalten aufweist, d.h., dass der Bewertungsvorgang zum Auslesen
einer Speicherzelle beschleunigt werden kann.
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Diese
Aufgaben werden durch die Speicherschaltung nach Anspruch 1 sowie
durch das Verfahren nach Anspruch 19 gelöst.
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Weitere
vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Gemäß einem
ersten Aspekt der vorliegenden Erfindung ist eine dynamische Speicherschaltung
vorgesehen, die ein Bitleitungspaar mit zwei Bitleitungen, eine
Speicherzelle mit einer Speicherkapazität und einem Auswahltransistor,
um bei einem Aktivieren die Speicherkapazität mit einer der Bitleitungen
zu verbinden, so dass ein Ladungsunterschied zwischen den Bitleitungen
des Bitleitungspaares bewirkt wird und einen Ausleseverstärker mit
mindestens einem Transistor aufweist, um den bewirkten Ladungsunterschied
zu verstärken.
Mithilfe einer Steuereinheit, die mit einem Substratanschluss des Transistors
verbunden ist, wird ein von dem Betriebszustand der Speicherschaltung
abhängiges
Substratpotential an das Substrat des Transistors angelegt.
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Die
erfindungsgemäße Speicherschaltung hat
den Vorteil, dass das Substratpotential abhängig von dem Betriebszustand
an das Substrat des Transistors (Backgate, Backbias) des Auslesever stärkers anlegbar
ist, so dass in jedem Betriebszustand der betreffende Transistor
an einem optimierten Arbeitspunkt betrieben werden kann. Die Anpassung
des Substratpotentials abhängig
von dem Betriebszustand ermöglicht
es beispielsweise, in einem inaktiven Zustand des Ausleseverstärkers den
Leckstrom zu reduzieren, das Verstärken eines Ladungsunterschiedes
auf dem Bitleitungspaar zu beschleunigen und die Stromaufnahme beim
Halten des Ladungsunterschiedes bei einem aktivierten Ausleseverstärker zu
reduzieren.
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Vorzugsweise
kann die Steuereinheit abhängig
von dem Betriebszustand ein erstes oder ein zweites Substratpotential
an das Substrat des Transistors anlegen.
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Gemäß einer
bevorzugten Ausführungsform ist
der Ausleseverstärker
aktivierbar, um eine der Bitleitungen auf ein hohes und die entsprechend
andere auf ein niedriges Bitleitungspotential zu bringen, wobei
die Steuereinheit gestaltet ist, um zumindest bei inaktiviertem
Ausleseverstärker
ein Mittenpotential an das Substrat des Transistors anzulegen, wobei das
Mittenpotential zwischen dem hohen und dem niedrigen Bitleitungspotential
liegt. Durch die Wahl des Mittenpotential zwischen dem hohen und
dem niedrigen Bitleitungspotential kann der Sperrstrom durch den
Transistor des Ausleseverstärkers
bei inaktiviertem Ausleseverstärker
vorteilhaft reduziert werden, da der Fluss von potentiellen Leckströmen in dem
Ausleseverstärker
aufgrund fehlender Potentialdifferenzen minimiert bzw, eliminiert
ist.
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Insbesondere
kann das Mittenpotential so gewählt
sein, dass ein Leckstrom des Transistors bei inaktiviertem Ausleseverstärker einen
vorgegebenen Schwellwert nicht überschreitet.
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Gemäß einer
weiteren Ausführungsform
der Erfindung kann die Steuereinheit eine Potentialeinstelleinheit
aufweisen, um bei deaktiviertem Auswahltransistor die Potentiale
der Bitleitungen des Bitleitungspaares auf ein Ausgleichspotential
einzu stellen, wobei das Mittenpotential dem Ausgleichspotential
entspricht. Da der Transistors des Ausleseverstärkers mit einem Anschluss mit
der Bitleitung verbunden ist, kann zwischen dem Substrat des Transistors
und dem Anschluss kein Leckstrom fließen, da sowohl der Anschluss
als auch das Substrat des Transistors des Ausleseverstärkers auf
dem gleichen Potential, nämlich
dem Ausgleichs- bzw. Mittenpotential liegen.
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Vorzugsweise
kann der Ausleseverstärker gestaltet
sein, um bei aktiviertem Auswahltransistor die Bitleitungen des
Bitleitungspaares auf ein entsprechend hohes bzw. niedriges Bitleitungspotential in
einer Verstärkungsphase
zu bringen und in einer sich daran anschließenden Haltephase die Bitleitungen
auf den entsprechenden Bitleitungspotentialen zu halten.
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Gemäß einer
bevorzugten Ausführungsform weist
der Ausleseverstärker
mindestens einen n-Kanal-Feldeffekttransistor auf. Insbesondere
ist die Steuereinheit gestaltet, um das Substratpotential des mindestens
einen n-Kanal-Feldeffekttransistors
zumindest während
der Haltephase auf ein zweites Potential zu bringen, das kleiner
als das Mittenpotential ist, insbesondere das gleich oder kleiner
als das niedrige Bitleitungspotential ist.
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Alternativ
kann die Steuereinheit gestaltet sein, um das Substratpotential
des mindestens einen n-Kanal-Feldeffekttransistors
zumindest während
der Haltephase zunächst
auf das niedrige Bitleitungspotential zu bringen und nach einer
vorgegebenen Zeitdauer auf ein zweites Potential zu bringen, das
kleiner als das niedrige Bitleitungspotential ist. Dies hat den
Vorteil, dass zunächst
in der Verstärkungsphase ein
ausreichender Drainstrom durch den Transistor fließen kann,
um eine möglichst
schnelle Ladungstrennung auf den Bitleitungen zu erreichen. Durch das
Vorsehen des zweiten Potentials, das unter dem niedrigen Bitleitungspotential
liegt, kann ein ausreichend großes
Sperrverhalten des Transistors bewirkt werden, so dass der Sperrstrom
durch den Transistor reduziert ist, um die Stromaufnahme der Speicherschaltung
zu begrenzen.
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Die
Steuereinheit kann gestaltet sein, um das Substratpotential des
mindestens einen n-Kanal-Feldeffekttransistors nach Deaktivieren
des Ausleseverstärkers
auf das Mittenpotential zu bringen. Die Rückführung auf das Mittenpotential
kann auch vor oder nach dem Deaktivieren des Ausleseverstärkers erfolgen.
Dabei kann der sich ergebende Verschiebestrom der durch die Änderung
des Substratpotentials erzeugt wird, beim Rückführen vor oder während der
Deaktivierung aus den Stromquellen des Ausleseverstärkers gespeist
werden. Dadurch wird der nachfolgende Bitleitungsvorladevorgang
erheblich beschleunigt. Ein Rückführen nach
der Deaktivierung stellt sicher, dass die zurückgeschriebene Zellinformation
nicht gestört
wird.
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Alternativ
kann vorgesehen sein, dass die Steuereinheit das Substratpotential
des mindestens einen n-Kanal-Feldeffekttransistors
bei Deaktivieren des Ausleseverstärkers zunächst auf das niedrige Bitleitungspotential
zu bringen und nach einer weiteren vorgegebenen Zeitdauer auf das
Mittenpotential zu bringen.
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Gemäß einer
bevorzugten Ausführungsform der
Erfindung weist der Ausleseverstärker
einen ersten und einen zweiten n-Kanal-Feldeffekttransistor auf, die in Reihe
zwischen der ersten und der zweiten Bitleitung geschaltet sind,
wobei der erste n-Kanal-Feldeffekttransistor mit einem ersten Anschluss mit
der ersten Bitleitung und der zweite n-Kanal-Feldeffekttransistor mit einem zweiten
Anschluss mit der zweiten Bitleitung verbunden sind, wobei zweite
Anschlüsse
der n-Kanal-Feldeffekttransistoren miteinander und mit einem ersten
Auslesesignal verbunden sind, wobei ein Steueranschluss des ersten
n-Kanal-Feldeffekttransistors mit der zweiten Bitleitung und ein
Steueranschluss des zweiten n-Kanal-Feldeffekttransistors
mit der ersten Bitleitung verbun den sind, wobei die Steuereinheit
gestaltet ist, um das erste Auslesesignal während der Verstärkungsphase von
dem Mittenpotential in Richtung des niedrigen Bitleitungspotentials
abzusenken.
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Gemäß einer
weiteren Ausführungsform
der Erfindung kann der Ausleseverstärker mindestens einen p-Kanal-Feldeffekttransistor
aufweisen. Insbesondere ist die Steuereinheit gestaltet, um das
Substratpotential des mindestens einen p-Kanal-Feldeffekttransistors
zumindest während
der Haltephase auf ein drittes Potential zu bringen, das größer als das
Mittenpotential ist, insbesondere das gleich oder größer ist
als das hohe Bitleitungspotential.
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Alternativ
kann die Steuereinheit gestaltet sein, um das Substratpotential
des mindestens einen p-Kanal-Feldeffekttransistors
zumindest während
der Haltephase zunächst
auf das hohe Bitleitungspotential zu bringen und anschließend auf
ein drittes Potential zu bringen, das größer als das hohe Bitleitungspotential
ist.
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Vorzugsweise
ist die Steuereinheit gestaltet, um das Substratpotential des mindestens
einen p-Kanal-Feldeffekttransistors
bei Deaktivieren des Ausleseverstärkers auf das Mittenpotential
zu bringen. Alternativ kann die Steuereinheit das Substratpotential
des mindestens einen p-Kanal-Feldeffekttransistors
bei Deaktivieren des Ausleseverstärkers zunächst auf das hohe Bitleitungspotential
bringen und nach einer vierten vorgegebenen Zeitdauer auf das Mittenpotential
bringen. Die Rückführung auf
das Mittenpotential kann, wie oben beschrieben, auch vor und nach
dem Deaktivieren erfolgen.
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Gemäß einer
weiteren bevorzugten Ausführungsform
weist der Ausleseverstärker
einen ersten und einen zweiten p-Kanal-Feldeffekttransistor auf, die in Reihe
zwischen der ersten und der zweiten Bitleitung geschaltet sind.
Der erste p- Kanal-Feldeffekttransistor
ist mit einem ersten Anschluss mit der ersten Bitleitung und der
zweite p-Kanal-Feldeffekttransistor
mit einem zweiten Anschluss mit der zweiten Bitleitung verbunden.
Zweite Anschlüsse
der p-Kanal-Feldeffekttransistoren
sind miteinander und mit einem zweiten Auslesesignal verbunden,
wobei ein Steueranschluss des ersten p-Kanal-Feldeffekttransistors
mit der zweiten Bitleitung und ein Steueranschluss des zweiten p-Kanal-Feldeffekttransistors mit
der ersten Bitleitung verbunden sind, wobei die Steuereinheit gestaltet
ist, um das zweite Auslesesignal während der Verstärkungsphase
von dem Mittenpotential in Richtung des hohen Bitleitungspotentials
zu erhöhen.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum
Betreiben einer dynamischen Speicherschaltung vorgesehen, wobei
die dynamische Speicherschaltung ein Bitleitungspaar mit zwei Bitleitungen,
eine Speicherzelle mit einer Speicherkapazität und mit einem Auswahltransistor,
und einen Ausleseverstärker
mit mindestens einem Transistor umfasst. Das Verfahren umfasst die
Schritte des Aktivierens der Speicherzelle, um die Speicherkapazität mit einer
der Bitleitungen zu verbinden, so dass ein Ladungsunterschied zwischen
den Bitleitungen des Bitleitungspaares bewirkt wird, des Verstärkens des
auf den Bitleitungen bewirkten Ladungsunterschiedes, und des Anlegens
eines von einem Betriebszustand der Speicherschaltung abhängigen Substratpotentials
an das Substrat des Transistors.
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Bevorzugte
Ausführungsformen
der Erfindung werden nachfolgend anhand der beigefügten Zeichnungen
ausführlicher
erörtert.
Es zeigen:
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1 ein
Schaltbild eines Ausschnittes einer dynamischen Speicherschaltung
gemäß der vorliegenden
Erfindung;
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2 ein
Signal-Zeit-Diagramm zur Darstellung des Verlaufs des Substratpotentials
eines n-Kanal-Feldeffekt-Transistors und eines p-Kanal-Feldeffekttransistors
des Ausleseverstär kers
abhängig
von dem Betriebszustand der Speicherschaltung gemäß einer
ersten Ausführungsform;
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3 ein
Signal-Zeit-Diagramm zur Darstellung des Verlaufs des Substratpotentials
eines n-Kanal-Feldeffekttransistors und eines p-Kanal-Feldeffekttransistors
des Ausleseverstärkers
gemäß einer weiteren
Ausführungsform
der Erfindung;
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4 ein
Signal-Zeit-Diagramm zur Darstellung des Verlaufs des Substratpotentials
eines n-Kanal-Feldeffekttransistors und eines p-Kanal-Feldeffekttransistors
des Ausleseverstärkers
abhängig
von einem Betriebszustand der Speicherschaltung gemäß einer
dritten Ausführungsform
der Erfindung;
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5 ein
Signal-Zeit-Diagramm zur Darstellung des Verlaufs der Substratpotentiale
eines n-Kanal-Feldeffekttransistors und eines p-Kanal-Feldeffekttransistors
des Ausleseverstärkers
abhängig
von dem Betriebszustand der Speicherschaltung gemäß einer
vierten Ausführungsform
der Erfindung;
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6 ein
Signal-Zeit-Diagramm zur Darstellung des Verlaufs der Substratpotentiale
eines n-Kanal-Feldeffekttransistors und eines p-Kanal-Feldeffekttransistors
des Ausleseverstärkers
abhängig
von dem Betriebszustand der Speicherschaltung gemäß einer
fünften
Ausführungsform
der Erfindung;
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7 ein
Signal-Zeit-Diagramm zur Darstellung des Verlaufs der Substratpotentiale
eines n-Kanal-Feldeffekttransistors und eines p-Kanal-Feldeffekttransistors
des Ausleseverstärkers
abhängig
von dem Betriebszustand der Speicherschaltung gemäß einer
sechsten Ausführungsform
der Erfindung; und
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8 ein
Signal-Zeit-Diagramm zur Darstellung des Verlaufs der Substratpotentiale
eines n-Kanal-Feldeffekttransistors und eines p-Kanal-Feldeffekttransistors
des Ausleseverstärkers
abhängig
von dem Betriebszustand der Speicherschaltung gemäß einer
siebten Ausführungsform
der Erfindung.
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In 1 ist
ein Schaltplan eines Ausschnitts der erfindungsgemäßen Speicherschaltung 1 dargestellt.
Die Speicherschaltung weist eine dynamische Speicherzelle 2 auf,
die einen Speicherkapazität 3 und
einen Auswahltransistor 4 umfasst. Die Speicherkapazität 3 ist
mit einem Anschluss mit einem festgelegten Potential, insbesondere
einem Mittenpotential, verbunden. Ein weiterer Anschluss der Speicherkapazität ist mit
einem ersten Anschluss des Auswahltransistors 4 und ein
zweiter Anschluss des Auswahltransistors 4 ist mit einer
ersten Bitleitung 5 eines Bitleitungspaares verbunden.
An einem Steueranschluss des Auswahltransistors 4 kann
ein Aktivierungssignal angelegt werden, um die Speicherzelle zum
Beschreiben, zum Auslesen oder zum Auffrischen zu adressieren.
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Die
erste Bitleitung 5 bildet mit einer zweiten Bitleitung 6 das
Bitleitungspaar. Die Bitleitungen sind mit einer Ausgleichseinheit 7 verbunden,
die abhängig
von einem Ausgleichssignal EQL die Potentiale auf der ersten und
der zweiten Bitleitung 5, 6 ausgleicht und auf
ein Ausgleichspotential VEQ bringt. Die Ausgleichseinheit
ist aktiviert, wenn der Auswahltransistor 4 der Speicherzelle 2 deaktiviert
ist. Beim Auslesen, Beschreiben oder Auffrischen der Speicherzelle 2 wird
jedoch die Ausgleichseinheit 7 deaktiviert, so dass sich
auf den Bitleitungen 5, 6 des Bitleitungspaares
ein detektierbarer Ladungsunterschied ausbilden kann.
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Des
Weiteren weisen die Bitleitungen 5, 6 des Bitleitungspaares
eine erste Schalteinrichtung 8 und eine zweite Schalteinrichtung 9 auf,
die mit einem ersten Schaltsignal MUXt bzw. einem zweiten Schaltsignal
MUXb aktivierbar sind. Die erste Schalteinrichtung 8 dient
dazu, einen auf dem Bitleitungspaar bestehenden Ladungsunterschied
einem Ausleseverstärker 10 zuzuführen. Die
zweite Schalteinrichtung 9 dient dazu, den durch den Ausleseverstärker 10 verstärkten Potentialunterschied
auf den Bitleitungen 5, 6 des Bitleitungspaares
als ausgelesenes Datum z. B. einer Datenauswahleinheit (nicht gezeigt)
zur Verfügung
zu stellen. Die Weiterverarbeitung des ausgelesenen Datums ist aus
dem Stand der Technik bekannt, und es wird hierin nicht weiter darauf
eingegangen. Weiterhin kann die zweite Schalteinrichtung 9 auch
mit einem weiteren Bitleitungspaar verbunden sein, so dass der Ausleseverstärker 10 mit
einer geteilten Bitleitung verwendet werden kann.
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Der
Ausleseverstärker 10 weist
einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 11, 12 auf,
die in Reihe zwischen der ersten Bitleitung 5 und der zweiten
Bitleitung 6 geschaltet sind. D.h., ein erster Anschluss
des ersten n-Kanal-Feldeffekttransistors
ist mit der ersten Bitleitung und ein erster Anschluss des zweiten
n-Kanal-Feldeffekttransistors mit
der zweiten Bitleitung 6 verbunden. Zweite Anschlüsse der
beiden n-Kanal-Feldeffekttransistoren 11, 12 sind
miteinander und mit einem ersten Ansteuersignal NCS verbunden. Ein
Steueranschluss des ersten n-Kanal-Feldeffekttransistors 11 ist
mit der zweiten Bitleitung und ein Steueranschluss des zweiten n-Kanal-Feldeffekttransistors 12 mit
der ersten Bitleitung verbunden. Die Substrate des ersten und des
zweiten n-Kanal-Feldeffekttransistors 11, 12 können mit
einem steuerbaren ersten Substratpotential NSAWELL verbunden werden.
Der Substratanschluss der n-Kanal-Feldeffekttransistoren entspricht dem
Backgate-Anschluss, um eine Backbias-Spannung anzulegen.
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Ferner
weist der Ausleseverstärker 10 einen ersten
und einen zweiten p-Kanal-Feldeffekttransistor 13, 14 auf,
die in Reihe zwischen der ersten und der zweiten Bitleitung 5, 6 geschaltet
sind. D.h., ein erster Anschluss des ersten p-Kanal-Feldeffekttransistors 13 ist
mit der ersten Bitleitung 5 und ein erster Anschluss des
zweiten p-Kanal-Feldeffekttransistors 14 mit
der zweiten Bitleitung 6 verbunden. Zweite Anschlüsse der
p-Kanal-Feldeffekttransistoren 13, 14 sind miteinander
und mit einem zweiten Ansteuersignal PCS verbunden. Ein Steueranschluss
des ersten p-Kanal-Feldeffekttransistors 13 ist
mit der zweiten Bitleitung 6 und ein Steueranschluss des
zweiten p-Kanal-Feldeffekttransistors 14 mit der ersten
Bitleitung 5 verbunden. Die Substratanschlüsse des
ersten und des zweiten p-Kanal-Feldeffekttransistors 13, 14 sind
mit einem zweiten Substratpotential PSAWELL verbunden.
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Die
ersten und zweiten n-Kanal-Feldeffekttransistoren 11, 12 sowie
der erste und der zweite p-Kanal-Feldeffekttransistor 13, 14 sind
in integrierter Weise hergestellt und befinden sich vorzugsweise
in einer Dotierwanne in dem Wafersubstrat, in dem die Speicherschaltung
ausgebildet ist. Das Substratpotential wird daher an die Dotierwannen
der n-Kanal-Feldeffekttransistoren 11, 12 und
der p-Kanal-Feldeffekttransistoren 13, 14 des
Ausleseverstärkers 10 angelegt.
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Die
Signale der Speicherschaltung werden von einer Steuereinheit 15 bereitgestellt,
die im Wesentlichen die peripheren Schaltungen der Speicherschaltung
umfasst, wie z.B. Adressdekodierers, Spannungsquellen, Signalsteuerungen
und dergleichen, die bei DRAM-Schaltungen üblicherweise vorgesehen sind.
Die Steuereinheit 15 stellt das Aktivierungssignal WL,
das Ausgleichssignal EQL, das erste Schaltsignal MUXt, das zweite
Schaltsignal MUXb, das erste Ansteuersignal NCS, das zweite Ansteuersignal
PCS, das erste Substratpotential NSAWELL und das zweite Substratpotential
PSAwell in geeigneter nachfolgend ausführlich beschriebener Weise
zur Verfügung.
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Im
Folgenden wird der Betrieb einer solchen Speicherschaltung, insbesondere
ein Auslesen der Speicherzelle, beschrieben. Solange das Aktivierungssignal
WL inaktiv ist, d.h. der Auswahltransistor 4 ist geöffnet, befindet
sich die Speicherschaltung in einem inaktiven Betriebszustand. Beim
inaktiven Betriebszustand aktiviert das Ausgleichssignal EQL die Ausgleichseinrichtung,
so dass beide Bitleitungen 5, 6 des Bitleitungspaares
an ein Ausgleichspotential VEQ angelegt
sind und miteinander kurzgeschlossen sind, so dass sich das gleiche
Ladungspotential auf beiden Bitleitungen befindet. Die erste und
die zweite Schalteinrichtung 8, 9 sind geöffnet.
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Beim
Aktivieren des Aktivierungssignals, d.h. der Auswahltransistor wird
geschlossen, fließt
Ladung auf die erste Bitleitung, so dass sich ein Potentialunterschied
auf den beiden Bitleitungen 5, 6 des Bitleitungspaares
herausbildet. Gleichzeitig oder kurz zuvor wird das Ausgleichssignal
deaktiviert, so dass die Ausgleichseinrichtung 7 ausgeschaltet
ist, und beide Bitleitungen 5, 6 von dem Ausgleichspotential
VEQ und voneinander getrennt sind. Ebenfalls gleichzeitig
oder kurz vor dem Aktivieren des Aktivierungssignals wird die zweite
Schalteinrichtung 9 die im deaktivierten Zustand geschlossen
war, geöffnet, so
dass lediglich die erste Schalteinrichtung 8 geschlossen
ist. Nun liegt die Potentialdifferenz der Bitleitungen an dem Ausleseverstärker 10 an.
Der Ausleseverstärker 10 verstärkt die
Potentialdifferenz, indem die Bitleitung mit dem höheren Potential
in Richtung eines hohen Bitleitungspotentials, z.B. in Richtung
der Versorgungsspannung VDD, mit der die Speicherschaltung betrieben
wird, und die Bitleitung, auf der sich das niedrigere Potential
befindet, in Richtung eines niedrigen Bitleitungspotentials, vorzugsweise
eines Massepotentials, gezogen wird. Das Auslesen der Speicherzelle 2 mithilfe
des Ausleseverstärkers 10 findet
in zwei Phasen statt. Während einer
Verstärkungsphase
werden die Ladungspotentiale auf das hohe und das niedrige Bitleitungspotential
getrennt und während
einer Haltephase werden die so verstärkten Bitleitungspotentiale
für eine
bestimmte Zeitdauer gehalten, während
der die verstärkte
Potentialdifferenz zwischen dem hohen und dem niedrigen Bitleitungspotential
ausgelesen werden kann.
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Während der
Verstärkungsphase
wird zunächst
das erste und das zweite Ansteuersignal NCS und PCS auf einem Mittenpotential
gehalten, das vorzugsweise dem Ausgleichspotential VEQ entspricht. Nach
einer bestimmten Zeitdauer wird das erste Ansteuersignal in Richtung
des niedrigen Bitleitungspotentials und das zweite Ansteuersignal
PCS in Richtung des hohen Bitleitungspotentials gezogen, um die
Verstärkung
des Ausleseverstärkers
zu unterstützen,
so dass der Vorgang des Trennens der Potentiale auf den Bitleitungen
erfolgt.
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Während üblicherweise
vorgesehen ist, dass die Substratpotentiale von n-Kanal-Feldeffekttransistoren
in einer DRAM-Speicherschaltung
auf dem niedrigsten Potential der Speicherschaltung und die Substratpotentiale
der p-Kanal-Feldeffekttransistoren
der Speicherschaltung auf dem größten Potential in
der Speicherschaltung liegt, ist erfindungsgemäß vorgesehen, das Substratpotential
abhängig
von dem Betriebszustand, d.h. inaktiver Zustand, der Verstärkungsphase
und der Haltephase des aktiven Zustands, anzulegen. D.h., es ist
ein veränderliches Substratpotential
für die
n-Kanal-Feldeffekttransistoren 11, 12 und/oder
die p-Kanal-Feldeffekttransistoren 13, 14 des
Ausleseverstärkers 10 vorgesehen.
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Die
Steuerung der Speicherschaltung 1 wird nachfolgend anhand
der Signal-Zeit-Diagramme der 2 bis 8 näher erläutert. In 2 ist
die Steuerung der Speicherschaltung gemäß einer ersten Ausführungsform
dargestellt. Im inaktiven Zustand der Speicherschaltung, d.h. bei
deaktiviertem Aktivierungssignal WL ist/wird das erste Substratpotential, d.h.
das Substratpotential für
die n-Kanal-Feldeffekttransistoren 11, 12 des Ausleseverstärkers 10 auf
ein Mittenpotential gelegt, das sich zwischen dem hohen und dem
niedrigen Bitleitungspotential befindet, auf die jede der Bitleitungen
durch den Verstärkungsvorgang
gebracht werden kann. Vorzugsweise entspricht das Mittenpotential
exakt dem Potential in der Mitte zwischen dem hohen und dem niedrigen
Bitleitungspotential. Üblicherweise
entspricht das hohe Bitleitungspotential dem hohen Versorgungsspannungspotential
und das niedrige Bitleitungspotential dem Massepotential, so dass
das Mittenpotential der Hälfte
der Versorgungsspannung entspricht. Im inaktiven Zustand der Speicherschaltung
liegen somit an den Bitleitungen 5, 6 und an den
Substratanschlüssen
der n-Kanal-Feldeffekttransistoren 11, 12 des Ausleseverstärkers 10 das
Mittenpotential an, so dass kein Leckstrom zwischen den Bitleitungen
und den Substraten der n-Kanal-Feldeffekttransistoren 11, 12 fließen kann,
da kein Potenti algefälle
vorliegt. Diese Vorgehensweise ist jedoch erst möglich, wenn die Hälfte der
Versorgungsspannung deutlich kleiner ist als die Diodenknickspannung,
die üblicherweise bei
etwa 0,7 Volt liegt. Bei Versorgungsspannungen unterhalb 1,2 V ist
diese Voraussetzung gegeben. Das Mittenpotential kann durch eine
Spannungsquelle bereitgestellt werden, die auch die Spannung des ersten
Anschlusses der Speicherkapazität 3 oder
für das
Ausgleichspotential VEQ liefert. Da der
Ausleseverstärker 10 im
inaktiven Zustand mit allen seinen Anschlüssen mit dem Mittenpotential
verbunden ist, z.B. VEQ auf den Bitleitungen
und das Mittenpotential, das vorzugsweise dem Ausgleichspotential
entspricht, an dem Substratanschluss, werden alle potentiellen Leckströme in dem
Ausleseverstärker 10 im
inaktiven Zustand eliminiert.
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Während der
Verstärkungsphase
beim Auslesen der Speicherzelle 2 wird zunächst das
Substratpotential der n-Kanal-Feldeffekttransistoren 11, 12 auf
dem Mittenpotential gehalten, so dass der Ausleseverstärker 10 im
dynamischen Betrieb ein günstiges
Verhalten aufweist. In der Verstärkungsphase weisen
dann die n-Kanal-Feldeffekttransistoren 11, 12 einen
gegenüber
dem Normalbetrieb erheblich vergrößerten Drainstrom auf, wodurch
eine wesentlich schnellere Bewertung (Verstärkung) der Potentialdifferenz
auf den Bitleitungen 5, 6 erfolgen kann. In der
Verstärkungsphase
werden das erste und das zweite Ansteuersignal NCS und PCS auf das
niedrige bzw. hohe Bitleitungspotential gezogen, um die Verstärkung der
Potentialdifferenz auf den Bitleitungen 5, 6 zu
bewirken. Innerhalb des Zeitraums zwischen Beginn der Flanken des
ersten und des zweiten Ansteuersignals und des Erreichens des hohen bzw.
niedrigen Bitleitungspotentials auf den Bitleitungen wird das erste
Substratpotential für
die Substrate der n-Kanal-Feldeffekttransistoren 11, 12 von
dem Mittenpotential in Richtung des niedrigen Bitleitungspotentials
oder eines Potentials, das niedriger ist als das niedrige Bitleitungspotential,
wie es in 2 dargestellt ist, gezogen.
Dies führt
dazu, dass in der Haltephase, während
der die Bitlei tungspotentiale auf dem hohen und dem niedrigen Bitleitungspotential gehalten
werden, um das Speicherdatum auszulesen, der Sperrstrom des Ausleseverstärkers 10 minimiert
wird. Insbesondere ist es möglich,
das an den n-Kanal-Feldeffekttransistoren 11, 12 anliegende erste
Substratpotential des Ausleseverstärkers 10 abhängig von
der Temperatur bzw. von Prozessschwankungen beim Herstellungsprozess
zu regeln. Das Minimieren der Sperrströme der n-Kanal-Feldeffekttransistoren 11, 12 des
Ausleseverstärkers 10 reduziert
die Stromaufnahme der Speicherschaltung.
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Vor,
während
oder nach dem Deaktivieren des Aktivierungssignals WL werden die
Bitleitungen 5, 6 wieder auf das Ausgleichspotential
gebracht und die Substratpotentiale der n-Kanal-Feldeffekttransistoren 11, 12 auf
das Mittenpotential angehoben, so dass der zuvor beschriebene inaktive
Zustand erreicht wird, bei dem die Leckströme der Speicherschaltung möglichst
minimiert sind. Unter anderem kann der sich ergebende Verschiebestrom,
der durch die Änderung
des Substratpotentials erzeugt wird, bei Rückführen auf das Mittenpotential
vor oder während
der Deaktivierung aus der Stromquelle, mit der der Ausleseverstärker versorgt
wird, gespeist werden. Dadurch wird der nachfolgende Bitleitungsvorladevorgang
erheblich beschleunigt.
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Ein
weiterer wesentlicher Vorteil der vorliegenden Erfindung besteht
darin, dass die n-Kanal-Feldeffekttransistoren 11, 12 während des
Auslesevorgangs bei positivem Substratpotential betrieben werden.
Dadurch verringert sich die Schwellspannung im Arbeitspunkt, wodurch
die Schwellspannung bei 0 V am Substrat höher als normal gewählt werden kann.
Dadurch ist es möglich,
die Dotierstoffkonzentration in der Wanne, d.h. den Substraten der
Transistoren zu erhöhen,
wodurch die stochastische Schwankung der Parameter der Transistoren
des Ausleseverstärkers 10 verringert
wird.
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Gemäß einer
zweiten Ausführungsform
der Erfindung, die in 3 gezeigt ist, wird das Substratpotential
der n-Kanal-Feldeffekttransistoren 11, 12 zweistufig
auf ein gegenüber
dem niedrigen Bitleitungspotential verringertes Potential gebracht.
D.h., das Substratpotential wird wie oben beschrieben während der
Verstärkungsphase
abgesenkt, jedoch zunächst
auf das niedrige Bitleitungspotential, und nachdem das niedrige
Bitleitungspotential im Wesentlichen erreicht ist, wird dieses weiter
zu einem Potential abgesenkt, das niedriger ist als das niedrige Bitleitungspotential.
Dies ist besonders Strom sparend, da das niedrige Bitleitungspotential
vorzugsweise ein Massepotential ist, das als Versorgungspotential
mit hoher Treiberleistung bereitgestellt wird. Da zu Beginn des
Schaltvorgangs des Substratpotentials ein hoher Strom fließt, ist
es zweckmäßig, diesen
Strom nicht durch eine Ladungspumpe, die das gegenüber dem
niedrigen Versorgungspotential erniedrigte Potential bereitstellt,
zur Verfügung
stellen zu müssen.
Durch die zweistufige Absenkung des Substratpotentials wird erreicht,
dass die Ladung der Substrate der n-Kanal-Feldeffekttransistoren 11, 12 zunächst gegen
das Massepotential, d.h. das niedrige Bitleitungspotential, abfließt und anschließend lediglich
die Potentialdifferenz zwischen dem niedrigen Bitleitungspotential
und dem dazu erniedrigten Potential erzeugen muss. Dadurch lässt sich
der Stromverbrauch bei der Steuerung der Substratpotentiale erheblich
verringern.
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Gemäß einer
dritten Ausführungsform,
die in 4 dargestellt ist, ist diese zweistufige Anpassung des
Substratpotentials auch beim Deaktivieren der Speicherschaltung
vorgesehen. D.h., beim Deaktivieren des Aktivierungssignals WL wird
zunächst
das erste Substratpotential an den n-Kanal-Feldeffekttransistoren 11, 12 auf
das niedrige Bitleitungspotential angehoben und anschließend auf
das Mittenpotential.
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Gemäß einer
vierten Ausführungsform,
die in 5 gezeigt ist, ist nun vorgesehen, das Substratpotential
der p-Kanal- Feldeffekttransistoren 12, 13 ebenfalls
abhängig
vom Betriebszustand zu variieren. Bezüglich der Steuerung des ersten
Substratpotentials für
die n-Kanal-Feldeffekttransistoren entspricht die vierte Ausführungsform
der ersten Ausführungsform.
Die Steuerung des zweiten Substratpotentials für die p-Kanal-Feldeffekttransistoren 13, 14 erfolgt
im Wesentlichen analog zur Steuerung des ersten Substratpotentials
für die
n-Kanal-Feldeffekttransistoren 11, 12,
wobei während
der Verstärkungsphase
das zweite Substratpotential auf das hohe Bitleitungspotential bzw.
auf ein gegenüber dem
hohen Bitleitungspotential erhöhtes
Potential angehoben wird. Beim Deaktivieren der Speicherschaltung 1 wird
entsprechend das zweite Substratpotential von dem hohen Bitleitungspotential
bzw. von dem erhöhten
Potential auf das Mittenpotential abgesenkt. Vorzugsweise entsprechen
die Mittenpotentiale des ersten und des zweiten Substratpotentials
einander, diese können
jedoch auch voneinander verschieden gewählt sein. Insbesondere kann
vorgesehen sein, dass das Anheben des zweiten Substratpotentials
zeitversetzt zu dem Absenken des ersten Substratpotentials während der
Verstärkungsphase erfolgt.
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Die
fünfte
Ausführungsform,
die in 6 dargestellt ist, entspricht bezüglich der
Steuerung des ersten Substratpotentials der dritten Ausführungsform,
die in 4 dargestellt ist. Entsprechend analog zur Steuerung
des ersten Substratpotentials wird das zweite Substratpotential
gesteuert, d.h. zweistufig angehoben bzw. abgesenkt. D.h., das zweite
Substratpotential wird zum Zeitpunkt des Absenkens des ersten Substratpotentials
zunächst
auf das hohe Bitleitungspotential gebracht und anschließend von dem
hohen Bitleitungspotential auf ein dazu erhöhtes Potential angehoben. Entsprechend
wird beim Absenken des Substratpotentials beim bzw. nach dem Deaktivieren
der Speicherschaltung zunächst
das zweite Substratpotential auf das hohe Bitleitungspotential abgesenkt
und anschließend
auf das Mittenpotential abgesenkt.
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Eine
sechste Ausführungsform
der Erfindung, die in 7 gezeigt ist, entspricht bezüglich der
Steuerung des ersten Substratpotentials der zweiten Ausführungsform
der Erfindung, wobei der Verlauf des zweiten Substratpotentials
entsprechend dem Verlauf des ersten Substratpotentials gesteuert wird.
D.h., das zweite Substratpotential wird zweistufig zunächst auf
das hohe Bitleitungspotential und anschließend auf ein gegenüber dem
hohen Bitleitungspotential erhöhtes
Potential angehoben und anschließend einfach auf das Mittenpotential
abgesenkt.
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Gemäß einer
siebten Ausführungsform
der Erfindung, wie sie durch das Signal-Zeit-Diagramm der 8 verdeutlicht
wird, entspricht die Steuerung des ersten Substratpotentials derjenigen,
die in 2 bezüglich
der ersten Ausführungsform
dargestellt ist. Im Unterschied zu den vorangehenden Ausführungsformen
wird jedoch das zweite Substratpotential bereits zu Beginn der Verstärkungsphase,
d.h. zu Beginn des Auswertens durch den Ausleseverstärker 10 auf
ein gegenüber
dem hohen Bitleitungspotential erhöhtes Potential bzw. auf das
hohe Bitleitungspotential angehoben. Dadurch lässt sich ein günstiges
Ausleseverhalten erzielen, so dass der Anteil der p-Kanal-Feldeffekttransistoren 13, 14 an
der eigentlichen Bewertung verringert wird.
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- 1
- Speicherschaltung
- 2
- Speicherzelle
- 3
- Speicherkapazität
- 4
- Auswahltransistor
- 5
- erste
Bitleitung
- 6
- zweite
Bitleitung
- 7
- Ausgleichseinheit
- 8
- erste
Schalteinrichtung
- 9
- zweite
Schalteinrichtung
- 10
- Ausleseverstärker
- 11
- erster
n-Kanal-Feldeffekttransistor
- 12
- zweiter
n-Kanal-Feldeffekttransistor
- 13
- erster
p-Kanal-Feldeffekttransistor
- 14
- zweiter
p-Kanal-Feldeffekttransistor
- 15
- Steuereinheit
- WL
- Aktivierungssignal
- EQL
- Ausgleichssignal
- MUXt
- erstes
Schaltsignal
- MUXb
- zweites
Schaltsignal
- NCS
- erstes
Ansteuersignal
- PCS
- zweites
Ansteuersignal
- NSAwell
- erstes
Substratpotential
- PSAwell
- zweites
Substratpotential