DE102006058181A1

DE102006058181A1 - Phasenwechselspeicherbauelement und Verfahren zum Lesen von Daten in einem Phasenwechselspeicherbauelement

Info

Publication number: DE102006058181A1
Application number: DE102006058181A
Authority: DE
Inventors: Woo-yeong Suwon Cho; Byung-Gil Yongin Choi; Du-Eung Yongin Kim; Hyung-Rok Hwaseong Oh; Beak-hyung Hwaseong Cho; Yu-Hwan Ro
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-11-30
Filing date: 2006-11-30
Publication date: 2007-06-21
Anticipated expiration: 2026-12-01
Also published as: DE102006058181B4; US7391644B2; US20070133271A1; JP2007157317A

Abstract

Die Erfindung bezieht sich auf ein Phasenwechselspeicherbauelement und auf ein Verfahren zum Lesen von Daten in einem Phasenwechselspeicherbauelement. DOLLAR A Das Phasenwechselspeicherbauelement (100) umfasst eine Speicherzelle, die mit einer Bitleitung (BL) verbunden ist, einen Hochspannungsschaltkreis (200), der dazu ausgebildet ist, eine hohe Spannung (VSA) aus einer extern zur Verfügung gestellten Versorgungsspannung (VCC) zu erzeugen, wobei die hohe Spannung (VSA) höher als die Versorgungsspannung (VCC) ist; einen Vorladeschaltkreis (150), der dazu ausgebildet ist, die Bitleitung (BL) auf die Versorgungsspannung (VCC) aufzuladen und die Bitleitung (BL) weiter auf die hohe Spannung (VSA) aufzuladen; einen Vorspannungsschaltkreis (160), der dazu ausgebildet ist, der Bitleitung (BL) unter Verwendung der hohen Spannung (VSA) einen Lesestrom zur Verfügung zu stellen; und einen Abtastverstärker (170), der dazu ausgebildet ist, einen Spannungspegel auf der Bitleitung (BL) unter Verwendung der hohen Spannung (VSA) zu detektieren. DOLLAR A Verwendung z. B. in der Speichertechnologie.

Description

Die vorliegende Erfindung bezieht sich auf ein Phasenwechselspeicherbauelement und auf ein Verfahren zum Lesen von Daten in einem Phasenwechselspeicherbauelement.
Halbleiterspeicher sind Bauelemente, die in der Lage sind, selektiv Daten zu speichern und abzurufen. Halbleiterspeicherbauelemente können grob in Speicher mit direktem oder wahlfreiem Zugriff (RAMs) und Nur-Lese-Speicher (ROMs) klassifiziert werden. RAMs sind eine Speicherklasse, die dynamische RAMs (DRAMs) und statische RAMs (SRAMs) umfasst. ROMs sind eine Speicherklasse, die programmierbare ROMs (PROMs), löschbare PROMs (EPROMs), elektrische EPROMs und Flashspeicherbauelemente umfasst.

Eine besondere Form von programmierbaren ROMs, die eine zunehmende Popularität genießt, sind als „Phasenwechsel-RAMs" oder PRAMs bekannt, dies sind Speicherbauelemente, die Chalkogenidlegierungen zum Speichern von Daten verwenden. Ein Grund für die Popularität von PRAMs ist, dass sie im Vergleich mit anderen nichtflüchtigen Bauelementen durch einfache Herstellungsprozesse produziert werden können, was PRAMs den Vorteil gibt, ein kostengünstiges Speicherbauelement mit einer großen Speicherkapazität zur Verfügung zu stellen.

1 ist ein Ersatzschaltbild, das eine Einheitszelle eines Phasenwechselspeicherbauelements zeigt. Bezugnehmend auf 1 umfasst die Einheitszelle 10 ein Speicherelement 11 und ein Auswahlelement 12. Das Speicherelement 11 ist zwischen einer Bitleitung BL und dem Auswahlelement 12 eingeschleift. Das Auswahlelement 12 ist zwischen dem Speicherelement 11 und Masse eingeschleift.

Das Speicherelement 11 umfasst ein Phasenwechselmaterial, wie Ge-Sb-Te (GST), das seinen Widerstand basierend auf seinem physikalischen Zustand variieren kann. Der physikalische Zustand kann entweder einen im Wesentlichen kristallinen oder einen im Wesentlichen amorphen Zustand einnehmen und für das vorliegende Beispiel kann der Zustand des Phasenwechselmaterials (GST), und dadurch sein Widerstand, basierend auf einem über die Bitleitung BL angelegten Strom gesteuert werden.

Das Auswahlelement 12 der Einheitszelle 10 ist ein NMOS-Transistor NT. Es ist zu beachten, dass ein Gate des NMOS-Transistors NT mit einer Wortleitung WL gekoppelt ist. Wenn eine vorgegebene Spannung an die Wortleitung WL angelegt wird, wird der NMOS-Transistor NT leitend geschaltet, um einen Strom durch die Bitleitung BL an das Speicherelement 11 anzulegen. Während in 1 das Speicherelement 11 zwischen der Bitleitung BL und dem Auswahlelement 12 eingeschleift ist, kann das Auswahlelement 12 zwischen der Bitleitung BL und dem Speicherelement 11 eingeschleift sein.

2 ist ein Ersatzschaltbild, das eine weitere Einheitszelle 20 eines Phasenwechselspeicherbauelements zeigt. Bezugnehmend auf 2 umfasst die Einheitszelle 20 ein Speicherelement 21 und ein Auswahlelement 22, wobei das Speicherelement 21 zwischen einer Bitleitung BL und dem Auswahlelement 22 eingeschleift ist. Das vorliegende Speicherelement 21 ist das gleiche wie das in 1 dargestellte Speicherelement 11. Das vorliegende Auswahlelement 22 ist als Diode ausgeführt.

Während des Betriebs, wenn eine Spannungsdifferenz zwischen einer Anode und einer Katode des Auswahlelements 22, d.h. der Diode D, höher als ein Diodenschwellwert wird, wird das Auswahlelement 22 leitend geschaltet, um einen Strom durch die Bitleitung BL an das Speicherelement 21 anzulegen. Entsprechend kann der Widerstand des Speicherelements 21 während Lesevorgängen gemessen werden und Wärme kann während Schreibvorgängen erzeugt werden.

3 ist eine Kennlinie, welche die Betriebseigenschaften des Phasenwechselmaterials GST zeigt, das in den Einheitszellen 10 und 20 gemäß 1 und 2 verwendet wird. Bezugnehmend auf 3 bezeichnet ein Bezugszeichen 1 eine charakteristische Kurve, die einen Wechsel des Phasenwechselmaterials GST in den amorphen Zustand repräsentiert, während Bezugszeichen 2 eine charakteristische Kurve bezeichnet, die einen Wechsel des Phasenwechselmaterials GST in den kristallinen Zustand repräsentiert.

Bezugnehmend auf Kurve 1 kann das Phasenwechselmaterial GST dadurch in seinen amorphen Zustand gewechselt werden, dass das Phasenwechselmaterial GST unter Verwendung eines gesteuerten Stroms für eine Zeitspanne T1 auf eine Temperatur aufgeheizt wird, die höher als der zugehörige Schmelzpunkt Tm ist, und die Temperatur anschlie ßend schnell abgekühlt (abgeschreckt) wird. Der amorphe Zustand ist auch als „Rücksetzzustand" bekannt und wird verwendet um Daten mit einem Wert „1" im Phasenwechselmaterial GST zu speichern.

Bezugnehmend auf Kurve 2 kann das Phasenwechselmaterial GST dadurch in seinen kristallinen Zustand gewechselt werden, dass es unter Verwendung eines gesteuerten Stroms für eine Zeitspanne T2, die typischerweise länger als T1 ist, auf eine Temperatur aufgeheizt wird, die höher als eine zugehörige Kristallisationstemperatur Tc und niedriger als die Schmelztemperatur Tm ist, und das Phasenwechselmaterial GST anschließend relativ langsam abgekühlt wird. Der kristalline Zustand ist auch als „Setzzustand" bekannt und wird verwendet um Daten mit einem Wert „0" zu speichern. Es ist zu beachten, dass der Widerstand des Phasenwechselmaterials GST im amorphen Zustand höher als im kristallinen Zustand ist.

Ein normales Phasenwechselspeicherbauelement, das eine Mehrzahl von Speicherzellen aufweist, kann eine externe Versorgungsspannung VCC empfangen, um seine Bitleitungen BL vorzuladen und/oder um die Bitleitungen BL mit dem Lesestrom zu versorgen. Für Lesevorgänge umfasst das Phasenwechselspeicherbauelement allgemein einen Vorladeschaltkreis, einen Vorspannungsschaltkreis und einen Abtastverstärker. Der Vorladeschaltkreis lädt die Bitleitungen BL vorläufig auf die Versorgungsspannung VCC auf. Der Vorspannungsschaltkreis legt den Lesestrom von der Versorgungsspannung VCC an die Bitleitung BL an. Der Abtastverstärker vergleicht eine Spannung eines Abtastknotens mit einer Referenzspannung und liest Daten aus der Speicherzelle.

Während eines Lesevorgangs kann ein „Abtastspielraum" oder eine „Abtasttoleranz" des Abtastverstärkers jedoch versehentlich reduziert oder die Versorgungsspannung VCC kann unter einen vorgegebenen Span nungspegel von z.B. 1,5V abfallen. Der Abtastspielraum entspricht einer Spannungsdifferenz zwischen den Rücksetz- und Setzzuständen am Abtastknoten in einer Speicherzelle. Für Ausführungsbeispiele, bei denen das Auswahlelement einen NMOS-Transistor verwendet, wie z.B. in der Speicherzelle 10 gemäß 1, und die Versorgungsspannung VCC gleich 1,5V ist, wird der Abtastknoten auf ungefähr 1,5V gehalten, wenn die Speicherzelle im Rücksetzzustand konfiguriert ist. Der Abtastknoten wird jedoch von der Versorgungsspannung VCC auf den Massepegel reduziert, wenn die Speicherzelle im Setzzustand konfiguriert ist.

Andererseits wird, für den Fall, dass das Auswahlelement einer Speicherzelle als Diode ausgebildet ist, wie z.B. in der Speicherzelle 20 gemäß 2, der Abtastknoten auf ungefähr 1,5V gehalten, wenn die Speicherzelle 20 im Rücksetzzustand gehalten wird, wobei der Abtastknoten aber auf die Schwellenspannung der Diode reduziert wird, wenn die Speicherzelle in den Setzzustand konfiguriert ist. Aus diesem Grund ist der Abtastspielraum eines Phasenwechselspeicherbauelements, das eine Diode D als Auswahlelement aufweist, durch die Schwellenspannung der Diode D reduziert. Der Abtastspielraum kann weiter reduziert werden, wenn die Schwellenspannung der Diode D aufgrund von Einflüssen während des Herstellungsprozesses der Diode ansteigt.

Daher kann es vorteilhaft sein, den Abtastspielraum eines Phasenwechselspeicherbauelements zu verbessern, das während Lesevorgängen Dioden als Auswahlelemente verwendet.

Der Erfindung liegt das technische Problem zugrunde, ein Phasenwechselspeicherbauelement und ein Verfahren zum Lesen von Daten in einem Phasenwechselspeicherbauelement bereitzustellen, die einen stabilen Lesevorgang gewährleisten, insbesondere durch eine Verbesserung der Abtasttoleranz von Phasenwechselspeichern.

Die Erfindung löst dieses Problem durch Bereitstellen eines Phasenwechselspeicherbauelements mit den Merkmalen des Patentanspruchs 1 oder 11 und durch ein Verfahren zum Lesen von Daten in einem Phasenwechselspeicherbauelement mit den Merkmalen des Patentanspruchs 9 oder 19.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.

Die Erfindung ist darauf gerichtet, die zuvor genannten Probleme durch Bereitstellen eines Phasenwechselspeicherbauelements und eines zugehörigen Leseverfahrens zu lösen, die eine Ladungspumpe zur Verbesserung der Abtastspielräume verwenden.

In beispielhafter Ausgestaltung umfasst das Phasenwechselspeicherbauelement eine Speicherzelle, die mit einer Bitleitung verbunden ist, einen Hochspannungsschaltkreis, der dazu ausgebildet ist, eine hohe Spannung aus einer Versorgungsspannung zu erzeugen, einen Vorladeschaltkreis, der dazu ausgebildet ist, die Bitleitung auf die Versorgungsspannung aufzuladen und die Bitleitung weiter auf die hohe Spannung aufzuladen, einen Vorspannungsschaltkreis, der dazu ausgebildet ist, der Bitleitung unter Verwendung der hohen Spannung einen Lesestrom zur Verfügung zu stellen, und einen Abtastverstärker, der dazu ausgebildet ist, einen Spannungspegel auf der Bitleitung unter Verwendung der hohen Spannung zu detektieren.

In einer anderen beispielhafter Ausgestaltung umfasst ein Verfahren zum Lesen von Daten in einem Phasenwechselspeicherbauelement ein Entladen einer Bitleitung, die mit einer Speicherzelle verbunden ist, ein Laden der Bitleitung unter Verwendung einer Versorgungsspannung, ein Laden der Bitleitung unter Verwendung einer hohen Spannung, nachdem die Bitleitung unter Verwendung der Versorgungsspannung geladen wurde, ein Bereitstellen eines Lesestroms für die Bitleitung unter Verwendung der hohen Spannung und ein Abtasten einer Spannung auf der Bitleitung unter Verwendung der hohen Spannung und ein Lesen von Daten aus der Speicherzelle.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Ersatzschaltbild einer Einheitszelle eines Phasenwechselspeicherbauelements,
2 ein Ersatzschaltbild einer Einheitszelle eines anderen Phasenwechselspeicherbauelements,
3 ein Kennliniendiagramm von Betriebseigenschaften eines Phasenwechselmaterials,
4 ein Blockdiagramm einer strukturellen Eigenschaft eines Phasenwechselspeicherbauelements in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung,
5 ein Zeitablaufdiagramm eines Betriebs des Phasenwechselspeicherbauelements gemäß 4,
6 ein Schaltbild eines Abtastverstärkers aus 5,
7 ein Zeitablaufdiagramm eines Betriebs des Abtastverstärkers gemäß 6,
8 ein Blockdiagramm einer strukturelle Eigenschaft eines Phasenwechselspeicherbauelements in Übereinstimmung mit einem anderen Ausführungsbeispiel der Erfindung,
9 ein Zeitablaufdiagramm eines Betriebs des Phasenwechselspeicherbauelements gemäß 8 und
10 ein Zeitablaufdiagramm eines Betriebs des Abtastverstärkers aus 8.
4 ist ein Blockdiagramm, das eine strukturelle Eigenschaft eines Phasenwechselspeicherbauelements in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung zeigt. Wie aus 4 ersichtlich ist, umfasst das Phasenwechselspeicherbauelement 100 ein Speicherzellenfeld 110, einen Adressendecoder 120, einen Bitleitungsauswahlschaltkreis 130, Entladeschaltkreise 135 und 136, einen Klemmschaltkreis 140, einen Vorladeschaltkreis 150, einen Vorspannungsschaltkreis 160, einen Abtastverstärker 170, eine Steuereinheit 180 und einen Hochspannungsschaltkreis 200.
Das Speicherzellenfeld 110 ist aus einer Mehrzahl von Speicherzellen aufgebaut. Die Mehrzahl von Speicherzellen ist mit einer Mehrzahl von Wortleitungen WL0 bis WLn und Bitleitungen BL0 bis BLm gekoppelt. Jede Speicherzelle kann aus einem Speicherelement und einem Auswahlelement gebildet sein. Jedes Speicherelement umfasst ein Phasenwechselmaterial GST und jedes Auswahlelement ist als Diode ausgeführt. Es wird jedoch angemerkt, dass in anderen Ausführungsbeispielen ein Transistor anstelle der Diode als Auswahlelement verwendet werden kann.
Während des Betriebs kann das Phasenwechselspeicherbauelement 100 die Speicherzelle mit einem Rücksetz- oder Setzstrom versorgen, um die Speicherzelle in einen Rücksetz- oder Setzzustand zu programmieren. Es wird angemerkt, dass der Rücksetzstrom größer als der Setzstrom ist. Entsprechend ist es, wenn ein Transistor als Auswahlelement verwendet wird, für den Transistor, der zur Programmierung der Speicherzelle verwendet wird, sinnvoll, eine Schwellenspannung aufzuweisen, die niedriger als die eines MOS-Transistors im Abtastverstärker 170 ist.
Der Adressendecoder 120 kann eine Adresse ADDR decodieren, die von außerhalb eingegeben wird, um die Wortleitungen und Bitleitungen auszuwählen. Die Adresse ADDR wird in eine Zeilenadresse RA zum Auswählen der Wortleitungen WL0 bis WLn und eine Spaltenadresse CA zum Auswählen der Bitleitungen BL0 bis BLm differenziert.
In 4 sind die Wortleitung WL1 und die Bitleitung BLm jeweils aus der Mehrzahl von Wortleitungen WL0 bis WLn und Bitleitungen BL0 bis BLm bestimmt. Durch die Bestimmung der Wortleitung WL1 und der Bitleitung BLm kann die Speicherzelle 111 im Speicherzellenfeld 110 ausgewählt werden.
Der Bitleitungsauswahlschaltkreis 130 kann eine Bitleitung in Reaktion auf ein Auswahlsignal Yi mit i = 0 bis m auswählen, das vom Adressendecoder 120 zur Verfügung gestellt wird. Der Bitleitungsauswahlschaltkreis 130 umfasst eine Mehrzahl von NMOS-Transistoren YT0 bis YTm. Die Mehrzahl von NMOS-Transistoren YT0 bis YTm kann die Bitleitungen BL0 bis BLm mit einer Datenleitung DL verbinden. Wenn beispielsweise das Auswahlsignal Ym aktiviert ist, kann die Bitleitung BLm elektrisch mit der Datenleitung DL verbunden werden.
Der erste Entladeschaltkreis 135 ist zwischen der Datenleitung DL und einem Masseanschluss eingeschleift und kann die Datenleitung DL entladen. Zudem ist der erste Entladeschaltkreis 136 zwischen einem Abtastknoten NSA und dem Masseanschluss eingeschleift und kann den Abtastknoten NSA entladen. Bezugnehmend auf 4 ist der erste Entladeschaltkreis 135 aus einem NMOS-Transistor Ndis aufgebaut, der einen Strompfad zwischen der Datenleitung DL und dem Masseanschluss ausbildet, und während des Betriebs kann die Datenleitung DL in Reaktion auf ein Entladesignal PDIS entladen werden. Zusätzlich kann der zweite Entladeschaltkreis 136 den Abtastknoten NSA in Reaktion auf das Entladesignal PDIS entladen, das von der Steuereinheit 180 zur Verfügung gestellt wird.
Der Klemmschaltkreis 140 regelt die Datenleitung DL während eines Lesevorgangs unter einen vorgegebenen Spannungspegel. Der Grund für diesen Klemmvorgang besteht darin, zu verhindern, dass eine Spannung der ausgewählten Bitleitung BLm eine Schwellenspannung des Phasenwechselmaterials übersteigt. In anderen Worten ausgedrückt, die Spannung über dem Phasenwechselmaterial muss so gesteuert werden, dass sie nicht höher als die Schwellenspannung wird. Wenn beispielsweise vorausgesetzt wird, dass die Diode und das Phasenwechselmaterial jeweils mit Schwellenspannungen von 0,5V und 1V ausgeführt sind, dann wird die ausgewählte Bitleitung BLm auf eine Spannung von weniger als 1,5V, z.B. auf ungefähr 1V, geregelt.
Weiter bezugnehmend auf 4 kann der Klemmschaltkreis 140 aus einem NMOS-Transistor Ncmp gebildet sein, der einen Strompfad zwischen dem Abtastknoten NSA und der Datenleitung DL ausbildet und in Reaktion auf ein Klemmsignal CLMP zur Begrenzung des Spannungspegels auf der Datenleitung DL wirken kann. Wenn beispielsweise vorausgesetzt wird, dass eine Schwellenspannung des NMOS-Transistors Ncmp gleich 1V ist und das Klemmsignal CLMP auf 2V gesetzt ist, dann kann die Datenleitung DL maximal auf ungefähr 1V geklemmt werden. Gleichzeitig kann die ausgewählte Bitleitung BLm analog geregelt werden. Das Klemmsignal CLMP wird von der Steuereinheit 180 zur Verfügung gestellt und kann während Lesevorgängen einen konstanten Gleichspannungspegel aufweisen.
Der Vorladeschaltkreis 150 kann den Abtastknoten NSA auf den Spannungspegel der Versorgungsspannung VCC aufladen und dann den Abtastknoten NSA auf den Pegel einer hohen Spannung VSA erhöhen. Während dieses Prozesses kann die ausgewählte Bitleitung BLm auf die Klemmspannung von z.B. 1V vorgeladen werden. Weiter bezugnehmend auf 4 kann der Vorladeschaltkreis 150 einen ersten und einen zweiten Vorladeschaltkreis 151 und 152 umfassen. Der erste Vorladeschaltkreis 151 kann den Abtastknoten NSA in Reaktion auf ein erstes Vorladesignal nPCH1 anfänglich auf die Versorgungsspannung VCC aufladen, während der zweite Vorladeschaltkreis 152 den Abtastknoten NSA in Reaktion auf ein zweites Vorladesignal nPCH2 anfänglich auf die hohe Spannung VSA aufladen kann. Das erste und zweite Vorladesignal nPCH1 und nPCH2 werden von der Steuereinheit 180 zur Verfügung gestellt.
Der erste Vorladeschaltkreis 151 ist zwischen einem ersten Versorgungsanschluss und dem Abtastknoten NSA eingeschleift. Während des Betriebs kann der erste Vorladeschaltkreis 151 die Versorgungsspannung VCC über den ersten Versorgungsanschluss empfangen und den Abtastknoten NSA in Reaktion auf das erste Vorladesignal nPCH1 auf die Versorgungsspannung VCC vorladen. Wie aus 4 ersichtlich ist, ist der erste Vorladeschaltkreis 151 aus einem PMOS-Transistor Ppre aufgebaut. Der PMOS-Transistor Ppre des ersten Vorladeschaltkreises 151 ist so konfiguriert, dass sein Gate das erste Vorladesignal nPCH1 empfängt, seine Source mit der Versorgungsspannung VCC verbunden ist und sein Drain mit dem Abtastknoten NSA verbunden ist. Obwohl es in 4 nicht explizit dargestellt ist, wird das Bulk oder Substrat des PMOS-Transistors Ppre mit der hohen Spannung VSA beaufschlagt.
Der zweite Vorladeschaltkreis 152 ist zwischen einem zweiten Versorgungsanschluss und dem Abtastknoten NSA eingeschleift und ist dazu ausgebildet, die hohe Spannung VSA über den zweiten Versorgungsanschluss zu empfangen und den Abtastknoten NSA in Reaktion auf das zweite Vorladesignal nPCH2 auf die hohe Spannung VSA vorzuladen. Wie aus 4 ersichtlich ist, ist der zweite Vorladeschaltkreis 152 sehr ähnlich wie der erste Vorladeschaltkreis 151 aus einem PMOS-Transistor Ppre aufgebaut. Der PMOS-Transistor Ppre des zweiten Vorladeschaltkreises 152 ist so konfiguriert, dass sein Gate das zweite Vorladesignal nPCH2 empfängt, seine Source mit der hohen Spannung VSA verbunden ist, sein Drain mit dem Abtastknoten NSA verbunden ist und sein Bulk mit der hohen Spannung VSA beaufschlagt wird.
Wenn der Vorladeschaltkreis 150 dazu ausgebildet ist, nur mit der hohen Spannung VSA zu arbeiten, kann der Hochspannungsschaltkreis 200 eine exzessive kapazitive Last aufweisen, wenn während eines Bündellesevorgangs eine exzessive Anzahl von Bitleitungen BL vorgeladen werden muss. Zudem kann der Hochspannungsschaltkreis 200 während eines Vorladevorgangs eine exzessiv große Vorladelast tragen müssen, da jede Bitleitung eine große Kapazität aufweisen kann.
Um die Last des Hochspannungsschaltkreises 200 während des Vorladens der Bitleitungen zu reduzieren, kann der Vorladeschaltkreis 150 den Vorladevorgang in zwei aufeinander folgenden Schritten ausführen. Im ersten Vorladungsschritt kann die ausgewählte Bitleitung BLm auf den Pegel der Versorgungsspannung VCC vorgeladen werden. Während dieses Schrittes kann der erste Vorladeschaltkreis 151 den Vorladevorgang unter Verwendung der extern anlegten Versorgungsspannung VCC ausführen. Im zweiten Vorladeschritt kann die ausgewählte Bitleitung BLm weiter auf den Pegel der hohen Spannung VSA aufgeladen werden. Während dieses Schrittes kann der zweite Vorladeschaltkreis 152 den Vorladevorgang mit der hohen Spannung VSA ausführen, die vom Hochspannungsschaltkreis 200 zur Verfügung gestellt wird.
Wie bereits ausgeführt wurde, kann der Vorladeschaltkreis 150 den Abtastknoten NSA während des zweiten Vorladeschritts von der Versorgungsspannung VCC auf die hohe Spannung VSA anheben. Es ist zu beachten, dass es vorteilhaft sein kann, dass der Hochspannungsschaltkreis 200 den Vorladeschaltkreis 150 nur während des zweiten Vorladeschrittes mit der hohen Spannung VSA versorgt. Dadurch kann das Phasenwechselspeicherbauelement 100 in vorteilhafter Weise die kapazitive Belastung des Hochspannungsschaltkreises 200 während des Vorladevorgangs reduzieren, während dem Abtastverstärker 170 während eines Abtastvorgangs ein ausreichender Abtastspielraum angeboten wird. Dies wird später unter Bezugnahme auf 5 detaillierter beschrieben.
Hierbei kann der Vorspannungsschaltkreis 160 zwischen einem Versorgungsanschluss der hohen Spannung VSA und dem Abtastknoten NSA eingeschleift sein und einen Lesestrom an die ausgewählte Bitleitung BLm anlegen. Wie aus 4 hervorgeht, ist der Vorspannungsschaltkreis 160 aus zwei PMOS-Transistoren Pbias1 und Pbias2 gebildet und kann die hohe Spannung VSA über den Versorgungsanschluss empfangen.
Der erste PMOS-Transistor Pbias1 ist zwischen dem Versorgungsanschluss und dem zweiten PMOS-Transistor Pbias2 eingeschleift und kann durch ein erstes Vorspannungssignal PBIAS gesteuert werden. Der zweite PMOS-Transistor Pbias2 ist zwischen dem ersten PMOS-Transistor Pbias1 und dem Abtastknoten NSA eingeschleift und kann durch ein zweites Vorspannungssignal BIAS gesteuert werden. Das zweite Vorspannungssignal BIAS kann von der Steuereinheit 180 angelegt werden und während des Lesevorgangs auf einen vorgegebenen Gleichspannungspegel gesetzt werden. Der Vorspannungsschaltkreis 160 kann einen Lesestrom an die ausgewählte Bitleitung BLm anlegen, wenn das erste Vorspannungssignal PBIAS auf einen niedrigen Spannungspegel gesetzt ist.
Der Abtastverstärker 170 kann während des Lesevorgangs eine Spannung am Abtastknoten NSA mit einer Referenzspannung Vref vergleichen, um ein Abtastergebnis SAO zu erzeugen und auszugeben. Die Referenzspannung Vref kann von einem nicht dargestellten Referenzspannungsgenerator bereitgestellt werden. Der Abtastverstärker 170 kann seine Abtastfunktion unter Verwendung der hohen Spannung VSA ausführen. Während des Abtastvorgangs kann der Abtastverstärker 170 Steuersignale nPSA und PMUX von der Steuereinheit 180 empfangen. Die Struktur und Funktionsweise des Abtastverstärkers 170 wird unter Bezugnahme auf 6 und 7 detaillierter beschrieben.
Die Steuereinheit 180 kann Steuersignale PDIS, CLM, PBIAS, BIAS, nPCH1, nPCH2, nPSA, PMUX und EU_PUMP in Reaktion auf einen Befehl CMD ausgeben, der von einer externen Quelle zur Verfügung gestellt wird. Das Pumpfreigabesignal EN_PUMP kann an den Hochspannungsschaltkreis 200 angelegt werden. Betriebseigenschaften der von der Steuereinheit 180 ausgegebenen Steuersignale werden unter Bezugnahme auf 5 und 7 detaillierter beschrieben.
Der Hochspannungsschaltkreis 200 umfasst eine Spannungspumpe 210 und einen Detektor 220. Während des Betriebs kann die Spannungspumpe 210 den Pegel der Versorgungsspannung VCC durch einen Ladungspumpmechanismus anheben. Der Detektor 220 kann wiederum abtasten, ob die Ausgabespannung der Spannungspumpe 210 den Pegel der hohen Spannung VSA erreicht hat. Wenn die Ausgabespannung der Spannungspumpe 210 den Pegel der hohen Spannung VSA erreicht, kann der Detektor 220 die Spannungspumpe 210 sperren. Bis die Ausgabespannung der Spannungspumpe 210 den Pegel der hohen Spannung VSA erreicht, kann der Detektor 220 die Freigabe der Spannungspumpe 210 fortsetzen, um die Versorgungsspannung VCC anzuheben. Es wird angemerkt, dass die hohe Spannung VSA an den Vorladeschaltkreis 150, den Vorspannungsschaltkreis 160 und den Abtastverstärker 170 angelegt werden kann.
5 ist ein Zeitablaufdiagramm, das einen Betrieb des Phasenwechselspeicherbauelements 100 gemäß 4 zeigt. Wie aus 5 hervorgeht, wird der Betrieb im Hinblick auf einen Lesevorgang mit den sequentiellen Perioden einer Entladung T0, einer ersten Vorladung T1(a), einer zweiten Vorladung T1(b), einer Abtastung T2 und einer Entladung T3 beschrieben. Zur Vereinfachung der Beschreibung wird der Lesevorgang beispielhaft für die Speicherzelle 111 aus 4 ausgeführt.
Während der Entladeperiode T0 werden die Datenleitung DL und der Abtastknoten NSA auf den Massespannungspegel entladen. Wie aus 5 ersichtlich ist, kann, wenn das Auswahlsignal Ym auf einem niedrigen Pegel gehalten wird, die ausgewählte Bitleitung BLm elektrisch von der Datenleitung DL getrennt werden. Des Weiteren können, wenn das Entladesignal PDIS auf den hohen Pegel gesetzt ist, die Datenleitung DL und der Abtastknoten NSA auf den Massespannungspegel entladen werden. Wenn das erste Vorspannungssignal PBIAS auf einen hohen Pegel gesetzt wird, kann der erste PMOS-Transistor Pbias1 des Vorspannungsschaltkreises 160 sperrend geschaltet werden. Ein Grund dafür, die ausgewählte Bitleitung BLm auf dem Massepegel zu halten, ist zu verhindern, dass die Bitleitung BLm durch einen nicht dargestellten Entladeschaltkreis entladen wird, der auf der Bitleitung BLm angeordnet ist.
Während der ersten Vorladeperiode T1(a) wird der Abtastknoten NSA auf die Versorgungsspannung VCC vorgeladen und die ausgewählte Bitleitung BLm steigt auf die Klemmspannung von z.B. 1V an. Zudem steigt das Auswahlsignal Ym auf einen hohen Pegel, während das Entladesignal PDIS auf einen niedrigen Pegel absinkt. Das erste Vorladesignal nPCH1 sinkt ebenfalls auf den niedrigen Pegel. Wenn das Auswahlsignal Ym auf einen hohen Pegel ansteigt, kann die Bitleitung BLm elektrisch mit der Datenleitung DL verbunden werden. Wenn das Entladesignal PDIS auf den niedrigen Pegel sinkt, können die NMOS-Transistoren Ndis der Entladeschaltkreise 135 und 136 sperrend geschaltet werden. Wenn das erste Vorladesignal nPCH1 auf den niedrigen Pegel sinkt, kann der Abtastknoten NSA auf die Versorgungsspannung VCC vorgeladen werden. Wenn der Abtastknoten NSA auf die Versorgungsspannung VCC aufgeladen ist, steigt die Spannung der ausgewählten Bitleitung BLm in Richtung der Klemmspannung von 1V an.
Während der zweiten Vorladeperiode T1(b) sinkt das zweite Vorladesignal nPCH2 auf einen niedrigen Pegel. In Reaktion auf diesen niedrigen Pegel des zweiten Vorladesignals nPCH2 wird der Abtastknoten NSA weiter auf die hohe Spannung VSA aufgeladen. Wenn der Abtastknoten NSA auf die hohe Spannung VSA aufgeladen ist, steigt die ausgewählte Bitleitung BLm auf die Klemmspannung von 1V an.
Während der Abtastperiode T2 wird die ausgewählte Wortleitung WL1 auf einen niedrigen Spannungspegel gesetzt. Wenn die Wortleitung WL1 den niedrigen Pegel annimmt, ist ein Spannungspegel des Abtastknotens NSA variabel in Abhängigkeit vom Zustand der Speicherzeile 111. Während der Abtastperiode T2 wird das erste Vorspannungssignal PBIAS auf einen niedrigen Pegel reduziert. Durch den Übergang des ersten Vorspannungssignals PBIAS auf diesen niedrigen Pegel kann der Lesestrom durch den Vorspannungsschaltkreis 160 in die ausgewählte Speicherzelle 111 fließen.
Wenn die ausgewählte Speicherzelle 111 im Rücksetzzustand konditioniert ist, d.h. einen Datenwert „1" speichert, kann der Abtastknoten NSA die hohe Spannung VSA halten. Es wird angemerkt, dass der Abtastknoten NSA in der Lage ist, die hohe Spannung VSA zu halten, da der Lesestrom über den Vorspannungsschaltkreis 160 angelegt ist.
Wenn die ausgewählte Speicherzelle 111 im Setzzustand konditioniert ist, d.h. einen Datenwert „0" speichert, fällt der Spannungspegel des Abtastknotens NSA von der hohen Spannung VSA in Richtung 1V ab. Während dieser Zeitspanne geht der Spannungspegel des Abtastknotens NSA nicht auf den Massepegel GND sondern auf 1V, was an der Schwellenspannung der Diode liegt. Während der Periode T2 kann der Abtastverstärker 170 aktiviert werden, um seine Abtastfunktion auszuführen. Der Abtastvorgang des Abtastverstärkers 170 wird unter Bezugnahme auf 6 und 7 weiter beschrieben.
Während der Entladeperiode T3 wird die ausgewählte Wortleitung WL1 auf einen hohen Pegel gesetzt. Das Auswahlsignal Ym sinkt auf einen niedrigen Pegel, während das Entladesignal PDIS auf einen hohen Pegel ansteigt. In Reaktion auf den niedrigen Pegel des Auswahlsignals kann die ausgewählte Bitleitung BLm elektrisch von der Datenleitung DL getrennt werden. In Reaktion auf den hohen Pegel des Entladesignals PDIS kann der Abtastknoten NSA auf den Massepegel entladen werden.
Im Fall des herkömmlichen Phasenwechselspeicherbauelements ist ein Abtastspielraum des Abtastknotens NSA nicht höher als VCC-1V. Daher wird der Abtastspielraum auf weniger als 0,5V reduziert, wenn die Versorgungsspannung VCC auf unter 1,5V abgesenkt wird. Dieser Abfall des Abtastspielraums kann zu einer starken Verschlechterung bei der Ausführung eines Lesevorgangs führen. Wie jedoch in 5 dargestellt ist, weist das Phasenwechselspeicherbauelement einen ausreichenden Abtastspielraum am Abtastknoten NSA auf, d.h. VSA-1V, was einen stabilen Lesevorgang sicherstellt.
Des Weiteren kann gemäß dem erfindungsgemäßen Phasenwechselspeicherbauelement 100 die kapazitive Belastung des Hochspannungsschaltkreises 200 während des Vorladevorgangs abgesenkt werden, da der Vorladevorgang in zwei Schritten unter Verwendung der Versorgungsspannung VCC und der hohen Spannung VSA ausgeführt wird.
6 ist ein Schaltbild, das den Abtastverstärker aus 5 zeigt. Der Abtastverstärker 170 gibt das Abtastergebnis SAO basierend auf dem Vergleich der Spannung am Abtastknoten NSA mit der Referenzspannung Vref aus. Der Abtastverstärker 170, der die hohe Spannung VSA empfängt, kann den Abtastvorgang in Reaktion auf die Steuersignale nPSA und PMUX ausführen. Wie aus 6 hervorgeht, umfasst der Abtastverstärker 170 einen Abtastschaltkreis 310, einen Zwischenspeicherschaltkreis 320 und einen Dummy-Zwischenspeicherschaltkreis 330.
Der Abtastschaltkreis 310 umfasst eine Mehrzahl von PMOS-Transistoren P1 bis P3 und eine Mehrzahl von NMOS-Transistoren N1 bis N5. Der Abtastschaltkreis 310 ist aus einem Differenzverstärker 311 und einem Entzerrer (Equalizer) 312 gebildet. Während des Betriebs kann der Differenzverstärker 311, der die hohe Spannung VSA verwendet, die Differenz zwischen der Referenzspannung Vref und der Spannung am Abtastknoten NSA abtasten und verstärken. Der Equalizer 312 bringt die Ausgabeknoten Na und Nb des Differenzverstärkers 311 auf den gleichen Spannungspegel.
Der Differenzverstärker 311 ist aus einem ersten und einem zweiten NMOS-Transistor N1 und N2 und einem ersten, zweiten und dritten PMOS-Transistor P1, P2 und P3 gebildet. Der erste NMOS-Transistor N1 bildet in Reaktion auf die Spannung am Abtastknoten NSA einen Strompfad zwischen dem ersten Knoten Na und Masse. Der zweite NMOS-Transistor N2 bildet in Reaktion auf die Referenzspannung Vref einen Strompfad zwischen dem zweiten Knoten Nb und Masse. Der erste PMOS-Transistor P1 bildet in Reaktion auf die Spannung am zweiten Knoten Nb einen Strompfad zwischen dem dritten Knoten Nc und dem ersten Knoten Na. Der zweite PMOS-Transistor P2 bildet in Reaktion auf die Spannung am ersten Knoten Na einen Strompfad zwischen dem dritten Knoten Nc und dem zweiten Knoten Nb. Der dritte PMOS-Transistor P3 bildet in Reaktion auf das Steuersignal nPSA einen Strompfad zwischen dem Versorgungsanschluss der Spannung VSA und dem dritten Knoten Nc. Der dritte PMOS-Transistor P3 empfängt die hohe Spannung VSA über den Versorgungsanschluss.
Der Equalizer 312 ist aus einem dritten, vierten und fünften NMOS-Transistor N3, N4 und N5 aufgebaut. Der dritte NMOS-Transistor N3 ist zwischen dem ersten Knoten Na und Masse eingeschleift. Der vierte NMOS-Transistor N4 ist zwischen dem zweiten Knoten Nb und Masse eingeschleift. Der fünfte NMOS-Transistor N5 ist zwischen dem ersten Knoten Na und dem zweiten Knoten Nb eingeschleift. Der dritte bis fünfte NMOS-Transistor N3 bis N5 können in Reaktion auf das Steuersignal nPSA gleichzeitig leitend oder sperrend geschaltet werden.
Der Zwischenspeicherschaltkreis 320 ist mit dem ersten Knoten Na des Abtastschaltkreises 310 verbunden und kann das Abtastergebnis SAO in Reaktion auf das Steuersignal PMUX ausgeben. Der Zwischenspeicherschaltkreis 320 umfasst einen Inverterschaltkreis 321 und einen Zwischenspeicher 322. Der Inverterschaltkreis 321 ist zwischen dem ersten und vierten Knoten Na und Nd eingeschleift und arbeitet in Reak tion auf das Steuersignal PMUX. Der Inverterschaltkreis 321 ist aus einem sechsten und einem siebten PMOS-Transistor P6 bzw. P7, einem sechsten und einem siebten NMOS-Transistor N6 bzw. N7 und einem ersten Inverter IN1 aufgebaut. Wenn das Steuersignal PMUX auf den hohen Pegel ansteigt, kann der Inverterschaltkreis 321 ein inverses Signal eines Spannungspegels am ersten Knoten Na ausgegeben. Der Zwischenspeicher 322 umfasst einen zweiten und dritten Inverter IN2 und IN3.
Der Dummy-Zwischenspeicherschaltkreis 330 ist mit dem zweiten Knoten Nb des Abtastschaltkreises 310 verbunden. Der Dummy-Zwischenspeicherschaltkreis 330 umfasst einen achten PMOS-Transistor P8 und einen achten NMOS-Transistor N8. Bei dem achten PMOS-Transistor P8 sind Drain und Source miteinander gekoppelt und das entsprechende Gate ist mit dem zweiten Knoten Nb verbunden. Der achte PMOS-Transistor P8 empfängt die Versorgungsspannung VCC über den Sourceanschluss. Source und Drain des achten NMOS-Transistors N8 sind miteinander gekoppelt und das entsprechende Gate ist mit dem zweiten Knoten Nb gekoppelt. Die Source des achten NMOS-Transistors N8 ist mit dem Masseanschluss verbunden. Hier sei angemerkt, dass die Drains des achten PMOS- und NMOS-Transistor P8 und N8 voneinander getrennt sind. Der Dummy-Zwischenspeicherschaltkreis 330 wird bereitgestellt, um die Last zwischen dem ersten und zweiten Knoten Na und Nb auszugleichen.
7 ist ein Zeitablaufdiagramm, das einen Betrieb des Abtastverstärkers gemäß 6 weiter verdeutlicht. Insbesondere stellt 7 Details über den Betrieb des Abtastverstärkers 170 während der Abtastperiode T2 zur Verfügung. Der in 7 dargestellte Spannungspegel am Abtastknoten NSA ist der gleiche wie der in 5. dargestellte Spannungspegel.
Während der ersten Abtastperiode T1(b) ist das erste Steuersignal nPSA auf die hohe Spannung VSA gesetzt und das zweite Steuersignal PMUX ist auf einen niedrigen Pegel gesetzt. Wenn das erste Steuersignal nPSA auf der hohen Spannung VSA ist, werden der erste und zweite Knoten Na und Nb auf dem Massespannungspegel gehalten.
Während einer ersten Abtastperiode T2(a) ist der Spannungspegel am Abtastknoten NSA als Funktion des Zustandes der ausgewählten Speicherzelle 111 variabel. Der Abtastknoten NSA hält die hohe Spannung VSA, wenn die Speicherzelle 111 im Rücksetzzustand ist, nimmt aber auf 1V ab, wenn die Speicherzelle 111 im Setzzustand ist.
Während der zweiten Abtastperiode T2(b) wechselt das erste Steuersignal nPSA auf die Massespannung GND. Wie in 6 dargestellt ist, wird der dritte PMOS-Transistor P3 leitend geschaltet, während der dritte bis fünfte NMOS-Transistor N3 bis N5 sperrend geschaltet werden. Hierbei kann der Abtastschaltkreis 310 den Abtastvorgang durch Vergleichen der Spannung am Abtastknoten NSA mit der Referenzspannung Vref ausführen. Wenn die Spannung am Abtastknoten NSA höher als die Referenzspannung Vref ist, geht der erste Knoten Na auf die Massespannung. Wenn die Spannung am Abtastknoten NSA niedriger als die Referenzspannung Vref ist, geht der erste Knoten Na auf die hohe Spannung VSA. In anderen Worten ausgedrückt, der erste Knoten Na sinkt auf die Massespannung ab, wenn die ausgewählte Speicherzelle 111 im Rücksetzzustand konditioniert ist, steigt aber auf die hohe Spannung VSA an, wenn die ausgewählte Speicherzelle 111 im Setzzustand konditioniert ist.
Während der dritten Abtastperiode T2(c) ist das zweite Steuersignal PMUX aktiviert. In Reaktion auf die Aktivierung des zweiten Steuersignals invertiert der Zwischenspeicherschaltkreis 320 den Spannungspegel des ersten Knotens Na und gibt das Abtastergebnis SAO aus. Wie aus 7 ersichtlich ist, wird der Ausgabeknoten des Abtastverstärkers 170 im vorherigen Zustand gehalten, bis die zweite Abtastperiode T2(b) beendet ist. Während der dritten Abtastperiode T2(c) ändert sich der Ausgabeknoten des Abtastverstärkers 170 entweder auf die Versorgungsspannung VCC oder auf die Massespannung GND in Reaktion auf das Steuersignal PMUX. Das bedeutet, dass die Ausgabespannung SAO, d.h. das Abtastergebnis, auf die Massespannung GND absinkt, wenn der erste Knoten Na auf die hohe Spannung VSA aufgeladen ist. Wenn der erste Knoten Na jedoch auf die Massespannung GND gesetzt ist, steigt die Ausgabespannung SAO auf den Pegel der Versorgungsspannung VCC an.
Während der Entladeperiode T3 steigt das erste Steuersignal nPSA auf die hohe Spannung VSA an und die zweite Steuerspannung PMUX sinkt auf die Massespannung GND ab. Bezugnehmend auf 6 wird der dritte PMOS-Transistor P3 des Abtastschaltkreises 310 sperrend geschaltet, während der dritte bis fünfte NMOS-Transistor N3 bis N5 leitend geschaltet werden. Hierbei werden der erste und zweite Knoten Na und Nb auf die Massespannung GND entladen und der Zwischenspeicher 322 hält den augenblicklichen Spannungspegel des Ausgabeknotens.
8 ist ein Blockdiagramm, das eine Struktur eines Phasenwechselspeicherbauelements in Übereinstimmung mit einem zweiten Ausführungsbeispiel der Erfindung zeigt. Wie aus 8 hervorgeht, umfasst das Phasenwechselspeicherbauelement 400 ein Speicherzellenfeld 410, einen Adressendecoder 420, einen Bitleitungsauswahlschaltkreis 430, Entladeschaltkreise 435 und 436, einen Klemmschaltkreis 440, einen Vorladeschaltkreis 450, einen Vorspannungsschaltkreis 460, einen Abtastverstärker 470, eine Steuereinheit 480 und einen Hochspannungsschaltkreis 500. Das Phasenwechselspeicherbauelement 400 gemäß 8 ist mit Ausnahme des Vorladeschaltkreises 450 strukturell und funktional identisch mit dem von 4.
Der Vorladeschaltkreis 450 setzt den Abtastknoten NSA vor dem Abtastvorgang des Abtastverstärkers 470 vorläufig auf eine Vorladespannung VPRE. Hierbei ist die ausgewählte Bitleitung BLm auf die Klemmspannung von z.B. 1V vorgeladen. Der Vorladeschaltkreis 450 ist zwischen dem Versorgungsanschluss und dem Abtastknoten NSA eingeschleift und empfängt die Vorladespannung VPRE über den Versorgungsanschluss und lädt den Abtastknoten NSA in Reaktion auf ein Vorladesignal nPCH auf die Vorladespannung VPRE vor. Das Vorladesignal nPCH wird von der Steuereinheit 480 zur Verfügung gestellt.
Bezugnehmend auf 8 ist der Vorladeschaltkreis 450 aus einem PMOS-Transistor Ppre aufgebaut. Der PMOS-Transistor wird aus einem Gate, an welches das Vorladesignal nPCH angelegt ist, einer Source, die mit der Vorladespannung VPRE verbunden ist, und einem Drain gebildet, der mit dem Abtastknoten NSA verbunden ist. Ein nicht dargestelltes Substrat (Bulk) des PMOS-Transistors Ppre wird mit der hohen Spannung VSA beaufschlagt.
Die Vorladespannung VPRE wird vom Hochspannungsschaltkreis 500 zur Verfügung gestellt. Die Vorladespannung VPRE wird unabhängig von der hohen Spannung VSA erzeugt, die an den Vorspannungsschaltkreis 460 und den Abtastverstärker 470 angelegt wird, und ist niedriger als die hohe Spannung VSA. Der Grund für das Absenken der Vorladespannung VPRE unter die hohe Spannung VSA besteht darin, dass dadurch die kapazitive Belastung des Hochspannungsschaltkreises 500 gesenkt werden kann.
Unter der Voraussetzung, dass der Vorladeschaltkreis 450 die hohe Spannung VSA verwendet, kann der Hochspannungsschaltkreis 500 verwendet werden, um die hohe Spannung VSA zum Vorladen der Bitleitung zu erzeugen. Da die Bitleitung BL jedoch eine große Ladekapazität aufweist, ist es unvermeidlich, dass der Hochspannungsschaltkreis 500 während der Vorladeperiode eine große kapazitive Last bei der Erzeugung der hohen Spannung VSA treiben muss.
Um diese kapazitive Belastung des Hochspannungsschaltkreises 500 zu reduzieren, kann der Vorladeschaltkreis 450 die ausgewählte Bitleitung BLm unter Verwendung der Vorladespannung VPRE anstatt der hohen Spannung VSA aufladen. Hier ist der Vorladeschaltkreis 450 dazu in der Lage, entweder die Versorgungsspannung VCC, die extern zur Verfügung gestellt wird, oder die Referenzspannung Vref, die vom Abtastverstärker 470 bereitgestellt wird, als die Vorladespannung VPRE zu verwenden.
Wenn die Vorladespannung VPRE niedriger als die hohe Spannung VSA ist, kann ein Spannungspegel am Abtastknoten NSA während des Abtastvorgangs von dem des herkömmlichen Falls verschieden sein. Das bedeutet, dass der Abtastknoten NSA von der Vorladespannung VPRE auf die hohe Spannung VSA ansteigt, wenn die ausgewählte Speicherzelle 111 im Rücksetzzustand ist. Wenn die ausgewählte Speicherzelle 111 im Setzzustand ist, sinkt der Abtastknoten NSA von der Vorladespannung VPRE auf 1V ab. Das bedeutet, dass es möglich ist, einen ausreichenden Abtastspielraum für den Abtastvorgang sicher zu stellen, während die kapazitive Belastung des Hochspannungsschaltkreises 500 während des Vorladevorgangs reduziert wird. Der Vorladmechanismus mit der Vorladespannung VPRE wird in Verbindung mit 9 detaillierter beschrieben.
9 ist ein Zeitablaufdiagramm, das einen Betrieb des Phasenwechselspeicherbauelements 400 gemäß 8 erklärt. Bezugnehmend auf 9 wird ein Lesevorgang des Phasenwechselspeicherbauelements 400 mit den sequentiellen Perioden einer Entladung T0, einer Vorladung T1, einer Abtastung T2 und einer Entladung T3 ausgeführt. Die Entladeperioden T0 und T3 sind die gleichen wie die in 5.
Während der Vorladeperiode T1 wird der Abtastknoten NSA auf die Vorladespannung VPRE gesetzt und die ausgewählte Bitleitung BLm wird auf die Klemmspannung von 1V vorgeladen. Wie aus 9 ersichtlich ist, steigt das Auswahlsignal Ym auf den hohen Pegel an und das Entladesignal PDIS fällt auf den niedrigen Pegel ab. Das Vorladesignal nPCH sinkt ebenfalls auf den niedrigen Pegel ab. Wenn das Auswahlsignal Ym den hohen Pegel erreicht, wird die Bitleitung BLm elektrisch mit der Datenleitung DL verbunden. Wenn das Entladesignal PDIS den niedrigen Pegel erreicht, werden die NMOS-Transistoren Ndis der Entladeschaltkreise 435 und 436 sperrend geschaltet. Wenn das Vorladesignal nPCH auf den niedrigen Pegel sinkt, wird der Abtastknoten NSA auf die Vorladespannung VPRE vorgeladen. Wenn der Abtastknoten NSA auf die Vorladespannung VPRE aufgeladen ist, steigt die Spannung der ausgewählten Bitleitung BLm auf die Klemmspannung von 1V an.
Während der Abtastperiode T2 wird die ausgewählte Wortleitung WL1 auf einen niedrigen Spannungspegel gesetzt. Wenn die Wortleitung WL1 den niedrigen Pegel erreicht, ist ein Spannungspegel des Abtastknotens NSA variabel in Abhängigkeit vom Zustand der ausgewählten Speicherzelle 411. Während der Abtastperiode T2 wird das erste Vorspannungssignal PBIAS auf einem niedrigen Pegel gehalten. Wenn das erste Vorspannungssignal PBIAS auf den niedrigen Pegel wechselt, kann der Lesestrom durch den Vorspannungsschaltkreis 460 in die ausgewählte Speicherzelle 411 fließen.
Wenn die ausgewählte Speicherzelle 411 im Rücksetzzustand konditioniert ist, d.h. einen Datenwert „1" speichert, kann der Abtastknoten NSA von der Vorladespannung VPRE auf die hohe Spannung VSA aufgela den werden. Die Spannung am Abtastknoten NSA ist in der Lage auf die hohe Spannung VSA anzusteigen, da der Lesestrom über den Vorspannungsschaltkreis 460 angelegt ist. Andererseits fällt, wenn die ausgewählte Speicherzelle 411 im Setzzustand konditioniert ist, d.h. einen Datenwert „0" speichert, der Spannungspegel des Abtastknotens NSA von der Vorladespannung VPRE in Richtung 1V ab. Während dieser Zeitspanne geht der Spannungspegel des Abtastknotens NSA nicht auf den Massepegel GND sondern auf 1V, was an der Schwellenspannung der Diode der Speicherzelle liegt. Während der Periode T2 kann der Abtastverstärker 470 aktiviert werden, um seine Abtastfunktion auszuführen.
10 ist ein Zeitablaufdiagramm, das einen Betrieb des Abtastverstärkers aus 8 weiter erklärt. Während einer ersten Abtastperiode T2(a) ist der Spannungspegel am Abtastknoten NSA in Abhängigkeit vom Zustand der ausgewählten Speicherzelle 411 variabel. Der Abtastknoten NSA steigt auf die hohe Spannung VSA an, wenn die Speicherzelle 411 im Rücksetzzustand konditioniert ist. Andererseits fällt der Abtastknoten NSA auf 1V ab, wenn die Speicherzelle 411 im Setzzustand konditioniert ist. Andere Eigenschaften des Abtastvorgangs gemäß 10 entsprechen denen gemäß 7.
Im Fall des herkömmlichen Phasenwechselspeicherbauelements ist ein Abtastspielraum oder eine Abtasttoleranz des Abtastknotens NSA nicht höher als VCC-1V. Daher wird der Abtastspielraum auf weniger als 0,5V reduziert, wenn die Versorgungsspannung VCC auf unter 1,5V abgesenkt wird. Dieser Abfall des Abtastspielraums kann zu einer starken Verschlechterung bei der Ausführung eines Lesevorgangs in einem Phasenwechselspeicherbauelement führen. Wie jedoch in 9 dargestellt ist, weist das Phasenwechselspeicherbauelement 400 einen ausreichenden Abtastspielraum am Abtastknoten NSA auf, d.h. VSA-1V, was einen stabilen Lesevorgang sicherstellt.
Des Weiteren kann entsprechend dem erfindungsgemäßen Phasenwechselspeicherbauelement 400 die kapazitive Belastung des Hochspannungsschaltkreises 500 während des Vorladevorgangs abgesenkt werden, da der Vorladevorgang für die Bitleitung unter Verwendung der Vorladespannung VPRE ausgeführt wird, die niedriger als die hohe Spannung VSA ist.
Wie oben ausgeführt, ist es vorteilhaft, die kapazitive Belastung des Hochspannungsschaltkreises des Phasenwechselspeicherbauelements während des Vorladevorgangs zu reduzieren, während ein ausreichender Abtastspielraum während des Abtastvorgangs zur Verfügung gestellt wird, um einen stabilen Lesevorgang zu gewährleisten.

Claims

Phasenwechselspeicherbauelement (100) umfassend: – eine Speicherzelle, die mit einer Bitleitung (BL) verbunden ist, – einen Hochspannungsschaltkreis (200), der dazu ausgebildet ist, eine hohe Spannung (VSA) aus einer extern zur Verfügung gestellten Versorgungsspannung (VCC) zu erzeugen, wobei die hohe Spannung (VSA) höher als die Versorgungsspannung (VCC) ist, – einen Vorladeschaltkreis (150), der dazu ausgebildet ist, die Bitleitung (BL) auf die Versorgungsspannung (VCC) aufzuladen und die Bitleitung (BL) weiter auf die hohe Spannung (VSA) aufzuladen, – einen Vorspannungsschaltkreis (160), der dazu ausgebildet ist, der Bitleitung (BL) unter Verwendung der hohen Spannung (VSA) einen Lesestrom zur Verfügung zu stellen, und – einen Abtastverstärker (170), der dazu ausgebildet ist, einen Spannungspegel auf der Bitleitung (BL) unter Verwendung der hohen Spannung (VSA) zu detektieren.
Phasenwechselspeicherbauelement nach Anspruch 1, wobei die Speicherzelle umfasst: – ein Speicherelement, das ein Phasenwechselmaterial aufweist, und – ein Auswahlelement, das dazu ausgebildet ist, die Speicherzelle auszuwählen, wobei das Auswahlelement eine Diode ist, die zwischen dem Speicherelement und einer Wortleitung eingeschleift ist.
Phasenwechselspeicherbauelement nach Anspruch 1 oder 2, wobei der Hochspannungsschaltkreis (200) umfasst: – eine Spannungspumpe (210), die dazu ausgebildet ist, die Versorgungsspannung (VCC) zu erhöhen, und – einen Detektor (220), der dazu ausgebildet ist, einen Ausgabespannungspegel der Spannungspumpe (210) zu erfassen und die Spannungspumpe (210) zu regeln.
Phasenwechselspeicherbauelement nach einem der Ansprüche 1 bis 3, wobei der Vorladeschaltkreis (150) umfasst: – einen ersten Vorladeschaltkreis (151), der dazu ausgebildet ist, die Bitleitung (BL) auf die Versorgungsspannung (VCC) zu laden, und – einen zweiten Vorladeschaltkreis (152), der dazu ausgebildet ist, die Bitleitung (BL) auf die hohe Spannung (VSA) zu laden.
Phasenwechselspeicherbauelement nach einem der Ansprüche 1 bis 4, wobei der Abtastverstärker (170) dazu ausgebildet ist, eine Spannung auf der Bitleitung (BL) mit einer Referenzspannung (Vref) zu vergleichen und Daten aus der Speicherzelle zu lesen.
Phasenwechselspeicherbauelement nach einem der Ansprüche 1 bis 5, weiter umfassend: – einen Klemmschaltkreis (140), der zwischen der Bitleitung (BL) und einem Abtastknoten (NSA) eingeschleift ist und der dazu ausgebildet ist, eine Spannung auf der Bitleitung (BL) zu regeln, – wobei der Abtastknoten (NSA) mit dem Vorladeschaltkreis (150) und dem Vorspannungsschaltkreis (160) verbunden ist.
Phasenwechselspeicherbauelement nach Anspruch 6, wobei der Vorladeschaltkreis umfasst: – einen ersten Vorladeschaltkreis (151), der zwischen einem ersten Versorgungsanschluss und dem Abtastknoten (NSA) eingeschleift ist, wobei der erste Vorladeschaltkreis (151) dazu ausgebildet ist, die Versorgungsspannung (VCC) über den ersten Versorgungsanschluss zu empfangen und den Abtastknoten (NSA) in Reaktion auf ein erstes Vorladesignal (nPCH1) auf die Versorgungsspannung (VCC) aufzuladen, und – einen zweiten Vorladeschaltkreis (152), der zwischen einem zweiten Versorgungsanschluss und dem Abtastknoten (NSA) eingeschleift ist, wobei der zweite Vorladeschaltkreis (152) dazu ausgebildet ist, die hohe Spannung (VSA) über den zweiten Versorgungsanschluss zu empfangen und den Abtastknoten (NSA) in Reaktion auf ein zweites Vorladesignal (nPCH2) auf die hohe Spannung (VSA) aufzuladen.
Phasenwechselspeicherbauelement nach Anspruch 7, wobei – der erste Vorladeschaltkreis ein PMOS-Transistor (151) ist, der zwischen dem ersten Versorgungsanschluss und dem Abtastknoten (NSA) eingeschleift ist und der dazu ausgebildet ist, auf das erste Vorladesignal (nPCH1) zu reagieren, und – der zweite Vorladeschaltkreis ein PMOS-Transistor (152) ist, der zwischen dem zweiten Versorgungsanschluss und dem Abtastknoten (NSA) eingeschleift ist und der dazu ausgebildet ist, auf das zweite Vorladesignal (nPCH2) zu reagieren.
Verfahren zum Lesen von Daten in einem Phasenwechselspeicherbauelement mit den Schritten: – Entladen einer Bitleitung (BL), die mit einer Speicherzelle verbunden ist, – Laden der Bitleitung (BL) unter Verwendung einer extern zur Verfügung gestellten Versorgungsspannung (VCC), – Laden der Bitleitung (BL) unter Verwendung einer hohen Spannung (VSA), nachdem die Bitleitung (BL) unter Verwendung der Versorgungsspannung (VCC) geladen worden ist, wobei die hohe Spannung (VSA) höher als die Versorgungsspannung (VCC) ist, – Bereitstellen eines Lesestroms für die Bitleitung (BL) unter Verwendung der hohen Spannung (VSA), und – Abtasten einer Spannung auf der Bitleitung unter Verwendung der hohen Spannung (VSA) und Lesen von Daten aus der Speicherzelle.
Verfahren nach Anspruch 9, wobei die Speicherzelle umfasst: – ein Speicherelement, das ein Phasenwechselmaterial aufweist, und – ein Auswahlelement, das dazu ausgebildet ist, die Speicherzelle auszuwählen, wobei das Auswahlelement eine Diode ist, die zwischen dem Speicherelement und einer Wortleitung eingeschleift ist.
Phasenwechselspeicherbauelement umfassend: – eine Speicherzelle, die mit einer Bitleitung (BL) verbunden ist, – einen Vorladeschaltkreis (450), der die Bitleitung (BL) auf eine Vorladespannung (VPRE) auflädt, – einen Vorspannungsschaltkreis (460), welcher der Bitleitung (BL) unter Verwendung einer hohen Spannung (VSA), die höher als die Vorladespannung (VPRE) ist, einen Lesestrom zur Verfügung stellt, – einen Abtastverstärker (470), der einen Spannungspegel auf der Bitleitung (BL) unter Verwendung der hohen Spannung (VSA) detektiert, und – einen Hochspannungsschaltkreis (500), der die Vorladespannung (VPRE) und/oder die hohe Spannung (VSA) aus einer Versorgungsspannung (VCC) erzeugt.
Phasenwechselspeicherbauelement nach Anspruch 11, wobei die Speicherzelle umfasst: – ein Speicherelement, das ein Phasenwechselmaterial aufweist, und – ein Auswahlelement, das dazu ausgebildet ist, die Speicherzelle auszuwählen, wobei das Auswahlelement eine Diode ist, die zwischen dem Speicherelement und einer Wortleitung eingeschleift ist.
Phasenwechselspeicherbauelement nach Anspruch 11 oder 12, wobei die Vorladespannung (VPRE) die Versorgungsspannung (VCC) ist.
Phasenwechselspeicherbauelement nach einem der Ansprüche 11 bis 13, wobei der Abtastverstärker (470) eine Spannung auf der Bitleitung (BL) mit einer Referenzspannung (Vref) vergleicht und Daten aus der Speicherzelle liest.
Phasenwechselspeicherbauelement nach Anspruch 14, wobei die Vorladespannung (VPRE) die Referenzspannung (Vref) ist.
Phasenwechselspeicherbauelement nach einem der Ansprüche 11 bis 15, weiter umfassend: – einen Klemmschaltkreis (440), die zwischen der Bitleitung (BL) und einem Abtastknoten (NSA) eingeschleift ist und der eine Spannung auf der Bitleitung (BL) regelt, – wobei der Abtastknoten (NSA) mit dem Vorladeschaltkreis (450) und dem Vorspannungsschaltkreis (460) verbunden ist.
Phasenwechselspeicherbauelement nach Anspruch 16, wobei der Vorladeschaltkreis (450) zwischen einem Versorgungsanschluss und dem Abtastknoten (NSA) eingeschleift ist, die Vorladespannung (VPRE) über den Versorgungsanschluss empfängt und den Abtastknoten (NSA) während eines Vorladevorgangs auf die Vorladespannung (VPRE) auflädt.
Phasenwechselspeicherbauelement nach Anspruch 17, wobei der Vorladeschaltkreis (450) einen PMOS-Transistor (Ppre) umfasst, dessen Source mit dem Versorgungsanschluss verbunden ist, dessen Drain mit dem Abtastknoten (NSA) verbunden ist, an dessen Gate ein Vorladesignal (nPCH) angelegt ist und dessen Substrat mit der hohen Spannung (VSA) beaufschlagt ist.
Verfahren zum Lesen von Daten in einem Phasenwechselspeicherbauelement mit den Schritten: – Entladen einer Bitleitung (BL), die mit einer Speicherzelle verbunden ist, – Vorladen der Bitleitung (BL) auf eine Vorladespannung (VPRE), – Bereitstellen eines Lesestroms für die Bitleitung (BL) unter Verwendung einer hohen Spannung (VSA), die höher als die Vorladespannung (VPRE) ist, und – Abtasten eines Spannungspegels auf der Bitleitung (BL) unter Verwendung der hohen Spannung (VSA) und Lesen von Daten aus der Speicherzelle.
Verfahren nach Anspruch 19, wobei die Speicherzelle umfasst: – ein Speicherelement, das ein Phasenwechselmaterial aufweist, und – eine Diode, die zwischen dem Speicherelement und einer Wortleitung eingeschleift ist.
Verfahren nach Anspruch 20, wobei beim Vorladen der Bitleitung die Bitleitung auf eine Schwellenspannung der Diode geklemmt wird.
Verfahren nach einem der Ansprüche 19 oder 21, wobei die Vorladespannung (VPRE) eine Versorgungsspannung (VCC) ist.