DE102006033389B4

DE102006033389B4 - Phasenänderungsspeicherbauelement

Info

Publication number: DE102006033389B4
Application number: DE102006033389.6A
Authority: DE
Inventors: Woo-Yeong Cho; Du-Eung Kim; Sang-beom Kang; Choong-keun Kwak
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-07-13
Filing date: 2006-07-12
Publication date: 2015-02-12
Anticipated expiration: 2026-07-13
Also published as: KR20070008216A; US20070014150A1; KR100674983B1; JP2007026644A; CN1897156A; JP4987371B2; DE102006033389A1; US7457151B2; CN1897156B

Abstract

Phasenänderungsspeicherbauelement mit
– einem Speicherfeld (410) mit einer Mehrzahl von Phasenänderungsspeicherzellen (10),
– einer Schreib-Boostschaltung (PUMPW), die dafür ausgelegt ist, in einem Schreibbetriebsmodus eine Versorgungsspannung (VCC) anzuheben und in Reaktion auf ein Schreibfreigabesignal (WEN) eine gegenüber der Versorgungsspannung höhere erste Steuerspannung (VPP1) abzugeben und in einem Lesebetriebsmodus und einem Standby-Betriebsmodus die Versorgungsspannung anzuheben und in Reaktion auf das Steuersignal eine zweite Steuerspannung (VPP2) abzugeben, die niedriger als die erste Steuerspannung und höher als die Versorgungsspannung ist, und
– einem Schreibtreiber (WD), der im Schreibbetriebsmodus durch die erste Steuerspannung angesteuert wird und diese abgibt, um Daten in eine ausgewählte Speicherzelle (10) des Speicherfeldes (410) zu schreiben.

Description

Die Erfindung bezieht sich auf ein Phasenänderungsspeicherbauelement mit einem Speicherfeld, das eine Mehrzahl von Phasenänderungsspeicherzellen beinhaltet.
Derartige Speicherbauelemente sind beispielsweise als Phasenänderungsspeicher mit wahlfreiem Zugriff (PRAM) gebräuchlich, auch als ovonischer vereinheitlichter Speicher (Ovonic Unified Memory; OUM) bezeichnet und beinhalten ein Phasenänderungsmaterial, wie eine Chalcogenid-Verbindung bzw. Chalcogenid-Legierung, die auf Energiezufuhr, z. B. von thermischer Energie, reagiert und dabei stabil zwischen einem kristallinen und amorphen Zustand wechselt. Ein derartiger PRAM ist beispielsweise in den Patentschriften US 8.487.113 und US 6.480.438 offenbart.
Das Phasenänderungsmaterial des PRAM zeigt in seinem kristallinen Zustand einen relativ niedrigen elektrischen Widerstand und in seinem amorphen Zustand einen relativ hohen elektrischen Widerstand. In herkömmlicher Nomenklatur wird der niederohmsche kristalline Zustand als ein Setzzustand und als logisch „0” bezeichnet, während der hochohmige amorphe Zustand als ein Rücksetzzustand und als logisch „1” bezeichnet wird.
Die Bezeichnungen „kristallin” und „amorph” sind im Kontext von Phasenänderungsmaterialien relativ zu sehen, d. h. wenn von einer Phasenänderungsspeicherzelle gesagt wird, dass sie sich in ihrem kristallinen Zustand befindet, versteht der Fachmann darunter, dass das Phasenänderungsmaterial der Zeile eine im Vergleich zu seinem amorphen Zustand geordnetere kristalline Struktur besitzt. Dabei braucht das Material der Phasenänderungsspeicherzelle im kristallinen Zustand nicht vollständig kristallin zu sein, und in gleicher Weise braucht es im amorphen Zustand nicht vollständig amorph zu sein.
Im Allgemeinen wird das Phasenänderungsmaterial eines PRAM durch Joule'sche Aufwärmung des Materials für eine relativ kurze Zeitspanne über seine Schmelzpunkttemperatur hinaus in einen amorphen Zustand zurückgesetzt. Andererseits wird es durch Erwärmen des Materials für eine längere Zeitspanne auf eine Temperatur unterhalb seines Schmelzpunkts in einen kristallinen Zustand versetzt. In jedem Fall wird dem Material nach der Wärmebehandlung eine Abkühlung auf seine Ausgangstemperatur erlaubt. Im Allgemeinen erfolgt das Abkühlen jedoch viel rascher, wenn das Phasenänderungsmaterial in seinen amorphen Zustand zurückgesetzt wird.
Die Geschwindigkeit und Stabilität der Phasenänderungseigenschaften des Phasenänderungsmaterials sind für die Leistungsfähigkeitseigenschaften des PRAM entscheidend. Wie oben angegeben, wurde von Chalcogenid-Legierungen gefunden, dass sie geeignete Phasenänderungseigenschaften haben, insbesondere eine Verbindung mit Germanium (Ge), Antimon (Sb) und Tellur (Te), wie Ge₂Sb₂Te₅, auch GST bezeichnet, die einen stabilen und schnellen Übergang zwischen dem amorphen und dem kristallinen Zustand zeigt.
Die 1A und 1B veranschaulichen eine herkömmliche Speicherzelle 10 in einem Setzzustand bzw. einem Rücksetzzustand, und 2 veranschaulicht ein Ersatzschaltbild derselben. In diesem Beispiel umfasst die Speicherzelle 10 ein resistives Phasenänderungselement 11 und einen Transistor 20, die in Reihe zwischen einer Bitleitung BL und ein Referenzpotential (Masse) eingeschleift sind, wobei ein Gate des Transistors 20 mit einer Wortleitung WL verbunden ist. Die 1A und 18 sind lediglich schematische Darstellungen, welche die Konfiguration des resistiven Phasenänderungselements 11 exemplarisch wiedergeben, wobei auch andere Konfigurationen und Verschaltungen für das resistive Phasenänderungselement 11 möglich sind. Als ein Beispiel einer solchen Variante kann das resistive Phasenänderungselement 11 in Reihe mit einer Diode zwischen die Bitleitung BL und die Wortleitung WL eingeschleift sein.
In jeder der 1A und 1B umfasst das resistive Phasenänderungselement 11 eine auf einem Phasenänderungsmaterial 14 gebildete obere Elektrode 12. In diesem Beispiel ist die obere Elektrode 12 elektrisch mit einer Bitleitung BL eines nicht weiter gezeigten Speicherfeldes eines PRAM verbunden. Ein leitfähiger unterer Elektrodenkontakt (BEC) 16 ist zwischen dem Phasenänderungsmaterial 14 und einer leitfähigen unteren Elektrode 18 gebildet. Der Transistor 20 ist elektrisch zwischen die untere Elektrode 18 und Massepotential eingeschleift.
In 1A ist das Phasenänderungsmaterial 14 in seinem kristallinen Zustand gezeigt. Wie oben erwähnt, bedeutet dies, dass sich die Speicherzelle 10 in einem niederohmigen Setzzustand bzw. logisch 0-Zustand befindet. In 1B ist das Phasenänderungsmaterial 14 mit einem amorphen Anteil gezeigt. Dies bedeutet wiederum, dass sich die Speicherzelle 10 in einem hochohmigen Rücksetzzustand bzw. logisch 1-Zustand befindet.
Der Setz- und der Rücksetzzustand der Speicherzelle 10 der 1A und 1B werden durch Steuerung der Stärke und Dauer eines Stromflusses durch den BEC 16 eingestellt. Das bedeutet, dass das resistive Phasenänderungselement 11 durch den Betrieb des Transistors 20, der auf eine Spannung auf der Wortleitung WL reagiert, aktiviert wird, d. h. dass auf selbiges zugegriffen wird. Bei Aktivierung wird die Speicherzelle 10 abhängig von der Spannung auf der Bitleitung BL programmiert. Die Spannung auf der Bitleitung BL wird zur Bereitstellung eines Programmierstroms ICELL, siehe 2, gesteuert, was den BEC 16 veranlasst, als ein resistives Heizelement zu wirken, welches das Phasenänderungsmaterial 14 selektiv in seinen Setz- bzw. Rücksetzzustand programmiert.
3 veranschaulicht im Schaltbild ein herkömmliches Phasenänderungsspeicherbauelement 300 mit einem Speicherfeld 310, einem Schreibtreiber WD, einem Spaltendecoder YD, einem Zeilendecoder XD und einem Abtastverstärker SAU.
Das Speicherfeld 310 beinhaltet eine Mehrzahl von Speicherzellen 10, eine Mehrzahl von Bitleitungen BL und eine Mehrzahl von Spaltenauswahltransistoren CSTR. Jede Speicherzelle 10 beinhaltet ein Phasenänderungselement 11 und einen Transistor CTR, die zwischen eine zugehörige Bitleitung BL und ein Referenzpotential VSS, z. B. Masse, eingeschleift sind. Ein Gate jedes Transistors CTR ist mit einem Knoten NC verbunden, der von einem Ausgangssignal des Zeilendecoders XD in Abhängigkeit von einem Zeilenadressensignal XADD getrieben wird.
Jede Bitleitung BL ist selektiv mit einem Steuerknoten NA durch einen jeweiligen Spaltenauswahltransistor CSTR verbunden. Die Spaltenauswahltransistoren CSTR arbeiten unter der Steuerung des Spaltendecoders YD, der einen Knoten NB in Reaktion auf ein Spaltenadressensignal YADD treibt.
Der Schreibtreiber BD schreibt in einem Schreibbetriebsmodus Daten in die Speicherzellen 10. Eine exemplarische Struktur des Schreibtreibers WD ist in der koreanischen Patentanmeldung Nr. 2004-45849 beschrieben, worauf für weitere Details verwiesen werden kann.
Im Betrieb steuert der Zeilendecoder XD eine Spannung am Knoten NC jeder Wortleitung WL, um eine Wortleitung WL einer ausgewählten Speicherzelle 10 auszuwählen, aus der Daten gelesen oder in die Daten geschrieben werden, und zwar in Reaktion auf eine Zeilenadresse XADD. Eine Wortleitung WL wird durch Anlegen einer Spannung auf hohem Pegel an selbige ausgewählt. Nicht ausgewählte Wortleitungen WL empfangen eine Spannung auf niedrigem Pegel.
Der Spaltendecoder YD steuert eine Spannung am Knoten NB, mit dem ein Gate eines Spaltenauswahltransistors CSTR verbunden ist, um so die Speicherzelle 10 mit dem Steuerknoten NA zu verbinden oder von diesem zu trennen.
Der Abtastverstärker SAU tastet die Spannung am Knoten NA ab, um einen Datenwert zu erfassen, wenn ein Datenlesevorgang ausgeführt wird. Der Abtastverstärker SAU beinhaltet eine Abtastverstärkerschaltung S/A, einen Vorspannungstransistor BTR, der zwischen einen Eingangsanschluss der Abtastverstärkerschaltung S/A und eine Abtastverstärkerspeisespannung VCC eingeschleift ist, und einen Klemmtransistor PTR, der zwischen den Knoten NA und einen Eingangsanschluss der Abtastverstärkerschaltung S/A eingeschleift ist. Eine Referenzspannung VREF wird an einen anderen Eingangsanschluss der Abtastverstärkerschaltung S/A angelegt.
Der Vorspannungstransistor BTR wird bei einem Lesevorgang durch eine Vorspannung VBIAS leitend geschaltet, um einer ausgewählten Speicherzelle einen Lesestrom zuzuführen. Der Klemmtransistor PTR wird im Lesebetriebsmodus durch eine Klemmspannung VCLAMP leitend geschaltet, um den Knoten NA auf der Klemmspannung VCLAMP abzüglich einer Schwellenspannung des Transistors PTR zu halten.
Wie aus 3 ersichtlich, werden der Schreibtreiber BD, der Spaltendecoder YD und der Zeilendecoder XD durch die Speisespannung VCC getrieben. In einem Schreibbetriebsmodus muss das Phasenänderungsspeicherbauelement 300 jedoch Spannungen auf hohem Pegel an dem Knoten NA, NB und NC von 3 aufrechterhalten, um einen ausreichenden Strom sicherzustellen, mit dem zuverlässig ein Phasenübergang des Phasenänderungsmaterials jeder Speicherzelle induziert werden kann. Andererseits ist anzustreben, eine relativ niedrige Treiberspannung zu generieren, um einen Lesebetriebsmodus zuverlässig auszuführen, sowie eine Spannung auf niedrigem Pegel in einem Standby-Modus zu erzeugen, um einen durch Leckströme bedingten Stromverbrauch im Standby-Modus zu minimieren. Diese unterschiedlichen Spannungsanforderungen können in komplexen Schaltungsauslegungen und Herstellungsprozessen resultieren.
Die Offenlegungsschrift US 2004/0027907 A1 offenbart ein Phasenänderungsspeicherbauelement mit einem Speicherfeld, das eine Mehrzahl von Phasenänderungsspeicherzellen umfasst, und einer getrennten Struktur von Lesewortleitungen, den eigentlichen Wortleitungen, und Schreibwortleitungen, auch als Digitleitungen bezeichnet. Den Digitleitungen ist eine Digitleitungstreiberschaltung zugeordnet, mit der die Digitleitungen schaltbar mit einer Versorgungsspannung beaufschlagt werden können. Außerdem umfasst die Digitleitungstreiberschaltung eine Boostschaltung und eine Abwärtswandlerschaltung zur Spannungsversorgung einer zur jeweiligen Digitleitung parallelen Substratvorspannungsleitung mit einer gegenüber der Versorgungsspannung höheren Spannung bzw. einer gegenüber der Versorgungsspannung niedrigeren Spannung. In einem Schreibbetriebsmodus wird die erniedrigte Spannung an die Substratvorspannungsleitung angelegt, während in einem Standby-Betriebsmodus die angehobene Spannung an die Substratvorspannungsleitung angelegt wird. In einem Testbetriebsmodus sind die Boostschaltung und die Abwärtswandlerschaltung deaktiviert, und es wird eine extern zugeführte Spannung an die Substratvorspannungsleitung angelegt.
Die Offenlegungsschrift EP 1 548 745 A1 offenbart ein Phasenänderungsspeicherbauelement mit einem Speicherfeld mit mehreren Phasenänderungsspeicherzellen und einer Boostschaltung zur Bereitstellung einer gegenüber einer Versorgungsspannung erhöhten Spannung auf einer internen Versorgungsleitung während Lesevorgängen.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Phasenänderungsspeicherbauelements zugrunde, das in der Lage ist, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden und demgegenüber insbesondere hinsichtlich Spannungsansteuerung verbessert ist.
Die Erfindung last dieses Problem durch die Bereitstellung eines Phasenänderungsspeicherbauelements mit den Merkmalen des Anspruchs 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
1A und 1B schematische Darstellungen einer herkömmlichen Phasenänderungsspeicherzelle mit einem Phasenänderungsmaterial im kristallinen bzw. amorphen Zustand,
2 ein Ersatzschaltbild der Phasenänderungsspeicherzelle der 1A und 1B,
3 ein Blockdiagramm der Struktur eines herkömmlichen Phasenänderungsspeicherbauelements,
4 ein Blockdiagramm der Struktur eines erfindungsgemäßes Phasenänderungsspeicherbauelements,
5 ein Schaltbild einer im Speicherbauelement von 4 verwendbaren Spaltenauswahleinheit und
6 Spannungsuerläufe für verschiedene Knoten des Speicherbauelements von 4 in Abhängigkeit vom Betriebsmodus.
Die Erfindung wird nachfolgend anhand exemplarischer Ausführungsbeispiele unter Bezugnahme auf die 4 bis 6 näher erläutert, wobei gleiche Bezugszeichen jeweils identische oder funktionell äquivalente Elemente bezeichnen. 4 veranschaulicht die Struktur eines erfindungsgemäßen Phasenänderungsspeicherbauelements 400 mit einem Speicherfeld 410, einer Mehrzahl von Spaltenauswahltransistoren CSTR, einem Wortleitungstreiber WD, einer Abtastverstärkereinheit SAU, einem Spaltendecoder YD, einem Zeilendecoder XD, einer Schreib-Boostschaltung PUMPW, einer Spalten-Booststeuereinheit 420 und einer Zeilen-Booststeuereinheit 430.
Die Schreib-Boostschaltung PUMPW erzeugt eine Boostspannung VPP1 oder VPP2 an einem Knoten N1. Die Spalten-Booststeuereinheit 420 umfasst eine Spalten-Boostschaltung PUMPC und eine Spaltenauswahleinheit CS. Letztere empfängt eine Speisespannung VCC, im Folgenden auch als erste Spannung bezeichnet, und eine Boost-Spannung bzw. angehobene Spannung VPP3 oder VPP4 an einem Knoten N2 von der Spalten-Boostschaltung PUMPC.
Die Zeilen-Booststeuereinheit 430 umfasst eine Zeilen-Boostschaltung PUMPR und eine Zeilenauswahlschaltung RS. Letztere empfängt die Speisespannung VCC und eine Boostspannung VPP5 oder VPP6 an einem Knoten N3 von der Zeilen-Boostschaltung PUMPR.
Die Schreib-Boostschaltung PUMPW, die Spalten-Boostschaltung PUMPC, die Zeilen-Boostschaltung PUMPR, die Spaltenauswahleinheit CS und die Zeilenauswahleinheit RS reagieren auf ein Steuersignal WEN.
Das Speicherfeld 410 beinhaltet eine Mehrzahl von Speicherzellen 10, eine Mehrzahl von Bitleitungen BL und eine Mehrzahl von Wortleitungen WL. Jede Speicherzelle 10 umfasst ein Phasenänderungselement 11 und einen Transistor CTR, die zwischen eine zugehörige Bitleitung BL und ein Referenzpotential VSS, z. B. Masse, eingeschleift sind.
Das Gate jedes Transistors CTR ist mit einer zugehörigen Wortleitung WL verbunden, die ihrerseits mit einem Steuerknoten N4 verbunden ist, der von einem Ausgangssignal des Zeilendecoders XD in Abhängigkeit von einem Zeilenadressensignal XADD angesteuert wird. Das Phasenänderungselement 11 jeder Speicherzelle 10 beinhaltet beispielsweise ein Phasenänderungsmaterial mit Germanium (Ge), Antimon (Sb) und Tellur (Te).
Jede Bitleitung ist selektiv mit einem Steuerknoten NA durch den jeweiligen Spaltenauswahltransistor CSTR verbunden. Die Spaltenauswahltransistoren CSTR arbeiten unter der Steuerung des Spaltendecoders YD, der einen Knoten N5 in Reaktion auf ein Spaltenadressensignal YADD treibt.
Der Schreibtreiber WD wird durch die Spannung am Knoten N1 angesteuert und schreibt in einem Schreibbetriebsmodus Daten in die Speicherzellen 10 durch Steuerung der Spannung am Steuerknoten N4.
Der Zeilendecoder XD wird vom Ausgangssignal der Zeilenauswahleinheit RS angesteuert. Im Betrieb steuert der Zeilendecoder XD die Spannung am Knoten N6 jeder Wortleitung WL derart, dass eine Wortleitung WL einer ausgewählten Speicherzelle 10 ausgewählt wird, aus der Daten gelesen oder in die Daten geschrieben werden, und zwar in Reaktion auf eine Zeilenadresse XADD. Im Allgemeinen wird eine Wortleitung WL durch Anlegen einer Spannung auf hohem Pegel an selbige ausgewählt. Die nicht ausgewählten Wortleitungen WL empfangen eine Spannung auf niedrigem Pegel.
Der Spaltendecoder YD wird durch das Ausgangssignal der Spaltenauswahleinheit CS angesteuert und steuert eine Spannung an einem Knoten N5, mit dem ein Gate des zugehörigen Spaltenauswahltransistors CSTR verbunden ist, wodurch die Speicherzelle 10 mit dem Steuerknoten N4 verbunden oder von diesem getrennt wird.
Der Abtastverstärker SAU tastet die Spannung am Steuerknoten N4 ab, um einen Datenwert zu messen, wenn ein Datenlesevorgang ausgeführt wird. Der Abtastverstärker SAU umfasst eine Abtastverstärkerschaltung S/A, einen Vorspannungstransistor BTR, der zwischen einen Eingangsanschluss der Abtastverstärkerschaltung S/A und eine Abtastverstärkerspeisespannung, hier der Speisespannung VCC, eingeschleift ist, und einen Klemmtransistor PTR, der zwischen den Knoten N4 und den Eingangsanschluss der Abtastverstärkerschaltung S/A eingeschleift ist.
Der Vorspannungstransistor BTR wird durch eine Vorspannung VBIAS in einem Standby-Modus leitend geschaltet, um den Eingangsanschluss des Abtastverstärkers auf der Abtastverstärkerversorgungsspannung VCC zu halten. Der Klemmtransistor PTR wird durch eine Klemmspannung VCLAMP in einem Lesebetriebsmodus leitend geschaltet, um den Knoten NA auf der Klemmspannung VCLAMP abzüglich einer Schwellenspannung des Transistors PTR zu halten.
Wie oben beschrieben und aus 4 ersichtlich, werden der Schreibtreiber WD, der Spaltendecoder YD und der Zeilendecoder XD durch die Schreib-Boostschaltung PUMPW, die Spalten-Booststeuereinheit 420 und die Zeilen-Booststeuereinheit 430 angesteuert. Wie weiter unten detaillierter erläutert, geben diese Boost-Schaltungen hohe Spannungen in Abhängigkeit von einem Betriebsmodus des Phasenänderungsspeicherbauelements ab.
5 veranschaulicht im Schaltbild eine vorteilhafte Realisierung für die Spaltenauswahleinheit CS von 4. Die Spaltenauswahleinheit CS umfasst in diesem Beispiel einen ersten bis sechsten Transistor TR1 bis TR6 und einen Inverter INV. In einem Schreibbetriebsmodus, wenn das Steuersignal WEN auf hohen Pegel geht, wird der dritte Transistor TR3 leitend geschaltet und der vierte Transistor TR4 wird durch den Inverter INV sperrend geschaltet. Wenn der dritte Transistor TR3 leitend geschaltet wird, wird ein Knoten zwischen dem dritten Transistor TR3 und dem ersten Transistor TR1 geerdet, d. h. auf Massepotential VSS gesetzt, und der fünfte Transistor TR5 wird leitend geschaltet, wodurch das erste Steuersignal VPP3 ausgegeben wird. Wenn andererseits das Steuersignal WEN auf niedrigen Pegel geht, wird der vierte Transistor TR4 durch den Inverter INV leitend geschaltet, und ein Knoten zwischen dem ersten Transistor TR4 und dem zweiten Transistor TR2 wird auf Massepotential VSS geerdet. Dadurch wird der sechste Transistor TR6 leitend geschaltet, und die erste Spannung VCC wird ausgegeben.
Die Konfiguration der Zeilenauswahlschaltung RS kann derjenigen der Spaltenauswahleinheit CS entsprechen. Beide Einheiten CS und RS fungieren als Multiplexer zum Auswählen einer von zwei empfangenen Spannungen in Reaktion auf das Steuersignal WEN. Die Konfiguration der Spalten- und der Zeileneinheit CS und RS ist nicht auf die in 5 angegebene, beispielhafte Realisierung beschränkt.
6 veranschaulicht Spannungen, die an jeweilige Knoten N1 bis N6 des Phasenänderungsspeicherbauelements 400 von 4 angelegt werden. Nachfolgend wird die Betriebsweise des Phasenänderungsspeicherbauelements 400 gemäß der Erfindung unter Bezugnahme auf die 4, 5 und 6 erläutert.
Die Schreib-Boostschaltung PUMPW hebt in einer ersten Betriebsart die erste Spannung VCC an und gibt die Boostspannung VPP1 als eine erste Steuerspannung in Reaktion auf das Steuersignal WEN ab, während sie in einer zweiten oder dritten Betriebsart die erste Spannung VCC anhebt und die Boostspannung VPP2 als eine zweite Steuerspannung in Reaktion auf das Steuersignal WEN abgibt. Der Schreibtreiber WD schreibt Daten in Reaktion auf die erste Steuerspannung VPP1 in eine ausgewählte Speicherzelle 10.
Die erste Betriebsart kann z. B. ein Schreibbetriebsmodus sein, während die zweite Betriebsart z. B. ein Lesebetriebsmodus und die dritte Betriebsart ein Standby-Modus sein können. Zur vereinfachten Beschreibung wird nachstehend auf die erste, zweite und dritte Betriebsart als ein Schreibbetriebsmodus, ein Lesebetriebsmodus bzw. ein Standby-Modus Bezug genommen. Im vorliegenden Ausführungsbeispiel ist das Steuersignal WEN ein Schreibfreigabesignal und die erste Spannung VCC ist eine Versorgungsspannung. Die Versorgungsspannung VCC kann eine externe Spannung oder eine Spannung sein, die in Reaktion auf eine externe Spannung durch einen nicht gezeigten Generator für eine interne Spannung erzeugt wird.
Nachfolgend wird zunächst die Betriebsweise des Phasenänderungsspeicherbauelements 400 im Schreibbetriebsmodus erläutert, wobei angenommen sei, dass eine Speicherzelle 10 des Speicherfeldes 410 in Reaktion auf eine Zeilenadresse XADD und eine Spaltenadresse YADD ausgewählt wird. Im Schreibbetriebsmodus sind zum Ansteuern des Schreibtreibers WD, des Spaltendecoders YD und des Zeilendecoders XD die Schreib-Boostschaltung PUMPW, die Spalten-Booststeuereinheit 420 und die Zeilen-Booststeuereinheit 430 in Funktion.
Die Zeilen-Booststeuereinheit 430 hebt im Schreibbetriebsmodus in Reaktion auf das Steuersignal WEN die erste Spannung VCC an und gibt die Boostspannung VPP5 als eine fünfte Steuerspannung ab. Wie zuvor erwähnt, beinhaltet die Zeilen-Booststeuereinheit 430 die Zeilen-Boostschaltung PUMPR und die Zeilenauswahleinheit RS. Die Zeilen-Boostschaltung PUMPR erzeugt im ersten Betriebsmodus die fünfte Steuerspannung VPP5 in Reaktion auf das Steuersignal WEN und hebt im zweiten oder dritten Betriebsmodus die erste Spannung VCC an und gibt die Boostspannung VPP6 als eine sechste Steuerspannung ab.
Die Zeilenauswahleinheit RS gibt selektiv die fünfte Steuerspannung VPP5 oder die erste Spannung VCC in Reaktion auf das Steuersignal WEN ab. Da das Steuersignal WEN ein Schreibfreigabesignal ist, ist es im ersten Betriebsmodus aktiviert, d. h. im Schreibbetriebsmodus.
Die Zeilen-Booststeuereinheit 430 hebt die erste Spannung VCC an und gibt die fünfte Steuerspannung VPP5 ab, wenn das Steuersignal WEN aktiviert ist. Die Zeilenauswahleinheit RS gibt die fünfte Steuerspannung VPP5 ab, wenn das Steuersignal WEN aktiviert ist, und gibt die erste Spannung VCC ab, wenn das Steuersignal WEN deaktiviert ist. Die Konfiguration der Zeilenauswahleinheit RS kann derjenigen der Spaltenauswahleinheit CS entsprechen und wird weiter unten erläutert.
Die fünfte Steuerspannung VPP5, die von der Zeilenauswahleinheit RS abgegeben wird, treibt den Zeilendecoder XD, und der Zeilendecoder XD legt eine Spannung an den sechsten Knoten N6 an, der mit dem Gate des Zellentransistors CTR der Speicherzelle 10 entsprechend einer Eingabezeilenadresse XADD verbunden ist, wodurch die Speicherzelle 10 ausgewählt wird. Die an den sechsten Knoten N6 angelegte Spannung hängt von der fünften Steuerspannung VPP5 ab. Die fünfte Steuerspannung VPP5 ist ausreichend hoch, um die mit der ausgewählten Speicherzelle 10 verbundene Wortleitung WL zu aktivieren. Beispielsweise kann die fünfte Steuerspannung VPP5 zwischen 3 V und 5 V betragen. Der Zellentranistor CTR der Speicherzelle 10 wird durch die fünfte Steuerspannung VPP5 relativ stark leitend geschaltet, verglichen mit dem herkömmlichen Fall, wenn sich das Phasenänderungsspeicherbauelement 300 von 3 im Schreibbetriebsmodus befindet.
Die Spalten-Booststeuereinheit 420 hebt in der ersten Betriebsart die erste Spannung VCC an und gibt die dritte Steuerspannung VPP3 in Reaktion auf das Steuersignal WEN ab, während sie in der zweiten und dritten Betriebsart die erste Spannung VCC in Reaktion auf das Steuersignal WEN abgibt.
Der Spaltendecoder YD wählt im Schreibbetriebsmodus in Reaktion auf die dritte Steuerspannung VPP3 die Bitleitung BL aus, die mit der durch die Spaltenadresse YADD ausgewählten Speicherzelle 10 verbunden ist, während er im Lesebetriebsmodus in Reaktion auf die erste Spannung VCC die Bitleitung auswählt, die mit der durch die Spaltenadresse YADD ausgewählten Speicherzelle 10 verbunden ist, und im Standby-Modus nicht arbeitet.
Wie zuvor erwähnt, beinhaltet die Spalten-Booststeuereinheit 420 die Spalten-Boostschaltung PUMPC und die Spaltenauswahleinheit CS. Die Spalten-Boostschaltung PUMPC erzeugt im Schreibbetriebsmodus die dritte Steuerspannung VPP3 in Reaktion auf das Steuersignal WEN, während sie im Lesebetriebsmodus und im Standby-Modus die erste Spannung VCC anhebt und die vierte Steuerspannung VPP4 abgibt. Die Spaltenauswahleinheit CS gibt selektiv in Reaktion auf das Steuersignal WEN die dritte Steuerspannung VPP3 oder die erste Spannung VCC ab. Da das Steuersignal WEN ein Schreibfreigabesignal ist, ist es im ersten Betriebsmodus aktiviert, d. h. im Schreibbetriebsmodus. Die Spalten-Booststeuereinheit 420 hebt die erste Spannung VCC an und gibt die dritte Steuerspannung VPP3 ab, wenn das Steuersignal WEN aktiviert ist. Die Spaltenauswahleinheit CS wählt die dritte Steuerspannung VPP3 aus und legt sie an den Spaltendecoder YD an, wenn das Steuersignal WEN aktiviert ist.
Der Spaltendecoder YD, der durch die dritte Steuerspannung VPP3 angesteuert wird, legt an den fünften Knoten N5 eine Spannung an, mit der ein Schalter zum Auswählen einer mit einer Speicherzeile 10 verbundenen Bitleitung BL angeschaltet, d. h. leitend geschaltet wird. Im gezeigten Beispiel ist der Schalter vom Spaltenauswahltransistor CSTR gebildet. Die an den fünften Knoten N5 angelegte Spannung hängt von der dritten Steuerspannung VPP3 ab. Die dritte Steuerspannung VPP3 ist ausreichend hoch, um den Schalter zum Auswählen der mit der ausgewählten Speicherzelle 10 verbundenen Bitleitung BL anzuschalten. Beispielsweise beträgt die dritte Steuerspannung VPP3 zwischen 3 V und 5 V. Der Spaltenauswahltransistor CSTR zum Verbinden der Speicherzelle 10 mit dem vierten Knoten N4 wird durch die dritte Steuerspannung VPP3 relativ stark leitend geschaltet, verglichen mit dem herkömmlichen Fall, wenn sich das Phasenänderungsspeicherbauelement 300 von 3 im Schreibbetriebsmodus befindet.
Im Schreibbetriebsmodus hebt die Schreib-Boostschaltung PUMPW die erste Spannung VCC an und gibt in Reaktion auf das Steuersignal WEN die erste Steuerspannung VPP1 ab. Der Schreibtreiber WD legt eine Schreibspannung an den vierten Knoten N4 in Reaktion auf die erste Steuerspannung VPP1 an. Die Schreibspannung hängt von der ersten Steuerspannung VPP1 ab, die ausreichend hoch ist, um den Zustand des Phasenänderungsmaterials der Speicherzelle 10 zu ändern. Beispielsweise beträgt die erste Steuerspannung VPP1 zwischen 3 V und 5 V.
Somit legen in der ersten Betriebsart, d. h. im Schreibbetriebsmodus, die Schreib-Boostschaltung PUMPW, die Spalten-Boostschaltung PUMPC und die Zeilen-Boostschaltung PUMPR die erste Steuerspannung VPP1 an den ersten Knoten N1, die dritte Steuerspannung VPP3 an den zweiten Knoten N2 bzw. die fünfte Steuerspannung VPP5 an den dritten Knoten N3 an, wenn das Steuersignal WEN aktiviert ist. Daher steuern der Schreibtreiber BD, der Spaltendecoder YD und der Zeilendecoder XD den vierten, fünften und sechsten Knoten N4, N5, N6 unter Verwendung einer verglichen mit dem herkömmlichen Phasenänderungsspeicherbauelement 300 von 3 höheren Spannung in Reaktion auf die erste Steuerspannung VPP1, die dritte Steuerspannung VPP3 bzw. die fünfte Steuerspannung VPP5 an. Folglich können Stromverluste im Schreibbetriebsmodus reduziert werden.
Nachfolgend wird die Betriebsweise des Phasenänderungsspeicherbauelements 400 im Lesebetriebsmodus und im Standby-Modus erläutert, wobei angenommen sei, dass im Lesebetriebsmodus eine Speicherzelle 10 des Speicherzellenfeldes 410 ausgewählt wird.
Im Lesebetriebsmodus und im Standby-Modus ist das Steuersignal WEN deaktiviert, und der Schreibtreiber WD arbeitet nicht. Die Schreib-Boostschaltung PUMPW legt die zweite Steuerspannung VPP2 an den ersten Knoten N1 an, wenn das Steuersignal WEN deaktiviert ist. Die zweite Steuerspannung VPP2 ist niedriger als die erste Steuerspannung VPP1 und höher als die erste Spannung VCC. Beispielsweise liegt die zweite Steuerspannung VPP2 zwischen der ersten Spannung VCC und 3 V.
Die zweite Steuerspannung VPP2 befähigt die Schreib-Boostschaltung PUMPW zur Erzeugung der ersten Steuerspannung VPP1 in kurzer Zeit, wenn das Phasenänderungsspeicherbauelement 400 in den Schreibbetriebsmodus eintritt. In anderen Betriebsarten hebt das Phasenänderungsspeicherbauelement 400 die erste Spannung VCC an und erzeugt die zweite Steuerspannung VPP2, die niedriger als die erste Steuerspannung VPP1 ist, derart, dass die erste Steuerspannung VPP1 rasch erzeugt wird, wenn ein Wechsel in den Schreibbetriebsmodus erfolgt.
Im Standby-Modus ist der Vorspannungstransistor BTR durch die Vorspannung VBIAS leitend geschaltet und hält den vierten Knoten N4 auf der ersten Spannung VCC. Im Lesebetriebsmodus wird der Klemmtransistor PTR in Reaktion auf die Klemmspannung VCLAMP leitend geschaltet, um den vierten Knoten N4 auf einem vorgebbaren Klemmspannungswert zu halten. Die Betriebsweise zur Aufrechterhaltung der Klemmspannung VCLAMP am vierten Knoten N4 im Lesebetriebsmodus ist dem Fachmann geläufig und bedarf daher hier keiner näheren Erläuterungen.
Die Spalten-Boostschaltung PUMPC hebt bei deaktiviertem Steuersignal WEN, d. h. im Lesebetriebsmodus und im Standby-Betriebsmodus, die erste Spannung VCC an und gibt die vierte Steuerspannung VPP4 an den Knoten N2 ab. Die vierte Steuerspannung VPP4 ist niedriger als die dritte Steuerspannung VPP3 und höher als die erste Spannung VCC. Beispielsweise liegt die vierte Steuerspannung VPP4 zwischen der ersten Spannung VCC und 3 V.
Wie die zweite Steuerspannung VPP2 ermöglicht es die vierte Steuerspannung VPP4 der Spalten-Boostschaltung PUMPC, die dritte Steuerspannung VPP3 in kurzer Zeit zu erzeugen, wenn das Phasenänderungsspeicherbauelement 400 in den Schreibbetriebsmodus eintritt. Mit anderen Worten hebt das Phasenänderungsspeicherbauelement 400 in anderen Betriebsarten als der Schreibbetriebsart die erste Spannung VCC an und erzeugt die gegenüber der dritten Steuerspannung VPP3 niedrigere vierte Steuerspannung VPP4 derart, dass die dritte Steuerspannung VPP3 rasch erzeugt wird, wenn ein Übergang in den Schreibbetriebsmodus erfolgt.
Im Lesebetriebsmodus wählt die Spaltenauswahleinheit CS die erste Spannung VCC aus und gibt sie an den Spaltendecoder YD ab. Der Spaltendecoder YD steuert die Spannung am fünften Knoten N5, der mit dem Gate des Spaltenauswahltransistors CSTR verbunden ist, in Reaktion auf die erste Spannung VCC. Dementsprechend wird der Spaltenauswahltransistor CSTR leitend geschaltet und überträgt aus der Speicherzelle 10 gelesene Daten an den vierten Knoten N4. Somit wird der Spaltenauswahltransistor CSTR im Schreibbetriebsmodus in Reaktion auf die dritte Steuerspannung VPP3 und im Lesebetriebsmodus in Reaktion auf die erste Spannung VCC leitend geschaltet. Im Standby-Modus wird der Spaltenauswahltransistor CSTR nicht ausgewählt, und der fünfte Knoten N5 ist auf Massepotential VSS geerdet, da der Spaltendecoder YD nicht arbeitet, wenngleich er die erste Spannung VCC von der Spaltenauswahleinheit CS empfängt.
Die Zeilen-Boostschaltung PUMPR hebt bei deaktiviertem Steuersignal WEN, d. h. im Lesebetriebsmodus und im Standby-Modus, die erste Spannung VCC an und gibt die sechste Steuerspannung VPP6 an den dritten Knoten N3 ab. Die sechste Steuerspannung VPP6 ist niedriger als die fünfte Steuerspannung VPP5 und höher als die erste Spannung VCC. Beispielsweise liegt die sechste Steuerspannung VPP6 zwischen der ersten Spannung VCC und 3 V.
Wie die zweite Steuerspannung VPP2 befähigt die sechste Steuerspannung VPP6 die Zeilen-Boostschaltung PUMPR zur Erzeugung der fünften Steuerspannung VPP5 in kurzer Zeit, wenn das Phasenänderungsspeicherbauelement 400 in den Schreibbetriebsmodus eintritt. In anderen Betriebsarten als der Schreibbetriebsart hebt somit das Phasenänderungsspeicherbauelement 400 die erste Spannung VCC an und erzegt die sechste Steuerspannung VCC6, um rasch die fünfte Steuerspannung VPP5 zu erzeugen, wenn ein Wechsel in den Schreibbetriebsmodus erfolgt.
Im Lesebetriebsmodus wählt die Zeilenauswahleinheit RS die erste Spannung VCC aus und gibt sie an den Zeilendecoder XD ab. Der Zeilendecoder XD steuert die Spannung am sechsten Knoten N6, der mit dem Gate des Zellentransistors CTR einer Speicherzelle 10 verbunden ist, in Reaktion auf die erste Spannung VCC. Dementsprechend wird der Zellentransistor CTR leitend geschaltet. Während somit der Zellentransistor CTR im Schreibbetriebsmodus in Reaktion auf die fünfte Steuerspannung VPP5 leitend geschaltet wird, wird er im Lesebetriebsmodus in Reaktion auf die erste Spannung VCC leitend geschaltet. Im Standby-Modus wird der Zellentransistor CTR nicht ausgewählt, und der sechste Knoten N6 ist auf Massepotential VSS geerdet, da der Zeilendecoder XD nicht arbeitet, wenngleich er die erste Spannung VCC von der Zeilenauswahleinheit RS empfängt.
Die Schreib-Boostschaltung PUMPW, die Spalten-Boostschaltung PUMPC und die Zeilen-Boostschaltung PUMPR, die abhängig von der Betriebsart in Reaktion auf die erste Spannung VCC unterschiedliche Steuerspannungen erzeugen, können jeweils durch herkömmliche Boost-Schaltungen vom Differenzverstärkertyp realisiert sein, was keiner näheren Erläuterungen bedarf, wobei die Erfindung nicht auf diesen Realisierungstyp beschränkt ist. Die Betriebsweise und der Aufbau des Spaltendecoders YD und des Zeilendecoders XD sind dem Fachmann geläufig und bedürfen daher keiner näheren Erläuterungen. Die oben angegebenen Spannungswerte für die erste bis sechste Spannung VPP1 bis VPP6 sind lediglich beispielhaft, wobei die Erfindung nicht auf diese explizit angegebenen Zahlenwerte für die Spannungen beschränkt ist.
Im Phasenänderungsspeicherbauelement 400 können die zweite, vierte und sechste Steuerspannung VPP2, VPP4 und VPP6 als „Substeuerspannungen” bezeichnet werden, die höher als die erste Spannung VCC sind. Durch Festlegen der zweiten, vierten und sechsten Substeuerspannung VPP2, VPP4, VPP6 auf Werte hoher als die erste Spannung VCC können sie schneller auf die erste, dritte bzw. fünfte Steuerspannung VPP1, VPP3, VPP5 angehoben werden, wenn das Phasenanderungsspeicherbauelement 400 in den Schreibbetriebsmodus eintritt. Die Erfindung ist jedoch nicht auf diese Auslegung beschränkt, und so können die Substeuerspannungen VPP2, VPP4 und VPP6 z. B. auch gleich der ersten Spannung VCC gewählt werden, was dann die Anstiegsdauer für die erste, dritte und fünfte Steuerspannung VPP1, VPP3, VPP5 etwas erhöht, wenn das Phasenänderungsspeicherbauelement 400 in den Schreibbetriebsmodus eintritt.
Das erfindungsgemäße Phasenänderungsspeicherbauelement 400 steuert den Schreibtreiber WD, den Spaltendecoder YD und den Zeilendecoder XD unter Verwendung einer vorgegebenen hohen Spannung im Schreibbetriebsmodus an, während es den Schreibtreiber WD, den Spaltendecoder YD und den Zeilendecoder XD unter Verwendung einer gegenüber der vorgegebenen hohen Spannung niedrigeren Spannung im Lesebetriebsmodus und im Standby-Modus ansteuert, wodurch der Stromverbrauch reduziert wird, wenn ein Schreibvorgang ausgeführt wird, und die Betriebszuverlässigkeit gesteigert wird.
Während für das beschriebene Ausführungsbeispiel auf ein Phasenänderungsspeicherbauelement mit einem Phasenänderungsmaterial aus Germanium (Ge), Antimon (Sb) und Tellur (Te) Bezug genommen wurde, versteht es sich, dass der erfindungsgemäße Phasenänderungsspeicher auch aus einem beliebigen anderen Material aufgebaut sein kann, dessen Zustand durch Anlegen eines Stroms oder einer Spannung verändert werden kann.
Wie oben erläutert, ist es beim Phasenänderungsspeicherbauelement und dem zugehörigen Ansteuerverfahren gemäß der Erfindung möglich, Stromverluste zu verringern und die Betriebszuverlässigkeit zu steigern, da eine ausreichend hohe Schreibspannung an einen Schreibtreiber, einen Spaltendecoder und einen Zeilendecoder in einem Schreibbetriebsmodus angelegt wird und eine gegenüber dieser Spannung im Schreibbetriebsmodus niedrigere Spannung an den Spaltendecoder und den Zeilendecoder in einem Lesebetriebsmodus und einem Standby-Modus angelegt wird.

Claims

Phasenänderungsspeicherbauelement mit – einem Speicherfeld (410) mit einer Mehrzahl von Phasenänderungsspeicherzellen (10), – einer Schreib-Boostschaltung (PUMPW), die dafür ausgelegt ist, in einem Schreibbetriebsmodus eine Versorgungsspannung (VCC) anzuheben und in Reaktion auf ein Schreibfreigabesignal (WEN) eine gegenüber der Versorgungsspannung höhere erste Steuerspannung (VPP1) abzugeben und in einem Lesebetriebsmodus und einem Standby-Betriebsmodus die Versorgungsspannung anzuheben und in Reaktion auf das Steuersignal eine zweite Steuerspannung (VPP2) abzugeben, die niedriger als die erste Steuerspannung und höher als die Versorgungsspannung ist, und – einem Schreibtreiber (WD), der im Schreibbetriebsmodus durch die erste Steuerspannung angesteuert wird und diese abgibt, um Daten in eine ausgewählte Speicherzelle (10) des Speicherfeldes (410) zu schreiben.
Phasenänderungsspeicherbauelement nach Anspruch 1, weiter gekennzeichnet durch – eine Spalten-Booststeuereinheit (420), die darauf ausgelegt ist, im Schreibbetriebsmodus die Versorgungsspannung anzuheben und in Reaktion auf das Schreibfreigabesignal eine dritte Steuerspannung (VPP3) abzugeben und im Lesebetriebsmodus und im Standby-Betriebsmodus die Versorgungsspannung abzugeben, und – einen Spaltendecoder (YD), der im Schreibbetriebsmodus von der dritten Steuerspannung und im Lesebetriebsmodus von der Versorgungsspannung angesteuert wird und eine mit der ausgewählten Speicherzelle verbundene Bitleitung auswählt.
Phasenänderungsspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass die Spalten-Booststeuereinheit folgende Elemente enthält: – eine Spalten-Boostschaltung (PUMPC), die im Schreibbetriebsmodus die dritte Steuerspannung in Reaktion auf das Schreibfreigabesignal erzeugt und im Lesebetriebsmodus die Versorgungsspannung anhebt und eine vierte Steuerspannung (VPP4) abgibt, und – eine Spaltenauswahleinheit (CS), die selektiv die dritte Steuerspannung oder die Versorgungsspannung in Reaktion auf das Schreibfreigabesignal abgibt.
Phasenänderungsspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die dritte Steuerspannung eine hohe Spannung ist, die zur Aktivierung eines Schalters (CSTR) zum Auswählen der mit der ausgewählten Speicherzelle verbundenen Bitleitung ausreicht, und die vierte Steuerspannung niedriger als die dritte Steuerspannung und höher als die erste Spannung ist.
Phasenänderungsspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter gekennzeichnet durch – eine Zeilen-Booststeuereinheit (430), die darauf ausgelegt ist, im Schreibbetriebsmodus die erste Spannung anzuheben und eine fünfte Steuerspannung (VPP5) in Reaktion auf das Schreibfreigabesignal abzugeben und im Lesebetriebsmodus und im Standby-Betriebsmodus die erste Spannung abzugeben, und – einen Zeilendecoder (XD), der im Schreibbetriebsmodus von der fünften Steuerspannung und im Lesebetriebsmodus von der Versorgungsspannung angesteuert wird und eine mit der ausgewählten Speicherzelle verbundene Wortleitung auswählt.
Phasenänderungsspeicherbauelement nach Anspruch 5, weiter dadurch gekennzeichnet, dass die Zeilen-Booststeuereinheit folgende Elemente enthält: – eine Zeilen-Boostschaltung (PUMPR), die im Schreibbetriebsmodus das fünfte Steuersignal in Reaktion auf das Steuersignal erzeugt und im Lesebetriebsmodus die Versorgungsspannung anhebt und eine sechste Steuerspannung (VPP6) erzeugt, und – eine Zeilenauswahleinheit (RS), die selektiv die fünfte Steuerspannung oder die Versorgungsspannung in Reaktion auf das Steuersignal abgibt.
Phasenänderungsspeicherbauelement nach Anspruch 6, weiter dadurch gekennzeichnet, dass die fünfte Steuerspannung eine hohe Spannung ist, die zur Aktivierung der mit der ausgewählten Speicherzelle verbundenen Wortleitung ausreicht, und die sechste Steuerspannung niedriger als die fünfte Steuerspannung und höher als die Versorgungsspannung ist.
Phasenänderungsspeicherbauelement nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass die jeweilige Speicherzelle ein Phasenänderungselement seriell verschaltet mit einem Transistor umfasst, wobei das Phasenänderungselement ein Phasenänderungsmaterial beinhaltet, das Germanium (Ge), Antimon (Sb) und Tellur (Te) enthält.
Phasenänderungsspeicherbauelement nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass die Phasenänderungsspeicherzellen (10) jeweils ein Phasenänderungselement (GST) und einen Zellentransistor (ZTR) beinhalten und das Speicherfeld eine Mehrzahl von Spaltenauswahltransistoren (CSTR), von denen jeder eine mit Phasenänderungsspeicherzellen verbundene Bitleitung mit einer zugehörigen Datenleitung verbindet, und einen jeweiligen Steuerknoten (N4) beinhaltet, der die Datenleitung mit einem Abtastverstärker (SAU) verbindet, wobei im Schreibbetriebsmodus je eine der Steuerspannungen an den Steuerknoten (N4), an ein Gate des jeweiligen Spaltenauswahltransistors (CSTR) und an ein Gate des jeweiligen Zellentransistors (CTR) einer ausgewählten Phasenänderungsspeicherzelle angelegt werden.
Phasenänderungsspeicherbauelement nach Anspruch 9, weiter dadurch gekennzeichnet, dass – der Schreibtreiber den Steuerknoten zum Schreiben von Daten in die Phasenänderungsspeicherzelle ansteuert, – der Spaltendecoder den Spaltenauswahltransistor steuert und – der Zeilendecoder den Zellentransistor steuert.