CN1897156B - 具有可变驱动电压的相变随机存取存储器 - Google Patents

具有可变驱动电压的相变随机存取存储器 Download PDF

Info

Publication number
CN1897156B
CN1897156B CN2006101058895A CN200610105889A CN1897156B CN 1897156 B CN1897156 B CN 1897156B CN 2006101058895 A CN2006101058895 A CN 2006101058895A CN 200610105889 A CN200610105889 A CN 200610105889A CN 1897156 B CN1897156 B CN 1897156B
Authority
CN
China
Prior art keywords
voltage
operator scheme
control
change memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101058895A
Other languages
English (en)
Other versions
CN1897156A (zh
Inventor
赵佑荣
金杜应
姜尚范
郭忠根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1897156A publication Critical patent/CN1897156A/zh
Application granted granted Critical
Publication of CN1897156B publication Critical patent/CN1897156B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

一个方面的一种相变存储器件包括：包含多个相变存储单元的存储阵列；写升压电路；和写驱动器。写升压电路在第一操作模式中响应于控制信号升高第一电压并且输出第一控制电压，并且在第二操作模式和第三操作模式中响应于控制信号升高第一电压并输出第二控制电压。在第一操作模式中，写驱动器由第一控制电压驱动，并且将数据写到存储阵列的所选存储单元中。

Description

具有可变驱动电压的相变随机存取存储器
技术领域
本发明涉及一种相变存储器件，具体涉及一种能够根据操作模式改变驱动电压的相变存储器件。
本申请要求于2005年7月13日在韩国知识产权局提交的韩国专利申请No.10-2005-0063273的优先权，其全部内容通过引用并入这里。
背景技术
相变随机存取存储器(PRAM)又称为Ovonic统一存储器(Ovonic UnifiedMemory，OUM)，包括诸如硫属化物(chalcogenide)合金之类的相变材料，该材料对于能量(例如热能)敏感，从而在结晶状态和非结晶状态之间稳定地转变。在例如美国专利No.6,487,113和6,480,438中公开了这样的PRAM。
PRAM的相变材料在其结晶状态下呈现相对低的电阻，而在其非结晶状态下呈现相对高的电阻。在传统的术语中，低电阻结晶状态称为“置位”状态，并且指定逻辑“0”，而高电阻非结晶状态称为“复位”状态，并且指定逻辑“1”。
术语“结晶”和“非结晶”是在相变材料的上下文中的相关术语。即，当称相变存储单元处于其结晶状态时，本领域技术人员将理解，单元的相变材料与其非结晶状态相比具有晶序更良好的结晶结构。处于其结晶状态的相变存储单元不需要是完全结晶的，而处于非结晶状态的相变存储单元不需要是完全非结晶的。
通常，通过在相对较短时间内将材料在其熔点温度以上焦耳加热来将PRAM的相变材料复位到非结晶状态。另一方面，通过在较长时间内在其熔点温度以下加热材料来将相变材料设置到结晶状态。在每种情况中，在加热处理后允许材料冷却到其原始温度。然而通常，当相变材料复位到其非结晶状态时冷却进行地快得多。
相变材料的相变特性的速度和稳定性对于PRAM的性能特性至关重要。如上面提到的，发现硫属化物合金具有适合的相变特性，尤其是包含锗(Ge)、锑(Sb)和碲(Te)的化合物(例如，Ge2Sb2Te5或GST)呈现出在非结晶和结晶状态之间的稳定和高速的转变。
图1A和1B分别示出处于“置位”状态和“复位”状态的存储单元10，而图2是其等效电路图。在这个例子中，存储单元10包括串联在位线B1与参考电势(地)之间的相变电阻元件11和晶体管20，晶体管20的栅极连接到字线WL。应当注意的是，图1A和图1B仅仅是概括的示意图，相变电阻元件11的配置仅仅是提供作为例子的，对于相变电阻元件11的其他配置和连接也是可能的。作为一个变型的例子，相变电阻元件11可以与位线BL和字线WL之间的二极管串联。
在图1A和1B的每一个中，相变电阻元件11包括在相变材料14上形成的顶部电极12。在这个例子中，顶部电极12电连接到PRAM存储阵列(未示出)的位线BL。在相变材料14与导电的底部电极18之间形成导电的底部电极接头(BEC)16。晶体管20电连接在底部电极18与地电势之间。
在图1A中，相变材料14显示为处于结晶状态.如前面所述，这意味着存储单元10处于低电阻“置位”状态或逻辑0状态.在图1B中，相变材料14的一部分显示为非结晶的.这意味着存储单元10处于高电阻“复位”状态或逻辑1状态.
通过控制流过BEC 16的电流的量值和持续时间来建立图1A和1B的存储单元10的置位和复位状态。即，通过对字线WL的电压起反应的晶体管20的操作来激活(或访问)相变电阻元件11。当被激活时，根据位线BL的电压对存储单元20编程。控制位线BL电压以建立编程电流ICELL(图2)，该电流使得BEC 16作为电阻加热器，有选择地将相变材料14编程到其“置位”和“复位”状态。
图3是常规相变存储器件300的电路图。
参照图3，相变存储器件300包括存储阵列310、写驱动器WD、列译码器YD、行译码器XD和读出放大器SAU。
存储阵列310包括多个存储单元10、多条位线BL和多个列选择晶体管CSTR。每个存储单元10包括连接在对应位线BL与参考电势VSS(例如，地)之间的相变元件11和晶体管CTR。每个晶体管CTR的栅极连接到节点NC，根据行地址信号XADD由行译码器XD的输出驱动节点NC。
每条位线BL有选择地通过各列选择晶体管CSTR连接到控制节点NA。列选择晶体管CSTR在列译码器YD的控制下操作，列译码器YD响应于列地址信号YADD驱动节点NB。
写驱动器WD在写操作模式下向存储单元10写数据。在韩国专利申请No.2004-45849中公开了写驱动器WD的一个示例性结构，为了简明起见，省略对其详细描述。
在操作中，行译码器XD响应于行地址XADD，控制每条字线WL的节点NC处的电压，以便选择其中将被写入数据或将从其读取数据的所选存储单元10的字线WL。通过向其施加高电平电压来选择字线WL。未选中的字线WL接收低电平电压。
列译码器YD控制与列选择晶体管CSTR的栅极相连的节点NB的电压，从而将存储单元10与控制节点NA连接或断开。
当执行数据读操作时，读出放大器(sense amplifier)SAU读出节点NA的电压以测量数据值。读出放大器SAU包括读出放大器电路S/A、连接在读出放大器电路S/A的输入端与读出放大器电源电压VCC之间的偏置晶体管(bias transistor)BTR、以及连接在节点NA与读出放大器电路S/A的输入端之间的箝位晶体管(clamp transistor)PTR。参考电压VREF被施加到读出放大器电路S/A的另一输入端。
偏置晶体管BTR在读操作中被偏压VBIAS导通，以便向所选存储单元提供读电流。箝位晶体管PTR在读操作模式中被箝位电压VCLAMP导通，以便将节点NA维持在箝位电压VCLAMP减去晶体管PTR的阈电压。
如图3所示，写驱动器WD、列译码器YD和行译码器XD由电源电压VCC驱动。
然而，在写操作模式中，相变存储器件300必须在图3的节点NA、NB和NC处维持高电平电压，以确保足够的电流来可靠地引起每个存储单元的相变材料的相变。另一方面，需要在读操作模式中产生相对低的驱动电压来可靠地执行，以及需要在等待模式中产生低电平电压来最小化由于等待模式中的漏电流而引起的功耗。这些不同的电压要求可能导致复杂的电路方案和制造工艺。
发明内容
根据本发明的一个方面，提供一种相变存储器件，包括：包括多个相变存储单元的存储阵列；写升压电路，其在第一操作模式中响应于控制信号升高第一电压并且输出第一控制电压，并且在第二操作模式和第三操作模式中响应于控制信号升高第一电压并输出第二控制电压；写驱动器，其在第一操作模式中由第一控制电压驱动，并且将数据写到存储阵列的所选存储单元中；列升压控制器，其在第一操作模式中响应于控制信号升高第一电压并输出第三控制电压，在第二操作模式和第三操作模式中响应于控制信号输出第一电压；和列译码器，其在第一操作模式中由第三控制电压驱动，而在第二操作模式中由第一电压驱动，并且选择连接到所选存储单元的位线。
根据本发明的另一方面，提供一种相变存储器件，包括：包含多个相变存储单元的存储阵列；写驱动器，其将数据写到从多个存储单元中选择的存储单元中；列译码器，其选择连接到所选存储单元的位线；和行译码器，其选择连接到所选存储单元的字线。在第一操作模式中，写驱动器、列译码器和行译码器由大于第一电压的至少一个升高电压驱动。在第二操作模式和第三操作模式中，列译码器和行译码器由第一电压驱动。
根据本发明的再一个方面，提供一种相变存储器件，包括：包含多个相变存储单元的存储阵列；向存储阵列写数据的写驱动器；列译码器，其选择被写入数据的存储单元的位线；行译码器，其选择被写入数据的存储单元的字线；分别连接到列译码器和行译码器的选择器，每个选择器响应于控制信号选择对应控制电压与第一电压中的一个，并且将所选电压施加到列译码器和行译码器；其中，写驱动器、列译码器和行译码器分别由单独的电压产生器驱动，并且，其中，电压产生器在第一操作模式中产生通过升高第一电压而获得的控制电压，并且在第二操作模式和第三操作模式中产生低于控制电压且高于第一电压的子控制电压。
根据本发明的再一个方面，提供一种相变存储器件，包括：包含多个相变存储单元的存储阵列，每个相变存储单元包含相变元件和单元晶体管；多个列选择晶体管，每个将与相变存储单元相连的位线连接到对应数据线；和控制节点，其将数据线连接到读出放大器。在第一操作模式中，通过升高第一电压获得的控制电压中的对应控制电压分别被施加到控制节点、列选择晶体管的栅极和所选相变存储单元的单元晶体管的栅极。
附图说明
通过参照附图对其实施例的详细描述，本发明的上述和其他特征和优点将变得更加清楚，其中：
图1A和1B是包含具有结晶状态和非结晶状态的相变材料的相变存储单元的示意图；
图2是图1所示的相变存储单元的等效电路图；
图3是示出常规相变存储器件的结构的视图；
图4是示出根据本发明实施例的相变存储器件的结构的视图；
图5是图4所示的列选择单元的电路图；以及
图6示出根据操作模式施加到图4所示的相变存储器件的各个节点的电压。
具体实施方式
现在将参照其中示出本发明示例性实施例的附图更充分地描述本发明。然而，本发明可以以许多不同的形式实现，而不应当认为限于这里所述的实施例；相反，提供这些实施例以便使该公开透彻和完整，并且将本发明构思充分传达给本领域技术人员。附图中相同的附图标记表示相同的元件，因此将不再重复对它们的描述。
图4是示出根据本发明实施例的相变存储单元400的结构的视图。
相变存储器件400包括：存储阵列410、多个列选择晶体管CSTR、字线驱动器WD、读出放大器单元SAU、列译码器YD、行译码器XD、写升压电路PUMPW、列升压控制器420和行升压控制器430。
写升压电路PUMPW在节点N1处产生升高电压VPP1/VPP2。
列升压控制器420包括列升压电路PUMPC和列选择单元CS。列选择单元CS接收电源电压VCC和来自列升压电路PUMPC的升高电压VPP3/VPP4(在节点N2处)。
行升压控制器430包括行升压电路PUMPR和行选择单元RS。行选择单元CS接收电源电压VCC和来自行升压电路PUMPR的升高电压VPP5/VPP6(在节点N3处)。
写升压电路PUMPW、列升压电路PUMPC、行升压电路PUMPR、列选择单元CS和行选择单元RS中的每一个可操作地响应于控制信号WEN。
存储阵列410包括多个存储单元10、多条位线BL和多条字线WL。每个存储单元10包括连接在对应位线BL与参考电势VSS(例如，地)之间的相变元件11和晶体管CTR。
每个晶体管CTR的栅极连接到对应字线WL，后者进而连接到根据行地址信号XADD由行译码器XD的输出驱动的控制节点N6。每个存储单元10的相变元件11包括例如锗(Ge)、锑(Sb)和碲(Te)的相变材料。
每条位线BL通过各个列选择晶体管CSTR有选择地连接到控制节点N4。列选择晶体管CSTR在列译码器YD的控制下操作，列译码器YD响应于列地址信号YADD驱动节点N5。
写驱动器WD由节点N1处的电压驱动，并且通过控制所述控制节点N4的电压在写操作模式下向存储单元10写数据。
行译码器由行选择单元RS的输出驱动。在操作中，行译码器XD响应于行地址XADD，控制每条字线WL的节点N6处的电压，以便选择将向/从其写入/读取数据的所选存储单元10的字线WL。通常，通过向其施加高电平电压来选择字线WL。未选中的字线WL接收低电平电压。
列译码器YD由列选择单元CS的输出驱动。列译码器YD控制与列选择晶体管CSTR的栅极相连的节点N5的电压，从而将存储单元10与控制节点NA连接或断开。
当执行数据读操作时，读出放大器SAU读出控制节点N4的电压以测量数据值。读出放大器SAU包括：读出放大器电路S/A、连接在读出放大器电路S/A的输入端与读出放大器电源电压VCC之间的偏置晶体管BTR、以及连接在节点N4与读出放大器电路S/A的输入端之间的箝位晶体管PTR。参考电压VREF被施加到读出放大器电路S/A的另一输入端。
偏置晶体管BTR在等待模式中被偏压VBIAS导通，以便将读出放大器的输入端维持在读出放大器电源电压VSA。箝位晶体管PTR在读操作模式中被箝位电压VCLAMP导通，以便将节点N4维持在箝位电压VCLAMP减去晶体管PTR的阈电压。
如上所述，如图4所示，写驱动器WD、列译码器YD和行译码器XD分别由写升压电路PUMPW、列升压控制器420和行升压控制器430驱动。如稍后将要详细描述的那样，这些升压电路根据相变存储器件的工作模式输出高电压。
图5是图4所示的列选择单元CS的电路图。列选择单元CS包括第一到第六晶体管TR1到TR6和反相器INV。在写操作模式中，如果控制信号WEN变高，则第三晶体管TR3被导通，而第四晶体管TR4被反相器INV关断。当第三晶体管TR3被导通时，第三晶体管TR3与第一晶体管TR1之间的节点接地(VSS)，并且第五晶体管TR5被导通，从而输出第一控制电压VPP3。
相反，如果控制信号WEN变低，则第四晶体管TR4被反相器INV导通，并且第四晶体管TR4与第二晶体管TR2之间的节点接地(VSS)。因此，第六晶体管TR6被导通，并且输出第一电压VCC。
行选择单元RS的配置与列选择单元CS的配置相同。列选择单元CS和行选择单元RS用作复用器，用于响应于控制信号WEN选择接收的两个电压中的一个。列选择单元CS的配置不限于图5所示的电路结构。
图6示出施加到图4所示的相变存储器件400的各个节点N1到N6的电压。
下面，将参照图4、5和6描述根据本发明实施例的相变存储器件400的操作。
写升压电路PUMPW在第一操作模式中响应于控制信号WEN升高第一电压VCC并输出第一控制电压VPP1，并且在第二操作模式或第三操作模式中响应于控制信号WEN升高第一电压VCC并输出第二控制电压VPP2。写驱动器WD响应于第一控制电压VPP1向所选存储单元10写数据。
第一操作模式可以是写操作模式，第二操作模式可以是读操作模式，而第三操作模式可以是等待模式。为了方便描述起见，第一、第二和第三操作模式分别是指写操作模式、读操作模式和等待模式。
在本实施例的例子中，控制信号WEN是写允许信号，而第一电压VCC是电源电压。电源电压VCC可以是外部电压或由内部电压产生器(未示出)响应于外部电压而产生的电压。
下面将描述在写操作模式中相变存储器件400的操作。在写操作模式中，假设响应于行地址XADD和列地址YADD选择存储阵列410的存储单元10。
在写操作模式中，为了驱动写驱动器WD、列译码器YD和行译码器XD，写升压电路PUMPW、列升压控制器420和行升压控制器430中的每一个都是可操作的。
在写操作模式中，行升压控制器430响应于控制信号WEN升高第一电压VCC并输出第五控制电压VPP5。
如前面所述，行升压控制器430包括行升压电路PUMPR和行选择单元RS。行升压电路PUMPR在第一操作模式中响应于控制信号WEN产生第五控制电压VPP5，并且在第二操作模式或第三操作模式中升高第一电压VCC并输出第六控制电压VPP6。
行选择单元RS响应于控制信号WEN，有选择地输出第五控制电压VPP5或第一电压VCC。由于控制信号WEN是写允许信号，因此它在第一操作模式中(即，在写操作模式中)被激活。
当控制信号WEN被激活时，行升压控制器430升高第一电压VCC并输出第五控制电压VPP5.当控制信号WEN被激活时，行选择单元RS输出第五控制电压VPP5，并且当控制信号WEN被无效时，输出第一电压VCC.行选择单元RS的配置与列选择单元CS的配置相同，将在稍后描述.
从行选择单元RS输出的第五控制电压VPP5驱动行译码器XD，并且行译码器XD向与对应于输入行地址XADD的存储单元10的单元晶体管CTR的栅极相连的第六节点N6施加电压，从而选择存储单元10。
施加到第六节点N6的电压取决于第五控制电压VPP5。第五控制电压VPP5是足够激活与所选存储单元10相连的字线WL的高电压。例如，第五控制电压VPP5可以在3到5V之间。与图3所示的相变存储器件300处于写操作模式时相比，存储单元10的单元晶体管CTR被第五控制电压VPP5强导通。
列升压控制器420在第一操作模式中响应于控制信号WEN升高第一电压VCC并输出第三控制电压VPP3，并且在第二操作模式和第三操作模式中响应于控制信号WEN输出第一电压VCC。
列译码器YD在写操作模式中响应于第三控制电压VPP3选择与由列地址YADD所选的存储单元10相连的位线BL，在读操作模式中响应于第一电压VCC选择与由列地址YADD所选的存储单元10相连的位线BL，而在等待模式中不进行操作。如前面所述，列升压控制器420包括列升压电路PUMPC和列选择单元CS。
列升压电路PUMPC在写操作模式中响应于控制信号WEN产生第三控制电压VPP3，并且在读操作模式和等待模式中升高第一电压VCC并输出第四控制电压VPP4。
列选择单元CS响应于控制信号WEN，有选择地输出第三控制电压VPP3或第一电压VCC。由于控制信号WEN是写允许信号，因此它在第一操作模式中(即，在写操作模式中)被激活。当控制信号WEN被激活时，列升压控制器420升高第一电压VCC并输出第三控制电压VPP3。当控制信号WEN被激活时，列选择单元CS选择第三控制电压VPP3，并且将其施加到列译码器YD。
由第三控制电压VPP3驱动的列译码器YD向第五节点N5施加用于导通用于选择与存储单元10相连的位线BL的开关的电压。这里，开关是列选择晶体管CSTR。施加到第五节点N5的电压取决于第三控制电压VPP3。
第三控制电压VPP3是足够导通用于选择与所选存储单元10相连的位线BL的开关的高电压。例如，第三控制电压VPP3在3到5V之间。
与图3所示的相变存储器件300处于写操作模式时相比，用于连接存储单元10与第四节点N4的列选择晶体管CSTR被第三控制电压VPP3强导通。
在写操作模式中，写升压电路PUMPW响应于控制信号WEN升高第一电压VCC并输出第一控制电压VPP1。写驱动器WD响应于第一控制电压VPP1向第四节点N4施加写电压。
写电压取决于第一控制电压VPP1，并且第一控制电压VPP1是足以改变存储单元10的相变材料的状态的高电压。例如，第一控制电压VPP1在3到5V之间。
这样，在第一操作模式(即，写操作模式)中，当控制信号WEN被激活时，写升压电路PUMPW、列升压电路PUMPC和行升压电路PUMPR分别向第一节点N1、第二节点N2和第三节点N3施加第一控制电压VPP1、第三控制电压VPP3和第五控制电压VPP5。
因此，写驱动器WD、列译码器YD和行译码器XD响应于第一控制电压VPP1、第三控制电压VPP3和第五控制电压VPP5，使用与图3所示的相变存储器件300相比更高的电压控制第四、第五和第六节点N4、N5和N6.因此，可以减少在写操作模式中出现的电流损耗.
下面将描述相变存储器件400在读操作模式和等待模式中的操作。在读操作模式中，假设选择存储单元阵列410的存储单元10。
在读操作模式和等待模式中，控制信号WEN被失效，并且写驱动器WD不进行操作。当控制信号WEN被失效时，写升压电路PUMPW向第一节点N1施加第二控制电压VPP2。第二控制电压VPP2低于第一控制电压VPP1且高于第一电压VCC。例如，第二控制电压VPP2在第一电压VCC与3V之间。
当相变存储器件400进入写操作模式时，第二控制电压VPP2允许写升压电路PUMPW在短时间内产生第一控制电压VPP1。在写操作模式之外的其他模式中，相变存储器件400升高第一电压VCC并且产生低于第一控制电压VPP1的第二控制电压VPP2，以便当发生到写操作模式的转换时快速地产生第一控制电压VPP1。
在等待模式中，偏置晶体管BTR被偏压VBIAS导通，并且将第四节点N4保持在第一电压VCC。在读操作模式中，箝位晶体管PTR响应于箝位电压VCLAMP被导通，以便将第四节点N4保持在预定的箝位电压。
在读操作模式中将第四节点N4保持在箝位电压VCLAMP的操作对本领域技术人员是公知的，因此省略对其详细描述。
当控制信号WEN被无效时，即，处于读操作模式和等待操作模式时，列升压电路PUMPC升高第一电压VCC并且输出第四控制电压VPP4到节点N2。第四控制电压VPP4低于第三控制电压VPP3且高于第一电压VCC。例如，第四控制电压VPP4在第一电压VCC与3V之间。
与第二控制电压VPP2类似，第四控制电压VPP4允许列升压电路PUMPC在相变存储器件400进入写操作模式时在短时间内产生第三控制电压VPP3。
即，在写操作模式以外的其他模式中，相变存储器件400升高第一电压VCC并产生低于第三控制电压VPP3的第四控制电压VPP4，以便当发生到写操作模式的转换时快速地产生第三控制电压VPP3。
在读操作模式中，列选择单元CS选择第一电压VCC并将其输出到列译码器YD。此外，列译码器YD响应于第一电压VCC，控制连接到列选择晶体管CSTR的栅极的第五节点N5的电压。因此，列选择晶体管CSTR被导通并且将从存储单元10读取的数据传送到第四节点N4。
在写操作模式中，列选择晶体管CSTR响应于第三控制电压VPP3被导通，然而在读操作模式中，列选择晶体管CSTR响应于第一电压VCC被导通。
在等待模式中，尽管列译码器YD接收来自列选择单元CS的第一电压VCC，但列译码器YD不进行操作，列选择晶体管CSTR不被选择，并且第五节点N5接地(VSS)。
在读操作模式和等待模式中，当控制信号WEN被无效时，行升压电路PUMPR升高第一电压VCC并且输出第六控制电压VPP6到第三节点N3。第六控制电压VPP6低于第五控制电压VPP5且高于第一电压VCC。例如，第六控制电压VPP6在第一电压VCC与3V之间。
与第二控制电压VPP2类似，第六控制电压VPP6允许行升压电路PUMPR在相变存储器件400进入写操作模式时在短时间内产生第五控制电压VPP5。
即，在写操作模式以外的其他模式中，相变存储器件400升高第一电压VCC并产生第六控制电压VPP6，以便当发生到写操作模式的转换时快速地产生第五控制电压VPP5。
在读操作模式中，行选择单元RS选择第一电压VCC并将其输出到行译码器XD。行译码器XD响应于第一电压VCC，控制连接到存储单元10的单元晶体管CTR的栅极的第六节点N6的电压。因此，单元晶体管CTR被导通。
在写操作模式中，单元晶体管CTR响应于第五控制电压VPP5被导通，然而在读操作模式中，单元晶体管CTR响应于第一电压VCC被导通。
在等待模式中，尽管行译码器XD接收来自行选择单元RS的第一电压VCC，但行译码器XD不进行操作，单元晶体管CTR不被选中，并且第六节点N6接地(VSS)。
写升压电路PUMPW、列升压电路PUMPC和行升压电路PUMPR中的每一个响应于第一电压VCC，根据操作模式产生不同的控制电压，它们可以是公知的差分放大器升压电路，因此这里省略对其详细描述，但本发明并不限于这种方式。
列译码器YD和行译码器XD的操作和结构对本领域技术人员是公知的，因此省略对其详细描述。上面提到的第一到第六控制电压VPP1到VPP6的电压值仅仅是示例性的，本发明并不限于这些示例性电压值。
在相变存储器件400中，第二、第四和第六控制电压VPP2、VPP4和VPP6可以称为大于第一电压VCC的“子控制电压”。通过将第二、第四和第六子控制电压VPP2、VPP4和VPP6设置得大于第一电压VCC，当相变存储器件400进入写操作模式时，子控制电压可以更快速地升高到第一、第三和第五控制电压VPP1、VPP3和VPP5。然而，本发明并不限于这种方式，如果希望的话也可以让子控制电压VPP2、VPP4和VPP6等于VCC，这是以增加在相变存储器件400进入写操作模式时上升到第一、第三和第五控制电压VPP1、VPP3和VPP5的时间为代价的。
根据本发明实施例的相变存储器件400在写操作模式中使用预定高电压驱动写驱动器WD、列译码器YD和行译码器XD，并且在读操作和等待模式中使用低于预定高电压的电压驱动写驱动器WD、列译码器YD和行译码器XD，从而降低了执行写操作时的功耗，并且增强了操作可靠性。
本实施例指向包括由锗(Ge)、锑(Sb)和碲(Te)构成的相变材料的相变存储器件。然而，本领域技术人员应当明白，该相变存储器件可以由任何可通过施加电流或电压改变其状态的材料制成。
如上所述，在根据本发明的相变存储器件及其驱动方法中，由于在写操作模式中向写驱动器、列译码器和行译码器提供足够的写电压，并且在读操作模式和等待操作模式中向列译码器和行译码器施加比写操作模式中施加的电压低的电压，因此可以降低电流损耗并且增强操作可靠性。
尽管参照其示例性实施例具体示出和描述了本发明，但本领域技术人员应当理解，可以在不背离权利要求书所限定的本发明宗旨和范围的前提下，对形式和细节进行各种修改。

Claims (22)

1.一种相变存储器件，包括：
包括多个相变存储单元的存储阵列；
写升压电路，其在第一操作模式中响应于控制信号升高第一电压并且输出第一控制电压，并且在第二操作模式和第三操作模式中响应于控制信号升高第一电压并输出第二控制电压；
写驱动器，其在第一操作模式中由第一控制电压驱动，并且将数据写到存储阵列的所选存储单元中；
列升压控制器，其在第一操作模式中响应于控制信号升高第一电压并输出第三控制电压，在第二操作模式和第三操作模式中响应于控制信号输出第一电压；和
列译码器，其在第一操作模式中由第三控制电压驱动，而在第二操作模式中由第一电压驱动，并且选择连接到所选存储单元的位线。
2.如权利要求1所述的相变存储器件，其中，控制信号是写允许信号，并且第一电压是电源电压。
3.如权利要求1所述的相变存储器件，其中，第一操作模式是写操作模式，第二操作模式是读操作模式，而第三操作模式是等待模式。
4.如权利要求1所述的相变存储器件，其中，第一控制电压是足以改变所选存储单元的相变材料状态的高电压，而第二控制电压低于第一控制电压且高于第一电压。
5.如权利要求1所述的相变存储器件，其中，列升压控制器包括：
列升压电路，其在第一操作模式中响应于控制信号产生第三控制电压，并且在第二操作模式中升高第一电压并输出第四控制电压；和
列选择单元，其响应于控制信号有选择地输出第三控制电压或第一电压。
6.如权利要求5所述的相变存储器件，其中，第三控制电压是足以激活用于选择连接到所选存储单元的位线的开关的高电压，以及
其中第四控制电压低于第三控制电压且高于第一电压。
7.如权利要求1所述的相变存储器件，还包括：
行升压控制器，其在第一操作模式中响应于控制信号升高第一电压并输出第五控制电压，在第二操作模式和第三操作模式中响应于控制信号输出第一电压；和
行译码器，其在第一操作模式中由第五控制电压驱动，而在第二操作模式中由第一电压驱动，并且选择连接到所选存储单元的字线。
8.如权利要求7所述的相变存储器件，其中，行升压控制器包括：
行升压电路，其在第一操作模式中响应于控制信号产生第五控制电压，并且在第二操作模式中升高第一电压并输出第六控制电压；和
列选择器，其响应于控制信号有选择地输出第五控制电压或第一电压。
9.如权利要求8所述的相变存储器件，其中，第五控制电压是足以激活连接到所选存储单元的字线的高电压，以及
其中第六控制电压低于第五控制电压且高于第一电压。
10.如权利要求1所述的相变存储器件，其中，每个存储单元包括与晶体管串联的相变元件，并且其中相变元件包含相变材料，包括锗(Ge)、锑(Sb)和碲(Te)。
11.一种相变存储器件，包括：包含多个相变存储单元的存储阵列；写驱动器，其将数据写到从多个存储单元中选择的存储单元中；列译码器，其选择连接到所选存储单元的位线；和行译码器，其选择连接到所选存储单元的字线，
其中，在第一操作模式中，写驱动器、列译码器和行译码器由大于第一电压的至少一个升高电压驱动，并且
其中，在第二操作模式和第三操作模式中，列译码器和行译码器由第一电压驱动。
12.如权利要求11所述的相变存储器件，还包括：
分别对应于写驱动器、列译码器和行译码器的升压电路，分别响应于控制信号产生控制电压；和
分别对应于列译码器和行译码器的选择器，每个选择器响应于控制信号选择对应控制电压与第一电压中的一个，并且将所选电压施加到列译码器和行译码器。
13.如权利要求12所述的相变存储器件，其中，升压电路在第二操作模式和第三操作模式中升高第一电压并产生子控制电压，以及
其中，子控制电压低于控制电压且大于第一电压。
14.如权利要求12所述的相变存储器件，其中，控制信号是写允许信号，它在第一操作模式中被激活，而在第二操作模式和第三操作模式中被无效，以及
其中，第一操作模式是写操作模式，第二操作模式是读操作模式，而第三操作模式是等待模式。
15.一种相变存储器件，包括：
包含多个相变存储单元的存储阵列；
向存储阵列写数据的写驱动器；
列译码器，其选择被写入数据的存储单元的位线；
行译码器，其选择被写入数据的存储单元的字线；
分别连接到列译码器和行译码器的选择器，每个选择器响应于控制信号选择对应控制电压与第一电压中的一个，并且将所选电压施加到列译码器和行译码器，
其中，写驱动器、列译码器和行译码器分别由单独的电压产生器驱动，并且，
其中，电压产生器在第一操作模式中产生通过升高第一电压而获得的控制电压，并且在第二操作模式和第三操作模式中产生低于控制电压且高于第一电压的子控制电压。
16.如权利要求15所述的相变存储器件，其中，控制信号是写允许信号，它在第一操作模式中被激活，而在第二操作模式和第三操作模式中被无效，以及
其中，第一操作模式是写操作模式，第二操作模式是读操作模式，而第三操作模式是等待模式。
17.一种相变存储器件，包括：包含多个相变存储单元的存储阵列，每个相变存储单元包括相变元件和单元晶体管；多个列选择晶体管，每个将与相变存储单元相连的位线连接到对应数据线；和控制节点，其将数据线连接到读出放大器，
其中，在第一操作模式中，通过升高第一电压获得的控制电压中的对应控制电压分别被施加到控制节点、列选择晶体管的栅极和所选相变存储单元的单元晶体管的栅极。
18.如权利要求17所述的相变存储器件，其中，在第二操作模式中，第一电压被施加到列选择晶体管的栅极和单元晶体管的栅极，并且箝位电压被施加到控制节点，以及
其中，在第三操作模式中，地电压被施加到列选择晶体管的栅极和单元晶体管的栅极，并且第一电压被预充电到控制节点.
19.如权利要求18所述的相变存储器件，还包括：
写驱动器，其由对应控制电压驱动，并且控制所述控制节点向相变存储单元写数据；
列译码器，其由对应控制电压或第一电压驱动，并且控制列选择晶体管；和
行译码器，其由对应控制电压或第一电压驱动，并且控制单元晶体管。
20.如权利要求19所述的相变存储器件，还包括：
分别对应于写驱动器、列译码器和行译码器的升压电路，分别响应于控制信号产生控制电压；和
分别对应于列译码器和行译码器的选择器，选择器响应于控制信号选择控制电压与第一电压中的一个，并且将所选电压施加到列译码器和行译码器。
21.如权利要求20所述的相变存储器件，其中，升压电路在第二操作模式和第三操作模式中升高第一电压并产生子控制电压，以及
其中，子控制电压低于控制电压且高于第一电压。
22.如权利要求21所述的相变存储器件，其中，控制信号是写允许信号，它在第一操作模式中被激活，而在第二操作模式和第三操作模式中被无效，以及
其中，第一操作模式是写操作模式，第二操作模式是读操作模式，而第三操作模式是等待模式。
CN2006101058895A 2005-07-13 2006-07-13 具有可变驱动电压的相变随机存取存储器 Active CN1897156B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050063273A KR100674983B1 (ko) 2005-07-13 2005-07-13 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
KR63273/05 2005-07-13

Publications (2)

Publication Number Publication Date
CN1897156A CN1897156A (zh) 2007-01-17
CN1897156B true CN1897156B (zh) 2010-05-12

Family

ID=37609636

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101058895A Active CN1897156B (zh) 2005-07-13 2006-07-13 具有可变驱动电压的相变随机存取存储器

Country Status (5)

Country Link
US (1) US7457151B2 (zh)
JP (1) JP4987371B2 (zh)
KR (1) KR100674983B1 (zh)
CN (1) CN1897156B (zh)
DE (1) DE102006033389B4 (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7570524B2 (en) 2005-03-30 2009-08-04 Ovonyx, Inc. Circuitry for reading phase change memory cells having a clamping circuit
KR100834738B1 (ko) * 2006-08-31 2008-06-05 삼성전자주식회사 상변화 메모리 장치의 구동 방법 및 그 방법을 사용하는상변화 메모리 장치
US20080137401A1 (en) * 2006-12-07 2008-06-12 Jan Boris Philipp Memory that limits power consumption
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
CN101335045B (zh) * 2007-06-27 2011-03-09 财团法人工业技术研究院 相变存储器的写入电路
JP5503102B2 (ja) * 2007-07-04 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリ装置
KR100882119B1 (ko) * 2007-07-24 2009-02-05 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
KR100944343B1 (ko) * 2007-08-10 2010-03-02 주식회사 하이닉스반도체 상 변화 메모리 장치
KR101202429B1 (ko) 2007-10-11 2012-11-16 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
TWI347607B (en) * 2007-11-08 2011-08-21 Ind Tech Res Inst Writing system and method for a phase change memory
KR101416878B1 (ko) 2007-11-13 2014-07-09 삼성전자주식회사 파워 공급 회로 및 이를 구비하는 상 변화 메모리 장치
US8203872B2 (en) * 2008-02-26 2012-06-19 Ovonyx, Inc. Method and apparatus for accessing a multi-mode programmable resistance memory
US20090304775A1 (en) * 2008-06-04 2009-12-10 Joshi Ashok V Drug-Exuding Orthopedic Implant
KR20100041470A (ko) * 2008-10-14 2010-04-22 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
TWI402845B (zh) 2008-12-30 2013-07-21 Higgs Opl Capital Llc 相變化記憶體陣列之驗證電路及方法
TWI412124B (zh) 2008-12-31 2013-10-11 Higgs Opl Capital Llc 相變化記憶體
JP2011065713A (ja) * 2009-09-17 2011-03-31 Elpida Memory Inc 半導体記憶装置
JP2011210348A (ja) * 2010-03-11 2011-10-20 Sony Corp 制御電圧生成回路及びそれを備えた不揮発性記憶装置
KR101150629B1 (ko) 2010-04-27 2012-05-30 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 제어 방법
KR101150543B1 (ko) * 2010-05-27 2012-05-31 에스케이하이닉스 주식회사 상 변화 메모리 장치
US8526227B2 (en) 2010-06-23 2013-09-03 Mosaid Technologies Incorporated Phase change memory word line driver
US8441848B2 (en) 2011-06-08 2013-05-14 Micron Technology, Inc. Set pulse for phase change memory programming
CN102890962B (zh) * 2011-07-20 2015-05-13 中国科学院上海微系统与信息技术研究所 一种相变存储器多级存储系统及方法
US8787095B2 (en) 2012-02-28 2014-07-22 Micron Technology, Inc. Systems, and devices, and methods for programming a resistive memory cell
CN103295626B (zh) * 2012-02-28 2016-06-01 北京时代全芯科技有限公司 一种用于相变存储器的高精度数据读取电路
CN103390421B (zh) * 2012-05-09 2016-08-17 华邦电子股份有限公司 控制方法及运用该控制方法的电子装置
KR102215359B1 (ko) 2014-08-01 2021-02-15 삼성전자주식회사 비휘발성 메모리 장치와 그 센싱 방법
KR102261813B1 (ko) 2014-11-26 2021-06-07 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
CN105810238B (zh) * 2016-03-31 2019-01-15 西安紫光国芯半导体有限公司 一种列选择线驱动器电源控制电路和方法
CN106158045B (zh) * 2016-06-23 2019-08-30 华中科技大学 一种相变存储裸阵列的选址系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522594B1 (en) * 2001-03-21 2003-02-18 Matrix Semiconductor, Inc. Memory array incorporating noise detection line
EP1326258A2 (en) * 2001-12-27 2003-07-09 STMicroelectronics S.r.l. Single supply voltage, nonvolatile phase change memory device with cascoded column selection and simultaneous word read/write operations
US20030151070A1 (en) * 2002-01-23 2003-08-14 Seiko Epson Corporation Booster circuit for non-volatile semiconductor memory device
US20040027907A1 (en) * 2002-08-12 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device operating with low current consumption
US6781860B2 (en) * 2002-05-01 2004-08-24 Ovonyx, Inc. High voltage row and column driver for programmable resistance memory

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020008916A (ko) 2000-07-21 2002-02-01 윤종용 내부전원전압 발생장치
KR100390995B1 (ko) 2001-06-22 2003-07-12 주식회사 하이닉스반도체 반도체 메모리 소자의 고전압 발생장치
EP1324345A1 (en) * 2001-12-27 2003-07-02 STMicroelectronics S.r.l. Single supply voltage, nonvolatile memory device with cascoded column decoding
JP4249992B2 (ja) 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
EP1609154B1 (en) * 2003-03-18 2013-12-25 Kabushiki Kaisha Toshiba Phase change memory device
US7085154B2 (en) * 2003-06-03 2006-08-01 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
CN1717748A (zh) * 2003-06-25 2006-01-04 松下电器产业株式会社 驱动非易失性存储器的方法
JP2005050424A (ja) * 2003-07-28 2005-02-24 Renesas Technology Corp 抵抗値変化型記憶装置
KR100541816B1 (ko) * 2003-09-19 2006-01-10 삼성전자주식회사 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
JP4567963B2 (ja) * 2003-12-05 2010-10-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
EP1548745B1 (en) 2003-12-23 2008-10-22 STMicroelectronics S.r.l. Fast reading, low power consumption memory device and reading method thereof
JP4646634B2 (ja) * 2005-01-05 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522594B1 (en) * 2001-03-21 2003-02-18 Matrix Semiconductor, Inc. Memory array incorporating noise detection line
EP1326258A2 (en) * 2001-12-27 2003-07-09 STMicroelectronics S.r.l. Single supply voltage, nonvolatile phase change memory device with cascoded column selection and simultaneous word read/write operations
US20030151070A1 (en) * 2002-01-23 2003-08-14 Seiko Epson Corporation Booster circuit for non-volatile semiconductor memory device
US6781860B2 (en) * 2002-05-01 2004-08-24 Ovonyx, Inc. High voltage row and column driver for programmable resistance memory
US20040027907A1 (en) * 2002-08-12 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device operating with low current consumption

Also Published As

Publication number Publication date
US20070014150A1 (en) 2007-01-18
US7457151B2 (en) 2008-11-25
JP4987371B2 (ja) 2012-07-25
CN1897156A (zh) 2007-01-17
JP2007026644A (ja) 2007-02-01
KR100674983B1 (ko) 2007-01-29
KR20070008216A (ko) 2007-01-17
DE102006033389B4 (de) 2015-02-12
DE102006033389A1 (de) 2007-04-12

Similar Documents

Publication Publication Date Title
CN1897156B (zh) 具有可变驱动电压的相变随机存取存储器
US7283387B2 (en) Phase change random access memory device having variable drive voltage circuit
KR100699837B1 (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
JP4524684B2 (ja) メモリ読み出し回路及び方式
CN1963949B (zh) 非易失性相变存储装置及其读取方法
JP4567963B2 (ja) 半導体集積回路装置
KR100610014B1 (ko) 리키지 전류 보상 가능한 반도체 메모리 장치
JP4344011B2 (ja) 不揮発性記憶装置
US7471553B2 (en) Phase change memory device and program method thereof
CN1975928B (zh) 相变随机存取存储器及控制其读取操作的方法
US20050041498A1 (en) Writing circuit for a phase change memory device
JP2006228414A (ja) 相変化半導体メモリ装置
JP2008192278A (ja) 選択的リフレッシュ動作を含む抵抗メモリ
KR101201858B1 (ko) 반도체 메모리 장치
KR101150629B1 (ko) 비휘발성 메모리 장치 및 제어 방법
CN1811988B (zh) 存储单元阵列偏置方法以及半导体存储器件
CN101354910A (zh) 一种新型的相变存储器的读操作方法
CN101894587A (zh) 相变存储器的自限写入脉冲发生电路
KR100905166B1 (ko) 상 변화 메모리 장치
KR100905169B1 (ko) 상 변화 메모리 장치의 동작방법
KR20100008627A (ko) 상 변화 메모리 장치 및 제어 방법
KR100919583B1 (ko) 상 변화 메모리 장치
KR101201841B1 (ko) 상변화 메모리 장치
KR20090016198A (ko) 상 변화 메모리 장치 및 그 동작방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant