CN1975928B - 相变随机存取存储器及控制其读取操作的方法 - Google Patents
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Abstract
提供相变随机存取存储器，其包括：包含多个相变存储单元的存储器阵列；和分别连接到相变存储单元的字线，其中在读取操作中，连接到所选相变存储单元的字线的电压在至少两个具有不同电压电平的电压级之间转换。
Description
技术领域
本发明总的涉及相变随机存取存储器，更具体地，本发明涉及相变随机存取存储器的字线电压的控制。
本发明要求于2005年10月15日在韩国专利局提交的申请号No.10-2005-0097269的韩国专利申请的优先权，其全部内容通过引用并入这里。
背景技术
相变随机存取存储器(PRAM)，也被认为是Ovonic统一存储器(OUM)，包括对能量(例如热能)敏感以在晶态和非晶态之间稳定地转换的相变材料，例如硫族化合物合金。例如在美国专利No.6,487,113和6,480,438中公开了这样的PRAM。
PRAM的相变材料在其晶态下具有相对低的电阻，在其非晶态下具有相对高的电阻。在传统术语中，低电阻晶态称作“设定(set)”态并被指定为逻辑“0”，而高电阻非晶态称作“复位”态并被指定为逻辑“1”。
术语“晶态”和“非晶态”在相变材料的上下文中是相对术语。即，当相变存储单元被称为处于其晶态时，本领域的技术人员将会理解单元的相变材料与它的非晶态时相比具有更有序的结晶结构。处在晶态下的相变存储单元不需要是完全结晶的，而处在非晶态下的相变存储单元不需要是完全非晶的。
通常，通过在超过其熔点的温度下在相对短的时间周期内焦耳加热材料，来将PRAM的相变材料复位到非晶态。在另一方面，通过在其熔点以下的温度在较长周期的时间内加热材料而把相变材设定到晶态。在每种情况下，允许材料在热处理后冷却到原来的温度。然而通常，当相变材料复位到非晶态时，冷却进行得更加迅速。
相变材料的相变特性的速度和稳定性对于PRAM的性能特性是非常重要的。如上所述，已经发现硫族化合物合金具有合适的相变特性，特别地，包括锗(Ge)、锑(Sb)、碲(Te)的化合物(例如Ge2Sb2Te5或GST)呈现在非晶态和晶态之间的稳定和高速转换。
PRAM的读取操作使位线和字线能够选择特定的存储单元，并施加外部电流到PRAM以产生流过存储单元的单元电流，该电流的大小取决于PRAM的相变材料的电阻。为了读取数据“1”或“0”，电流读出放大器读出在所选存储单元中的参考电流和电流变化，或者电压读出放大器读出在所选存储单元中的参考电压和电压变化。
图1是说明与传统的PRAM 100的读取操作相关的电路图，图2是说明图1的传统PRAM 100的读取操作的时序图。
参考图1，多个相变存储单元的每一个包括连接在位线BL和各自的字线WL_0到WL_N之间的相变材料GST和单元晶体管CTR。字线WL_0到WL_N连接到字线驱动器，后者在示例中包括多个反相器。
位线通过接收Y地址信号的选择晶体管和接收箝位信号VCMP的电压箝位晶体管，连接到数据节点V(DATA)。同样地，使能晶体管如所示连接，并接收读取操作控制信号WEb。电流源IREAD连接在升高电压VDD和数据节点V(DATA)之间，并产生读取操作需要的电流。并且，预充电晶体管连接在源电压VCC和数据节点V(DATA)之间，并接收预充电信号PREB。此外，读出放大器S/A将参考电压VREF与数据节点V(DATA)比较，并产生相应的输出数据OUT。
参考图2，在读取操作中，读取操作控制信号Web被使能为低，而列选择信号Y被使能为高，由此选择位线BL。并且，预充电信号PREB被使能为低以预充电读出放大器S/A的输入端口。
所选字线然后被使能，同时位线BL的电压被箝位信号VCMP箝位。如果字线WL_0被使能，例如，施加到字线WL_0的信号具有方波，作为结果，单元电流iCELL流过位线BL、相变材料GST和连接到字线WL_0的单元晶体管CTR。然而，如图2中所示，流过相变存储单元的单元电流iCELL的波形通常呈现短的尖峰。在单元电流iCELL中重复的尖峰可以损坏相变存储单元的相变材料，并降低PRAM器件的可靠性。
发明内容
根据本发明的一个方面，提供一种相变随机存取存储器，其包括：包括多个相变存储单元的存储器阵列；和分别连接到相变存储单元的字线，其中，在读取操作中，连接到所选相变存储单元的字线的电压在至少两个具有不同电压的电压级之间转换。
根据本发明的另一方面，提供一种相变随机存取存储器，其包括：包括分别与多个字线连接的多个相变存储单元的存储器阵列；多个译码器，响应于地址信号输出选择电压；多个字线驱动器，响应于从译码器输出的选择电压，分别控制字线电压；和电压控制器，控制提供给译码器的驱动电压，其中驱动电压包括至少两个不同的电源电压。
根据本发明的另一方面，提供一种相变随机存取存储器，其包括：包括多个相变存储单元的存储器阵列；和多个字线驱动器，控制分别连接到相变存储单元的字线的电压，其中，在读取操作中，连接到所选相变存储单元的字线的电压在至少两个具有不同电压的电压级之间转换。
根据本发明的一个方面，提供一种控制包括多个相变存储单元的相变随机存取存储器的读取操作的方法。该方法包括使用包括至少两个具有不同电压的级的信号，控制连接到所选相变存储单元的字线的电压。
附图说明
从以下详细的说明书参考附图将会更容易清楚地理解上述和其它特征以及本发明的优点。
图1是用于说明PRAM的读取操作的电路图。
图2是说明图1的读取操作的时序图。
图3是根据本发明实施例的PRAM的电路图。
图4A是根据本发明实施例的图3的电压控制器和译码器的电路图。
图4B是用于说明图4A的译码器和电压控制器工作的时序图。
图5A是根据本发明的另一实施例的图3的电压控制器和译码器的电路图。
图5B是说明图5A的电压控制器和译码器的工作的时序图。
图6是根据本发明另一实施例的PRAM的方框图。
图7A是图6的电压控制器和译码器的电路图。
图7B是用于说明图7A的电压控制器和译码器工作的时序图。
图8是根据本发明的另一实施例的PRAM的方框图。
图9A是图8的字线驱动器的电路图。
图9B是说明图9B的字线驱动器工作的时序图。
图10是根据本发明另一实施例的PRAM的方框图。
图11A是图10的字线驱动器的电路图。
图11B是用于说明图11A的字线驱动器工作的时序图。
具体实施方式
现在将参考附图更全面地描述本发明，其中示出了本发明的示例实施例。然而本发明可以以许多形式实施，并且不应该解释为局限于这里所述的实施例；相反地，提供这些实施例以使得本说明书更全面和完整，并且使本领域技术人员更加清楚。在整个附图中，相同的附图标记表示相同的元件。
图3是根据本发明实施例的PRAM 300的方框图。参考图3，PRAM 300包括具有多个相变存储单元的存储器阵列MCA、多个译码器MDEC、多个字线驱动器SDEC和电压控制器310。
这个示例的相变存储单元的每一个包括相变材料GST和单元晶体管CTR，它们串联在多个位线BL1到BLn中的相应一个位线与多个字线WL1到WLm的相应一个字线之间。
多个译码器MDEC通过利用译码器输出MWL1到MWLm控制各自的字线驱动器SDEC，响应于地址信号ADD选择存储器阵列MCA的相变存储单元。字线驱动器SDEC响应于相应的译码器输出MWL1到MWLm的电压，控制分别连接到相变存储单元的字线WL1到WLm的电压。
电压控制器310控制驱动译码器MDEC的电压。下面将会更详细地说明，电压控制器310提供至少两个不同的电源电压。即，电压控制器310依次地提供具有低电平的电源电压和具有高电平的电源电压给译码器MDEC。
图4A是根据本发明实施例的图3的电压控制器310和译码器DEC的电路图，图4B是说明图4A的电压控制器和译码器工作的时序图。
参考图4A，电压控制器310包括：第一电源电压VCC1；比第一电源电压VCC1高的第二电源电压VCC2；连接到第一电源电压VCC1的第一开关PTR1，响应于第一控制信号P1施加第一电源电压VCC1到相应译码器MDEC；和连接到第二电源电压VCC2的第二开关PTR2，响应于第二控制信号P2施加第二电源电压VCC2到相应译码器MDEC。第一和第二开关PTR1和PTR2可以是晶体管。在图4A的例子中，第一和第二开关是PMOS晶体管。
图4A的译码器MDEC包括反相器，其接收地址信号ADD和输出译码器输出信号MWL1。在示例中，译码器MDEC的反相器包括串联在电压控制器310和接地电压VSS之间的PMOS晶体管MTR1和NMOS晶体管MTR2。然而，译码器MDEC的结构不局限于图4A的反相器结构。
现在将参考图4B说明电压控制器310和译码器MDEC的工作。
假定在读取操作中选择字线WL1，当地址信号ADD被使能为低电平时，译码器MDEC的PMOS晶体管MTR1被接通。当第一控制信号P1被使能为低电平时，第一开关PTR1被接通，第一电源电压VDD1作为译码器输出WL1输出。当在预定时间tD之后，第一控制信号P1被使能为高电平，第二控制信号P2为低电平时，第二开关PTR2接通，并且第二电源电压VCC2被作为译码器输出MLW1输出。第一和第二控制信号P1和P2分别控制第一和第二开关PTR1和PTR2。
译码器输出MWL1被施加到相应的字线驱动器SDEC。字线驱动器SDEC被译码器输出MWL1驱动，并且响应于译码器输出MWL1的电压变化控制字线WL1。因此，字线WL1的电压具有如图4B中所示的波形。即，所选字线WL1的电压不会如图2中所示突然增加，而是从低电压分阶段地增加到高电压。因此，有可能防止或减小在经过存储单元的电流中出现尖峰。这有助于防止损坏相变材料并且改善PRAM的可靠性。
尽管图4A和4B说明了具有两级的字线电压，但字线的电压可以具有多于两级。
图5A是根据本发明另一实施例的电压控制器310和图3的译码器MDEC的电路图，图5B是说明图5A的电压控制器310和译码器MDEC工作的时序图。
参考图5A，本实施例的电压控制器310与之前图4A中描述的电压控制器相同。因此，这里省略了其详细描述以避免重复。
图5A的译码器MDEC包括串联在电压控制器310和接地电压VSS之间的晶体管MTR1和MTR2，和反相器I1。这个示例的反相器I1包括图5A中示出的PMOS晶体管ITR1和NMOS晶体管ITR2。反相器I1的PMOS晶体管ITR1的源极连接到通过电压控制器310施加电源电压。
假定当地址信号ADD处于低电平时，晶体管MTR2关断，同时反相器I1的输入节点被预充电到高电平，当地址信号ADD被使能为高电平时，晶体管MTR2被接通，晶体管MTR1被关断且反相器I1的输入节点处于低电平。因此，PMOS晶体管ITR1被接通以依次接收通过电压控制器310施加的第一电源电压VCC1和第二电源电压VDD2。另外图5A的电压控制器310和译码器MDEC的工作原理与图4A的电压控制器310和译码器MDEC的工作原理相同。因此，这里省略其进一步的说明以避免重复。
图6是根据本发明另一实施例的PRAM 600的方框图。PRAM 600包括具有多个相变存储单元的存储器阵列MCA、多个译码器MDEC、多个字线驱动器SDEC和电压控制器310。在图6中还示出输出电源电压VCC1和VCC2的电压发生器620。
参考图6，PRAM 600的相变存储单元的每一个包括串联在多条位线BL1到BLn中的相应位线和在多条字线WL1到WLm中的相应字线之间的相变材料GST和二极管D。
多个译码器MDEC通过利用译码器输出MWL1到MWLm控制各自字线驱动器SDEC，响应于地址信号ADD选择存储器阵列MCA的相变存储单元。字线驱动器SDEC响应于对应的译码器输出MWL1到MWLm的电压，控制分别连接到相变存储单元的字线WL1到WLm的电压。
电压控制器610控制驱动译码器MDEC的电压。如下面将要详细描述的，电压控制器610提供至少两个由电压发生器620提供的不同的电源电压。即，在下面给出的示例中，电压控制器610依次施加具有高电平的电源电压VCC1和具有低电平的电源电压VCC2给译码器MDEC。
图7A是图6的电压控制器610和译码器MDEC的电路图，图7B是说明图7A的电压控制器和译码器工作的时序图。
参考图7A，电压控制器610具有与图5A的电压控制器310相同的结构，译码器MDEC具有与图5A的译码器MDEC相同的结构。因此，这里省略其详细描述以避免重复。然而应当注意不像前述实施例，在图7A的实施例中第二电源电压VCC2低于第一电源电压VCC1。因此，当第一开关PTR1和第二开关PTR2响应于第一控制信号P1和第二控制信号P2依次接通和关断时，字线WL1的电压具有如图7B中所示的阶降波形。这是因为相变存储单元使用二极管D作为选择元件，因此所选字线WL1应该具有低电压。因此，通过依次减小字线WL1的电压，能够减小或防止在读取操作中流过相变存储单元的电流中尖峰的出现。这样，减小了相变材料的损坏，提高了PRAM的可靠性。
图3和6的电压控制器310和610可以分别布置在PRAM 300和600的连接区域。这可以最小化电压控制器310和610所需要的电路面积。
图8是根据本发明另一实施例的PRAM 800的方框图。如所示，PRAM800包括存储单元阵列MCA、多个译码器MDEC和多个字线驱动SDEC。
参考图8，PRAM 800包括具有多个相变存储单元的存储器阵列MCA，和控制分别连接到相变存储单元的字线WL1到WLm的电压的多个字线驱动器SDEC。每个相变存储单元包括串联在位线BL1到BLn的相应位线和字线WL1到WLm中的相应字线之间的相变材料GST和晶体管CTR。
如前面的实施例所述，所选字线的读取电压具有至少两个具有不同电压的级。然而，不像前面实施例，图8的PRAM 800不包括电压控制器。即，在PRAM 800中，字线驱动器SDEC控制所选字线，使得字线电压具有至少两个具有依次增加的电压的级。
图9A是图8的字线驱动器SDEC的电路图，图9B是说明图9A的字线驱动器SDEC工作的时序图。
参考图9A，字线驱动器SDEC包括连接在电源电压VCC和节点N1之间的第一开关STR1。第一开关响应于从相应的译码器MDEC输出的相应译码器输出MWL1而接通和关断。在这个实施例的示例中，从相应的译码器MDEC输出的译码器输出MWL1对应于反相的地址信号ADD(见图8)。字线驱动器SDEC进一步包括：连接在第一节点N1和接地电压VSS之间的第二开关STR2，其响应于第一控制信号P1接通或关断；和连接在第一节点N1和接地电压VSS之间的第三开关STR3，其响应于第二控制信号P2接通或关断。
第二开关STR2的沟道长度L1小于第三开关STR3的沟道长度L2。
参考图9B，当响应于变成低电平的译码器输出MWL1，第一开关STR1接通时，第一控制信号被使能为高电平。这样，第二开关STR2被接通且电流I1流过。然后，在第一控制信号P1禁止后，第二开关信号P2被使能为高电平，由此第三开关STR3被接通且电流I2流过。
由于第三开关STR3的沟道长度L2大于第二开关STR2的沟道长度L1，因此流过第二开关STR2的电流I1比流过第三开关STR3的电流I2大。这是因为流过晶体管的电流与晶体管沟道的长度成反比。
当电流I1大时，第一节点N1的电压变得比电源电压VCC低得多，但是当电流12小时，变得仅仅比电源电压VCC稍微低一点。因为第一节点N1的电压控制字线WL1的电压，所以字线WL1的电压具有如图9B所示的波形。这里，电源电压VCC等于从译码器MDEC输出的译码器输出MWL1的电压。即，PRAM 800控制译码器输出MWL1的电压，使得字线WL1具有多于两个电压依次增加的级。因此，依次减小字线WL1的电压有助于避免在读取操作中从相变存储单元流过的尖峰电流，防止或减小了相变材料的损坏并提高了PRAM的可靠性。
图10是根据本发明另一实施例的PRAM 1000的方框图。
参考图10，PRAM 1000的每个相变单元包括串联在相应的位线和相应的字线之间的相变材料GST和二极管D。除了如下所述，图10的PRAM 1000的剩余部分与图8的PRAM 800的相同，因此这里省略其详细描述以避免重复。
图11A是图10的字线驱动器SDEC的电路图，图11B是说明图11A的字线驱动器SDEC的工作的时序图。
参考图11A，字线驱动器SDEC控制所选字线，使得字线具有至少两个电压依次增加的级。图11A的字线驱动器SDEC的配置与图9A的字线驱动器SDEC的配置相同，除了第二和第三开关STR2和STR3的沟道长度之间的关系外。即，在图11A中，第二开关STR2的沟道长度L1比在字线驱动器SDEC中的第三开关STR3的沟道长度L2大。因此，流过第二开关STR2的电流I1小于流过第三开关STR3的电流I2，当电流I2流过时第一节点N1的电压低于当电流I1流过时的电压。第一节点N1的电压控制字线WL1的电压，由此字线WL1的电压呈现如图11B所示的波形。
由于图10的相变存储单元包括相变材料GST和二极管D，所选字线WL1应该具有低的选择电压。因此，依次减小字线WL1的电压避免了在读取操作中在流过相变存储单元的电流中的尖峰，其进而防止或减小了相变材料的损坏并提高了PRAM的可靠性。
根据本发明实施例的、控制包括多个相变存储单元的PRAM读取操作的方法包括：使用具有至少两个具有不同电压的级的信号控制连接到所选相变存储单元的电压。控制读取操作的方法取决于PRAM的相变存储单元的配置。当相变存储单元包括串联在相应的位线和相应的字线之间的相变材料和晶体管时，信号电压包括至少两个具有依次增加的电压的级。当相变存储单元包括串联在相应位线和相应字线之间的相变材料和二极管时，信号电压包括至少两个具有依次降低的电压的级。
信号用于PRAM的字线驱动器以控制连接到所选相变存储单元的字线的电压。控制PRAM的读取操作的方法与PRAM 300、600、800和1000的操作对应，因此省略了其详细的描述。
如上所述，根据本发明的PRAM和控制PRAM的读取操作的方法可以控制所选字线的电压以在读取操作中具有多个级。这防止和减小了否则会由流过相变存储单元的电流尖峰导致的相变材料的损坏。因此，可以提高PRAM的可靠性。
参考示例实施例已经具体示出和描述了本发明，但是本领域技术人员应当理解，在不脱离下面的权利要求限定的本发明的精神和范围的情况下，本发明在形式和细节上可以作出多种修改。
Claims (30)
1.一种相变随机存取存储器，包括：
包括多个相变存储单元的存储器阵列；和
分别连接到相变存储单元的字线，
其中，在读取操作中，在存储在所选相变存储单元中的数据被从所选相变存储单元中读出之前，连接到所选相变存储单元的字线的电压在至少两个具有不同电压的电压级之间转换。
2.如权利要求1的相变随机存取存储器，其中所述至少两个级具有依次增加的电压。
3.如权利要求2的相变随机存取存储器，进一步包括连接到相变存储单元的位线，其中所述多个相变存储单元的每一个包括串联在位线和各自的字线之间的相变材料和晶体管。
4.如权利要求1的相变随机存取存储器，其中所述至少两个级具有依次降低的电压。
5.如权利要求4的相变随机存取存储器，进一步包括连接到相变存储单元的位线，其中所述多个相变存储单元的每一个包括串联在位线和各自的字线之间的相变材料和二极管。
6.一种相变随机存取存储器，包括：
包括分别与多个字线连接的多个相变存储单元的存储器阵列；
多个译码器，响应于地址信号输出选择电压；
多个字线驱动器，响应于从译码器输出的选择电压，分别控制字线电压；和
电压控制器，控制提供给译码器的驱动电压，其中驱动电压包括至少两个不同的电源电压。
7.如权利要求6的相变随机存取存储器，其中在读取操作中，电压控制器依次地施加具有低电平的电源电压和具有高电平的电源电压到相应的译码器。
8.如权利要求7的相变随机存取存储器，其中电压控制器包括：
第一电源电压；
比第一电源电压高的第二电源电压；和
第一和第二开关，响应于至少一个控制信号，分别依次施加第一和第二电源电压到相应的译码器。
9.如权利要求8的相变随机存取存储器，进一步包括连接到相变存储单元的位线，其中每个相变存储单元包括串联在位线和相应的字线之间的相变材料和晶体管。
10.如权利要求6的相变随机存取存储器，其中在读取操作中，电压控制器依次地施加具有高电平的电源电压和具有低电平的电源电压到相应的译码器。
11.如权利要求10的相变随机存取存储器，其中电压控制器包括：
第一电源电压；
比第一电源电压低的第二电源电压；和
第一和第二开关，响应于至少一个控制信号，分别依次施加第一和第二电源电压到相应的译码器。
12.如权利要求11的相变随机存取存储器，进一步包括连接到相变存储单元的位线，其中每个相变存储单元包括串联在位线和相应的字线之间的相变材料和二极管。
13.如权利要求6的相变随机存取存储器，其中电压控制器布置在存储器的连接区域中。
14.一种相变随机存取存储器，包括：
包括多个相变存储单元的存储器阵列；和
多个字线驱动器，控制分别连接到相变存储单元的字线的电压，
其中，在读取操作中，在存储在所选相变存储单元中的数据被从所选相变存储单元中读出之前，连接到所选相变存储单元的字线的电压在至少两个具有不同电压的电压级之间转换。
15.如权利要求14的相变随机存取存储器，其中所述至少两个级具有依次增加的电压。
16.如权利要求15的相变随机存取存储器，其中每个字线驱动器包括：
连接在电源电压和第一节点之间的第一开关，响应于地址信号接通或关断；和
连接在第一节点和接地电压之间的第二开关，响应于第一控制信号接通或关断；
连接在第一节点和接地电压之间的第三开关，响应于第二控制信号接通或关断，
其中第三开关在第二开关被接通或关断以后接通和关断，第三开关的沟道长度大于第二开关的沟道长度。
17.如权利要求16的相变随机存取存储器，其中地址信号是译码的地址信号。
18.如权利要求16的相变随机存取存储器，进一步包括连接到相变存储单元的位线，其中每个相变存储单元包括串联在位线和相应字线之间的相变材料和晶体管。
19.如权利要求14的相变随机存取存储器，其中字线的电压包括至少两个具有依次降低的电压的级。
20.如权利要求16的相变随机存取存储器，其中电源电压对应于字线驱动器的驱动电压。
21.如权利要求15的相变随机存取存储器，其中每个字线驱动器包括：
连接在电源电压和第一节点之间的第一开关，响应于地址信号接通或关断；和
连接在第一节点和接地电压之间的第二开关，响应于第一控制信号接通或关断；
连接在第一节点和接地电压之间的第三开关，响应于第二控制信号接通或关断，
其中第三开关在第二开关被接通或关断以后接通和关断，第二开关的沟道长度大于第三开关的沟道长度。
22.如权利要求21的相变随机存取存储器，其中地址信号是译码的地址信号。
23.如权利要求21的相变随机存取存储器，进一步包括连接到相变存储单元的位线，其中每个相变存储单元包括串联在位线和相应字线之间的相变材料和二极管。
24.如权利要求21的相变随机存取存储器，其中电源电压对应于字线驱动器的驱动电压。
25.一种控制包括多个相变存储单元的相变随机存取存储器的读取操作的方法，包括在存储在所选相变存储单元中的数据被从所选相变存储单元中读出之前，使用包括至少两个具有不同电压的级的信号，控制连接到所选相变存储单元的字线的电压。
26.如权利要求25的方法，其中每个相变存储单元包括串联在相应位线和相应字线之间的相变材料和晶体管，并且信号包括至少两个具有依次增加的电压的级。
27.如权利要求25的方法，其中每个相变存储单元包括串联在相应位线和相应字线之间的相变材料和二极管，并且信号包括至少两个具有依次降低的电压的级。
28.一种相变随机存取存储器，包括：
包括多个相变存储单元的存储器阵列；和
分别连接到相变存储单元的字线，
其中，在读取操作中，在存储在所选相变存储单元中的数据被从所选相变存储单元中读出之前，连接到所选相变存储单元的字线电压在级中至少转换两次。
29.如权利要求28的相变随机存取存储器，其中字线电压在级中增加。
30.如权利要求28的相变随机存取存储器，其中字线电压在级中降低。
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