KR100604935B1 - 코어 면적을 감소시킨 반도체 메모리 장치 - Google Patents

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곽충근
조우영
강상범
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Abstract

코어 면적을 감소시킨 반도체 메모리 장치가 개시된다. 상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 n(자연수) 개의 글로벌 워드라인을 구비하는 메모리 셀 블록, 상기 글로벌 워드라인의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인, 워드라인 구동회로들 및 제어 회로들을 구비한다. 워드라인 구동회로들은 상기 글로벌 워드라인의 논리 레벨과 입력되는 어드레스 신호에 응답하여 상기 메모리 셀 블록 내부의 대응되는 서브 워드라인의 전압 레벨을 제어한다. 제어 회로들은 상기 글로벌 워드라인의 논리 레벨에 응답하여 상기 어드레스 신호를 대응되는 상기 워드라인 구동회로들로 전송하거나 차단한다. 상기 워드라인 구동회로들은 각각 대응되는 상기 서브 워드라인의 전압 레벨을 제 1 전압 레벨로 유지시키는 제 1 트랜지스터는 및 대응되는 상기 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 제 2 전압 레벨로 유지시키는 제 2 트랜지스터를 구비한다. 본 발명에 따른 반도체 메모리 장치는 워드라인 구동회로가 두 개의 트랜지스터만을 이용한 간단한 구조를 가지며 어드레스 신호를 전송하는 메탈 라인의 수를 감소시킬 수 있으므로 코어의 면적을 줄이면서도 안정적인 전류 센싱 동작을 할 수 있는 장점이 있다.

Description

코어 면적을 감소시킨 반도체 메모리 장치{Semiconductor memory device with reduced core size}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 상변화 메모리 셀을 나타내는 도면이다.
도 2는 일반적인 상 변화 메모리 장치의 코어 구조를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 코어 면적을 감소시킨 반도체 메모리 장치에 관한 것이다.
PRAM(Phase Change Random Access Memory)은 가열되었다가 냉각되면 두 가지 상태 중 하나의 상태로 유지되며 가열 및 냉각에 의하여 또다시 상태가 변할 수 있는 캘코제나이드 합금(chalcogenide alloy)과 같은 상 변화 물질로 구성된다.
여기서 두 가지 상태란 결정(crystalline) 상태와 비 정질(amorphous) 상태를 의미한다. PRAM에 관해서는 미국 특허 번호 US 6,487,113 및 US 6,480,438에서 설명된 바 있다.
PRAM의 상변화 물질은 결정 상태에서의 저항은 낮고 비 정질 상태에서의 저항은 높다. PRAM은 저항 값에 따라 논리 값이 0 또는 1로 결정된다. 결정 상태는 셋(set) 또는 논리 0 에 대응되고 비 정질 상태는 리셋(reset) 또는 논리 1 에 대응된다.
PRAM의 상 변화 물질이 비 정질 상태가 되기 위해서 저항 열에 의하여 상 변화 물질의 녹는점 이상으로 가열된다. 그리고 빠른 속도로 냉각된다. 상 변화 물질을 결정 상태로 만들기 위하여 상 변화 물질은 일정 시간동안 녹는점 이하의 온도로 가열된다.
상 변화 메모리, 즉 PRAM의 핵심은 캘코제나이드(chalcogenide)와 같은 상 변화 물질이다. 상 변화 물질은 일반적으로 GST 합금이라고 불리는 게르마늄(germanium(Ge)), 안티모니(antimony(Sb)) 및 텔루리움(tellurium(Te))을 포함한 다. GST 합금은 가열 및 냉각에 의하여 비 정질 상태(리셋 또는 1 )와 결정 상태(셋 또는 0 ) 사이로 빠르게 변화될 수 있는 성질 때문에 메모리 장치에 유용하게 사용될 수 있다.
메모리 셀에 데이터를 쓰는 동작은, 캘코제나이드를 녹는점 이상으로 가열시킨 후 빠르게 냉각시켜 비 정질 상태가 되도록 하거나 또는 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
도 1은 일반적인 상변화 메모리 셀(C)을 나타내는 도면이다.
메모리 셀(C)은 비트라인(BL)에 연결되는 상 변화 저항 소자(GST) 및 상 변화 저항 소자(GST)와 워드라인(WL) 사이에 연결되는 다이오드(D)를 구비한다.
도 1에서 보는 바와 같이 다이오드 형 PRAM에서 선택된 메모리 셀은 워드라인(WL)이 비트라인(BL)보다 낮은 전압레벨을 가져야 한다. 따라서 다이오드형 PRAM의 워드라인 드라이버는 선택된 워드라인(WL)은 접지 전압 레벨로 방전시키고 선택되지 않은 워드라인(WL)은 일정한 전압 레벨로 유지시키는 기능을 수행한다.
도 2는 일반적인 상 변화 메모리 장치의 코어 구조를 나타내는 도면이다.
도 2를 참조하면, 상 변화 메모리 장치(200)는 메모리 셀 블록(CBLK), 워드라인 구동부(210), 칼럼 선택회로(220) 및 기입 드라이버(230)를 구비한다. 메모리 셀 블록(CBLK)은 복수개의 상 변화 메모리 셀들을 구비한다.
칼럼 선택회로(220)는 칼럼 선택 신호(Y0~Yk)에 응답하여 비트라인들(BL0~BLk) 중 하나를 선택한다. 워드라인 구동부(210)는 메모리 셀 블록(CBLK)의 워드라인(WL0~WL2)을 구동한다.
워드라인 구동부(210)는 어드레스 신호(ADD)와 활성화 신호(EN)를 코딩하기 위한 복수개의 워드라인 구동회로를 구비한다. 도 2에는 하나의 워드라인 구동회로(WDC)만을 대표적으로 도시한다. 워드라인 구동회로(WDC)는 반전 논리합 수단(N1)과 인버터(I1)를 구비한다.
칼럼 선택회로(220)에 의해서 하나의 비트라인이 선택되면 기입 드라이버(230)는 선택된 비트라인으로 기입 전류를 인가한다. k번째 비트라인(BLk)이 선택되었다고 가정한다.
그리고, 워드라인 구동회로(WDC)는 어드레스 신호(ADD)와 활성화 신호(EN)에 응답하여 하나의 워드라인(WL0)을 선택한다. 여기서, 워드라인을 선택한다는 의미는 워드라인의 전압 레벨을 접지 전압(VSS) 레벨로 유지시키는 것이다.
예를 들어, 활성화 신호(EN)와 어드레스 신호(ADD)가 모두 로우 레벨이면 반전 논리합 수단(N1)의 출력은 하이 레벨로 발생되고 인버터(I1)의 엔모스 트랜지스터가 턴 온 되어 대응되는 워드라인(WL0)의 전압 레벨이 접지 전압(VSS)레벨로 된다.
그러면 비트라인(BLk)을 통하여 인가된 기입 전류는 메모리 셀과 선택된 워드라인(WL0) 및 워드라인 구동회로(WDC)의 엔모스 트랜지스터를 통하여 접지로 흘러나간다.
그런데, 매 워드라인마다 연결되는 워드라인 구동회로가 도 2에서와 같이 반전 논리합 수단이나 인버터와 같은 논리 게이트 회로들을 구비하면 워드라인 구동 회로의 레이아웃 면적(layout size)이 커져 반도체 메모리 장치의 고집적화가 어렵게되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 코어의 면적을 감소시킨 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 n(자연수) 개의 글로벌 워드라인을 구비하는 메모리 셀 블록, 상기 글로벌 워드라인의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인, 워드라인 구동회로들 및 제어 회로들을 구비한다.
워드라인 구동회로들은 상기 글로벌 워드라인의 논리 레벨과 입력되는 어드레스 신호에 응답하여 상기 메모리 셀 블록 내부의 대응되는 서브 워드라인의 전압 레벨을 제어한다.
제어 회로들은 상기 글로벌 워드라인의 논리 레벨에 응답하여 상기 어드레스 신호를 대응되는 상기 워드라인 구동회로들로 전송하거나 차단한다. 상기 워드라인 구동회로들은 각각 대응되는 상기 서브 워드라인의 전압 레벨을 제 1 전압 레벨로 유지시키는 제 1 트랜지스터는 및 대응되는 상기 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 제 2 전압 레벨로 유지시키는 제 2 트랜지스터를 구비한다.
상기 어드레스 신호는 대응되는 워드라인 구동회로들을 제어하는 j(자연수) 비트의 제 1 어드레스 신호와 대응되는 서브 워드라인의 전압 레벨을 제어하는 k(자연수) 비트의 제 2 어드레스 신호를 구비하며, j와 k의 곱이 m 이다.
상기 워드라인 구동회로들은 각각 상기 글로벌 워드라인의 논리 레벨이 제 1 레벨이면 대응되는 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨로 유지시키고, 상기 글로벌 워드라인의 논리 레벨이 제 2 레벨이면서 상기 제 1 어드레스 신호의 논리 레벨이 제 1 레벨이면, 상기 제 2 어드레스 신호의 논리 레벨에 따라 대응되는 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 상기 제 2 전압 레벨로 유지시킨다.
상기 제어 회로들은 각각 제 1 제어 트랜지스터 및 제 2 제어 트랜지스터를 구비한다. 제 1 제어 트랜지스터는 제 1단이 대응되는 워드라인 구동회로의 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트에 연결되고 제 2 단이 접지 전압에 연결되며 게이트가 대응되는 상기 글로벌 워드라인에 연결된다.
제 2 제어 트랜지스터는 제 1단이 상기 제 1 제어 트랜지스터의 제 1단에 연결되고 제 2단이 대응되는 상기 제 1 어드레스 신호에 연결되며 게이트가 대응되는 상기 글로벌 워드라인에 연결된다.
상기 제 1 트랜지스터는 제 1단이 상기 제 1 전압 레벨을 가지는 제 1 전압원에 연결되고 게이트가 대응되는 상기 제 1 제어 트랜지스터의 제 1 단에 연결되며 제 2단이 대응되는 서브 워드라인에 연결된다.
상기 제 2 트랜지스터는 제 1 단이 상기 대응되는 서브 워드라인에 연결되고 게이트가 상기 제 1 트랜지스터의 게이트에 연결되며 제 2단이 대응되는 상기 제 2 어드레스 신호에 연결된다.
반도체 메모리 장치는 입력되는 상기 제 2 어드레스 신호를 반전시키며 출력단이 대응되는 상기 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 1 인버터들을 더 구비한다.
반도체 메모리 장치는 입력되는 상기 제 2 어드레스 신호를 반전시키며 출력단이 대응되는 상기 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 2 인버터들을 더 구비하고, 동일한 제 2 어드레스 신호를 수신하는 상기 제 1 및 제 2 인버터들의 출력단이 서로 연결된다.
상기 제 1 및 제 2 인버터들의 출력단은 상기 메모리 셀 블록에 칼럼 방향으로 인접한 메모리 셀 블록을 구동하는 워드라인 구동부의 워드라인 구동회로들에 연결된다.
상기 제 1 전압 레벨은 전원 전압 레벨 또는 전원 전압을 클램핑(clamping) 한 소정의 전압 레벨로서 상기 제 2 전압 레벨보다 높은 레벨이고, 상기 제 2 전압 레벨은 접지 전압 레벨이다.
상기 서브 워드라인들에 각각 연결되는 메모리 셀들을 더 구비하고, 상기 각각의 메모리 셀은 상 변화 메모리(Phase Change Random Access Memory :PRAM)이며, 대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 서브 워드라인 사이에 연결되는 다이오드를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 n(자연수) 개의 글로벌 워드라인을 구비하는 메모리 셀 블록, 상기 글 로벌 워드라인의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인 및 상기 메모리 셀 블록에 대응되며, 상기 메모리 셀 블록의 서브 워드라인을 드라이빙하는 워드라인 구동부를 구비한다.
상기 워드라인 구동부는 상기 글로벌 워드라인들 중에서 활성화된 하나의 글로벌 워드라인과 j(자연수) 비트의 제 1 어드레스 신호 및 k(자연수) 비트의 제 2 어드레스 신호에 응답하여, 선택되지 아니한 서브 워드라인은 제 1 전압 레벨로 유지시키고 선택된 서브 워드라인은 제 2 전압 레벨로 유지시키는 n x m 개의 워드라인 구동회로들을 구비하며, j와 k의 곱이 m 이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 n(자연수) 개의 글로벌 워드라인과 상기 글로벌 워드라인의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인을 각각 구비하는 복수개의 메모리 셀 블록들, 상기 각각의 메모리 셀 블록들에 대응되며, 각각의 메모리 셀 블록 내부의 상기 서브 워드라인들을 드라이빙하는 복수개의 워드라인 구동부들 및 j(자연수) 비트의 제 1 어드레스 신호 및 k(자연수) 비트의 제 2 어드레스 신호를 디코딩 하여 상기 워드라인 구동부로 인가하는 제 1 디코딩부를 구비한다.
상기 각각의 워드라인 구동부는 상기 글로벌 워드라인들 중에서 활성화된 하나의 글로벌 워드라인과 상기 제 1 어드레스 신호 및 상기 제 2 어드레스 신호에 응답하여, 선택되지 아니한 서브 워드라인은 제 1 전압 레벨로 유지시키고 선택된 서브 워드라인은 제 2 전압 레벨로 유지시키는 n x m 개의 워드라인 구동회로들을 구비하며, j와 k의 곱이 m 이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(300)는 n(자연수)개의 글로벌 워드라인(GWL0~GWL255)을 구비하는 메모리 셀 블록(CBLK), 글로벌 워드라인(GWL0~GWL255)의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인(SWL0~SWL1023), 워드라인 구동회로들(WDC0~WDC1023) 및 제어 회로들(CC0_0~CC255_1)을 구비한다.
도 3의 반도체 메모리 장치(300)는 256개의 글로벌 워드라인(GWL0~GWL255)을 구비한다고 가정한다. 즉, n은 256이다. 여기서, n은 자연수이며, 글로벌 워드라인의 수는 반도체 메모리 장치의 용량에 따라 다양하게 결정될 수 있으며 제한되지 아니한다는 것을 당업자라면 이해할 수 있을 것이다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치(300)는 하나의 글로벌 워드라인에 m 개의 서브 워드라인들이 연결된다. 도 3의 반도체 메모리 장치(300)는 하나의 글로벌 워드라인에 4개의 서브 워드라인이 연결된다고 가정한다. 즉, m은 4이다.
따라서, 반도체 메모리 장치(300)는 총 1024개의 서브 워드라인들(SWL0~SWL1023)을 구비한다. 여기서, m은 자연수이며, 서브 워드라인의 수는 반도체 메모리 장치의 용량에 따라 다양하게 결정될 수 있으며 제한되지 아니한다는 것을 당업자라면 이해할 수 있을 것이다.
도 3은 설명의 편의를 위하여 메모리 셀 블록(CBLK)의 비트라인(미도시)을 선택하는 칼럼 선택 회로(YPASS)를 더 개시한다. 또한 워드라인 구동회로들(WDC0~WDC1023) 및 제어 회로들(CC0_0~CC255_1)은 워드라인 구동부(WDU)를 구성한다.
워드라인 구동회로들(WDC0~WDC1023)은 글로벌 워드라인(GWL0~GWL255)의 논리 레벨과 입력되는 어드레스 신호(X0_0~X1_1)에 응답하여 메모리 셀 블록(CBLK) 내부의 대응되는 서브 워드라인(SWL0~SWL1023)의 전압 레벨을 제어한다.
제어 회로들(CC0_0~CC255_1)은 글로벌 워드라인(GWL0~GWL255)의 논리 레벨에 응답하여 어드레스 신호(X0_0~X1_1)를 대응되는 워드라인 구동회로들(WDC0~WDC1023)로 전송하거나 차단한다. 제어 회로들(CC0_0~CC255_1)은 각각 제 1 제어 트랜지스터(CTR1) 및 제 2 제어 트랜지스터(CTR2)를 구비한다.
워드라인 구동회로들(WDC0~WDC1023)은 각각 대응되는 서브 워드라인(SWL0~SWL1023)의 전압 레벨을 제 1 전압 레벨로 유지시키는 제 1 트랜지스터(TR1) 및 대응되는 서브 워드라인(SWL0~SWL1023)의 전압 레벨을 제 1 전압 레벨 또는 제 2 전압 레벨로 유지시키는 제 2 트랜지스터(TR2)를 구비한다.
어드레스 신호(X0_0, X0_1, X1_0, X1_1)는 대응되는 워드라인 구동회로들 (WDC0~WDC1023)을 제어하는 j(자연수) 비트의 제 1 어드레스 신호(X0_0, X0_1)와 대응되는 서브 워드라인(SWL0~SWL1023)의 전압 레벨을 제어하는 k(자연수) 비트의 제 2 어드레스 신호(X1_0, X1_1)를 구비하며, j와 k의 곱이 m 이다.
도 3에서 제 1 어드레스 신호(X0_0, X0_1)는 2개이므로 j는 2이며, 제 2 어드레스 신호(X1_0, X1_1)도 2개이므로 k도 2이다. 그러나, j 와 k는 다양하게 결정될 수 있으며 제한되지 아니한다는 것을 당업자라면 이해할 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치(300)는 워드라인 구동회로들(WDC0~WDC1023)이 두 개의 트랜지스터들(TR1, TR2)만을 구비함으로써 워드라인 구동회로들(WDC0~WDC1023)을 구비하는 워드라인 구동부(WDU)의 레이아웃(layout) 면적을 줄일 수 있다. 따라서 반도체 메모리 장치(300)의 코어의 면적을 줄일 수 있으며 칩의 집적도를 향상시킬 수 있다.
또한 본 발명의 실시예에 따른 반도체 메모리 장치(300)는 종래의 반도체 메모리 장치(200)에 비하여 어드레스 신호를 워드라인 구동부(WDU)로 인가하는 메탈 라인들(SL00~SL11)의 개수가 감소하여 글로벌 워드라인에 연결되는 서브 워드라인의 개수를 확장하기에 용이하며 또한 글로벌 워드라인에 연결되는 서브 워드라인의 개수를 확장하지 않더라도 메탈 라인의 수의 감소에 따른 면적 감소 효과를 볼 수 있다.
워드라인 구동회로들(WDC0~WDC1023) 및 제어 회로들(CC0_0~CC255_1)의 구조를 좀 더 설명한다. 모든 워드라인 구동회로들(WDC0~WDC1023)의 구조는 동일하므로 제 1 워드라인 구동회로(WDC0)와 제 1 제어 회로(CC0_0)를 이용하여 설명한다.
제 1 제어 회로(CC0_0)의 제 1 제어 트랜지스터(CTR1)는 제 1단이 대응되는 워드라인 구동회로(WDC0)의 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)의 게이트에 연결되고 제 2 단이 접지 전압(VSS)에 연결되며 게이트가 대응되는 글로벌 워드라인(GWL0)에 연결된다.
제 2 제어 트랜지스터(CTR2)는 제 1단이 제 1 제어 트랜지스터(CTR1)의 제 1단에 연결되고 제 2단이 대응되는 제 1 어드레스 신호(X0_0)에 연결되며 게이트가 대응되는 글로벌 워드라인(GWL0)에 연결된다.
제 1 워드라인 구동회로(WDC0)의 제 1 트랜지스터(TR1)는 제 1단이 제 1 전압 레벨을 가지는 제 1 전압원(VDD)에 연결되고 게이트가 대응되는 제 1 제어 트랜지스터(CTR1)의 제 1 단에 연결되며 제 2단이 대응되는 서브 워드라인(SWL0)에 연결된다.
제 2 트랜지스터(TR2)는 제 1 단이 대응되는 서브 워드라인(SWL0)에 연결되고 게이트가 제 1 트랜지스터(TR1)의 게이트에 연결되며 제 2단이 대응되는 제 2 어드레스 신호(X1_0)에 연결된다.
여기서, 제 1 전압 레벨은 전원 전압 레벨 또는 전원 전압을 클램핑 한 소정의 전압 레벨로서 제 2 전압 레벨보다 높은 레벨이다. 즉, 제 1 전압원(VDD)이 도 3에는 VDD(전원 전압)로 표시되어 있으나 VDD에 한정되는 것이 아니며, 제 2 전압 레벨보다 높은 일정한 수준의 전압 레벨일 수 있다. 그리고, 제 2 전압 레벨은 접지 전압 레벨이다.
반도체 메모리 장치(300)는 입력되는 제 2 어드레스 신호(X1_0, X1_1)를 반 전시키며 출력단이 대응되는 워드라인 구동회로의 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 1 인버터들(I10, I11)을 더 구비한다. k개의 제 1 인버터들(I10, I11)은 제 1 디코딩부(XPDEC1)를 구성한다.
워드라인 구동회로(WDC0)는 글로벌 워드라인(GWL0)의 논리 레벨이 제 1 레벨이면 대응되는 서브 워드라인(SWL0)의 전압 레벨을 제 1 전압 레벨로 유지시키고, 글로벌 워드라인(GWL0)의 논리 레벨이 제 2 레벨이면서 제 1 어드레스 신호(X0_0)의 논리 레벨이 제 1 레벨이면, 제 2 어드레스 신호(X1_0)의 논리 레벨에 따라 대응되는 서브 워드라인(SWL0)의 전압 레벨을 제 1 전압 레벨 또는 상기 제 2 전압 레벨로 유지시킨다.
도 3을 참조하여 반도체 메모리 장치(300)의 동작을 설명한다.
글로벌 워드라인(GWL0)의 논리 레벨이 제 1 레벨 즉, 하이 레벨이라고 가정한다. 그러면, 제어 회로(CC0_0)의 제 1 제어 트랜지스터(CTR1)는 턴 온 되고 제 2 제어 트랜지스터(CTR2)는 턴 오프 된다.
턴 온 된 제 1 제어 트랜지스터(CTR1)는 제 1 워드라인 구동회로(WDC0)의 제 1 및 제 2 트랜지스터들(TR1, TR2)의 게이트로 접지 전압 레벨의 신호를 인가한다. 그러면, 제 2 트랜지스터(TR2)는 턴 오프 되고 제 1 트랜지스터(TR1)는 턴 온 되어 제 1 서브 워드라인(SWL0)을 제 1 전압원(VDD)의 전압 레벨 즉, 제 1 전압 레벨로 만든다.
동일한 원리에 의하여 글로벌 워드라인(GWL0)의 논리 레벨이 제 1 레벨이면 글로벌 워드라인(GWL0)에 대응되는 제 1 내지 제 4 서브 워드라인들(SWL0~SWL3)은 모두 제 1 전압 레벨로 된다.
글로벌 워드라인(GWL0)의 논리 레벨이 제 2 레벨 즉, 로우 레벨이라고 가정한다. 그러면, 제어 회로(CC0_0)의 제 1 제어 트랜지스터(CTR1)는 턴 오프 되고 제 2 제어 트랜지스터(CTR2)는 턴 온 된다.
턴 온 된 제 2 제어 트랜지스터(CTR2)는 제 1 워드라인 구동회로(WDC0)의 제 1 및 제 2 트랜지스터들(TR1, TR2)의 게이트로 제 1 어드레스 신호(X0_0)를 인가한다.
제 1 디코딩부(XPDEC1)로 입력되는 제 1 어드레스 신호(X0_0, X0_1) 중 X0_0은 하이 레벨이고 X0_1은 로우 레벨이며, 제 2 어드레스 신호(X1_0, X1_1) 중에서 X1_0은 하이 레벨이고 X1_1은 로우 레벨이라고 가정한다.
하이 레벨의 제 1 어드레스 신호(X0_0)는 제 2 트랜지스터(TR2)를 턴 온 시키고 제 1 트랜지스터(TR1)를 턴 오프 시킨다. 하이 레벨의 제 2 어드레스 신호(X1_0)는 제 1 인버터(I10)의 엔모스 트랜지스터(미도시)를 턴 온 시키므로 결국 제 2 트랜지스터(TR2)와 제 1 인버터(I10)의 엔모스 트랜지스터(미도시)가 연결되는 접지 전압(미도시) 사이에 전류 경로가 생긴다.
따라서, 서브 워드라인(SWL0)의 전압 레벨도 접지 전압 레벨로 되고 서브 워드라인(SWL0)에 연결된 메모리 셀(미도시)에 저장된 전류가 방전된다.
하이 레벨의 제 1 어드레스 신호(X0_0)에 의해서 제 3 서브 워드라인(SWL2)에 연결된 제 2 트랜지스터(TR2)도 턴 온 된다. 그러나, 제 1 인버터(I11)가 로우 레벨의 제 2 어드레스 신호(X1_1)를 반전시켜 하이 레벨의 신호를 제 2 트랜지스터 (TR2)의 제 2단으로 인가하므로 제 3 서브 워드라인(SWL2)은 하이 레벨로 프리차지 된다.
로우 레벨의 제 1 어드레스 신호(X0_1)에 의하여 제 2 및 제 4 서브 워드라인(SWL1, SWL3)에 대응되는 워드라인 구동회로의 제 1 트랜지스터(TR1)가 턴 온 되므로 제 2 및 제 4 서브 워드라인(SWL1, SWL3)은 제 1 전압 레벨을 유지한다.
글로벌 워드라인의 전압 레벨과 입력되는 제 1 및 제 2 어드레스 신호(X0_0, X0_1, X1_0, X1_1)의 전압 레벨에 따라 선택된 서브 워드라인은 연결된 메모리 셀(미도시)에 저장된 전류를 방전시킨다. 그리고, 선택되지 아니한 나머지 서브 워드라인들은 제 1 전압 레벨로 프리차지 되어 누설 전류의 발생이 방지된다.
반도체 메모리 장치(300)는 서브 워드라인들(SWL0~SWL1023)에 각각 연결되는 메모리 셀들(미도시)을 더 구비한다. 메모리 셀들은 상 변화 메모리(Phase Change Random Access Memory :PRAM)이다.
메모리 셀은 대응되는 비트라인(미도시)에 연결되는 상 변화 저항 소자 및 상 변화 저항 소자와 대응되는 서브 워드라인 사이에 연결되는 다이오드를 구비한다.
이와 같이, 도 3의 반도체 메모리 장치(300)는 워드라인 구동회로가 두 개의 트랜지스터만을 구비하는 간단한 구조를 가지며 어드레스 신호(X0_0, X0_1, X1_0, X1_1)를 전송하는 메탈 라인(SL00~SL11)의 수도 감소되어 메모리 코어의 면적을 줄일 수 있고, 또한 안정적인 전류 센싱 동작을 할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면 이다.
도 4의 반도체 메모리 장치(400)는 제 2 디코딩부(XPDEC2)를 제외하면 도 3의 반도체 메모리 장치(300)와 동일한 구조를 가진다.
반도체 메모리 장치(400)는 입력되는 제 2 어드레스 신호(X1_0, X1_1)를 반전시키며 출력단이 대응되는 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 2 인버터들(I20, I21)을 더 구비한다.
동일한 제 2 어드레스 신호(X1_0, X1_1)를 수신하는 제 1 및 제 2 인버터들(I10, I11, I20, I21)의 출력단은 서로 연결된다. 제 2 인버터들(I20~I21)은 제 2 디코딩부(XPDEC2)를 구성한다.
도 4의 반도체 메모리 장치(400)는 워드라인 구동회로의 제 2 트랜지스터의 제 2 단에 연결되는 인버터들을 위아래 양쪽으로 달아 서브 워드라인의 전압 레벨을 양쪽에서 제어하도록 한다.
이 경우 서브 워드라인의 자체 저항이 도 3의 반도체 메모리 장치(300)의 서브 워드라인의 자체 저항에 비하여 반으로 줄어든다. 따라서 제 2 트랜지스터의 제 2 단에 연결되는 메탈 라인 간격(metal line pitch)을 줄일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 5는 메모리 셀 블록(CBLK1)을 구동하는 워드라인 구동부(WDU1)와 워드라인 구동회로(WDC1)를 제어하는 제 1 및 제 2 디코딩부(XPDEC1, XPDEC2)를 간략히 도시한다.
도 5는 제 1 및 제 2 디코딩부(XPDEC1, XPDEC2)가 구비하는 제 1 및 제 2 인버터들을 각각 I1 및 I2로 표시한다. 제 1 및 제 2 인버터들(I1, I2)의 출력단은 메모리 셀 블록(CBLK1)에 칼럼 방향으로 인접한 메모리 셀 블록(CBLK2, CBLK3)을 구동하는 워드라인 구동부(WDU2, WDU3)의 워드라인 구동회로들(WDC2, WDC3)에 연결된다.
즉, 도 5의 반도체 메모리 장치(500)는 도 4의 제 1 디코딩부(XPDEC1)와 제 2 디코딩부(XPDEC2)를 위아래 메모리 셀 블록(CBLK2, CBLK3)이 공유해서 사용하는 구조를 가진다. 그러면 코어의 면적을 더욱 감소시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 6 반도체 메모리 장치(600)는 도 3의 반도체 메모리 장치(300)에서 하나의 글로벌 워드라인에 연결되는 서브 워드라인의 수를 확장한 것이다. 도 6에서 n, 즉 글로벌 워드라인의 수는 128개이고, 하나의 글로벌 워드라인에 연결되는 서브 워드라인의 수 m 은 8이다.
도 6의 반도체 메모리 장치(600)는 도 3의 반도체 메모리 장치(300)에 비하여 글로벌 워드라인에 연결되는 서브 워드라인의 수를 두 배로 늘린 것이다. 종래의 반도체 메모리 장치(200)에서와 같이 글로벌 워드라인에 연결된 서브 워드라인이 하나의 어드레스 신호에 의하여 선택되는 경우, 글로벌 워드라인에 연결되는 서브 워드라인의 수가 4개에서 8개로 늘어나면 어드레스 신호를 전송하는 메탈 라인도 또한 4개에서 8개로 비례해서 늘어나야 한다.
하지만, 본 발명의 실시예에 따른 반도체 메모리 장치에서는 글로벌 워드라인에 연결되는 서브 워드라인의 수가 4개에서 8개로 두 배 늘어나도 어드레스 신호를 전송하는 메탈라인의 수는 2개만 더 추가하면 된다. 따라서, 본 발명의 실시예에 따른 메모리 장치의 구조는 메모리 어레이가 커질수록 더욱 효과적이다.
즉, 종래의 반도체 메모리 장치 구조에 비해 하나의 글로벌 워드라인 당 더 많은 수의 서브 워드라인들이 할당될 수 있다. 또한 글로벌 워드라인 당 연결되는 서브 워드라인의 개수를 늘리지 않더라도 어드레스 신호를 전송하는 메탈라인의 감소에 의한 레이아웃 면적이 감소하는 장점도 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(700)는 n(자연수) 개의 글로벌 워드라인과 상기 글로벌 워드라인의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인을 각각 구비하는 복수개의 메모리 셀 블록들(CBLK1~CBLKq), 상기 각각의 메모리 셀 블록들(CBLK1~CBLKq)에 대응되며, 각각의 메모리 셀 블록 내부의 상기 서브 워드라인들을 드라이빙하는 복수개의 워드라인 구동부들(WDU1~WDUq) 및 j(자연수) 비트의 제 1 어드레스 신호 및 k(자연수) 비트의 제 2 어드레스 신호를 디코딩 하여 상기 워드라인 구동부로 인가하는 제 1 디코딩부(XPDEC1)를 구비한다.
각각의 메모리 셀 블록 및 각각의 워드라인 구동부의 구조는 도 3에 개시된 구조와 동일하다. 워드라인 구동부들(WDU1~WDUq) 내부의 워드라인 구동회로들이 WDC1~WDCq 로서 간단하게 도시된다.
도 7의 반도체 메모리 장치(700)는 도 4의 반도체 메모리 장치(400)와 같이 제 2 디코딩부(XPDEC2)를 더 구비할 수 있다. 그리고, 모든 메모리 셀블록들(CBLK1~CBLKq)을 구동하는 모든 워드라인 구동부들(WDU1~WDUq)이 제 1 디코딩부(XPDEC1)와 제 2 디코딩부(XPDEC2)를 공유해서 사용하는 구조를 가진다. 그러면 코어의 면적을 더욱 감소시킬 수 있다.
워드라인 구동부나 제 1 및 제 2 디코딩부(XPDEC1, XPCEC2)의 동작은 이미 설명된 바 있으므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 워드라인 구동회로가 두 개의 트랜지스터만을 이용한 간단한 구조를 가지며 어드레스 신호를 전송하는 메탈 라인의 수를 감소시킬 수 있으므로 코어의 면적을 줄이면서도 안정적인 전류 센싱 동작을 할 수 있는 장점이 있다.

Claims (27)

  1. n(자연수) 개의 글로벌 워드라인을 구비하는 메모리 셀 블록;
    상기 글로벌 워드라인의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인 ;
    상기 글로벌 워드라인의 논리 레벨과 입력되는 어드레스 신호에 응답하여 상기 메모리 셀 블록 내부의 대응되는 서브 워드라인의 전압 레벨을 제어하는 워드라인 구동회로들 ; 및
    상기 글로벌 워드라인의 논리 레벨에 응답하여 상기 어드레스 신호를 대응되는 상기 워드라인 구동회로들로 전송하거나 차단하는 제어 회로들을 구비하고,
    상기 워드라인 구동회로들은 각각,
    대응되는 상기 서브 워드라인의 전압 레벨을 제 1 전압 레벨로 유지시키는 제 1 트랜지스터 및 대응되는 상기 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 제 2 전압 레벨로 유지시키는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 어드레스 신호는,
    대응되는 워드라인 구동회로들을 제어하는 j(자연수) 비트의 제 1 어드레스 신호와 대응되는 서브 워드라인의 전압 레벨을 제어하는 k(자연수) 비트의 제 2 어드레스 신호를 구비하며, j와 k의 곱이 m 인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 워드라인 구동회로들은 각각,
    상기 글로벌 워드라인의 논리 레벨이 제 1 레벨이면 대응되는 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨로 유지시키고,
    상기 글로벌 워드라인의 논리 레벨이 제 2 레벨이면서 상기 제 1 어드레스 신호의 논리 레벨이 제 1 레벨이면, 상기 제 2 어드레스 신호의 논리 레벨에 따라 대응되는 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 상기 제 2 전압 레벨로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서, 상기 제어 회로들은 각각,
    제 1단이 대응되는 워드라인 구동회로의 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트에 연결되고 제 2 단이 접지 전압에 연결되며 게이트가 대응되는 글로벌 워드라인에 연결되는 제 1 제어 트랜지스터 ; 및
    제 1단이 상기 제 1 제어 트랜지스터의 제 1단에 연결되고 제 2단이 대응되는 상기 제 1 어드레스 신호에 연결되며 게이트가 대응되는 상기 글로벌 워드라인에 연결되는 제 2 제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 제 1 트랜지스터는,
    제 1단이 상기 제 1 전압 레벨을 가지는 제 1 전압원에 연결되고 게이트가 대응되는 상기 제 1 제어 트랜지스터의 제 1 단에 연결되며 제 2단이 대응되는 서브 워드라인에 연결되고,
    상기 제 2 트랜지스터는,
    제 1 단이 상기 대응되는 서브 워드라인에 연결되고 게이트가 상기 제 1 트랜지스터의 게이트에 연결되며 제 2단이 대응되는 상기 제 2 어드레스 신호에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    입력되는 상기 제 2 어드레스 신호를 반전시키며 출력단이 대응되는 상기 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 1 인버터들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    입력되는 상기 제 2 어드레스 신호를 반전시키며 출력단이 대응되는 상기 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 2 인버터들을 더 구비하고,
    동일한 제 2 어드레스 신호를 수신하는 상기 제 1 및 제 2 인버터들의 출력단이 서로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 제 1 및 제 2 인버터들의 출력단은,
    상기 메모리 셀 블록에 칼럼 방향으로 인접한 메모리 셀 블록을 구동하는 워드라인 구동부의 워드라인 구동회로들에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 제 1 전압 레벨은,
    전원 전압 레벨 또는 전원 전압을 클램핑(clamping) 한 소정의 전압 레벨로서 상기 제 2 전압 레벨보다 높은 레벨이고,
    상기 제 2 전압 레벨은 접지 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1항에 있어서, 상기 메모리 셀 블록은,
    상기 서브 워드라인들에 각각 연결되는 메모리 셀들을 구비하고,
    상기 각각의 메모리 셀은,
    상 변화 메모리(Phase Change Random Access Memory :PRAM)이며,
    대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 서브 워드라인 사이에 연결되는 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. n(자연수) 개의 글로벌 워드라인을 구비하는 메모리 셀 블록 ;
    상기 글로벌 워드라인의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인 ; 및
    상기 메모리 셀 블록에 대응되며, 상기 서브 워드라인을 드라이빙하는 워드라인 구동부를 구비하는 반도체 메모리 장치에 있어서,
    상기 워드라인 구동부는,
    상기 글로벌 워드라인들 중에서 활성화된 하나의 글로벌 워드라인과 j(자연수) 비트의 제 1 어드레스 신호 및 k(자연수) 비트의 제 2 어드레스 신호에 응답하여, 선택되지 아니한 서브 워드라인은 제 1 전압 레벨로 유지시키고 선택된 서브 워드라인은 제 2 전압 레벨로 유지시키는 n x m 개의 워드라인 구동회로들을 구비하며, j와 k의 곱이 m 인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 워드라인 구동회로들은 각각,
    상기 글로벌 워드라인의 논리 레벨이 제 1 레벨이면 대응되는 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨로 유지시키고,
    상기 글로벌 워드라인의 논리 레벨이 제 2 레벨이면서 상기 제 1 어드레스 신호의 논리 레벨이 제 1 레벨이면, 상기 제 2 어드레스 신호의 논리 레벨에 따라 대응되는 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 상기 제 2 전압 레벨로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11항에 있어서, 상기 워드라인 구동회로들은 각각,
    대응되는 상기 서브 워드라인의 전압 레벨을 제 1 전압 레벨로 유지시키는 제 1 트랜지스터 및 대응되는 상기 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 제 2 전압 레벨로 유지시키는 제 2 트랜지스터를 구비하며,
    상기 제 1 트랜지스터는,
    제 1단이 상기 제 1 전압 레벨을 가지는 제 1 전압원에 연결되고 제 2단이 대응되는 서브 워드라인에 연결되고,
    상기 제 2 트랜지스터는,
    제 1 단이 상기 대응되는 서브 워드라인에 연결되고 제 2단이 대응되는 상기 제 2 어드레스 신호에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 워드라인 구동부는,
    상기 글로벌 워드라인의 논리 레벨에 응답하여 상기 제 1 어드레스 신호를 대응되는 상기 워드라인 구동회로들로 전송하거나 차단하는 제어 회로들을 더 구비하고,
    상기 제어 회로들은 각각,
    제 1단이 대응되는 워드라인 구동회로의 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트에 연결되고 제 2 단이 접지 전압에 연결되며 게이트가 대응되는 상기 글로벌 워드라인에 연결되는 제 1 제어 트랜지스터 ; 및
    제 1단이 상기 제 1 제어 트랜지스터의 제 1단에 연결되고 제 2단이 대응되는 상기 제 1 어드레스 신호에 연결되며 게이트가 대응되는 상기 글로벌 워드라인에 연결되는 제 2 제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13항에 있어서,
    입력되는 상기 제 2 어드레스 신호를 반전시키며 출력단이 대응되는 상기 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 1 인버터들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    입력되는 상기 제 2 어드레스 신호를 반전시키며 출력단이 대응되는 상기 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 2 인버터들을 더 구비하고,
    동일한 제 2 어드레스 신호를 수신하는 상기 제 1 및 제 2 인버터들의 출력단이 서로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 제 1 및 제 2 인버터들의 출력단은,
    상기 메모리 셀 블록에 칼럼 방향으로 인접한 메모리 셀 블록을 구동하는 워드라인 구동부의 워드라인 구동회로들에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 11항에 있어서, 상기 제 1 전압 레벨은,
    전원 전압 레벨 또는 전원 전압을 클램핑(clamping) 한 소정의 전압 레벨로서 상기 제 2 전압 레벨보다 높은 레벨이고,
    상기 제 2 전압 레벨은 접지 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 11항에 있어서, 상기 메모리 셀 블록은,
    상기 서브 워드라인들에 각각 연결되는 메모리 셀들을 구비하고,
    상기 각각의 메모리 셀은,
    상 변화 메모리(Phase Change Random Access Memory :PRAM)이며,
    대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 서브 워드라인 사이에 연결되는 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. n(자연수) 개의 글로벌 워드라인과 상기 글로벌 워드라인의 각각에 m(자연수) 개 씩 대응되는 서브 워드라인을 각각 구비하는 복수개의 메모리 셀 블록들 ;
    상기 각각의 메모리 셀 블록들에 대응되며, 각각의 메모리 셀 블록 내부의 상기 서브 워드라인들을 드라이빙하는 복수개의 워드라인 구동부들 ; 및
    j(자연수) 비트의 제 1 어드레스 신호 및 k(자연수) 비트의 제 2 어드레스 신호를 디코딩 하여 상기 워드라인 구동부로 인가하는 제 1 디코딩부를 구비하는 반도체 메모리 장치에 있어서,
    상기 각각의 워드라인 구동부는,
    상기 글로벌 워드라인들 중에서 활성화된 하나의 글로벌 워드라인과 상기 제 1 어드레스 신호 및 상기 제 2 어드레스 신호에 응답하여, 선택되지 아니한 서브 워드라인은 제 1 전압 레벨로 유지시키고 선택된 서브 워드라인은 제 2 전압 레벨로 유지시키는 n x m 개의 워드라인 구동회로들을 구비하며, j와 k의 곱이 m 인 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20항에 있어서, 상기 워드라인 구동회로들은 각각,
    상기 글로벌 워드라인의 논리 레벨이 제 1 레벨이면 대응되는 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨로 유지시키고,
    상기 글로벌 워드라인의 논리 레벨이 제 2 레벨이면서 상기 제 1 어드레스 신호의 논리 레벨이 제 1 레벨이면, 상기 제 2 어드레스 신호의 논리 레벨에 따라 대응되는 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 상기 제 2 전압 레벨로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 20항에 있어서, 상기 워드라인 구동회로들은 각각,
    대응되는 상기 서브 워드라인의 전압 레벨을 제 1 전압 레벨로 유지시키는 제 1 트랜지스터 및 대응되는 상기 서브 워드라인의 전압 레벨을 상기 제 1 전압 레벨 또는 제 2 전압 레벨로 유지시키는 제 2 트랜지스터를 구비하며,
    상기 제 1 트랜지스터는,
    제 1단이 상기 제 1 전압 레벨을 가지는 제 1 전압원에 연결되고 제 2단이 대응되는 서브 워드라인에 연결되고,
    상기 제 2 트랜지스터는,
    제 1 단이 상기 대응되는 서브 워드라인에 연결되고 제 2단이 대응되는 상기 제 2 어드레스 신호에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 22항에 있어서, 상기 워드라인 구동부는,
    상기 글로벌 워드라인의 논리 레벨에 응답하여 상기 제 1 어드레스 신호를 대응되는 상기 워드라인 구동회로들로 전송하거나 차단하는 제어 회로들을 더 구비하고,
    상기 제어 회로들은 각각,
    제 1단이 대응되는 워드라인 구동회로의 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트에 연결되고 제 2 단이 접지 전압에 연결되며 게이트가 대응되는 상기 글로벌 워드라인에 연결되는 제 1 제어 트랜지스터 ; 및
    제 1단이 상기 제 1 제어 트랜지스터의 제 1단에 연결되고 제 2단이 대응되는 상기 제 1 어드레스 신호에 연결되며 게이트가 대응되는 상기 글로벌 워드라인에 연결되는 제 2 제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 22항에 있어서, 상기 제 1 디코딩부는,
    입력되는 상기 제 2 어드레스 신호를 반전시키며 출력단이 상기 각각의 워드라인 구동부의 대응되는 상기 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 1 인버터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24항에 있어서, 제 2 디코딩부를 더 구비하고, 상기 제 2 디코딩부는, 입력되는 상기 제 2 어드레스 신호를 반전시키며 출력단이 상기 각각의 워드라인 구동부의 대응되는 상기 워드라인 구동회로의 상기 제 2 트랜지스터의 제 2 단에 연결되는 k 개의 제 2 인버터들을 더 구비하고,
    동일한 제 2 어드레스 신호를 수신하는 상기 제 1 및 제 2 인버터들의 출력단이 서로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 20항에 있어서, 상기 제 1 전압 레벨은,
    전원 전압 레벨 또는 전원 전압을 클램핑(clamping) 한 소정의 전압 레벨로서 상기 제 2 전압 레벨보다 높은 레벨이고,
    상기 제 2 전압 레벨은 접지 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 20항에 있어서, 상기 메모리 셀 블록은,
    상기 서브 워드라인들에 각각 연결되는 메모리 셀들을 구비하고,
    상기 각각의 메모리 셀은,
    상 변화 메모리(Phase Change Random Access Memory :PRAM)이며,
    대응되는 비트라인에 연결되는 상 변화 저항 소자 및 상기 상 변화 저항 소자와 대응되는 서브 워드라인 사이에 연결되는 다이오드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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