JP2006269057A - コア面積が低減された半導体メモリ装置 - Google Patents
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Abstract
【課題】 コア面積が低減された半導体メモリ装置を提供する。
【解決手段】 n(自然数)本のグローバルワードラインを備えるメモリセルブロック、グローバルワードラインのそれぞれにm(自然数)本ずつ対応するサブワードライン、ワードライン駆動回路、及び制御回路を備える半導体メモリ装置である。ワードライン駆動回路は、グローバルワードラインの論理レベルと入力されるアドレス信号とに応答して、メモリセルブロック内部の対応するサブワードラインの電圧レベルを制御する。制御回路は、グローバルワードラインの論理レベルに応答してアドレス信号を対応するワードライン駆動回路に伝送するか又は遮断する。ワードライン駆動回路は、対応するサブワードラインの電圧レベルを第1電圧レベルに維持する第1トランジスタと、対応するサブワードラインの電圧レベルを第1電圧レベルまたは第2電圧レベルに維持する第2トランジスタとを備える。
【選択図】 図3
【解決手段】 n(自然数)本のグローバルワードラインを備えるメモリセルブロック、グローバルワードラインのそれぞれにm(自然数)本ずつ対応するサブワードライン、ワードライン駆動回路、及び制御回路を備える半導体メモリ装置である。ワードライン駆動回路は、グローバルワードラインの論理レベルと入力されるアドレス信号とに応答して、メモリセルブロック内部の対応するサブワードラインの電圧レベルを制御する。制御回路は、グローバルワードラインの論理レベルに応答してアドレス信号を対応するワードライン駆動回路に伝送するか又は遮断する。ワードライン駆動回路は、対応するサブワードラインの電圧レベルを第1電圧レベルに維持する第1トランジスタと、対応するサブワードラインの電圧レベルを第1電圧レベルまたは第2電圧レベルに維持する第2トランジスタとを備える。
【選択図】 図3
Description
本発明は、半導体メモリ装置に係り、特に、コア面積が半導体メモリ装置に関する。
PRAM(Phase change Random Access Memory)は、加熱された後に冷却されると、2状態のうち一つの状態に維持され、加熱及び冷却によって再度状態が変化することができるカルコゲニド合金などの相変化物質で構成される。
ここで、2状態とは、結晶状態と非晶質状態とを意味する。PRAMについては、特許文献1及び特許文献2に開示されている。
PRAMの相変化物質は、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。PRAMは、抵抗値によって論理値が0または1に決定される。結晶状態は、セットまたは論理0に対応し、非晶質状態は、リセットまたは論理1に対応する。
PRAMの相変化物質が非晶質状態になるためには、抵抗熱によって相変化物質の融点以上に加熱される。そして、速い速度で冷却される。相変化物質を結晶状態にするためには、相変化物質は、一定時間の間、融点以下の温度に加熱される。
相変化メモリ、すなわちPRAMに適した材料はは、カルコゲニドのような相変化物質である。相変化物質は、一般的にGST合金と呼ばれるゲルマニウム(Ge)、アンチモン(Sb)、及びテルル(Te)を含む。GST合金は、加熱及び冷却によって非晶質状態(リセットまたは1)と結晶状態(セットまたは0)との間を速く変化できる性質を有するので、メモリ装置に有用に使われうる。
メモリセルにデータを書き込む動作は、カルコゲニドを融点以上に加熱した後、迅速に冷却して非晶質状態にするか、または融点以下の温度に加熱した後、一定時間の間その温度を維持した後に冷却して結晶状態とする。
図1は、一般的な相変化メモリセルCを示す図面である。
メモリセルCは、ビットラインBLに接続された相変化抵抗素子GST、及び相変化抵抗素子GSTとワードラインWLとの間に接続されたダイオードDを備える。
図1に示したように、ダイオード型PRAMで選択されたメモリセルは、ワードラインWLがビットラインBLより低い電圧レベルを有さなければならない。したがって、ダイオード型PRAMのワードラインドライバは、選択されたワードラインWLは接地電圧レベルに放電し、選択されないワードラインWLは一定の電圧レベルに維持する機能を持つ。
図2は、一般的な相変化メモリ装置のコア構造を示す図面である。
図2を参照すれば、相変化メモリ装置200は、メモリセルブロックCBLK、ワードライン駆動部210、カラム選択回路220、及び書き込みドライバ230を備える。メモリセルブロックCBLKは、複数個の相変化メモリセルを備える。
カラム選択回路220は、カラム選択信号Y0〜Ykに応答してビットラインBL0〜BLkのうち一本を選択する。ワードライン駆動部210は、メモリセルブロックCBLKのワードラインWL0〜WL2を駆動する。
ワードライン駆動部210は、アドレス信号ADDと活性化信号ENとをコーディングするための複数のワードライン駆動回路を備える。図2には、一つのワードライン駆動回路WDCのみを代表的に示す。ワードライン駆動回路WDCは、反転論理和手段N1とインバータI1とを備える。
カラム選択回路220によって一本のビットラインが選択されると、書き込みドライバ230は、選択されたビットラインに書き込み電流を印加する。ここでは、k本目のビットラインBLkが選択されたと仮定する。
そして、ワードライン駆動回路WDCは、アドレス信号ADDと活性化信号ENとに応答して一本のワードラインWL0を選択する。ここで、ワードラインを選択するということは、ワードラインの電圧レベルを接地電圧VSSレベルに維持することを意味する。
例えば、活性化信号ENとアドレス信号ADDとがいずれもローレベルである場合、反転論理和手段N1の出力は、ハイレベルで発生し、インバータI1のNMOSトランジスタがターンオンされて、対応するワードラインWL0の電圧レベルが接地電圧VSSレベルになる。
それにより、ビットラインBLkを通じて印加された書き込み電流は、メモリセル、選択されたワードラインWL0、及びワードライン駆動回路WDCのNMOSトランジスタを通じて接地に流れる。
ところが、ワードラインごとに接続されたワードライン駆動回路が、図2のように、反転論理和手段やインバータのような論理ゲート回路を備えると、ワードライン駆動回路のレイアウト面積が大きくなって、半導体メモリ装置の高集積化が困難であるという問題がある。
米国特許第6,487,113号明細書
米国特許第6,480,438号明細書
本発明が解決しようと技術的課題は、コアの面積が低減された半導体メモリ装置を提供することである。
前記技術的課題を達成するための本発明の好適な実施の形態に係る半導体メモリ装置は、n(自然数)本のグローバルワードラインを備えるメモリセルブロック、前記グローバルワードラインのそれぞれにm(自然数)本ずつ対応するサブワードライン、ワードライン駆動回路、及び制御回路を備える。
ワードライン駆動回路は、前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答して、前記メモリセルブロック内部の対応するサブワードラインの電圧レベルを制御する。
制御回路は、前記グローバルワードラインの論理レベルに応答して、前記アドレス信号を対応する前記ワードライン駆動回路に伝送するか又は遮断する。前記ワードライン駆動回路は、対応する前記サブワードラインの電圧レベルを第1電圧レベルに維持する第1トランジスタと、対応する前記サブワードラインの電圧レベルを前記第1電圧レベルまたは第2電圧レベルに維持する第2トランジスタとを備える。
前記アドレス信号は、対応するワードライン駆動回路を制御するj(自然数)ビットの第1アドレス信号と対応するサブワードラインの電圧レベルを制御するk(自然数)ビットの第2アドレス信号を含み、j×k=mである。
前記ワードライン駆動回路は、前記グローバルワードラインの論理レベルが第1レベルである場合、対応するサブワードラインの電圧レベルを前記第1電圧レベルに維持し、前記グローバルワードラインの論理レベルが第2レベルであり、かつ前記第1アドレス信号の論理レベルが第1レベルである場合、前記第2アドレス信号の論理レベルによって、対応するサブワードラインの電圧レベルを前記第1電圧レベルまたは前記第2電圧レベルに維持する。
前記制御回路は、第1制御トランジスタ及び第2制御トランジスタを備える。第1制御トランジスタは、第1端が対応するワードライン駆動回路の前記第1トランジスタ及び前記第2トランジスタのゲートに接続され、第2端が接地に接続され、ゲートが対応する前記グローバルワードラインに接続されている。
第2制御トランジスタは、第1端が前記第1制御トランジスタの第1端に接続され、第2端が対応する前記第1アドレス信号に接続され、ゲートが対応する前記グローバルワードラインに接続されている。
前記第1トランジスタは、第1端が前記第1電圧レベルを有する第1電圧源に接続され、ゲートが対応する前記第1制御トランジスタの第1端に接続され、第2端が対応するサブワードラインに接続されている。
前記第2トランジスタは、第1端が前記対応するサブワードラインに接続され、ゲートが前記第1トランジスタのゲートに接続され、第2端が対応する前記第2アドレス信号に接続されている。
半導体メモリ装置は、入力される前記第2アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第1インバータをさらに備える。
半導体メモリ装置は、入力される前記第2アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第2インバータをさらに備え、同じ第2アドレス信号を受信する前記第1及び第2インバータの出力端が互いに接続されている。
前記第1及び第2インバータの出力端は、前記メモリセルブロックにカラム方向において隣接したメモリセルブロックを駆動するワードライン駆動部のワードライン駆動回路に接続されている。
前記第1電圧レベルは、電源電圧レベルまたは電源電圧をクランピングした所定の電圧レベルであって、前記第2電圧レベルより高いレベルであり、前記第2電圧レベルは、接地電圧レベルである。
前記サブワードラインにそれぞれ接続されたメモリセルをさらに備え、前記それぞれのメモリセルは、PRAMであり、対応するビットラインに接続された相変化抵抗素子及び前記相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備える。
前記技術的課題を達成するための本発明の好適な他の実施形態に係る半導体メモリ装置は、n(自然数)本のグローバルワードラインを備えるメモリセルブロック、前記グローバルワードラインのそれぞれにm(自然数)本ずつ対応するサブワードライン、及び前記メモリセルブロックに対応し、前記メモリセルブロックのサブワードラインを駆動するワードライン駆動部を備える。
前記ワードライン駆動部は、前記グローバルワードラインのうち活性化された一本のグローバルワードライン、j(自然数)ビットの第1アドレス信号、及びk(自然数)ビットの第2アドレス信号に応答して、選択されないサブワードラインは、第1電圧レベルに維持し、選択されたサブワードラインを第2電圧レベルに維持するn×m本のワードライン駆動回路を備え、j×k=mである。
前記技術的課題を達成するための本発明のさらに好適な他の実施の形態に係る半導体メモリ装置は、n(自然数)本のグローバルワードラインと前記グローバルワードラインのそれぞれにm(自然数)本ずつ対応するサブワードラインとをそれぞれ備える複数個のメモリセルブロック、前記それぞれのメモリセルブロックに対応し、それぞれのメモリセルブロック内部の前記サブワードラインを駆動する複数個のワードライン駆動部、及びj(自然数)ビットの第1アドレス信号及びk(自然数)ビットの第2アドレス信号をデコーディングして、前記ワードライン駆動部に印加する第1デコーディング部を備える。
前記それぞれのワードライン駆動部は、前記グローバルワードラインのうち活性化された一本のグローバルワードライン、前記第1アドレス信号、及び前記第2アドレス信号に応答して、選択されないサブワードラインは、第1電圧レベルに維持して選択されたサブワードラインを第2電圧レベルに維持するn×m本のワードライン駆動回路を備え、j×k=mである。
本発明によれば、半導体メモリ装置は、ワードライン駆動回路が二つのトランジスタを利用した簡単な構造を有し、アドレス信号を伝送するメタルラインの数を減少させることができるので、コアの面積を減らしつつ、安定した電流センシング動作が可能である。
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付された図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
図3は、本発明の好適な実施の形態に係る半導体メモリ装置を示す図面である。
図3を参照すれば、本発明の好適な実施の形態に係る半導体メモリ装置300は、n(自然数)本のグローバルワードラインGWL0〜GWLn−1を備えるメモリセルブロックCBLK、グローバルワードラインGWL0〜GWLn−1のそれぞれにm(自然数)本ずつ対応するn×m本のサブワードラインSWL0〜SWL(n×m−1)、n×m本のワードライン駆動回路WDC0〜WDC(n×m−1)、及びn本の制御回路CC0_0〜CCn−1_1を備える。
説明の便宜上、図3の半導体メモリ装置300は、256本のグローバルワードラインGWL0〜GWL255を備えると仮定する。すなわち、nは256である。ここで、nは自然数であり、グローバルワードラインの数は、半導体メモリ装置の容量によって多様に決定され、制限されないという点を当業者ならば、理解できるであろう。
また、本発明の好適な実施の形態に係る半導体メモリ装置300は、一本のグローバルワードラインにm本のサブワードラインが接続されている。図3の半導体メモリ装置300は、一本のグローバルワードラインに4本のサブワードラインが接続されると仮定する。すなわち、mは4である。
したがって、半導体メモリ装置300は、合計1024本のサブワードラインSWL0〜SWL1023を備える。ここで、mは自然数であり、サブワードラインの数は半導体メモリ装置の容量によって多様に決定され、制限されないという点を当業者ならば、理解できるであろう。
図3は、説明の便宜上、メモリセルブロックCBLKのビットライン(図示せず)を選択するカラム選択回路YPASSをさらに開示する。また、ワードライン駆動回路WDC0〜WDC1023及び制御回路CC0_0〜CC255_1は、ワードライン駆動部WDUを構成する。
ワードライン駆動回路WDC0〜WDC1023は、グローバルワードラインGWL0〜GWL255の論理レベルと入力されるアドレス信号X0_0〜X1_1とに応答して、メモリセルブロックCBLK内部の対応するサブワードラインSWL0〜SWL1023の電圧レベルを制御する。
制御回路CC0_0〜CC255_1は、グローバルワードラインGWL0〜GWL255の論理レベルに応答して、アドレス信号X0_0〜X1_1を対応するワードライン駆動回路WDC0〜WDC1023に伝送するか又は遮断する。制御回路CC0_0〜CC255_1は、それぞれ第1制御トランジスタCTR1及び第2制御トランジスタCTR2を備える。
ワードライン駆動回路WDC0〜WDC1023は、それぞれ対応するサブワードラインSWL0〜SWL1023の電圧レベルを第1電圧レベルに維持する第1トランジスタTR1と、対応するサブワードラインSWL0〜SWL1023の電圧レベルを第1電圧レベルまたは第2電圧レベルに維持する第2トランジスタTR2とを備える。
アドレス信号X0_0、X0_1、X1_0、X1_1は、対応するワードライン駆動回路WDC0〜WDC1023を制御するj(自然数)ビットの第1アドレス信号X0_0、X0_1と、対応するサブワードラインSWL0〜SWL1023の電圧レベルを制御するk(自然数)ビットの第2アドレス信号X1_0、X1_1とを備え、j×k=mである。
図3において、第1アドレス信号X0_0、X0_1は2つであるので、jは2であり、第2アドレス信号X1_0、X1_1も2つであるので、kも2である。しかし、jとkは、多様に決定され、制限されないという点を当業者ならば、理解できるであろう。
本発明の好適な実施の形態に係る半導体メモリ装置300は、ワードライン駆動回路WDC0〜WDC1023が二つのトランジスタTR1、TR2だけを備えることによって、ワードライン駆動回路WDC0〜WDC1023を備えるワードライン駆動部WDUのレイアウト面積を減らすことができる。したがって、半導体メモリ装置300のコアの面積を減らし、チップの集積度を向上させることができる。
また、本発明の好適な実施の形態に係る半導体メモリ装置300は、従来の半導体メモリ装置200に比べてアドレス信号をワードライン駆動部WDUに印加するメタルラインSL00〜SL11の数が減少して、グローバルワードラインに接続されるサブワードラインの数を拡張し易く、かつグローバルワードラインに接続されるサブワードラインの数を拡張しなくてもメタルラインの数の減少による面積減少の効果がある。
ワードライン駆動回路WDC0〜WDC1023及び制御回路CC0_0〜CC255_1の構造をさらに説明する。ワードライン駆動回路WDC0〜WDC1023の構造は、同様なので第1ワードライン駆動回路WDC0と第1制御回路CC0_0とを利用して説明する。
第1制御回路CC0_0の第1制御トランジスタCTR1は、第1端が対応するワードライン駆動回路WDC0の第1トランジスタTR1及び第2トランジスタTR2のゲートに接続され、第2端が接地電圧VSSを持つ接地に接続され、ゲートが対応するグローバルワードラインGWL0に接続されている。
第2制御トランジスタCTR2は、第1端が第1制御トランジスタCTR1の第1端に接続され、第2端が対応する第1アドレス信号X0_0に接続され、ゲートが対応するグローバルワードラインGWL0に接続されている。
第1ワードライン駆動回路WDC0の第1トランジスタTR1は、第1端が第1電圧レベルを有する第1電圧源VDDに接続され、ゲートが対応する第1制御トランジスタCTR1の第1端に接続され、第2端が対応するサブワードラインSWL0に接続されている。
第2トランジスタTR2は、第1端が対応するサブワードラインSWL0に接続され、ゲートが第1トランジスタTR1のゲートに接続され、第2端が対応する第2アドレス信号X1_0に接続されている。
ここで、第1電圧レベルは、電源電圧レベルまたは電源電圧をクランピングした所定の電圧レベルであって、第2電圧レベルより高いレベルである。すなわち、第1電圧源VDDが、図3にはVDD(電源電圧)として示されているが、VDDに限定されるものではなく、第2電圧レベルより高い一定レベルの電圧レベルでありうる。そして、第2電圧レベルは、接地電圧レベルである。
半導体メモリ装置300は、入力される第2アドレス信号X1_0、X1_1を反転し、出力端が対応するワードライン駆動回路の第2トランジスタの第2端に接続されたk個の第1インバータI10、I11をさらに備える。k個の第1インバータI10、I11は、第1デコーディング部XPDEC1を構成する。
ワードライン駆動回路WDC0は、グローバルワードラインGWL0の論理レベルが第1レベルである場合、対応するサブワードラインSWL0の電圧レベルを第1電圧レベルに維持し、グローバルワードラインGWL0の論理レベルが第2レベルであり、かつ第1アドレス信号X0_0の論理レベルが第1レベルである場合、第2アドレス信号X1_0の論理レベルによって、対応するサブワードラインSWL0の電圧レベルを第1電圧レベルまたは前記第2電圧レベルに維持する。
図3を参照して半導体メモリ装置300の動作を説明する。
グローバルワードラインGWL0の論理レベルが第1レベル、すなわち、ハイレベルであると仮定する。それにより、制御回路CC0_0の第1制御トランジスタCTR1は、ターンオンされ、第2制御トランジスタCTR2は、ターンオフになる。
ターンオンされた第1制御トランジスタCTR1は、第1ワードライン駆動回路WDC0の第1及び第2トランジスタTR1、TR2のゲートに接地電圧レベルの信号を印加する。これにより、第2トランジスタTR2は、ターンオフにされ、第1トランジスタTR1は、ターンオンされて第1サブワードラインSWL0を第1電圧源VDDの電圧レベル、すなわち、第1電圧レベルにする。
同じ原理によって、グローバルワードラインGWL0の論理レベルが第1レベルである場合、グローバルワードラインGWL0に対応する第1ないし第4サブワードラインSWL0〜SWL3は、何れも第1電圧レベルになる。
グローバルワードラインGWL0の論理レベルが第2レベル、すなわち、ローレベルであると仮定する。それにより、制御回路CC0_0の第1制御トランジスタCTR1は、ターンオフされ、第2制御トランジスタCTR2は、ターンオンされる。
ターンオンされた第2制御トランジスタCTR2は、第1ワードライン駆動回路WDC0の第1及び第2トランジスタTR1、TR2のゲートに第1アドレス信号X0_0を印加する。
第1デコーディング部XPDEC1に入力される第1アドレス信号X0_0、X0_1のうち、X0_0はハイレベルであり、X0_1はローレベルであり、第2アドレス信号X1_0、X1_1のうち、X1_0はハイレベルであり、X1_1はローレベルであると仮定する。
ハイレベルの第1アドレス信号X0_0は、第2トランジスタTR2をターンオンし、第1トランジスタTR1をターンオフする。ハイレベルの第2アドレス信号X1_0は、第1インバータI10のNMOSトランジスタ(図示せず)をターンオンするので、結局第2トランジスタTR2と、第1インバータI10のNMOSトランジスタ(図示せず)が接続された接地(図示せず)との間に電流経路が生じる。
したがって、サブワードラインSWL0の電圧レベルも接地電圧レベルになり、サブワードラインSWL0に接続されたメモリセル(図示せず)に保存された電流が放電される。
ハイレベルの第1アドレス信号X0_0によって、第3サブワードラインSWL2に接続された第2トランジスタTR2もターンオンされる。しかし、第1インバータI11がローレベルの第2アドレス信号X1_1を反転して、ハイレベルの信号を第2トランジスタTR2の第2端に印加するので、第3サブワードラインSWL2は、ハイレベルにプリチャージされる。
ローレベルの第1アドレス信号X0_1によって、第2及び第4サブワードラインSWL1、SWL3に対応するワードライン駆動回路の第1トランジスタTR1がターンオンされるので、第2及び第4サブワードラインSWL1、SWL3は、第1電圧レベルを維持する。
グローバルワードラインの電圧レベルと、入力される第1及び第2アドレス信号X0_0、X0_1、X1_0、X1_1の電圧レベルとにより選択されたサブワードラインは、接続されたメモリセル(図示せず)に保存された電流を放電する。そして、選択されない残りのサブワードラインは、第1電圧レベルでプリチャージされて漏れ電流の発生が防止される。
半導体メモリ装置300は、サブワードラインSWL0〜SWL1023にそれぞれ接続されたメモリセル(図示せず)をさらに備える。メモリセルは、PRAMである。
メモリセルは、対応するビットライン(図示せず)に接続された相変化抵抗素子及び相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備える。
このように、図3の半導体メモリ装置300は、ワードライン駆動回路が二つのトランジスタだけを備える簡単な構造を有し、アドレス信号X0_0、X0_1、X1_0、X1_1を伝送するメタルラインSL00〜SL11の数も減少して、メモリコアの面積を減らし、かつ安定した電流センシング動作が可能になる。
図4は、本発明の好適な他の実施の形態に係る半導体メモリ装置を示す図面である。
図4の半導体メモリ装置400は、第2デコーディング部XPDEC2を除外すれば、図3の半導体メモリ装置300と同じ構造を有する。
半導体メモリ装置400は、入力される第2アドレス信号X1_0、X1_1を反転し、出力端が対応するワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第2インバータI20、I21をさらに備える。
同じ第2アドレス信号X1_0、X1_1を受信する第1及び第2インバータI10、I11、I20、I21の出力端は、互いに接続されている。第2インバータI20〜I21は、第2デコーディング部XPDEC2を構成する。
図4の半導体メモリ装置400は、ワードライン駆動回路の第2トランジスタの第2端に接続されたインバータを上下両側に配置し、サブワードラインの電圧レベルが両側で制御される。
この場合、サブワードラインの自体抵抗は、図3の半導体メモリ装置300のサブワードラインの自体抵抗の半分になる。したがって、第2トランジスタの第2端に接続されたメタルラインの間隔を減らすことができる。
図5は、本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
図5は、メモリセルブロックCBLK1を駆動するワードライン駆動部WDU1と、ワードライン駆動回路WDC1を制御する第1及び第2デコーディング部XPDEC1、XPDEC2とを簡略に図示する。
図5は、第1及び第2デコーディング部XPDEC1、XPDEC2が備える第1及び第2インバータをそれぞれI1及びI2と表示する。第1及び第2インバータI1、I2の出力端は、メモリセルブロックCBLK1にカラム方向において隣接したメモリセルブロックCBLK2、CBLK3を駆動するワードライン駆動部WDU2、WDU3のワードライン駆動回路WDC2、WDC3に接続されている。
すなわち、図5の半導体メモリ装置500は、図4の第1デコーディング部XPDEC1と第2デコーディング部XPDEC2とを上下メモリセルブロックCBLK2、CBLK3が共有して使用する構造を有する。これにより、コアの面積をさらに減少させることができる。
図6は、本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
図6の半導体メモリ装置600は、図3の半導体メモリ装置300で一本のグローバルワードラインに接続されたサブワードラインの数を拡張したものである。図6においてn、すなわちグローバルワードラインの数は128本であり、一本のグローバルワードラインに接続されたサブワードラインの数mは、8である。
図6の半導体メモリ装置600は、図3の半導体メモリ装置300に比べてグローバルワードラインに接続されたサブワードラインの数を2倍に増やしたものである。従来の半導体メモリ装置200と同様に、グローバルワードラインに接続されたサブワードラインが一つのアドレス信号によって選択される場合、グローバルワードラインに接続されたサブワードラインの数が4本から8本に増加すれば、アドレス信号を伝送するメタルラインもやはり4本から8本に比例して増加せねばならない。
ところが、本発明の好適な実施の形態に係る半導体メモリ装置では、グローバルワードラインに接続されたサブワードラインの数が4本から8本に2倍増加しても、アドレス信号を伝送するメタルラインの数は2本だけ追加するだけで済む。したがって、本発明の好適な実施の形態に係るメモリ装置の構造は、メモリアレイが大きくなるほどさらに効果的である。
すなわち、従来の半導体メモリ装置構造に比べて一本のグローバルワードライン当たりさらに多くのサブワードラインが割り当てられる。また、グローバルワードライン当たり接続されたサブワードラインの数を増やさなくても、アドレス信号を伝送するメタルラインの減少によるレイアウト面積が減少するというメリットもある。
図7は、本発明の好適なさらに他の実施の形態に係る半導体メモリ装置を示す図面である。
図7を参照すれば、本発明の好適な他の実施形態に係る半導体メモリ装置700は、n(自然数)本のグローバルワードラインと、前記グローバルワードラインのそれぞれにm(自然数)本ずつ対応するサブワードラインとをそれぞれ備える複数個のメモリセルブロックCBLK1〜CBLKq、前記それぞれのメモリセルブロックCBLK1〜CBLKqに対応し、それぞれのメモリセルブロック内部の前記サブワードラインを駆動する複数個のワードライン駆動部WDU1〜WDUq、及びj(自然数)ビットの第1アドレス信号及びk(自然数)ビットの第2アドレス信号をデコーディングして、前記ワードライン駆動部に印加する第1デコーディング部XPDEC1を備える。
それぞれのメモリセルブロック及びそれぞれのワードライン駆動部の構造は、図3に開示された構造と同様である。ワードライン駆動部WDU1〜WDUq内部のワードライン駆動回路がWDC1〜WDCqとして簡単に示される。
図7の半導体メモリ装置700は、図4の半導体メモリ装置400のように、第2デコーディング部XPDEC2をさらに備え得る。そして、あらゆるメモリセルブロックCBLK1〜CBLKqを駆動するあらゆるワードライン駆動部WDU1〜WDUqが第1デコーディング部XPDEC1と第2デコーディング部XPDEC2とを共有して使用する構造を有する。これにより、コアの面積をさらに減少させることができる。
ワードライン駆動部や第1及び第2デコーディング部XPDEC1、XPDEC2の動作は、前述されたので、その詳細な説明を省略する。
以上のように、図面と明細書で最適の実施例が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決定されねばならない。
本発明は、半導体メモリ装置の関連技術分野に好適に用いられる。
200、300、400、500、600、700 半導体メモリ装置
CBLK メモリセルブロック
CC0_0〜CCn−1_1 制御回路
CTR1、CTR2 第1及び第2制御トランジスタ
I10、I11 第1インバータ
I20、I21 第2インバータ
GWL0〜GWLn−1 グローバルワードライン
SL00〜SL11 メタルライン
SWL0〜SWL(n×m−1) サブワードライン
TR1、TR2 第1及び第2トランジスタ
VDD 電源電圧
VSS 接地電圧
WDC0〜WDC(n×m−1) ワードライン駆動回路
WDU ワードライン駆動部
X0_0〜X1_1 アドレス信号
XPDEC1、XPDEC2 第1及び第2デコーディング部
YPASS カラム選択回路
CBLK メモリセルブロック
CC0_0〜CCn−1_1 制御回路
CTR1、CTR2 第1及び第2制御トランジスタ
I10、I11 第1インバータ
I20、I21 第2インバータ
GWL0〜GWLn−1 グローバルワードライン
SL00〜SL11 メタルライン
SWL0〜SWL(n×m−1) サブワードライン
TR1、TR2 第1及び第2トランジスタ
VDD 電源電圧
VSS 接地電圧
WDC0〜WDC(n×m−1) ワードライン駆動回路
WDU ワードライン駆動部
X0_0〜X1_1 アドレス信号
XPDEC1、XPDEC2 第1及び第2デコーディング部
YPASS カラム選択回路
Claims (27)
- n(自然数)本のグローバルワードラインを備えるメモリセルブロックと、
前記グローバルワードラインのそれぞれにm(自然数)本ずつ対応するサブワードラインと、
前記グローバルワードラインの論理レベルと入力されるアドレス信号とに応答して、前記メモリセルブロック内部の対応するサブワードラインの電圧レベルを制御するワードライン駆動回路と、
前記グローバルワードラインの論理レベルに応答して前記アドレス信号を対応する前記ワードライン駆動回路に伝送するか又は遮断する制御回路と、を備え、
前記ワードライン駆動回路は、
対応する前記サブワードラインの電圧レベルを第1電圧レベルに維持する第1トランジスタと、対応する前記サブワードラインの電圧レベルを前記第1電圧レベルまたは第2電圧レベルに維持する第2トランジスタとを備えることを特徴とする半導体メモリ装置。 - 前記アドレス信号は、
ワードライン駆動回路を制御するj(自然数)ビットの第1アドレス信号とサブワードラインの電圧レベルを制御するk(自然数)ビットの第2アドレス信号とを含み、j×k=mであることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記ワードライン駆動回路は、
前記グローバルワードラインの論理レベルが第1レベルである場合、対応するサブワードラインの電圧レベルを前記第1電圧レベルに維持し、
前記グローバルワードラインの論理レベルが第2レベルであり、かつ前記第1アドレス信号の論理レベルが第1レベルである場合、前記第2アドレス信号の論理レベルによって対応するサブワードラインの電圧レベルを前記第1電圧レベルまたは前記第2電圧レベルに維持することを特徴とする請求項2に記載の半導体メモリ装置。 - 前記制御回路は、
第1端が対応するワードライン駆動回路の前記第1トランジスタ及び前記第2トランジスタのゲートに接続され、第2端が接地に接続され、ゲートが対応するグローバルワードラインに接続された第1制御トランジスタと、
第1端が前記第1制御トランジスタの第1端に接続され、第2端が対応する前記第1アドレス信号を受信し、ゲートが対応する前記グローバルワードラインに接続された第2制御トランジスタと、を備えることを特徴とする請求項2に記載の半導体メモリ装置。 - 前記第1トランジスタは、
第1端が前記第1電圧レベルを有する第1電圧源に接続され、ゲートが対応する前記第1制御トランジスタの第1端に接続され、第2端が対応するサブワードラインに接続され、
前記第2トランジスタは、
第1端が前記対応するサブワードラインに接続され、ゲートが前記第1トランジスタのゲートに接続され、第2端が対応する前記第2アドレス信号を受信することを特徴とする請求項4に記載の半導体メモリ装置。 - 入力される前記第2アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第1インバータをさらに備えることを特徴とする請求項5に記載の半導体メモリ装置。
- 入力される前記第2アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第2インバータをさらに備え、
同じ第2アドレス信号を受信する前記第1及び第2インバータの出力端が互いに接続されていることを特徴とする請求項6に記載の半導体メモリ装置。 - 前記メモリセルブロックと前記メモリセルブロックにカラム方向において隣接したメモリセルブロックとをそれぞれ駆動するワードライン駆動部をさらに備え、
前記ワードライン駆動回路は、前記ワードライン駆動部に含まれ、
前記第1及び第2インバータの出力端は、前記ワードライン駆動回路に接続されていることを特徴とする請求項7に記載の半導体メモリ装置。 - 前記第1電圧レベルは、
電源電圧レベルまたは電源電圧をクランピングした電圧レベルであって、前記第2電圧レベルより高いレベルであり、
前記第2電圧レベルは、接地電圧レベルであることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記メモリセルブロックは、
前記サブワードラインにそれぞれ接続されたメモリセルを備え、
前記それぞれのメモリセルは、
相変化メモリであり、
対応するビットラインに接続された相変化抵抗素子及び前記相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備えることを特徴とする請求項1に記載の半導体メモリ装置。 - n(自然数)本のグローバルワードラインを備えるメモリセルブロックと、
前記グローバルワードラインのそれぞれにm(自然数)本ずつ対応し、前記グローバルワードラインのうち活性化された一本のグローバルワードライン、j(自然数)ビットの第1アドレス信号、及びk(自然数)ビットの第2アドレス信号に応答して選択されるサブワードラインと、
前記メモリセルブロックに対応し、前記サブワードラインを駆動するワードライン駆動部と、を備え、
前記ワードライン駆動部は、選択されないサブワードラインを第1電圧レベルに維持し、選択されたサブワードラインを第2電圧レベルに維持するn×m本のワードライン駆動回路を備えることを特徴とする半導体メモリ装置。 - 前記ワードライン駆動回路は、
前記グローバルワードラインの論理レベルが第1レベルである場合、対応するサブワードラインの電圧レベルを前記第1電圧レベルに維持し、
前記グローバルワードラインの論理レベルが第2レベルであり、かつ前記第1アドレス信号の論理レベルが第1レベルである場合、前記第2アドレス信号の論理レベルによって、対応するサブワードラインの電圧レベルを前記第1電圧レベルまたは前記第2電圧レベルに維持することを特徴とする請求項11に記載の半導体メモリ装置。 - 前記ワードライン駆動回路は、
対応する前記サブワードラインの電圧レベルを第1電圧レベルに維持する第1トランジスタと、対応する前記サブワードラインの電圧レベルを前記第1電圧レベルまたは第2電圧レベルに維持する第2トランジスタとを備え、
前記第1トランジスタは、
第1端が前記第1電圧レベルを有する第1電圧源に接続され、第2端が対応するサブワードラインに接続され、
前記第2トランジスタは、
第1端が前記対応するサブワードラインに接続され、第2端が対応する前記第2アドレス信号を受信することを特徴とする請求項11に記載の半導体メモリ装置。 - 前記ワードライン駆動部は、
前記グローバルワードラインの論理レベルに応答して前記第1アドレス信号を対応する前記ワードライン駆動回路に伝送するか又は遮断する制御回路をさらに備え、
前記制御回路は、
第1端が対応するワードライン駆動回路の前記第1トランジスタ及び前記第2トランジスタのゲートに接続され、第2端が接地に接続され、ゲートが対応する前記グローバルワードラインに接続された第1制御トランジスタと、
第1端が前記第1制御トランジスタの第1端に接続され、第2端が対応する前記第1アドレス信号を受信し、ゲートが対応する前記グローバルワードラインに接続された第2制御トランジスタと、を備えることを特徴とする請求項13に記載の半導体メモリ装置。 - 入力される前記第2アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第1インバータをさらに備えることを特徴とする請求項13に記載の半導体メモリ装置。
- 入力される前記第2アドレス信号を反転し、出力端が対応する前記ワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第2インバータをさらに備え、
同じ第2アドレス信号を受信する前記第1及び第2インバータの出力端が互いに接続されていることを特徴とする請求項15に記載の半導体メモリ装置。 - 前記メモリセルブロックと前記メモリセルブロックにカラム方向において隣接したメモリセルブロックとをそれぞれ駆動するワードライン駆動部をさらに備え、
前記ワードライン駆動回路は、前記ワードライン駆動部に含まれ、
前記第1及び第2インバータの出力端は、前記ワードライン駆動回路に接続されていることを特徴とする請求項16に記載の半導体メモリ装置。 - 前記第1電圧レベルは、
電源電圧レベルまたは電源電圧をクランピングした電圧レベルであって、前記第2電圧レベルより高いレベルであり、
前記第2電圧レベルは、接地電圧レベルであることを特徴とする請求項11に記載の半導体メモリ装置。 - 前記メモリセルブロックは、
前記サブワードラインにそれぞれ接続されたメモリセルを備え、
前記それぞれのメモリセルは、
相変化メモリであり、
対応するビットラインに接続された相変化抵抗素子及び前記相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備えることを特徴とする請求項11に記載の半導体メモリ装置。 - n(自然数)本のグローバルワードラインと前記グローバルワードラインのそれぞれにm(自然数)本ずつ対応するサブワードラインとをそれぞれ備える複数個のメモリセルブロックと、
前記それぞれのメモリセルブロックに対応し、それぞれのメモリセルブロック内部の前記サブワードラインを駆動する複数個のワードライン駆動部と、
j(自然数)ビットの第1アドレス信号及びk(自然数)ビットの第2アドレス信号をデコーディングして、前記ワードライン駆動部に印加する第1デコーディング部と、を備え、
前記サブワードラインは、前記グローバルワードラインのそれぞれにm(自然数)本ずつ対応し、前記グローバルワードラインのうち活性化された一本のグローバルワードライン、j(自然数)ビットの第1アドレス信号、及びk(自然数)ビットの第2アドレス信号に応答して選択され、
前記ワードライン駆動部は、選択されないサブワードラインを第1電圧レベルに維持し、選択されたサブワードラインを第2電圧レベルに維持するn×m本のワードライン駆動回路を備え、j×k=mであることを特徴とする半導体メモリ装置。 - 前記ワードライン駆動回路は、
前記グローバルワードラインの論理レベルが第1レベルである場合、対応するサブワードラインの電圧レベルを前記第1電圧レベルに維持し、
前記グローバルワードラインの論理レベルが第2レベルであり、かつ前記第1アドレス信号の論理レベルが第1レベルである場合、前記第2アドレス信号の論理レベルによって、対応するサブワードラインの電圧レベルを前記第1電圧レベルまたは前記第2電圧レベルに維持することを特徴とする請求項20に記載の半導体メモリ装置。 - 前記ワードライン駆動回路は、
対応する前記サブワードラインの電圧レベルを第1電圧レベルに維持する第1トランジスタと、対応する前記サブワードラインの電圧レベルを前記第1電圧レベルまたは第2電圧レベルに維持する第2トランジスタとを備え、
前記第1トランジスタは、
第1端が前記第1電圧レベルを有する第1電圧源に接続され、第2端が対応するサブワードラインに接続され、
前記第2トランジスタは、
第1端が前記対応するサブワードラインに接続され、第2端が対応する前記第2アドレス信号を受信することを特徴とする請求項20に記載の半導体メモリ装置。 - 前記ワードライン駆動部は、
前記グローバルワードラインの論理レベルに応答して前記第1アドレス信号を対応する前記ワードライン駆動回路に伝送するか又は遮断する制御回路をさらに備え、
前記制御回路は、
第1端が対応するワードライン駆動回路の前記第1トランジスタ及び前記第2トランジスタのゲートに接続され、第2端が接地に接続され、ゲートが対応する前記グローバルワードラインに接続された第1制御トランジスタと、
第1端が前記第1制御トランジスタの第1端に接続され、第2端が対応する前記第1アドレス信号を受信し、ゲートが対応する前記グローバルワードラインに接続された第2制御トランジスタと、を備えることを特徴とする請求項22に記載の半導体メモリ装置。 - 前記第1デコーディング部は、
入力される前記第2アドレス信号を反転し、出力端が前記それぞれのワードライン駆動部の対応する前記ワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第1インバータを備えることを特徴とする請求項22に記載の半導体メモリ装置。 - 第2デコーディング部をさらに備え、
前記第2デコーディング部は、入力される前記第2アドレス信号を反転し、出力端が前記それぞれのワードライン駆動部の対応する前記ワードライン駆動回路の前記第2トランジスタの第2端に接続されたk個の第2インバータをさらに備え、
同じ第2アドレス信号を受信する前記第1及び第2インバータの出力端が互いに接続されていることを特徴とする請求項24に記載の半導体メモリ装置。 - 前記第1電圧レベルは、
電源電圧レベルまたは電源電圧をクランピングした電圧レベルであって、前記第2電圧レベルより高いレベルであり、
前記第2電圧レベルは、接地電圧レベルであることを特徴とする請求項20に記載の半導体メモリ装置。 - 前記メモリセルブロックは、
前記サブワードラインにそれぞれ接続されたメモリセルを備え、
前記それぞれのメモリセルは、
相変化メモリであり、
対応するビットラインに接続された相変化抵抗素子及び前記相変化抵抗素子と対応するサブワードラインの間に接続されたダイオードを備えることを特徴とする請求項20に記載の半導体メモリ装置。
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