JP5503102B2 - 相変化メモリ装置 - Google Patents

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Description

本発明は、相変化メモリ装置内の書き込み回路において、相変化メモリ素子へデータを書き込むための電位切り替え回路を不要とし、書き込み回路の回路規模を小さくすることができる、相変化メモリ装置に関する。
現在、半導体記憶装置において主流となっているのは、ＤＲＡＭ（Dynamic Random Access Memory）である。しかしながら、ＤＲＡＭは揮発性メモリであり、記憶の保持には電源を切ることができない。また、電源投入中であってもデータを保持する為には、リフレッシュ動作を必要とする欠点を有する。
これら欠点を解決するものとして、不揮発性メモリがある。この不揮発性メモリとしては、フラッシュメモリが一般的であるが、データ書き込み、データ消去の時間が長く、消費電流も大きいなどの制約からＤＲＡＭと同等に使用することは困難である。
一方、近年では、相変化材料を用いて記憶を行うＰＲＡＭ（Phase Change Random Access Memory）が不揮発性メモリとして提案されている。この種のＰＲＡＭは相変化メモリと呼ばれ、相変化材料に異なる書き込み電流を流すことにより、相変化材料の結晶状態を変化させ、その状態の差によってデータを記憶する。この相変化メモリは、不揮発性メモリとして利用でき、また、データの保持にリフレッシュを必要としないため、従来のＤＲＡＭに変わるメモリとして期待されている。
ところで、従来の相変化メモリ装置における書き込み回路では、相変化メモリ装置のメモリセルの書き込み電流として数百μＡの電流を必要とする。したがって電源電圧をそのまま使用したのでは十分な書き込み電流が得られないため、電位切り替え回路により書き込み用の高電位電源を生成して書き込み電流を確保する必要がある。この電位切り替え回路は比較的回路規模が大きく、複雑な回路である。このため、回路規模が増大するという問題があった。
この相変化メモリに関する従来技術として、相変化メモリ装置がある（例えば、特許文献１を参照）。この特許文献１の相変化メモリ装置では、駆動電圧レベルを変更することができる相変化メモリ装置を提供することを目的とし、書き込み昇圧回路及び書き込みドライバを備える相変化メモリ装置において、書き込み昇圧回路は、第１動作モードで、制御信号に応答して第１電圧を昇圧させて、第１制御電圧に出力し、第２動作モードまたは第３動作モードで、制御信号に応答して第１電圧を昇圧させて、第２制御電圧に出力するように構成されている。
しかしながら、本発明は、相変化メモリ装置内の書き込み回路において、電位切り替え回路を不要とし、回路規模を縮小することを目的としており、上記特許文献１の相変化メモリ装置とは、発明の目的と構成が異なるものである。
また、従来技術のプログラマブルコンダクタランダムアクセスメモリがある（例えば、特許文献２を参照）。この特許文献２のプログラマブルコンダクタランダムアクセスメモリでは、カリコゲナイドメモリ素子に対し、予め設定された抵抗状態を素子に書き込むのに十分なメモリ素子の電圧を生成することを目的としたものである。しかしながら、本発明は、相変化メモリ装置内の書き込み回路において、電位切り替え回路を不要とし、回路規模を縮小することを目的としており、上記特許文献１の相変化メモリ装置とは、発明の目的と構成が異なるものである。
特開２００７−２６６４４号公報 特表２００５−５１４７１９号公報
上述したように、従来の相変化メモリ装置における書き込み回路では、相変化メモリ装置のメモリセルの書き込み電流として数百μＡの電流を必要とする。したがって電源電圧をそのまま使用したのでは十分な書き込み電流が得られないため、電位切り替え回路により書き込み用の高電位電源を生成して書き込み電流を確保する必要があった。この電位切り替え回路は比較的回路規模が大きく、複雑な回路である。このため、回路規模が増大するという問題があった。
本発明は、このような問題を解決するためになされたものであり、本発明の目的は、相変化メモリ装置内の書き込み回路において、電位切り替え回路を不要とし、回路規模を小さくすることができる、相変化メモリ装置を提供することにある。
本発明は上記課題を解決するためになされたものであり、本発明の相変化メモリ装置は、マトリクス状に配列された複数のビット線とワード線の交差部に、相変化記憶素子を有するメモリセルを備え、前記相変化記憶素子に流す電流を制御して抵抗値を変化させることによりデータを記録する書き込み回路を備える相変化メモリ装置であって、前記書き込み回路を制御する制御信号を出力する制御回路を第１の電源（ＶＤＤ）で駆動すると共に、前記制御信号が第１の電源（ＶＤＤ）の電圧レベルの信号となるように構成し、前記書き込み回路を前記第１の電源（ＶＤＤ）よりも高電圧な第２の電源（Ｖｗｒｉｔｅ）で駆動すると共に、前記相変化記憶素子へのデータ書き込みに必要な電流を前記第２の電源（Ｖｗｒｉｔｅ）により供給し得るように構成し（Ｖｗｒｉｔｅ＞ＶＤＤ）、さらに、前記書き込み回路において、前記制御回路から当該書き込み回路に向けて出力される制御信号の全部がＮｃｈＭＯＳトランジスタのゲート端子に入力されるように構成されたこと、を特徴とする。
上記構成からなる本発明の相変化メモリ装置では、書き込み回路を制御する制御回路の電源（ＶＤＤ）と書き込み回路の電源（Ｖｗｒｉｔｅ）を異なる電源とする。そして、書き込み装置の電源（Ｖｗｒｉｔｅ）の電圧レベルを、制御回路の電源（ＶＤＤ）の電圧レベルより高電圧することで（Ｖｗｒｉｔｅ＞ＶＤＤ）、メモリセルの相変化記憶素子へのデータ書き込みに必要な電流を電源（Ｖｗｒｉｔｅ）により供給できるようにする。また、制御回路から書き込み回路に入力される信号が全てＮｃｈＭＯＳトランジスタのゲート端子に入力されるようにし、書き込み回路に対する各入力信号（ライトイネーブル信号ＷＥ等）を、制御回路の電源（ＶＤＤ）の電圧レベルで入力できるようにする。
これにより、相変化メモリ装置内の書き込み回路において、電位切り替え回路を不要とし、回路規模を小さくすることができる。
また、本発明の相変化メモリ装置は、前記相変化記憶素子にリセットデータを書き込むための電流を流す第１のＰｃｈＭＯＳトランジスタ（Ｑ１）と、前記相変化記憶素子にセットデータを書き込むための電流を流す第２のＰｃｈＭＯＳトランジスタ（Ｑ２）と、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）のオン信号を伝達する第１のトランスファーゲート（ＴＧ１）と、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）のオン信号を伝達する第２のトランスファーゲート（ＴＧ２）と、前記第１のトランスファーゲート（ＴＧ１）または前記第２のトランスファーゲート（ＴＧ２）のいずれかをオンさせる選択信号を保持する第１のラッチ回路（Ｌ１）と、前記第１のトランスファーゲート（ＴＧ１）または前記第２のトランスファーゲート（ＴＧ２）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）または前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）のいずれかのオン信号を保持する第２のラッチ回路（Ｌ２）と、を備え、前記第１のラッチ回路（Ｌ１）および第２のラッチ回路（Ｌ２）におけるデータ保持状態を外部からの入力信号により制御することにより、前記第１のＰＭＯＳトランジスタ（Ｑ１）または前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）を選択して前記相変化記憶素子にデータ書き込み電流を流すように構成されたこと、を特徴とする。
上記構成からなる本発明の相変化メモリ装置では、相変化記憶素子にリセットデータを書き込むための電流を流す第１のＰｃｈＭＯＳトランジスタ（Ｑ１）と、セットデータを書き込むための電流を流す第２のＰｃｈＭＯＳトランジスタ（Ｑ２）と、これらを選択するための２つのトランスファーゲート（ＴＧ１、ＴＧ２）とを備え、第１のラッチ回路（Ｌ１）および第２のラッチ回路（Ｌ２）を外部からの入力信号により制御することにより、第１のＰＭＯＳトランジスタ（Ｑ１）または第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をトランスファーゲートにより選択すると共に、これらのトランジスタを駆動するための信号を生成して、相変化記憶素子に書き込み電流を流す。
これにより、書き込み回路において電位切り替え回路を不要とし、回路規模を小さくすることができる効果に加えて、簡単な回路構成と制御方式により、２つのＰｃｈＭＯＳトランジスタ（ライトドライバトランジスタ）を通して相変化記憶素子にリセットデータまたはセットデータの書込み電流を流すことができる。
また、本発明の相変化メモリ装置は、前記書き込み回路に、データ書き込みを指示するライトイネーブル信号（ＷＥ）がパルス入力されると共に、リセットデータの書き込みを示す入力データ‘０’が入力された場合に、前記第１のラッチ回路（Ｌ１）は、前記第１のトランスファーゲート（ＴＧ１）をオンにすると共に、前記第２のトランスファーゲート（ＴＧ２）をオフする信号を保持するように制御され、前記第２のラッチ回路（Ｌ２）は、前記第１のトランスファーゲート（ＴＧ１）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオンする信号を保持するように制御され、前記書き込み回路に、リセットデータの書き込みの終了を指示するリセット書き込み終了信号（ＲＤＩＳ）が入力された場合に、前記第２のラッチ回路（Ｌ２）は、前記第１のトランスファーゲート（ＴＧ１）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオフする信号を保持するように制御される、ことを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、ライトイネーブル信号（ＷＥ）がパルス入力され、入力データ‘０’が入力された場合に、第１のラッチ回路（Ｌ１）は第１のトランスファーゲートをオンさせるための信号を保持し、第２のラッチ回路（Ｌ２）は、第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオンする信号を保持する。また、リセット書き込み終了信号（ＲＤＩＳ）された場合に、第２のラッチ回路（Ｌ２）は、第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオフする信号を保持する。
これにより、書き込み回路において電位切り替え回路を不要とし、回路規模を小さくすることができる効果に加えて、簡単な回路構成と制御方式により、第１のＰｃｈＭＯＳトランジスタ（Ｑ１）を通して相変化記憶素子にリセットデータの書込み電流を流すことができる。
また、本発明の相変化メモリ装置は、前記書き込み回路に、データ書き込みを指示するライトイネーブル信号（ＷＥ）がパルス入力されると共に、セットデータの書き込みを示す入力データ‘１’が入力された場合に、前記第１のラッチ回路（Ｌ１）は、前記第１のトランスファーゲート（ＴＧ１）をオフにすると共に、前記第２のトランスファーゲート（ＴＧ２）をオンにする信号を保持するように制御され、前記第２のラッチ回路（Ｌ２）は、前記第２のトランスファーゲート（ＴＧ２）を介して、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオンにする信号を保持するように制御され、前記書き込み回路に、セット用のデータ書き込みの終了を指示するセット書き込み終了信号（ＳＤＩＳ）が入力された場合に、前記第２のラッチ回路（Ｌ２）は、前記第２のトランスファーゲート（ＴＧ２）を介して、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオフにする信号を保持するように制御される、ことを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、ライトイネーブル信号（ＷＥ）がパルス入力され、書き込み用の入力データ‘１’が入力された場合に、第１のラッチ回路（Ｌ１）は第２のトランスファーゲートをオンさせるための信号を保持し、第２のラッチ回路（Ｌ２）は、第２のＰｃｈＭＯＳトランジスタ（Ｑ２）オンする信号を保持する。また、セット書き込み終了信号（ＳＤＩＳ）された場合に、第２のラッチ回路（Ｌ２）は、第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオフする信号を保持する。
これにより、書き込み回路において電位切り替え回路を不要とし、回路規模を小さくすることができる効果に加えて、簡単な回路構成と制御方式により、第２のＰｃｈＭＯＳトランジスタ（Ｑ２）を通して相変化記憶素子にセットデータの書込み電流を流すことができる。
また、本発明の相変化メモリ装置は、前記相変化記憶素子にリセットデータを書き込むための電流を流す第１のＰｃｈＭＯＳトランジスタ（Ｑ１）と、前記相変化記憶素子にセットデータを書き込むための電流を流す第２のＰｃｈＭＯＳトランジスタ（Ｑ２）と、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）にオン信号を伝達する第１のクロックドインバータ（ＣＩＮＶ１）と、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）にオン信号を伝達する第２のクロックドインバータ（ＣＩＮＶ２）と、前記第１のクロックドインバータ（ＣＩＮＶ１）または前記第２のクロックドインバータ（ＣＩＮＶ２）のいずれかをインバータとして機能させるための選択信号を保持する第１のラッチ回路（Ｌ１）と、前記第１のクロックドインバータ（ＣＩＮＶ１）または前記第２のクロックドインバータ（ＣＩＮＶ２）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）または前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオンにする信号を保持する第２のラッチ回路（Ｌ２）と、を備え、前記第１のラッチ回路（Ｌ１）および第２のラッチ回路（Ｌ２）におけるデータ保持状態を外部からの入力信号により制御することにより、前記第１のＰＭＯＳトランジスタ（Ｑ１）または前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）を選択して前記相変化記憶素子にデータ書き込み電流を流すように構成されたこと、を特徴とする。
上記構成からなる本発明の相変化メモリ装置では、相変化記憶素子にリセットデータを書き込むための電流を流す第１のＰｃｈＭＯＳトランジスタ（Ｑ１）と、セットデータを書き込むための電流を流す第２のＰｃｈＭＯＳトランジスタ（Ｑ２）と、これらを選択駆動するための２つのクロックドインバータ（ＣＩＮＶ１、ＣＩＮＶ２）とを備え、第１のラッチ回路（Ｌ１）および第２のラッチ回路（Ｌ２）を外部からの入力信号により制御することにより、第１のＰＭＯＳトランジスタ（Ｑ１）または第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をクロックドインバータにより選択駆動して、相変化記憶素子にデータの書き込み電流を流す。
これにより、書き込み回路において電位切り替え回路を不要とし、回路規模を小さくすることができる効果に加えて、簡単な回路構成と制御方式により、２つのＰｃｈＭＯＳトランジスタ（ライトドライバトランジスタ）を通して相変化記憶素子にリセットデータまたはセットデータの書込み電流を流すことができる。
また、本発明の相変化メモリ装置は、前記書き込み回路に、データ書き込みを指示するライトイネーブル信号（ＷＥ）がパルス入力されると共に、リセットデータの書き込みを示す入力データ‘０’が入力された場合に、前記第１のラッチ回路（Ｌ１）は、前記第１のクロックドインバータ（ＣＩＮＶ１）をインバータとして機能させると共に、前記第２のクロックドインバータ（ＣＩＮＶ２）のインバータ機能を停止させる信号を保持するように制御され、前記第２のラッチ回路（Ｌ２）は、前記第１のクロックドインバータ（ＣＩＮＶ１）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオンにする信号を保持するように制御され、前記書き込み回路に、リセットデータの書き込みの終了を指示するリセット書き込み終了信号（ＲＤＩＳ）された場合に、前記第２のラッチ回路（Ｌ２）は、前記第１のクロックドインバータ（ＣＩＮＶ１）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオフにする信号を保持するように制御される、ことを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、ライトイネーブル信号（ＷＥ）がパルス入力され、入力データ‘０’が入力された場合に、第１のラッチ回路（Ｌ１）は第１のクロックドインバータ（ＣＩＮＶ１）をインバータとして機能させる信号を保持し、第２のラッチ回路（Ｌ２）は、第１のクロックドインバータ（ＣＩＮＶ１）を介して、第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオンする信号を保持する。また、リセット書き込み終了信号（ＲＤＩＳ）された場合に、第２のラッチ回路（Ｌ２）は、第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオフする信号を保持する。
これにより、書き込み回路において電位切り替え回路を不要とし、回路規模を小さくすることができる効果に加えて、簡単な回路構成と制御方式により、第１のＰｃｈＭＯＳトランジスタ（Ｑ１）を通して相変化記憶素子にリセットデータの書込み電流を流すことができる。
また、本発明の相変化メモリ装置は、前記書き込み回路に、データ書き込みを指示するライトイネーブル信号（ＷＥ）がパルス入力されると共に、セットデータの書き込みを示す入力データ‘１’が入力された場合に、前記第１のラッチ回路（Ｌ１）は、前記第１のクロックドインバータ（ＣＩＮＶ１）のインバータ機能を停止させると共に、前記第２のクロックドインバータ（ＣＩＮＶ２）をインバータとして機能させる信号を保持するように制御され、前記第２のラッチ回路（Ｌ２）は、前記第２のクロックドインバータ（ＣＩＮＶ２）を介して、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオンにする信号を保持するように制御され、前記書き込み回路に、セットデータの書き込みの終了を指示するセット書き込み終了信号（ＳＤＩＳ）された場合に、前記第２のラッチ回路（Ｌ２）は、前記第２のクロックドインバータ（ＣＩＮＶ２）を介して、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオフにする信号を保持するように制御される、ことを特徴とする。
上記構成からなる本発明の相変化メモリ装置では、ライトイネーブル信号（ＷＥ）がパルス入力され、入力データ‘１’が入力された場合に、第１のラッチ回路（Ｌ１）は第２のクロックドインバータ（ＣＩＮＶ２）をインバータとして機能させるための信号を保持し、第２のラッチ回路（Ｌ２）は、第２のクロックドインバータ（ＣＩＮＶ２）を介して、第２のＰｃｈＭＯＳトランジスタ（Ｑ２）オンする信号を保持する。また、セット書き込み終了信号（ＳＤＩＳ）された場合に、第２のラッチ回路（Ｌ２）は、第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオフする信号を保持する。
これにより、書き込み回路において電位切り替え回路を不要とし、回路規模を小さくすることができる効果に加えて、簡単な回路構成と制御方式により、第２のＰｃｈＭＯＳトランジスタ（Ｑ２）を通して相変化記憶素子にセットデータの書込み電流を流すことができる。
本発明によれば、書き込み回路の電源（Ｖｗｒｉｔｅ）の電圧レベルを、制御回路の電源（ＶＤＤ）の電圧レベルより高電圧することで（Ｖｗｒｉｔｅ＞ＶＤＤ）、書き込み回路においてメモリセルの相変化記憶素子への書き込みに必要な電流の供給を可能とし、また、制御回路から書き込み回路に入力される信号がすべてＮｃｈＭＯＳトランジスタに入力されるようにし、書き込み回路に対する各入力信号（ライトイネーブル信号ＷＥ等）の電圧レベルを、制御回路の電源（ＶＤＤ）の電圧レベルで入力できるようにしたので、これにより、相変化メモリ装置内の書き込み回路において、電位切り替え回路を不要とし、回路規模を小さくすることができる。
以下、本発明の実施の形態を添付図面を参照して説明する。
［第１の実施の形態］
図１は、本発明の相変化メモリ装置の主要部の構成を示す図であり、本発明の特徴部分である書き込み回路２を使用した例を示す図である。
図１に示す相変化メモリ装置１において、メモリセルアレイＣＡは、マトリックス状に配置された複数のワード線ＷＬ（ＷＬ１，ＷＬ２，ＷＬ３〜ＷＬｎ）と、複数のビット線ＢＬ（ＢＬ１，ＢＬ２〜ＢＬｎ）とを備え、それらが交差した箇所に相変化記憶素子を有するメモリセルＭＣを配した構成になっている。
ワード線ＷＬは、ロウデコーダＸＤＥＣによって、そのうちの一本が選択される。また、ビット線ＢＬは、ＹスイッチＹＳＷに接続され、そのうちの一本がＢＩＴＬＩＮＥ（ビット選択線）を介して書き込み回路２に接続される。
また、相変化メモリ装置１の制御回路４は電源ＶＤＤにより駆動され、制御回路４から書き込み回路２に出力される制御信号は電源ＶＤＤの電圧レベルの信号となる。一方、書き込み回路２は電源Ｖｗｒｉｔｅにより駆動される。制御回路４の電源ＶＤＤの電圧レベルと、書き込み回路２の電源Ｖｗｒｉｔｅの電圧レベルとは異なり、書き込み回路２の電源Ｖｗｒｉｔｅの電圧レベルの方が電源ＶＤＤの電圧レベルよりも高く設定されている（Ｖｗｒｉｔｅ＞ＶＤＤ）。これは、書き込み回路２において、メモリセルの相変化記憶素子に十分な書込み電流を流すためである。このように、書き込み回路２を電源Ｖｗｒｉｔｅにより駆動することにより、書き込み回路２内における電位切り替え回路を不要としている。
図２は、メモリセルの回路図である。メモリセルＭＣは、相変化記憶素子ＰＣと、ＮｃｈＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）を使用したセルトランジスタＱｓからなり、相変化記憶素子ＰＣは、ビット線ＢＬとセルトランジタＱｓのドレインに接続され、セルトランジスタＱｓのゲートにワード線ＷＬが接続され、ソースは電源（接地電位）ＶＳＳに接続される。
相変化記憶素子ＰＣの、相変化材料は、一般的にカルゴゲナイド材料が用いられる。カルゴゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を一種又は複数種を含んだ化合物である。
相変化記憶素子ＰＣは、印加する電流量によって加熱される事でアルファモス状態（リセットと呼ぶ）、結晶状態(セットと呼ぶ）の何れかの状態を取ることが出来、一般的に、アルファモス状態（リセット）では高抵抗、結晶状態（セット）では低抵抗となる。
図３は、本発明の相変化メモリ装置における書き込み回路の第１の実施の形態を示す図である。
図３に示す書き込み回路２は、インバータ(論理反転ゲート)ＩＮＶ１、ＩＮＶ２で構成されるラッチ回路Ｌ１と、インバータ(論理反転ゲート)ＩＮＶ３、ＩＮＶ４で構成されるラッチ回路Ｌ２と、メモリセルへのリセットデータ書き込み用のＰｃｈＭＯＳトランジスタ（ＰｃｈチャネルＭＯＳＦＥＴ）Ｑ１と、セットデータ書き込み用のＰｃｈトランジスタＱ２と、ＢＩＴＬＩＮＥの非選択用ＮｃｈＭＯＳトランジスタ（ＮｃｈチャネルＭＯＳＦＥＴ）Ｑ３とを備えている。なお、ＰｃｈＭＯＳトランジスタＱ１、Ｑ２はライトドライバトランジスタとも呼ばれる。
また、ラッチ回路Ｌ１、Ｌ２のラッチデータを制御するＮｃｈＭＯＳトランジスタＱ１００〜Ｑ１０６と、リセットデータ書き込み用のＰｃｈＭＯＳトランジスタＱ１を選択するためのトランスファーゲート１０７（ＰｃｈＭＯＳトランジスタＱ１０７ａとＮｃｈＭＯＳトランジスタ１０７ｂとで構成されるトランスファーゲートＴＧ１）と、セットデータ書き込み用のＰｃｈＭＯＳトランジスタＱ２を選択するためのトランスファーゲート１０８（ＰｃｈＭＯＳトランジスタＱ１０８ａとＮｃｈＭＯＳトランジスタ１０８ｂとで構成されるトランスファーゲートＴＧ２）と、書き込み用ＰｃｈＭＯＳトランジスタ非選択用のＰｃｈＭＯＳトランジスタＱ１０９、Ｑ１１０とを備えている。
なお、この書き込み回路２では、書き込み回路２内の各回路部の電源として、書き込み回路用電源（Ｖｗｒｉｔｅ）を使用している。この書き込み回路用電源（Ｖｗｒｉｔｅ）は、書き込み回路２を除く回路部分（制御回路４等）の電源（ＶＤＤ）よりも電圧レベルが高くなるように設定されている（Ｖｗｒｉｔｅ＞ＶＤＤ）。
また、図３に示すように、ラッチ回路Ｌ１のＡ接点側は、ＮｃｈＭＯＳトランジスタＱ１００のドレインと、ＮｃｈＭＯＳトランジスタＱ１０５のゲートと、トランスファーゲート１０７のＮｃｈＭＯＳトランジスタＱ１０７ｂのゲートと、トランスファーゲート１０８のＰｃｈトランジスタ１０８ａのゲートと、ＰｃｈトランジスタＱ１０９のゲートに接続されている。
ラッチ回路Ｌ１のＡ’接点側は、ＮｃｈＭＯＳトランジスタＱ１０１のドレインと、ＮｃｈＭＯＳトランジスタＱ１０６のゲートと、トランスファーゲート１０７のＰｃｈＭＯＳトランジスタＱ１０７ａのゲートと、トランスファーゲート１０８のＮｃｈＭＯＳトランジスタ１０８ｂと、ＰｃｈＭＯＳトランジスタＱ１１０のゲートに接続されている。
また、トランスファーゲート１０７の出力点（接点Ｃ）はＰｃｈＭＯＳトランジスタＱ１のゲートと、ＰｃｈＭＯＳトランジスタQ１０９のドレインと接続されている。また、Ｑ１０９およびＱ１のソースは、電源（Ｖｗｒｉｔｅ）に接続されている。トランスファーゲート１０８の出力点（接点Ｄ）は、ＰｃｈＭＯＳトランジスタＱ２のゲートと、ＰｃｈＭＯＳトランジスタＱ１１０のドレインと接続されている。また、Ｑ１１０およびＱ２のソースは、電源（Ｖｗｒｉｔｅ）に接続されている。
また、ラッチ回路Ｌ２のＢ接点側は、ＮｃｈＭＯＳトランジスタＱ１０２のドレインと、トランスファーゲート１０７、１０８の入力点と、ＮｃｈＭＯＳトランジスタＱ３のゲートに接続されている。ラッチ回路Ｌ２のＢ’接点側は、ＮｃｈＭＯＳトランジスタＱ１０３のドレインと、ＮｃｈＭＯＳトランジスタＱ１０４のドレインに接続されている。
また、外部入力信号ＷＥ（ライトイネーブル信号）は、ＮｃｈＭＯＳトランジスタＱ１０２、Ｑ１０１のゲート入力信号となる。信号ＲＤＩＳ（リセット書き込み終了信号）はＮｃｈＭＯＳトランジスタＱ１０３のゲート入力信号となり、このＱ１０３のソースはＱ１０４のドレインに接続されている。信号ＳＤＩＳ（セット書き込み終了信号）はＮｃｈＭＯＳトランジスタＱ１０４のゲート入力信号となり、このＱ１０４のソースはＱ１０６のドレインに接続されている。また、信号ＤＩＮ（入力データ信号）はＮｃｈＭＯＳトランジスタＱ１００のゲート入力信号となる。
また、ＰｃｈＭＯＳトランジスタＱ１、Ｑ２のドレインはＢＩＴＬＩＮＥに接続されると共に、このＢＩＴＬＩＮＥはＮｃｈＭＯＳトランジスタＱ３のドレインに接続されている。
上記構成により、書き込み回路用電源（Ｖｗｒｉｔｅ）は、書き込み用ＰｃｈＭＯＳトランジスタＱ１またはＱ２と、ＢＩＴＬＩＮＥとＹスイッチＹＳＷ（図１を参照）とを介して、選択されたメモリセルＭＣと直列に接続され、相変化記憶素子ＰＣへの書き込みに必要な電流を配給する。
なお、前述した制御回路の第１の電源は制御回路４の電源（ＶＤＤ）が相当し、書き込み回路の第２の電源は書き込み回路２の電源（Ｖｗｒｉｔｅ）が相当する。第１のＰｃｈＭＯＳトランジスタはＰｃｈＭＯＳトランジスタＱ１が、第２のＰｃｈＭＯＳトランジスタはＰｃｈＭＯＳトランジスタＱ２がそれぞれ相当する。第１のトランスファーゲートはトランスファーゲート（ＴＧ１）１０７が、第２のトランスファーゲートはトランスファーゲート（ＴＧＧ）１０８がそれぞれ相当する。第１のラッチ回路はラッチ回路Ｌ１が、第２のラッチ回路はラッチ回路Ｌ２がそれぞれ相当する。
図４は、図３に示す書き込み回路の動作を示す波形図である。図４において、図（Ａ）はＷＥ（ライトイネーブル）信号、図（Ｂ）はＤＩＮ（入力データ）信号、図（Ｃ）はラッチ回路Ｌ１のラッチデータ（接点Ａ）、図（Ｄ）はラッチ回路Ｌ２のラッチデータ（接点Ｂ）を示している。図（Ｅ）は書き込み回路２に外部から入力されるＲＤＩＳ信号（リセット書き込み終了信号）、図（Ｆ）は書き込み回路２に外部から入力されるＳＤＩＳ信号（セット書き込み終了信号）、図（Ｈ）はリセット用ＰｃｈＭＯＳトランジスタＱ１へのゲート入力信号（接点Ｃ）、図（Ｉ）はセット用ＰｃｈＭＯＳトランジスタＱ２へのゲート入力信号（接点Ｄ）を示している。
以下、図４のタイミングチャートを参照して、図３に示す相変化メモリ装置の書き込み回路の動作について説明する。初めにリセット動作に付いて説明する。なお、以下の説明において、‘０’は論理レベルＬｏｗ（ロウ）を表し、‘１’は論理レベルＨｉｇｈ（ハイ）を表している
書き込みの開始は、図（Ａ）に示す、ＷＥ（ラートイネーブル）信号の凸パルスａ１によって、ＮｃｈＭＯＳトランジスタＱ１０１がオンとなり、ラッチ回路Ｌ１の接点Ａ’が‘０’となる。このため、図（Ｃ）に示す、ラッチ回路Ｌ１の接点Ａが‘１’となる。また、ＷＥ（ラートイネーブル）信号の凸パルスａ１によって、ＮｃｈＭＯＳトランジスタＱ１０２がオンとなり、図（Ｄ）に示す、ラッチ回路Ｌ２の接点Ｂが‘０’となる。
ラッチ回路Ｌ１の接点Ａが‘１’となると、書き込み用ＰｃｈＭＯＳトランジスタＱ１の選択用トランスファーゲート１０７では、ＮｃｈＭＯＳトランジスタＱ１０７ｂがオンして選択状態（オン状態）となり、接点Ｃは接点Ｂと同じ‘０’となる。したがって、図（Ｈ）に示すように、リセット書き込み用ＰｃｈＭＯＳトランジスタＱ１は選択状態（オン状態）となりリセット書き込みを開始する。
この場合、書き込み用ＰｃｈＭＯＳトランジスタＱ２の選択用トランスファーゲート１０８では、ＮｃｈＭＯＳトランジスタＱ１０８ｂがオフ（接点Ａ’が‘０’であるため）して非選択状態となり、書き込み用ＰｃｈＭＯＳトランジスタ非選択用ＰｃｈＭＯＳトランジスタＱ１１０は選択状態（オン状態）となり接点Ｄは‘１’となる。よって、セット書き込み用ＰｃｈＭＯＳトランジスタＱ２は、非選択状態となる。
ライトイネーブル信号ＷＥに凸パルスａ１が入力され、リセット書き込み開始された後、所定の期間Ｔｒｅｓｅｔを経過すると、リセット書き込み終了信号ＲＤＩＳにより凸パルスａ２が入力される。
リセット書き込み終了信号ＲＤＩＳに凸パルスａ２が入力されると、接点Ａは‘１’であるのでＮｃｈＭＯＳトランジスタＱ１０５は選択状態（オン状態）であり、ＮｃｈＭＯＳトランジスタＱ１０３がリセット書き込み終了信号ＲＤＩＳの凸パルスによって選択され、ＮｃｈＭＯＳトランジスタＱ１０３、Ｑ１０５は共にオンする。このため、ラッチ回路Ｌ２の接点Ｂ’は‘０’となり、接点Ｂは‘１’となる（図（Ｄ）を参照）。
この場合、書き込み用ＰｃｈＭＯＳトランジスタＱ１の選択用トランスファーゲート１０７は選択状態のため、接点Ｃも‘１’となり、リセット書き込み用ＰｃｈＭＯＳトランジスタＱ１は非選択となってリセットの書き込みは終了する（図（Ｈ）を参照）。
この時、入力信号ＷＥ、ＲＤＩＳは、制御回路４の電源（ＶＤＤ）の電圧と同等の電圧レベルであり、書き込み回路２は書き込み用電源（Ｖｗｒｉｔｅ）を使用している。しかし、外部からの信号が入力されるトランジスタをＮｃｈＭＯＳトランジスタに限定しているため、動作に支障を生じない（入力信号の電源ＶＤＤの電圧レベルと、書き込み回路電源Ｖｗｒｉｔｅの電圧差が問題となることはない）。
次にセット動作に付いて説明する。図（Ａ）に示す、ライトイネーブル信号ＷＥの凸パルスｂ１によって、ラッチ回路Ｌ１の接点Ａが‘１’となり、ラッチ回路Ｌ２の接点Ｂが‘０’となる。
この状態において、図（Ｂ）に示すように、時刻ｔ１に入力データ信号ＤＩＮに‘１’が入力されると、ＮｃｈＭＯＳトランジスタＱ１００が選択され、図（Ｃ）に示すように、接点Ａは‘０’（Ａ’は‘１’）となり、書き込み用ＰｃｈＭＯＳトランジスタＱ１の選択用トランスファーゲート１０８のＮｃｈＭＯＳトランジスタＱ１０８ｂがオンし、選択状態（オン状態）となり接点Ｄは接点Ｂと同じ‘０’となる（図（Ｉ）を参照）。
したがって、セット書き込み用ＰｃｈＭＯＳトランジスタＱ２は選択状態となり、セット書き込みを開始する。また、書き込み用ＰｃｈＭＯＳトランジスタＱ１の選択用トランスファーゲート１０７は非選択状態となり、書き込み用ＰｃｈＭＯＳトランジスタ非選択用ＰｃｈＭＯＳトランジスタＱ１０９は選択状態となり接点Ｃは‘１’となる。よって、リセット書き込み用ＰｃｈＭＯＳトランジスタＱ１は、非選択状態となる。
ライトイネーブル信号ＷＥに凸パルスｂ１が入力され、セット書き込み開始された後、所定の期間Ｔｓｅｔを経過すると、セット書き込み終了信号ＳＤＩＳにより凸パルスｂ２が入力される。（なお、期間Ｔｓｅｔは期間Ｔｒｅｓｅｔよりも時間が長く設定されており（Ｔｓｅｔ＞Ｔｒｅｓｅｔ）、相変化記憶素子ＰＣに対する電流の通電時間を変化させることにより、リセット書き込みとセット書き込みとが区別して行われる。）
セット書き込み終了信号ＳＤＩＳの凸パルスｂ２が入力されると、接点Ａ’は‘１’であるのでＮｃｈＭＯＳトランジスタＱ１０６は選択状態であり、ＮｃｈＭＯＳトランジスタＱ１０４はセット書き込み終了信号ＳＤＩＳの凸パルスｂ２によって選択され、ＮｃｈＭＯＳトランジスタＱ１０４、Ｑ１０６が共にオンすることにより、ラッチ回路Ｌ２の接点Ｂ’は‘０’となり、接点Ｂは‘１’となる。
書き込み用ＰｃｈＭＯＳトランジスタ選択用トランスファーゲート１０８は選択状態の為、接点Ｄも‘１’となり（図（Ｄ）を参照）、セット書き込み用ＰｃｈＭＯＳトランジスタＱ２は非選択となってセットの書き込みは終了する（図（Ｉ）を参照）。
この時、入力信号ＷＥ、ＲＤＩＳは、電源（ＶＤＤ）の電圧と同等の電圧レベルであり、書き込み回路２は書き込み用電源（Ｖｗｒｉｔｅ）を使用している。しかし、外部からの信号が入力されるトランジスタをＮｃｈＭＯＳトランジスタに限定しているため、動作に支障を生じない（入力信号の電源ＶＤＤの電圧レベルと、書き込み回路電源Ｖｗｒｉｔｅの電圧差が問題となることはない）。
以上説明したように、本発明の相変化メモリ装置においては、書き込み回路の電源（Ｖｗｒｉｔｅ）の電圧レベルを、制御回路の電源（ＶＤＤ）の電圧レベルより高電圧することで（Ｖｗｒｉｔｅ＞ＶＤＤ）、書き込み回路２においてメモリセルの相変化記憶素子への書き込みに必要な電流の供給を可能とし、また、制御回路４から書き込み回路２に入力される信号がすべてＮｃｈＭＯＳトランジスタに入力されるようにし、書き込み回路２に対する各入力信号（ライトイネーブル信号ＷＥ等）の電圧レベルを、制御回路４の電源（ＶＤＤ）の電圧レベルで入力できるようにしたので、これにより、相変化メモリ装置内の書き込み回路２において、電位切り替え回路を不要とし、回路規模を小さくすることができる。
また、２つのラッチ回路Ｌ１、Ｌ２を外部からの入力信号により制御することにより、ＰＭＯＳトランジスタＱ１またはＰｃｈＭＯＳトランジスタＱ２をトランスファーゲートにより選択して駆動するようにしたので、これにより、簡単な回路構成と制御方式により、２つのＰｃｈＭＯＳトランジスタ（ライトドライバトランジスタ）を通して相変化記憶素子にリセット電流またはセット電流を流すことができる。
［第２の実施の形態］
次に、本発明の相変化メモリの第２の実施の形態について、図面を参照して説明する。図５は、本発明の相変化メモリ装置の書き込み回路の第２の実施の形態を示す図である。
図５に示す書き込み回路３は、ラッチ回路Ｌ１、Ｌ２と、書き込み用ＰｃｈＭＯＳトランジスタＱ１、Ｑ２と、ＢＩＴＬＩＮＥの非選択用ＮｃｈＭＯＳトランジスタＱ３と、ラッチ回路Ｌ１、Ｌ２のラッチデータを制御するＮｃｈＭＯＳトランジスタＱ１００〜Ｑ１０６と、リセット書き込み用ＰｃｈＭＯＳトランジスタＱ１の選択用のクロックドインバータ１２０（ＣＩＮＶ１）、セット書き込み用ＰｃｈＭＯＳトランジスタＱ２の選択用のクロックドインバータ１３０（ＣＩＮＶ２）、書き込み用ＰｃｈＭＯＳトランジスタ非選択用ＰｃｈＭＯＳトランジスタＱ１０９、Ｑ１１０とで構成される。
書き込み用ＰｃｈＭＯＳトランジスタＱ１、Ｑ２は、ＢＩＴＬＩＮＥとＹスイッチＹＳＷを介して、選択されたメモリセルＭＣと直列に接続され、書き込みに必要な電流を配給する。
図５に示す書き込み回路３が、図３に示す書き込み回路２と構成上異なるのは、図３に示す書き込み回路２内のトランスファーゲート１０７、１０８に代えて、図５に示すクロックドインバータ１２０、１３０を使用した点であり、他の構成は図３に示す書き込み回路２と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
図５に示す書き込み回路３は、トランスファーゲートをクロックドインバータに代えただけであり、その動作は、図３に示す書き込み回路２の動作と基本的に同じであるが、その動作について簡単に説明する。
クロックドインバータ１２０は、ＰｃｈＭＯＳトランジスタＱ１２１、Ｑ１２２と、ＮｃｈＭＯＳトランジスタＱ１２３、Ｑ１２４で構成されるクロックドインバータである。
図４（Ａ）に示すライトイネーブル信号ＷＥの凸パルスａ１が入力され、図４（Ｅ）のリセット書込み終了信号ＲＤＩＳの凸パルスａ２が入力されるまでのリセット書込み期間中においては、Ｑ１２１のゲート信号（接点Ａ’）が‘０’となり、Ｑ１２４のゲート信号（接点Ａ’）が‘１’となり、Ｑ１２１とＱ１２４は共にオンとなり、Ｑ１２２、Ｑ１２３はインバータとして作動する。この時、Ｑ１２２、Ｑ１２３のゲート信号（接点Ｂ’）は‘１’であり、Ｃ点（ＰｃｈＭＯＳトランジスタＱ１のゲート）信号は‘０’となり、リセット書き込み用ＰｃｈＭＯＳトランジスタＱ１がオンする。これにより、リセット書き込み用ＰｃｈＭＯＳトランジスタＱ１によりリセット書き込みが行われる。
リセット書込みが終了すると、Ｑ１２２、Ｑ１２３のゲート信号（接点Ｂ’）は‘１’となり、Ｃ点（ＰｃｈＭＯＳトランジスタＱ１のゲート）信号は‘１’となり、リセット書き込み用ＰｃｈＭＯＳトランジスタＱ１がオフし、トランジスタＱ１０９がオンする。
一方、クロックドインバータ１３０は、ＰｃｈＭＯＳトランジスタＱ１３１、Ｑ１３２と、ＮｃｈＭＯＳトランジスタＱ１３３、Ｑ１３４で構成されるクロックドインバータである。
図４（Ａ）に示すライトイネーブル信号ＷＥの凸パルスｂ１が入力され、図４（Ｂ）に示す入力データ信号が‘１’となり、図４（Ｈ）のセット書込み終了信号ＳＤＩＳの凸パルスｂ２が入力されるまでのセット書込み期間中においては、Ｑ１３１のゲート信号（接点Ａ）が‘０’となり、Ｑ１３４のゲート信号（接点Ａ’）が‘１’となり、Ｑ１３１とＱ１３４は共にオンとなり、Ｑ１３２、Ｑ１３３はインバータとして作動する。この時、Ｑ１３２、Ｑ１３３のゲート信号（接点Ｂ’）は‘１’となり、Ｄ点（ＰｃｈＭＯＳトランジスタＱ２のゲート）信号は‘０’となり、セット書き込み用ＰｃｈＭＯＳトランジスタＱ２がオンする。これにより、セット書き込み用ＰｃｈＭＯＳトランジスタＱ２によりセット書き込みが行われる。
セット書込みが終了すると、Ｑ１３２、Ｑ１３３のゲート信号（接点Ｂ’）は‘０’となり、Ｄ点（ＰｃｈＭＯＳトランジスタＱ２のゲート）信号は‘１’となり、リセット書き込み用ＰｃｈＭＯＳトランジスタＱ２がオフする。
このように、書き込み用ＰｃｈＭＯＳトランジスタＱ１、Ｑ２の入力信号を発生するクロックドインバータ１２０、１３０を使用することで、書き込み用ＰｃｈＭＯＳトランジスタＱ１、Ｑ２のゲート入力信号Ｃ、Ｄを安定化することが出来る。
なお、前述した第１のクロックドインバータはクロックドインバータ（ＣＩＮＶ１）１２０が、第２のクロックドインバータはクロックドインバータ（ＣＩＮＶ２）１３０がそれぞれ相当する。
以上、本発明の実施の形態について説明したが、本発明の相変化メモリ装置により、電位切り替え回路が不要とすることができる。この電位切り替え回路は、比較的回路規模が大きく、複雑な回路であった。この電位切り替え回路をなくすことで、回路規模が小さくすることができる。このため、半導体記憶装置の製造コストを安くすることができる効果を奏する。
以上、本発明の実施の形態について説明したが、本発明の相変化メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
本発明の相変化メモリ装置の主要部の構成を示す図である。 メモリセルＭＣの回路図である。 本発明の相変化メモリ装置の書き込み回路の第１の実施の形態を示す図である。 図３に示す書き込み回路の動作を示す波形図である。 本発明の相変化メモリ装置の書き込み回路の第２の実施の形態を示す図である。
符号の説明
１・・・相変化メモリ装置、２、３・・・書き込み回路、Ｑｓ・・・セルトランジスタ、Ｑ１・・・リセット用ＰｃｈＭＯＳトランジスタ、Ｑ２・・・セット用ＰｃｈＭＯＳトランジスタ、Ｑ３・・・ＢＩＴＬＩＮＥの非選択用ＮｃｈＭＯＳトランジスタ、１０７、１０８・・・トランスファーゲート、１２０、１３０・・・クロックドインバータ、ＣＡ・・・メモリセルアレイ、Ｌ１、Ｌ２・・・ラッチ回路、ＭＣ・・・メモリセル、Ｑ１００〜Ｑ１０６・・・ＮｃｈＭＯＳトランジスタ、Ｑ１０７ａ、Ｑ１０８ａ・・・ＰｃｈＭＯＳトランジスタ、Ｑ１０７ｂ、Ｑ１０８ｂ・・・ＮｃｈＭＯＳトランジスタ、Ｑ１０９、Ｑ１１０・・・ＰｃｈＭＯＳトランジスタ、ＶＤＤ・・・制御回路電源、Ｖｗｒｉｔｅ・・・書き込み回路電源、ＸＤＥＣ・・・ロウデコーダ、ＹＳＷ・・・スイッチ

Claims (18)

  1. マトリクス状に配列された複数のビット線とワード線の交差部に、相変化記憶素子を有するメモリセルを備え、前記相変化記憶素子に流す電流を制御して抵抗値を変化させることによりデータを記録する書き込み回路を備える相変化メモリ装置であって、
    前記書き込み回路を制御する制御信号を出力する制御回路を第１の電源（ＶＤＤ）で駆動すると共に、前記制御信号が第１の電源（ＶＤＤ）の電圧レベルの信号となるように構成し、
    前記書き込み回路を前記第１の電源（ＶＤＤ）よりも高電圧な第２の電源（Ｖｗｒｉｔｅ）で駆動すると共に、前記相変化記憶素子へのデータ書き込みに必要な電流を前記第２の電源（Ｖｗｒｉｔｅ）により供給し得るように構成し（Ｖｗｒｉｔｅ＞ＶＤＤ）、
    さらに、前記書き込み回路において、前記制御回路から当該書き込み回路に向けて出力される制御信号の全部がＮｃｈＭＯＳトランジスタのゲート端子に入力されるように構成され、
    前記相変化記憶素子にリセットデータを書き込むための電流を流す第１のＰｃｈＭＯＳトランジスタ（Ｑ１）と、
    前記相変化記憶素子にセットデータを書き込むための電流を流す第２のＰｃｈＭＯＳトランジスタ（Ｑ２）と、
    前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）のオン信号を伝達する第１のトランスファーゲート（ＴＧ１）と、
    前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）のオン信号を伝達する第２のトランスファーゲート（ＴＧ２）と、
    前記第１のトランスファーゲート（ＴＧ１）または前記第２のトランスファーゲート（ＴＧ２）のいずれかをオンさせる選択信号を保持する第１のラッチ回路（Ｌ１）と、
    前記第１のトランスファーゲート（ＴＧ１）または前記第２のトランスファーゲート（ＴＧ２）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）または前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）のいずれかのオン信号を保持する第２のラッチ回路（Ｌ２）と、
    を備え、
    前記第１のラッチ回路（Ｌ１）および第２のラッチ回路（Ｌ２）におけるデータ保持状態を外部からの入力信号により制御することにより、前記第１のＰＭＯＳトランジスタ（Ｑ１）または前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）を選択して前記相変化記憶素子にデータ書き込み電流を流すように構成されたこと、
    を特徴とする相変化メモリ装置。
  2. 前記書き込み回路に、データ書き込みを指示するライトイネーブル信号（ＷＥ）がパルス入力されると共に、リセットデータの書き込みを示す入力信号‘０’が入力された場合に、
    前記第１のラッチ回路（Ｌ１）は、前記第１のトランスファーゲート（ＴＧ１）をオンにすると共に、前記第２のトランスファーゲート（ＴＧ２）をオフする信号を保持するように制御され、
    前記第２のラッチ回路（Ｌ２）は、前記第１のトランスファーゲート（ＴＧ１）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオンする信号を保持するように制御され、
    前記書き込み回路に、リセットデータの書き込みの終了を指示するリセット書き込み終了信号（ＲＤＩＳ）が入力された場合に、
    前記第２のラッチ回路（Ｌ２）は、前記第１のトランスファーゲート（ＴＧ１）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオフする信号を保持するように制御される、
    ことを特徴とする請求項１に記載の相変化メモリ装置。
  3. 前記書き込み回路に、データ書き込みを指示するライトイネーブル信号（ＷＥ）がパルス入力されると共に、セットデータの書き込みを示す入力信号‘１’が入力された場合に、
    前記第１のラッチ回路（Ｌ１）は、前記第１のトランスファーゲート（ＴＧ１）をオフにすると共に、前記第２のトランスファーゲート（ＴＧ２）をオンにする信号を保持するように制御され、
    前記第２のラッチ回路（Ｌ２）は、前記第２のトランスファーゲート（ＴＧ２）を介して、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオンにする信号を保持するように制御され、
    前記書き込み回路に、セット用のデータ書き込みの終了を指示するセット書き込み終了信号（ＳＤＩＳ）が入力された場合に、
    前記第２のラッチ回路（Ｌ２）は、前記第２のトランスファーゲート（ＴＧ２）を介して、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオフにする信号を保持するように制御される、
    ことを特徴とする請求項２に記載の相変化メモリ装置。
  4. マトリクス状に配列された複数のビット線とワード線の交差部に、相変化記憶素子を有するメモリセルを備え、前記相変化記憶素子に流す電流を制御して抵抗値を変化させることによりデータを記録する書き込み回路を備える相変化メモリ装置であって、
    前記書き込み回路を制御する制御信号を出力する制御回路を第１の電源（ＶＤＤ）で駆動すると共に、前記制御信号が第１の電源（ＶＤＤ）の電圧レベルの信号となるように構成し、
    前記書き込み回路を前記第１の電源（ＶＤＤ）よりも高電圧な第２の電源（Ｖｗｒｉｔｅ）で駆動すると共に、前記相変化記憶素子へのデータ書き込みに必要な電流を前記第２の電源（Ｖｗｒｉｔｅ）により供給し得るように構成し（Ｖｗｒｉｔｅ＞ＶＤＤ）、
    さらに、前記書き込み回路において、前記制御回路から当該書き込み回路に向けて出力される制御信号の全部がＮｃｈＭＯＳトランジスタのゲート端子に入力されるように構成され、
    前記相変化記憶素子にリセットデータを書き込むための電流を流す第１のＰｃｈＭＯＳトランジスタ（Ｑ１）と、
    前記相変化記憶素子にセットデータを書き込むための電流を流す第２のＰｃｈＭＯＳトランジスタ（Ｑ２）と、
    前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）にオン信号を伝達する第１のクロックドインバータ（ＣＩＮＶ１）と、
    前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）にオン信号を伝達する第２のクロックドインバータ（ＣＩＮＶ２）と、
    前記第１のクロックドインバータ（ＣＩＮＶ１）または前記第２のクロックドインバータ（ＣＩＮＶ２）のいずれかをインバータとして機能させるための選択信号を保持する第１のラッチ回路（Ｌ１）と、
    前記第１のクロックドインバータ（ＣＩＮＶ１）または前記第２のクロックドインバータ（ＣＩＮＶ２）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）または前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオンにする信号を保持する第２のラッチ回路（Ｌ２）と、
    を備え、
    前記第１のラッチ回路（Ｌ１）および第２のラッチ回路（Ｌ２）におけるデータ保持状態を外部からの入力信号により制御することにより、前記第１のＰＭＯＳトランジスタ（Ｑ１）または前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）を選択して前記相変化記憶素子にデータ書き込み電流を流すように構成されたこと、
    を特徴とする相変化メモリ装置。
  5. 前記書き込み回路に、データ書き込みを指示するライトイネーブル信号（ＷＥ）がパルス入力されると共に、リセットデータの書き込みを示す入力信号‘０’が入力された場合に、
    前記第１のラッチ回路（Ｌ１）は、前記第１のクロックドインバータ（ＣＩＮＶ１）をインバータとして機能させると共に、前記第２のクロックドインバータ（ＣＩＮＶ２）のインバータ機能を停止させる信号を保持するように制御され、
    前記第２のラッチ回路（Ｌ２）は、前記第１のクロックドインバータ（ＣＩＮＶ１）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオンにする信号を保持するように制御され、
    前記書き込み回路に、リセットデータの書き込みの終了を指示するリセット書き込み終了信号（ＲＤＩＳ）された場合に、
    前記第２のラッチ回路（Ｌ２）は、前記第１のクロックドインバータ（ＣＩＮＶ１）を介して、前記第１のＰｃｈＭＯＳトランジスタ（Ｑ１）をオフにする信号を保持するように制御される、
    ことを特徴とする請求項４に記載の相変化メモリ装置。
  6. 前記書き込み回路に、データ書き込みを指示するライトイネーブル信号（ＷＥ）がパルス入力されると共に、セットデータの書き込みを示す入力信号‘１’が入力された場合に、
    前記第１のラッチ回路（Ｌ１）は、前記第１のクロックドインバータ（ＣＩＮＶ１）のインバータ機能を停止させると共に、前記第２のクロックドインバータ（ＣＩＮＶ２）をインバータとして機能させる信号を保持するように制御され、
    前記第２のラッチ回路（Ｌ２）は、前記第２のクロックドインバータ（ＣＩＮＶ２）を介して、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオンにする信号を保持するように制御され、
    前記書き込み回路に、セットデータの書き込みの終了を指示するセット書き込み終了信号（ＳＤＩＳ）された場合に、
    前記第２のラッチ回路（Ｌ２）は、前記第２のクロックドインバータ（ＣＩＮＶ２）を介して、前記第２のＰｃｈＭＯＳトランジスタ（Ｑ２）をオフにする信号を保持するように制御される、
    ことを特徴とする請求項５に記載の相変化メモリ装置。
  7. 複数のワード線と、前記複数のワード線と交差する複数のビット線と、複数のメモリセルと、を含むメモリセルアレイと、
    各メモリセルは、前記複数のワード線と前記複数のビット線との交差部の関連する一つに配置され、
    第１の端子と複数の第２の端子とを含むスイッチ回路と、
    各第２の端子は前記複数のビット線のうちの関連する一つに接続され、
    前記スイッチ回路は前記第１の端子と前記複数の第２の端子のうちの選択された一つとの間の電気経路を形成し、
    前記スイッチ回路を介して、前記複数のメモリセルのうちの選択された一つにデータを書き込む、書き込み回路と、
    前記書き込み回路は、
    第１の電位の電圧が供給される第１の電位線と、
    第２の電位の電圧が供給される第２の電位線と、
    前記第１の電位線と前記スイッチ回路の前記第１の端子との間に接続される第１のトランジスタと、
    第１の入力／出力ノード及び第２の入力／出力ノードを備える第１のラッチ回路と、
    前記第１のラッチ回路の前記第１の入力／出力のノードと前記第２の電位線との間に接続された第２のトランジスタと、
    前記第１のラッチ回路の前記第２の入力／出力ノードと前記第２の電位線との間に接続された第３のトランジスタと、
    第３の入力／出力ノード及び第４の入力／出力ノードを備える第２のラッチ回路と、
    前記第２のラッチ回路の前記第３の入力／出力ノードと前記第２の電位線との間に接続された第４のトランジスタと、
    前記第２のラッチ回路の前記第４の入力／出力ノードと前記第２の電位線との間に直接に接続された第５及び第６のトランジスタと、
    前記第５のトランジスタの制御電極は、前記第１のラッチ回路の前記第１の入力／出力ノードに接続され、
    前記第２のラッチ回路の前記第３の入力／出力ノードに接続された第１の入力ノードと、前記第１のトランジスタの制御電極に接続された第１の出力ノードと、前記第１のラッチ回路の前記第２の入力／出力ノードに接続された第１の制御ノードと、前記第１のラッチ回路の前記第２の入力／出力ノードに接続された第２の制御ノードと、を備える第１のゲート回路と、
    前記第２のトランジスタの制御電極に第１の信号を供給し、前記第３のトランジスタ及び前記第４のトランジスタの制御電極に第２の信号を供給し、前記第６のトランジスタの制御電極に第３の信号を供給する、制御回路と、
    を有する装置。
  8. 前記第１の信号と前記第２の信号と前記第３の信号はそれぞれ、前記第２の電位と、前記第１の電位より小さい第３の電位との間で変化する、請求項７に記載の装置。
  9. 前記第１のトランジスタは第１のチャネルタイプであり、前記第２から前記第６のトランジスタのそれぞれは第２のチャネルタイプである、請求項８に記載の装置。
  10. 前記第１のゲート回路は、前記第１の入力ノードと前記第１の出力ノードとの間に並列に接続された第７のトランジスタと第８のトランジスタを含み、前記第７のトランジスタと前記第８のトランジスタのゲート電極はそれぞれ前記第１の制御ノードと前記第２の制御ノードに接続されている、請求項７に記載の装置。
  11. 前記第１トランジスタと前記第７のトランジスタは第１のチャネルタイプであり、
    前記第２のトランジスタと前記第３のトランジスタと前記第４のトランジスタと前記第５のトランジスタと前記第６のトランジスタと前記第８のトランジスタは第２のチャネルタイプである、
    請求項１０に記載の装置。
  12. 前記書き込み回路は、
    前記第１の電位線と前記スイッチ回路の前記第１の端子との間に接続された第７のトランジスタと、
    前記第２のラッチ回路の前記第４の入力／出力ノードと前記第２の電位線との間に直列に接続された第８のトランジスタ及び第９のトランジスタと、
    前記第８のトランジスタの制御ゲートは前記第１のラッチ回路の前記第２の入力／出力ノードに接続され、
    前記第２のラッチ回路の前記第３の入力／出力ノードに接続された第２の入力ノードと、前記第７のトランジスタの制御電極に接続された第２の出力ノードと、前記第１のラッチ回路の前記第１の入力／出力ノードに接続された第３の制御ノードと、前記第１のラッチ回路の前記第２の入力／出力ノードに接続された第４の制御ノードと、を備える、第２のゲート回路と、
    をさらに有し、
    前記制御回路は、前記第９のトランジスタの制御電極に第４の信号をさらに供給する、
    請求項７に記載の装置。
  13. 前記第１のゲート回路は、前記第１の入力ノードと前記第１の出力ノードとの間に並列に接続された第１０のトランジスタ及び第１１のトランジスタを備え、前記第１０のトランジスタ及び前記第１１のトランジスタのゲート電極はそれぞれ前記第１の制御ノードと前記第２の制御ノードに接続され、
    前記第２のゲート回路は、前記第２の入力ノードと前記第２の出力ノードとの間に並列に接続された第１２のトランジスタ及び第１３のトランジスタを備え、前記第１２のトランジスタ及び前記第１３のトランジスタのゲート電極はそれぞれ前記第３の制御ノードと前記第４の制御ノードに接続される、
    請求項１２に記載の装置。
  14. 前記第１トランジスタと前記第７のトランジスタと前記第１０のトランジスタと前記第１２のトランジスタは第１のチャネルタイプであり、
    前記第２のトランジスタと前記第３のトランジスタと前記第４のトランジスタと前記第５のトランジスタと前記第６のトランジスタと前記第８のトランジスタと前記第９のトランジスタと前記第１１のトランジスタと前記第１３のトランジスタは第２のチャネルタイプである、
    請求項１３に記載の装置。
  15. 前記第１のゲート回路は、前記第１の電位線と前記第１の出力ノードとの間に直列に接続された第７のトランジスタ及び第８のトランジスタと、前記第１の出力ノードと前記第２の電位線との間に直列に接続された第９のトランジスタ及び第１０のトランジスタと、を備え、
    前記第７のトランジスタの制御電極は前記第１のラッチ回路の前記第２の入力／出力ノードに接続され、
    前記第８のトランジスタ及び第９のトランジスタの制御電極は、前記第２のラッチ回路の前記第４の入力／出力ノードに共通に接続され、
    前記第１０のトランジスタの制御電極は前記第１のラッチ回路の前記第１の入力／出力ノードに接続される、
    請求項７に記載の装置。
  16. 前記第１トランジスタと前記第７のトランジスタと前記第８のトランジスタは第１のチャネルタイプであり、
    前記第２のトランジスタと前記第３のトランジスタと前記第４のトランジスタと前記第５のトランジスタと前記第６のトランジスタと前記第９のトランジスタと前記第１０のトランジスタは第２のチャネルタイプである、
    請求項１５に記載の装置。
  17. 前記第１のゲート回路は、前記第１の電位線と前記第１の出力ノードとの間に直列に接続された第１０のトランジスタ及び第１１のトランジスタと、前記第１の出力ノードと前記第２の電位線との間に直列に接続された第１２のトランジスタ及び第１３のトランジスタと、を備え、
    前記第１０のトランジスタの制御電極は前記第１のラッチ回路の前記第２の入力／出力ノードに接続され、前記第１１のトランジスタ及び前記第１２のトランジスタの制御電極は前記第２のラッチ回路の前記第４の入力／出力ノードに共通に接続され、前記第１３のトランジスタの制御電極は前記第１のラッチ回路の前記第１の入力／出力ノードに接続され、
    前記第２のゲート回路は、前記第１の電位線と前記第２の出力ノードとの間に直列に接続された第１４のトランジスタ及び第１５のトランジスタと、前記第２の出力ノードと前記第２の電位線との間に直列に接続された第１６のトランジスタ及び第１７のトランジスタと、を備え、
    前記第１４のトランジスタの制御電極は前記第１のラッチ回路の前記第１の入力／出力ノードに接続され、前記第１５のトランジスタ及び前記第１６のトランジスタの制御電極は前記第２のラッチ回路の前記第４の入力／出力ノードに共通に接続され、前記第１７のトランジスタの制御電極は前記第１のラッチ回路の前記第２の入力／出力ノードに接続される、
    請求項１２に記載の装置。
  18. 前記第１のトランジスタと前記第７のトランジスタと前記第１０のトランジスタと前記第１１のトランジスタと前記第１４のトランジスタと前記第１５のトランジスタは第１のチャネルタイプであり、
    前記第２のトランジスタと前記第３のトランジスタと前記第４のトランジスタと前記第５のトランジスタと前記第６のトランジスタと前記第８のトランジスタと前記第９のトランジスタと前記第１２のトランジスタと前記第１３のトランジスタと前記第１６のトランジスタと前記第１７のトランジスタは第２のチャネルタイプである、
    請求項１７に記載の装置。
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