JP5282607B2 - 抵抗変化型メモリデバイスおよびその動作方法 - Google Patents

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Description

本発明は、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを直列接続させて各メモリセルが形成されている抵抗変化型メモリデバイスと、その動作方法に関する。
導電性イオンを絶縁膜に注入し、または、絶縁膜から引く抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている(例えば、非特許文献1参照)。
記憶素子は、2つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。
メモリセルは、記憶素子とアクセストランジスタとを、アクティブマトリクス駆動可能な第1および第2共通線間に直列接続させて構成されている。このようなメモリセルは、1つのトランジスタ(T)と1つの(可変)抵抗(R)を持つことから1T1R型のメモリセルと呼ばれる。
また、1T1R型メモリセルを有するメモリデバイスは、ReRAMと呼ばれる。
ReRAMでは、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒[ns]オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ReRAMは、ランダムアクセスメモリ(RAM)並みに高速動作が可能な不揮発性メモリ(NVM)として注目を浴びている。
しかし、現行のFG(Floating Gate)_NAND型のNVM(フラッシュメモリ)を置き換えるために乗り越えるべき障壁が幾つか存在し、そのひとつが高速ヴェリファイ、インヒビット制御である。
ヴェリファイ動作とは、書き換えパルス印加後に、正常に書き換えが行われたかどうかを確認するために読み出す動作である。
インヒビット制御とは、誤ったデータの書き換えを阻止する(インヒビットの)目的で、ヴェリファイ動作で確認しながら徐々にデータの書き換え(書き込みまたは消去)を行う動作において、意図しないデータ遷移を阻止するための制御のことである。インヒビット制御では、ヴェリファイ結果によって正常に書き換えができたと判定した場合は追加書き換えパルスを印加せず、ヴェリファイ結果によって正常に書き換えが出来ていないと判定した場合は追加書き換えパルスを印加する。
この制御は多くのNVMで採用されている方式である。
ReRAMも他のNVMと同様、ヴェリファイ結果に応じてインヒビット制御により高い動作信頼性を実現できる。
ReRAMは読み出し時の電流方向と書き込み(または消去)時の電流方向とが同じである。そのため、読み出し時にデータが誤って書き換えられてしまうディスターブが発生しないように、ReRAMメモリセルの記憶素子に低い電圧を印加してデータを読み出す必要がある。このようにインヒビット制御は、電圧値で制御するのが一般的である。
電圧値によるインヒビット制御において、書き換えパルス印加後に一度、ビット線電位(BL電位)を初期化して、読み出しに最適なBL電圧を再度ビット線BLに印加して読み出す方法が知られている(例えば、特許文献1参照)。
このBL電位の初期化は、書き換えパルスの印加動作とヴェリファイ動作でNVRAMの記憶素子に印加する電圧を変えるために行う。
また、特許文献1に記載された方法は、カラム(センスアンプ)ごとにヴェリファイ動作とインヒビット制御を独立動作させる方式であるため、並列動作に向いている。
書き換えパルス印加後のビット線BLの残留電荷を、メモリセルを介して放電し、それによって変化した電圧を電圧センスする方法が知られている(例えば、特許文献2参照)。
特許文献2に記載された方法では、パルス印加から待機時間を経ることなくヴェリファイ動作を実施する。ヴェリファイ動作では、読み出しディスターブが発生する比較的大きな電圧をメモリセルに印加してヴェリファイ動作する。
しかし、大きな電圧の印加はヴェリファイ時のみであり、ディスターブストレスと書き換えストレスが一致しているため、このことが問題にならない。
また、パルス印加からヴェリファイ動作までに待機時間が生じないため動作が高速である。
さらに、読み出し時にビット線BLをプリチャージする電圧が高いためS/N比を高く保てるので、読み出し動作の安定性が高い。
特開平05−144277号公報 特開2007−133930号公報
K. Aratani, etc."A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007, pp.783-786
特許文献1に記載の方法では、パルス印加からヴェリファイ動作の間に待機時間が生じるため、高速化に向いていない。
特許文献2に記載の方法は、待機時間の発生による動作速度の低下は回避されている。
しかしながら、特許文献2には、ヴェリファイ結果に応じて次の追加書き換えパルスを印加する手法が明記されていない。このため、ヴェリファイ結果に応じてインヒビット制御を確実に、かつ、高速に行うことが可能な、動作信頼性が高い具体的な制御方法と、そのための構成は未だ提案されていない。
本発明は、ヴェリファイ結果に応じたインヒビット制御を確実に高速に行う回路を含む抵抗変化型メモリデバイスを提供するものである。
本発明に関わる抵抗変化型メモリデバイスは、第1および第2の配線と、メモリセルと、駆動制御部と、センスアンプと、インヒビット制御部とを有する。
前記メモリセルにおいて、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが前記第1および第2の配線間に直列に接続されている。
前記駆動制御部は、メモリセルのデータの書き込みまたは消去時に、前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを前記第1および第2の配線間に印加し、前記第1および第2の配線間に前記メモリセルを介してセル電流を流す。
ここで前記駆動制御部は、前記第1および第2の配線間への電圧印加を制御して前記記憶素子に双方向にセル電流を流すことによりデータ記憶状態の遷移を双方向に制御することが可能である。
また、前記駆動制御部は、前記データ記憶状態の遷移が可能な大きさの電圧が前記第1の配線に印加された状態から、例えば第1の配線をハイインピーダンス状態にする。これにより、前記メモリセルを介して一定期間だけ電荷をディスチャージし、または、逆極性電荷を前記電圧が印加された状態の第1の配線にチャージすることが可能となる。
前記センスアンプは、前記駆動制御部が、後述するダイレクトヴェリファイ動作を制御することによって前記第1の配線で生じた電位変化をセンスする。
前記インヒビット制御部は、前記センスアンプのセンスノードの電位に基づいて、次のセンス時に前記センスアンプのセンスノードが電気的に変動することを禁止するか否かを制御する。
上記構成によれば、データの書き換え(書き込みまたは消去)に用いた電圧をそのまま第1の配線に印加した状態からヴェリファイ読出しを行うダイレクトヴェリファイ動作が可能である。
しかも、ダイレクトヴェリファイで得られたセンスアンプのセンスノードの電位に基づいて、次のセンス時に前記センスアンプのセンスノードが電気的に変動することを禁止するか否かを制御する。そのため、ヴェリファイ結果がパスした後に追加の書き込みまたは消去パルスの印加がされる場合でも、センスアンプのセンスノードで意図しないデータ遷移が発生することによる誤動作が生じない。
本発明に関わる抵抗変化型メモリデバイスの動作方法は、以下の3つのステップを含む。
(1)印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子を有する抵抗変化型メモリデバイスに対し、前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを印加するステップ、
(2)前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを前記記憶素子に印加した状態で前記第1の配線をハイインピーダンスにし、当該ハイインピーダンス時に前記記憶素子に流れる電流に基づく第1の配線の電気的変化をセンスアンプによりセンスするダイレクトヴェリファイの読み出しステップ、
(3)前記ダイレクトヴェリファイの読み出し時に前記センスアンプのセンスノードの電位を検出し、当該検出の結果に基づいて、次のヴェリファイ読み出しで前記センスノードが電気的に変動することの禁止設定を行うインヒビット制御のステップ。
本発明によれば、ヴェリファイ結果に応じたインヒビット制御を確実に高速に行う回路を含む抵抗変化型メモリデバイスを提供することができる。
また、本発明によれば、ヴェリファイ結果に応じたインヒビット制御を確実に高速に行う抵抗変化型メモリデバイスの動作方法を提供することができる。
第1および第2の実施の形態ならびに変形例に共通なメモリセルの等価回路図 隣接する2つのメモリセル部分のデバイス断面構造図 可変セル抵抗(記憶素子)の断面と動作を示す図 セル抵抗の書き込み電流依存性を示すグラフ 第1および第2の実施の形態に関わるICチップ(メモリデバイス)のブロック図 Xセレクタの回路図 Yセレクタの回路図 WLドライバユニット2つ分の回路図 CSWドライバユニットの回路図 第1の実施の形態に関わるカラム回路構成の概念図 第1の実施の形態に関わるカラム回路構成の回路図 第1の実施の形態に関わるセット動作波形図 第1の実施の形態に関わるリセット動作波形図 第1の実施の形態に関わるリード動作波形図 第2の実施の形態に関わるカラム回路構成の概念図 第2の実施の形態に関わるカラム回路構成の回路図 第2の実施の形態に関わるセット動作波形図 第2の実施の形態に関わるリセット動作波形図 第2の実施の形態に関わるリード動作波形図 変形例1に関わるセンスラッチ構成を含むカラム回路構成の回路図 変形例2に関わるSA配置図 変形例2に関わる他のSA配置図
本発明の実施の形態を、図面を参照して説明する。
以下、次の順で説明を行う。
1.第1の実施の形態:(ヴェリファイパス)ラッチをセンスアンプに近接配置する場合(図10,図11)、
2.第2の実施の形態:(ヴェリファイパス)ラッチをセンスアンプの配置領域に形成しないで、外部のロジック回路で代替する場合(図15,図16)、
3.変形例1:MOSゲート入力のセンスラッチ回路構成(図20)、
4.変形例2:SA配置例(図21,図22)。
<1.第1の実施の形態>
[メモリセル構成]
図1(A)と図1(B)に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図1(A)は書き込み電流Iw、図1(B)は消去電流Ieについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図1に図解するメモリセルMCは、“記憶素子”としての1つの可変セル抵抗Rcellと、1つのアクセストランジスタATとを有する。
可変セル抵抗Rcellの一端がプレート線PLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートが“アクセス線”としてのワード線WLに、それぞれ接続されている。
ここでビット線BLが“第1の配線”の一例に該当し、プレート線PLが“第2の配線”の一例に該当する。なお、ビット線BLとプレート線PLが図1では直交しているが、ビット線BLとプレート線PLを平行に配置してもよい。
図2に、隣接する2つのメモリセルMCに対応する部分のデバイス構造を示す。図2は模式断面図であり、斜線を付していない。また、特に言及しない図2の空白部分は絶縁膜で充填され、あるいは他の部分(の一部)を構成する。
図2に図解されているメモリセルMCにおいて、そのアクセストランジスタATが半導体基板100に形成されている。
より詳細には、アクセストランジスタATのソースSとドレインDとなる2つの不純物領域が半導体基板100に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極がワード線WL1またはWL2を構成する。
ドレインDは2つのメモリセルMCで共有され、第1配線層(1M)により形成されたビット線BLに接続されている。
ソースS上に、プラグ104とランディングパッド105(配線層から形成)とが繰り返し積み上げられ、その上に可変セル抵抗Rcellが形成されている。可変セル抵抗Rcellを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ4〜5層目に可変セル抵抗Rcellが形成されている。
可変セル抵抗Rcellは、下部電極101と、プレート線PLとなる上部電極との間に、絶縁体膜102と導体膜103を持つ膜構成になっている。
絶縁体膜102の材料としては、例えば、SiN,SiO,Gd等が挙げられる。
導体膜103の材料としては、例えば、Cu,Ag,Znから選ばれる1つ以上の金属元素を含有する金属膜、合金膜(例えばCuTe合金膜)、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Cu,Ag,Zn以外の金属元素を用いてもよい。また、Cu,Ag,Znの少なくとも一つと組み合わされる元素は、S,Se,Teのうちの少なくとも一つの元素であることが望ましい。導体膜103は、“導電性イオンの供給層”として形成されている。
図3に、可変セル抵抗Rcellの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図3は、一例として、絶縁体膜102がSiOから形成され、導体膜103がCuTe合金ベースの合金化合物(Cu-Te Based)から形成されている場合を示している。
図3(A)では、絶縁体膜102側を陰極側、導体膜103側を正極側とする電圧を下部電極101と上部電極(プレート線PL)とに印加する。例えば、ビット線BLを0[V]で接地し、プレート線PLに+3[V]を印加する。
すると、導体膜103に含まれるCu,Ag,Znが、イオン化して陰極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜102に注入される。そのため、絶縁体膜102の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図3(A)に示す向きの書き込み電流Iwが流れる。この動作を書き込み(動作)またはセット(動作)と言う。
これとは逆に図3(B)では、絶縁体膜102側を正極側、導体膜103側を陰極側とする電圧を下部電極101と上部電極(プレート線PL)とに印加する。例えば、プレート線PLを0[V]で接地し、ビット線BLに+1.7[V]を印加する。
すると、絶縁体膜102に注入されていた導電性イオンが導体膜103に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去(動作)またはリセット(動作)と言う。リセットでは、図3(B)に示す向きの消去電流Ieが流れる。
なお、一般に、セットは“導電性イオンを絶縁体膜に十分注入すること”を言い、リセットは“導電性イオンを絶縁体膜から十分に引き抜くこと”を言う。
これに対し、どの状態(セットまたはリセット)をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
以下の説明では、絶縁体膜102の絶縁性が低下して可変セル抵抗Rcell全体の抵抗値が十分なレベルまで下がった場合をデータの“書き込み”(セット)に対応させる。逆に、絶縁体膜102の絶縁性が本来の初期状態に戻され可変セル抵抗Rcell全体の抵抗値が十分なレベルまで上がった場合をデータの“消去”(リセット)に対応させる。
以上より、絶縁体膜102が“抵抗変化層”の実施例に該当する。
ここで、図1に示す可変セル抵抗Rcellの回路シンボルの矢印は、通常、セット時(ここでは書き込み時)の電流と同じ向きとなっている。
図4に示すように、書き込み電流Iwの値によって可変セル抵抗Rcell全体の抵抗値(以下、セル抵抗Rc)の値が変化する。この変化にある程度の線形性があるため、書き込み電流Iwを制御することで多値記憶(3値以上の記憶)も可能である。
上述したセットとリセットを繰り返すことにより、可変セル抵抗Rcellの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる2値メモリが実現される。しかも、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
なお、セット時に実際には、絶縁体膜102中の金属イオンの量によって、絶縁体膜102の抵抗値が変化していることから、絶縁体膜102を、データが記憶され保持される“記憶層”とみなすことができる。
この可変セル抵抗Rcellを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路(周辺回路)とから構成される。
ところで、図1〜図3に示した構成の可変セル抵抗Rcellに対して、書き込み及び消去を多数回繰り返していくと、書き込み後の低抵抗状態の抵抗値が、想定レベルより低くにまで変化していくことがある。
本実施の形態では、このようなデータ書き換えに伴う抵抗値の意図しない変化に対応するため、ヴェリファイ結果を見ながら追加のデータ書き込みやデータ消去を行うインヒビット制御を採用する。インヒビット制御では、データ書き込み(または消去)動作からヴェリファイ動作までのサイクルタイムの低減と、ヴェリファイ結果の確実で高速な反映とが重要である。
[ダイレクトヴェリファイ動作]
本発明の実施の形態では、センスアンプ内に、書き換えパルス(書き込みパルスまたは消去パルス)印加後のビット線BLの(残留)電荷を、一定期間だけメモリセルを介してディスチャージし、それによって生じた変化を電圧センスする方式を採用する。この方式では、読み出しのためのBLプリチャージが不要なことから、その動作を以下、“ダイレクトヴェリファイ動作”と呼ぶ。
このダイレクトヴェリファイ動作では、書き換えパルス印加後に、プレート線PLの電荷を一定期間だけビット線BLにチャージし、それによって変化したBL電圧を電圧センス方式でもよい。また、電圧センスでなく電流センスでもよい。
以下、ビット線BLの電荷一定期間だけ、より高い電位のプレート線PLから電荷をチャージし、そのときのBL電圧を電圧センスする場合を例として、説明を続ける。
本実施に形態に関わる抵抗変化型メモリデバイスは、データ書き換え動作に加えて上記ダイレクトヴェリファイ動作を制御する駆動制御部を有する。また、抵抗変化型メモリデバイスは、センスアンプと、センスアンプの電圧センスの結果に応じて、特定の一方向のセル電流を流す追加動作パルスの印加を禁止するインヒビット制御部とを有する。
また、駆動制御部は、望ましくは、センスアンプの電圧センス結果から、追加動作パルスの印加が必要な場合と必要でない場合に適切に、次に設定すべき電圧をビット線(第1の配線)に印加するライトバッファを有する。なお、消去は書き込み時と反対の論理のデータ書き込みと解釈できるので、ライトドライバは消去と書き込みの両方を駆動する回路である。ただし、誤解を避けるため、以下、このような駆動回路を“セット(Set)・リセット(Reset)ドライバ”と呼ぶ。
以下、上記機能をもつセット・リセットドライバをセンスアンプ内に有する周辺回路の動作の基本単位(カラム回路構成)例を説明する。
[ICチップ構成]
図5に、ICチップのブロック図を示す。
図解されている半導体メモリデバイスは、図1〜図3に示すメモリセルMCをマトリクス状に行(ロウ)方向に(M+1)個、列(カラム)方向に(N+1)個、それぞれ配置しているメモリサブアレイMSA1,2を含むメモリセルアレイ1と、その周辺回路とを有する。ここで“N”と“M”は比較的大きな自然数であり、その具体的値は任意に設定される。
サブアレイの数は、例えば8,16,…等、任意であるが、図5では2つのサブメモリサブアレイMSA1とMSA2を示す。
メモリサブアレイMSAにおいて、ロウ方向に並ぶ(M+1)個のメモリセルMCでアクセストランジスタATのゲート同士をそれぞれ共通接続する(N+1)本のワード線WL<0>〜WL<N>が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ(N+1)個のメモリセルMCでアクセストランジスタATのドレイン同士をそれぞれ共通接続する(M+1)本のビット線BL<0>〜BL<M>が、ロウ方向に所定間隔で配置されている。
可変セル抵抗RcellのアクセストランジスタATと反対側のノードを、ロウ方向に共通接続するプレート線PLが(N+1)本、カラム方向に所定間隔で配置されている。(N+1)本のプレート線PLは、その一方端が共通化され、メモリセルアレイ1の外部に引き出されている。
なお、プレート線PLはカラム方向に長く配置して、その本数を(M+1)本としてもよい。
周辺回路は、図5に示すように、X(アドレス)デコーダ(X Decoder)2、Y(アドレス)デコーダを兼ねるプリデコーダ(Pre Decoder)3、WLドライバ4、BLアイソレーション(BLI)ドライバ5A、カラムスイッチ(CSW)ドライバ6を含む。周辺回路は、カラムごとのセンスアンプ(Sense Amp)7、カラムスイッチ(Column Switch)8、I/Oバッファ(Input/Output Buffer)9を含む。周辺回路は、書き込み・消去(Write・Erase Driver)ドライバ10、制御回路11、プレートドライバ(PLATE Driver)12、および、メインアンプ13を含む。
Xデコーダ2は、Xセレクタ20を基本単位として構成されている。Xデコーダ2は、プリデコーダ3から入力するXアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたXセレクト信号X_SELをWLドライバ4に送る回路である。Xセレクタ20の詳細は後述する。
プリデコーダ3は、入力されるアドレス信号(Address)をXアドレス信号とYアドレス信号とに分離する。Xアドレス信号はXデコーダ2に送り、Yアドレス信号をYデコード部によりデコードする。
プリデコーダ3のYデコード部は、Yセレクタ30を基本単位として構成されている。プリデコーダ3は、入力するYアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたYセレクト信号Y_SELをCSWドライバ6に送る回路である。Yセレクタ30の詳細は後述する。
WLドライバ4は、ワード線WLごとのWLドライバユニット4Aを(N+1)個含む。各WLドライバユニット4Aの出力に、(N+1)本のワード線WL<0>〜WL<N>のうち、対応する1本のワード線が接続されている。Xデコーダ2から入力されるXセレクト信号X_SELに応じて、WLドライバユニット4Aの1つが選択される。WLドライバユニット4Aは、選択されたときに、その出力に接続されているワード線WLに所定電圧を印加する回路である。WLドライバユニット4Aの詳細は後述する。
CSWドライバ6は、CSWドライバユニット6Aを基本単位として構成されている。CSWドライバ6は、カラムスイッチ8を制御するための信号として、カラムスイッチ信号CSW<M:0>(および、必要に応じて、その反転信号)を、入力されるYセレクト信号Y_SELに応じて発生する回路である。CSWドライバユニット6Aの詳細は後述する。
カラムスイッチ8は、NMOSトランジスタ単独で構成されるスイッチの集合である。あるいは、カラムスイッチ8は、NMOSトランジスタとPMOSトランジスタとをソース同士、ドレイン同士で接続しているトランスミッションゲート(TG)の集合である。各スイッチはビット線BLごとに接続され、全部で(M+1)個のスイッチが形成されている。
カラムスイッチ8は、種々の回路の選択と非選択等を制御可能であるが、ここではセンスアンプ7がローカル入出力線対(LIO,/LIO)との間で行うデータ入出力を、カラム選択線CSL<0>〜<M>を介して制御する例が示されている。
ローカル入出力線対(LIO,/LIO)に対し、センスアンプ7以外に、書き込み・消去ドライバ10およびメインアンプ13が接続されている。
メインアンプ13は、センスアンプ7で読み出したメモリセルデータを増幅して、I/Oバッファ9を介して外部のI/Oバスに排出するための回路である。
書き込み・消去ドライバ10はI/Oバッファ9に接続され、外部からのデータをI/Oバッファ9、書き込み・消去ドライバ10を経由してドライブする。このドライブ力によって、外部からのデータが、センスアンプ7を介してメモリセルMC側に書き込むことが可能になっている。
制御回路11は、書き込み信号WRT、消去信号ERS、データ読み出し信号RDを入力し、これらの3つの信号に基づいて動作する。
制御回路11には、以下のつの機能を備える。
(1)センスアンプ7の制御を、Xデコーダ2経由でセンスアンプ制御部(S.A Control)7Aを活性化することにより実行する機能
(2)BLIスイッチ5の制御を、Xデコーダ2経由でBLIドライバ5Aを活性化することにより実行する機能
(3)書き込み時にプレートドライバ12および書き込み・消去ドライバ10を制御する書き込み制御の機能
(4)書き込みおよび読み出し時にWLドライバ4を制御するワード線制御の機能
(5)書き込みおよび読み出し時にCSWドライバ6を介してカラムスイッチ8を制御するカラムスイッチ制御の機能
制御回路11により出力される各種制御信号は、符号のみ図5に示し、詳細は後述する。
電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は図示を省略している。
[制御系回路]
つぎに、Xデコーダ2の基本構成であるXセレクタ20と、プリデコーダ3のYデコーダ機能の基本構成であるYセレクタ30とを説明する。続いて、WLドライバ4の基本構成であるWLドライバユニット4Aと、CSWドライバ6の基本構成であるCSWドライバユニット6Aを説明する。
図6に、Xセレクタ20の回路例を示す。
図6に図解されているXセレクタ20は、初段の4つのインバータINV0〜INV3、中段の4つのナンド回路NAND0〜NAND3、後段に接続されている他の4つのインバータINV4〜INV7から構成されている。
Xセレクタ20は、XアドレスビットX0,X1を入力し、そのデコード結果に応じて、Xセレクト信号X_SEL0〜X_SEL3のいずれかを活性化する(たとえばハイレベルにする)回路である。
図6は2ビットデコードの例であるが、Xデコーダ2は、その入力されるXアドレス信号のビット数に応じて、図6の構成を拡張または多段展開することで、入力が2ビット以外でも対応可能に実現される。
図7に、Yセレクタ30の回路例を示す。
図解されているYセレクタ30は、初段の4つのインバータINV8〜INV11、中段の4つのナンド回路NAND4〜NAND7、後段に接続されている他の4つのインバータINV12〜INV15から構成されている。
Yセレクタ30は、YアドレスビットY0,Y1を入力し、そのデコード結果に応じて、Yセレクト信号Y_SEL0〜Y_SEL3のいずれかを活性化する(たとえばハイレベルにする)回路である。
図7は2ビットデコードの例であるが、プリデコーダ3は、その入力されるYアドレス信号のビット数に応じて、図7の構成を拡張または多段展開することで、入力が2ビット以外でも対応可能に実現される。
図8は、WLドライバユニット4Aの2つ分を示す回路図である。
図解されているWLドライバユニット4Aは、WLドライバ4内にカラム方向のセル数(N+1)だけ設けられている(図5参照)。
この(N+1)個のWLドライバユニット4Aは、図6に示すXセレクタ20等によって選択(活性化)された1つのXセレクト信号X_SEL0またはX_SEL1によって動作する。WLドライバユニット4Aは、Xセレクト信号X_SEL0またはX_SEL1に応じた1本のワード線WL<0>またはWL<1>を活性化する。
図8に図解しているWLドライバユニット4Aは、ナンド回路NAND8とインバータINV16から構成されている。
ナンド回路NAND8の一方入力にWL選択イネーブル信号WLENが入力され、他方入力にXセレクト信号X_SEL0またはX_SEL1が入力され、ナンド回路NAND8の出力がインバータINV16の入力に接続されている。インバータINV16の出力に接続されたワード線WL<0>またはWL<1>が活性化または非活性となる。
図9に、CSWドライバユニット6Aの回路例を示す。
図解されているCSWドライバユニット6Aは、ナンド回路NAND12と、その出力に接続されているインバータINV21とからなる。
ナンド回路NAND12の一方入力にYスイッチ・イネーブル信号YSWENが入力され、他方入力に図7に示すYセレクタ30により選択(活性化)された1つのYセレクト信号Y_SEL0またはY_SEL1が入力される。このYセレクト信号Y_SEL0またはY_SEL1とYスイッチ・イネーブル信号YSWENがともに活性(ハイレベル)のときに、ナンド回路NAND12の出力がローレベルとなる。そのため、インバータINV21の出力に接続されたカラム選択線CSW<0>またはCSW<1>が活性レベル(本例ではハイレベル)に遷移する。
カラム選択線CSW<0>,CSW<1>,…は、図5では“CSW<M:0>と表記されカラムスイッチ8に入力されている。
図8に示すWL選択イネーブル信号WLENと図9に示すYスイッチ・イネーブル信号YSWENは、図5の制御回路11で発生され、それぞれロウデコーダ4とCSWドライバ6に与えられる。
制御回路11は、書き込み信号WRT、消去信号ERS、データ読み出し信号RDを入力し、WL選択イネーブル信号WLENやYスイッチ・イネーブル信号YSWENの他に、種々の制御信号を発生する。この制御信号には、BLIドライバ5Aを制御するBLI信号、センスアンプ制御部7Aを制御するSAE信号やその反転信号等を含む(図5参照)。
[カラム回路構成]
図10に、本実施の形態に関わるカラム回路構成の概略図を示す。
本実施の形態に関わる抵抗変化型メモリデバイスは、図1等に示すメモリセルMCをマトリクス配置したメモリセルアレイ1と、その駆動回路(周辺回路ともいう)を備える。図10では、図における上下の2つのメモリセルアレイの一部(マットまたはサブアレイ)でセンスアンプを共有する構成を例とする。このセンスアンプ共有構成は必須でなく、マットまたはサブアレイごとにセンスアンプ等の必要な周辺回路部を配置してもよい。
本発明の明細書で言う“カラム回路構成”とは、読み出し対象のメモリセルMCが接続されたビット線と、当該ビット線に接続されているヴェリファイ読み出しに関する周辺回路部分である。
図10はカラム回路構成の一例を示すが、上記定義から明らかなように、図10で符号により識別される各部が、カラム状領域に配置されていることに限定するものではない。図10のようにメモリセルMCと他の各部との接続、各部間の接続がなされていれば、その図10を構成する各部はメモリセルMCとともにカラム回路構成を形成する。
その一方で、センスアンプ7に近接して他の各部が配置される場合、全ての構成をカラム状領域に収まるように配置することが望ましい。
なお、本発明の“駆動制御部”は、メモリセルアレイ1、センスアンプ7およびセンスアンプ制御部7A、さらには、不図示のインヒビット制御部を除くカラム回路内の構成が該当するとしてよい。駆動制御部の定義は、これ以外でもよい。
例えば図11に示すカラム回路を制御する電圧や信号を発生する回路を“駆動制御部”に含めてよい。ただし、本発明で“数カラムごとに駆動制御部が配置されている”と言うときの“駆動制御部”は、メモリセルアレイ1、センスアンプ7およびセンスアンプ制御部7A、さらには、不図示のインヒビット制御部を除くカラム回路内の構成を指す。
第1の実施の形態に関わるカラム回路構成は、BL電位をセンス動作するフリップフロップ型のセンスアンプ(S.A)7を有する。センスアンプ7は、センスビット線対(CSBL,/CSBL)とローカル入出力線対(LIO,/LIO)に接続されている。
センスアンプ7は、基本的な構成として、センスビット線対電位の大小関係を電圧センスして増幅するフリップフロップ型のセンスラッチ回路(Sense Latch)71を有する。センスアンプ7は、センスラッチ回路71とローカル入出力線対(LIO,/LIO)との接続を制御する2つのNMOSトランジスタ72を有する。以下、ローカル入出力線対(LIO,/LIO)を“LIO対”とも呼ぶ。
センスラッチ回路71が、本発明の“センスアンプ”に該当する。本発明のセンスアンプには、ローアクティブのSAイネーブル反転信号(/SAE)で制御されるNMOSトランジスタ73(後述)を含めてよい(図10)。
2つのNMOSトランジスタ72は、図5のカラムスイッチ8から電位が制御されるカラム選択線CSLによってオンとオフが制御される。
2つのNMOSトランジスタ72は、センスラッチデータをローカル入出力線対(LIO,/LIO)に転送して読み出し動作を実施するときに使用される。また、2つのNMOSトランジスタ72は、ローカル入出力線対(LIO,/LIO)からセンスラッチデータを、ライトドライバを介して強制的に書き換える動作でも使用される。
図10に示すセンスアンプ7は、センスラッチデータに応じて制御されるセット・リセットドライバ(Set Reset Driver)75と、ヴェリファイパスラッチ(Verify Pass Latch)74を有して構成される。ヴェリファイパスラッチ74が本発明の“インヒビット制御部”において“データ記憶状態の遷移が十分、不十分の2値情報を保持するラッチ回路”に該当する。
セット・リセットドライバ75の一方の保持ノードに対し、センスラッチ回路71の一方の保持ノードに保持されたデータを反転してロードするインバータINVLが接続されている。ヴェリファイパスラッチ74の保持ノード対は、センスビット線対(SBL,/SBL)と共通センスビット線対(CSBL,/CSBL)との間に設けられた2つのトランスファゲート回路TG1の制御ノードに接続されている。
インバータINVLは、本発明の“ラッチ入力制御部”の一例に該当する。
トランスファゲート回路TG1は、ヴェリファイパスラッチ74の保持データ反転に応答して、ビット線対の電位変化を遮断し、これにより電圧センス動作を禁止するためのスイッチの役目がある。よってトランスファゲート回路TG1が本発明の“ラッチ回路が保持する2値情報に応じて制御されるスイッチ”に該当する。ここで当該スイッチ(トランスファゲート回路TG1)は第1の配線とセンスアンプ(センスラッチ回路71)のセンスノード(センスビット線SBL)との接続と遮断を制御する。したがって、発明概念上の第1配線は、共通センスビット線CSBLとビット線BLの双方を含む。
ヴェリファイパスラッチ74は、ヴェリファイ動作で得られるパス(Pass)またはフェイル(Fail)の情報を保持するラッチ回路である。
一方のトランスファゲート回路TG1とセンスラッチ回路71の第1保持ノードとの間、および、他方のトランスファゲート回路TG1とセンスラッチ回路71の第2保持ノードとの間に、それぞれNMOSトランジスタ73が接続されている。
NMOSトランジスタ73は、書き込み時にセンスアンプ7を切り離して、センスビット線対(SBL,/SBL)および共通センスビット線対(CSBL,/CSBL)の負荷を軽くする役目がある。
ビット線BLと共通センスビット線CSBLとの間には、BLアイソレーション信号BLIによってゲート電圧が制御されるBLIスイッチとしてのNMOSトランジスタ51が配置されている。NMOSトランジスタ51をオフすることで、ビット線BLをセンスアンプ側から切り離すことが可能である。
セット・リセットドライバ75は、セットドライバ75Aと、リセットドライバ75Bとを含んで構成される。
セットドライバ75Aは、センスラッチ回路71のビット線BLのセンスノードと反対の反転データノードと、NMOSトランジスタ51とトランスファゲート回路TG1との接続線(共通センスビット線CSBL)との間に配置されている。セットドライバ75Aが、書き込み時における本発明の“電圧ドライバ”に該当する。
リセットドライバ75Bは、センスラッチ回路71のビット線BLのセンスノードと、共通センスビット線CSBLとの間に配置されている。リセットドライバ75Bが、消去時における本発明の“電圧ドライバ”に該当する。
なお、センスラッチ回路71の反転データノード側に位置する他のトランスファゲート回路TG1の出力線を、以下、共通センスビット補線(/CSBL)という。
図11に具体的な回路構成例を示す。
図11は、図10に対して充放電回路76が追加されている。
充放電回路76は4つのPMOSトランジスタP1〜P4から構成されている。
PMOSトランジスタP1のソースがリードBL電圧VRの供給線に接続され、ドレインが共通センスビット線CSBLに接続され、ゲートがリードプリチャージ信号(/PRER)の供給線に接続されている。
PMOSトランジスタP2のソースがリードBL参照電圧VREFRの供給線に接続され、ドレインが共通センスビット補線(/CSBL)に接続され、ゲートがリードプリチャージ信号(/PRER)の供給線に接続されている。
PMOSトランジスタP3のソースが電源電圧Vddの供給線に接続され、ドレインが共通センスビット線CSBLに接続され、ゲートがリセット信号(/RESP)の供給線に接続されている。
PMOSトランジスタP4のソースがヴェリファイBL参照電圧VREFVの供給線に接続され、ドレインが共通センスビット補線(/CSBL)に接続され、ゲートがベリファイプリチャージ信号(/PREV)の供給線に接続されている。
セットドライバ75AはPMOSとNMOSの直列構成のインバータと、そのハイレベル電源供給を制御するPMOSスイッチと、ローレベル側の電源供給を制御するNMOSスイッチとを有する。この構成はリセットドライバ75Bでも同様である。
セットドライバ75Aのハイレベル側電源スイッチは、ローアクティブのプログラムBL駆動パルス(/BLDP)により制御され、ローレベル側電源スイッチは、ハイアクティブのプログラムBL駆動パルスBLDPにより制御される。
リセットドライバ75Bのハイレベル側電源スイッチは、ローアクティブの消去BL駆動パルス(/BLDE)により制御され、ローレベル側電源スイッチは、ハイアクティブの消去BL駆動パルスBLDEにより制御される。
センスビット線SBLとセンスビット補線(/SBL)には、センスラッチ回路71として、クロスカップル・ラッチ型センスアンプが接続されている。
センスラッチ回路71は、PMOSトランジスタ21とNMOSトランジスタ22からそれぞれが構成される2つのインバータの入力と出力が互いにクロス接続されている。
2つのPMOSトランジスタ21の共通ソースと電源電圧線との間に、ローアクティブのSAイネーブル反転信号(/SAE)により制御されるPMOSトランジスタ23が接続されている。また、2つのNMOSトランジスタ22の共通ソースと接地電圧との間に、ハイアクティブのSAイネーブル信号SAEにより制御されるNMOSトランジスタ24が接続されている。
ヴェリファイパスラッチ74も、センスラッチ回路71と同様なクロスカップル・ラッチ型の回路であり、2つのPMOSトランジスタ21aと、2つのNMOSトランジスタ22aとから構成されている。
インバータINVLは、セットドライバ75A等と回路構成自体は共通し、PMOSとNMOSの直列構成のインバータと、そのハイレベル電源供給を制御するPMOSスイッチと、ローレベル側の電源供給を制御するNMOSスイッチとを有する。
インバータINVLのハイレベル側電源スイッチは、ローアクティブのラッチ信号(/LATCH)により制御され、ローレベル側電源スイッチは、ハイアクティブのラッチ信号LATCHにより制御される。
トランスファゲート回路TG1のPMOS側を制御する、ヴェリファイパスラッチ74のノードと接地電圧との間に、ヴェリファイパスラッチ74をリセットするNMOSトランジスタ25が接続されている。NMOSトランジスタ25は、ラッチリセット信号LRESにより制御される。NMOSトランジスタ25は、本発明の“リセット部”の一例に該当する。
また、セットドライバ75Aの入力、すなわちセンスビット補線(/SBL)に負荷調整のためのダミー負荷DLが接続されている。
なお、図11ではNMOSトランジスタ51が上下2つ設けられているが、これはセンスアンプ7が2つのサブアレイで共有され、その選択のためである。
また、図11に示す行方向の配線で供給される制御信号は、行(ロウ)方向に並ぶ他のセンスアンプ7(不図示)と共有されている。望ましくは、図11の構成がカラム回路構成(メモリセルの列)ごとに設けられている。
なお、図11において符号(/PRER),(/RESP),(/PREV),VREFR,VREFV,VRにより示すプリチャージ系の信号や電圧は、図5のセンスアンプ制御部7Aまたは制御回路11から与えられる。
また、符号(/BLDP),BLDP(/BLDE),BLDEにより示すセット・リセットドライバ75の制御信号は、図5の制御回路11から与えられる。
[セット(書き込み)動作]
次に、第1実施の形態の動作方法において、書き込み動作例を図12の動作波形図(タイミングチャート)が示す時間経過に沿って説明する。ここでは適宜、図11の回路図を参照する。
なお、セット(ここでは書き込み)動作は、以下、プログラム(Program)動作という場合もある。また、動作説明では煩雑化を防ぐため、制御信号は、時として、単に信号名の符号を用いた略式(例えば信号BLI、信号(/PRER)、…等)の呼称を用いる。また、電位や電圧も、時として、配線名の符号を用いた略式の呼称(例えばBL電位、CSBL電位、…等)を用いる。
また、図12ではプリチャージ(Pre-Charge)や電源Tranによる電圧印加後に、電圧印加を解除し配線をハイインピーダンス(HiZ)として電位変化を発生させることをディスチャージ(Dis-Charge)と表記する。但し、ここで言うディスチャージは電荷の充電と放電のいずれでも良い。
以上の信号名等の表記やディスチャージ(Dis-Charge)の表記は、後述する図13や図14など、消去や読み出しでも同様とする。
図12(A)に示す符号“PLT”はプレートを表す。
図1等ではプレート線PLを示すが、プレート線PLはメモリセルアレイ1内で一括して、あるいは、メモリセルアレイ1を構成するブロック(サブアレイ)ごとに一括して、同じ電位で駆動される。そのため、当該同電位の構成は配線として実現しなければならない理由はなく、その意味で、ここではプレートPLTという概念を用いている。プレート線PLは、図1等に示すプレート線PLの集合、あるいは、板状の導電層から形成される。
図12に示す時間T0より前の期間では、信号(/RESP)、信号(/PREV)、信号BLIDがハイレベル(“H”)、その他の信号や電圧は全てローレベル(“L”、例えば基準電圧Vssレベル)となっている。
また、PLT電位は“H”で固定(FixH)を維持される(図12(A))。LIO電位は“L”で固定(FixL)を維持される(図12(B))。
同様に、信号BLIUと信号LRESがハイレベル固定(FixH)、電圧BLDE、信号LATCHがローレベル固定(FixL)となっている(図12(G1)および図12(H2)〜図12(I))。
ラッチリセット信号LRESが“H”であるため(図12(J))、図11のNMOSトランジスタ25がオンしている。そのため、トランスファゲート回路TG1とTG2が共にオンしている。また、このときSAイネーブル反転信号(/SAE)が“H”であるため(図12(K)参照)、NMOSトランジスタ73がオンしている。また、信号BLI(BLIUとBLID)が“H”であり、図11のNMOSトランジスタ51がオンしている。
よって、センスラッチ回路71の2つの記憶ノードに接続されたセンスビット線対(SBL,/SBL)のうち、センスビット線SBLが共通センスビット線CSBLを介してビット線BLと接続されている。また、センスビット補線(/SBL)が共通センスビット補線(/CSBLと接続されている。
さらに、信号(/PRER)が“L”で活性であるため、図11の充放電回路76内におけるPMOSトランジスタP1がオンして、CSBL電位、BL電位はリードBL電圧VRにプリチャージされている(図12(M1)と(N))。
一方、センスビット補線(/SBL)は、オン状態のトランスファゲート回路TG1を介して共通センスビット補線(/CSBLと接続されている。
リードプリチャージ信号(/PRER)が“L”であることによって、図11のトランジスタP2がオンしている。このオン状態のトランジスタP2を介して、共通センスビット補線(/CSBL)にリードBL参照電圧VREFR(VRR)が印加されている。電圧VRRは、センスビット補線(/SBL)に伝達されている(図12(M2))。
ここで電圧VRR(リードBL参照電圧VREFR)と、リードBL電圧VRは、読み出し時にメモリセル印加する電圧であり、書き換えディスターブが発生しない大きさの電圧である。
本例では、図12(O1)と(O2)に示すように、電圧VRRが電圧VRより若干大きく設定されている。
前述したように図5および図11に示す構成例は、上下2つのMAT(サブアレイMSA1,MSA2)でセンスアンプ7を共有している。
サブアレイMSA1とセンスアンプ7との接続制御が、信号BLIUにより行われる。サブアレイMSA2とセンスアンプ7との接続制御が、信号BLIDにより行われる。
図12(G1)と(G2)に示すように、信号(BLIU)が“H”で上側のMATが常時選択されるのに対し、信号BLIDが、次の時間T0で直ぐに“L”となって下側のMATが非選択となる。
したがって、信号(BLIU)に制御されるNMOSトランジスタ51が常時オンし、ビット線BLと共通センスビット線CSBLが常時接続される。
時間T0にて、リードプリチャージ信号(/PRER)が“H”に遷移し(図12(D))、図11のPMOSトランジスタP1,P2がオフするため、プリチャージが終了する。
ほぼ同時に信号(/RESP)の負パルス(図12(E))が、図11のPMOSトランジスタP3のゲートに印加されるため、PMOSトランジスタP3がターンオンする。そのため、共通センスビット線CSBLが電源電位Vddで充電され、SBL電位とBL電位が電源電位Vddのレベルに遷移する(図12(M1)と(N))。
図12(O1)と(O2)に示すように、VR電圧は電源電圧Vddより低いため、センスビット線SBLとビット線BLが、更にプリチャージされる。
ほぼ同時(時間T0)に、ベリファイプリチャージ信号(/PREV)の負パルス(図12(F))が、図11のPMOSトランジスタP4のゲートに印加される。このため、PMOSトランジスタP4がオンし、共通センスビット補線(/CSBL、センスビット補線(/SBL)がヴェリファイBL参照電圧VREFV(VRV)のレベルに遷移する(図12(M2))。
図12(O1)と(O2)に示すように、VRV電圧はVRR電圧より十分低いため、共通センスビット補線(/CSBL)とセンスビット補線(/SBL)はディスチャージされる。
なお、読み出し駆動電圧VREFV(電圧VRV)は、後述するダイレクトヴェリファイ動作時のリファレンス電圧となる。
この時間T0〜T1までの動作は、センスビット線SBLを“H(Vdd)”の状態にすることにより、センスラッチの初期状態を“H”に書き換えるための動作である。
時間T1になると、PMOSトランジスタP3とP4のゲートに印加される負パルスが終了するため(図12(E)と(F))、センスビット線対(SBL,/SBL)に対する電圧固定が解除される。
前述したように、信号LRESが常時“H”固定であるため(図12(J))、図11のNMOSトランジスタ25はオンし、トランスファゲート回路TG1がオンしている。時間T1までは、NMOSトランジスタ25のオンによってヴェリファイパスラッチ74の第2ノードが接地電位レベルに固定され、インバータINVLが接続されている第1ノードが電源電圧Vddのレベルとなっている。
時間T1にてPMOSトランジスタP3とP4のゲートに印加される負パルスが終了し、センスビット線対(SBL,/SBL)に対する電圧固定が解除されると、BL電位の“H(Vdd)”が図11のインバータINVLの入力に印加され、ヴェリファイパスラッチ74の第1ノードを“L”(GNDレベル)に引き落とす。一方、他方ノードもNMOSトランジスタ25のオンによって“L”に落ちようとするが、インバータINVLのドライブ能力が強いため、ヴェリファイパスラッチ74の保持データは“H”から“L”に遷移する。
そのため、2つのトランスファゲート回路TG1がターンオフし、トランスファゲート回路TG1のメモリセルアレイ側負荷を、センスビット線対(SBL,/SBL)から切り離す。時間T1を境に図12(N)に示すBL電位がハイインピーダンス(HiZ)となることは、このトランスファゲート回路TG1のターンオフを表している。
このとき図11のセットドライバ75Aとリセットドライバ75Bはオフしている。よって、セット・リセットドライバ75を介して制御されるセット動作は未だ行われない。
時間T1にて、信号SAEが“H”に遷移する(図12(K))。
すると、センスビット線SBLが“H(Vdd)”の“H”書き込み状態でセンスラッチ回路71が起動する。このため、図12(O1)と(O2)に示すプログラム対象のビット(メモリセルMC)と非対象の禁止ビット(不図示)の両方でセンスビット線対(SBL,/SBL)の電位が最大(Vdd振幅)まで開く。
また、時間T1にてワード線WLの電位が“H”となる(図12(C))が、この時点でBL電位が“H”、プレートPLTの電位が“H”なのでメモリセルMCに電流は流れない。したがって、未だ、メモリセルMCに書き込みパルスは印加されていない。
時間T2〜T3は、プログラムデータ入力期間である。
時間T2にて、セット対象カラムのカラム選択線CSLに正のパルスを印加する(図12(L))。これによりセット対象カラムでは、図11のNMOSトランジスタ72がオンする。このとき、ローカル入出力線LIOの電位が“L”であるため(図12(B))、センスラッチ回路71のデータは“H”から“L”へと書き換わる(図12(O1))。書き換えられたカラムがセット対象となる。
一方、セット非対称カラムはカラム選択線CSLが活性しないので、最初に設定されたセンスビット線SBLの電位“H”を保持し、セット動作が行われないようにしている(図12(O2)参照)。
センスラッチ回路71のデータは“H”から“L”へと書き換わると、これにより図11のインバータINVLを介して、ヴェリファイパスラッチ74の保持データ(第1ノードの電位)が“L”から“H”に書き換えられる。そのため、2つのトランスファゲート回路TG1がターンオンする。
しかし、SAイネーブル信号SAEの“H”期間(SAイネーブル反転信号(/SAE)の“L”期間)が、時間T4まで続いているため、図11のNMOSトランジスタ73はオフ状態を維持している。
時間T3〜T4は、第1回目のセット(プログラム)期間である。
時間T3にて、信号BLDPの正パルス(以下、BLDPパルスとも言う)を印加し(図12(H1)、これによりセット動作が開始する。信号BLDPが“H”の期間はメモリセルMCにセット直流電流(書き込み時のセル電流)を印加する期間である。
より詳細には、信号BLDPが“H”となると、図11のセットドライバ75Aが起動する。
センスビット線SBLが“L”の状態をセンスラッチ回路71により保持している図12(O1)の場合は、これがセットドライバ75Aで反転されてBL電位が“L”となり、メモリセルMCにセットパルスを印加する。このことを、図12(O1)では、時間T3を基点にVddレベルから低下するBL電位(細い実線)により示している。
一方、センスビット線SBLが“H”の状態をセンスラッチ回路71により保持している場合は、BL電位が“H”状態を保持するためメモリセルMCにセットパルスが印加されない。
このセットパルスの印加に応じて、ビット線BL(第1の配線)とプレートPLT(第2の配線)間に実質的に印加されるパルスが、本発明の“書き込みパルス”に相当する。
時間T4にて、信号BLDPを“L”とすることでセットパルス印加(実質的な書き込みパルス印加)が終わると同時に、BLディスチャージ(本例ではチャージ)動作が始まる。
同時に、信号SAEを“L”とすることでBL電位は共通センスビット線CSBLを介してセンスビット線SBLと短絡した状態となり、BL電位が共通センスビット線CSBLを介してセンスビット線SBLにまで転送される。また、センスラッチ回路71は電源供給がオフされる。
同時に信号(/PREV)のパルスが印加されることでセンスビット補線(/SBL)は読み出し駆動電圧VREFV(VRV)にプリチャージされる(図12(M2))。
時間T4を起点にBL電位のメモリセルを介したチャージ(電位上昇)が見られ、これにより図12(O1)に示すようにSBL電位が上昇している。
1回目のセットパルスの印加、具体的には時間T3でBLDPパルスが印加されることによりBL電位がGNDレベルに低下することにより、メモリセルにセル電流が流れ、1回目の書き込み(セット動作)が実行される。しかし、この1回目のセットパルスの印加では、BL電位(SBL電位)の上昇が不十分であるため、十分な書き込みとなっていない。
時間T5にて、信号SAEを“H”とすることでセンスラッチ回路71を動作させる。同時に、共通センスビット線CSBLとセンスビット線SBLを分離する。
センスラッチ回路71の保持データは、信号SAEが“H”時のSBL電位と(/SBL)電位で決まる。つまり、SBL電位と読み出し駆動電圧VREFV(VRV)の電位差を増幅することで決まる。しかし、時間T5におけるSBL電位は、VRV電位より低いため、SBL電位と(/SBL)電位の関係は、時間T4より前の状態に戻されるだけである。これは、1回目のセットパルスの印加のみでは書き込みが不十分であることを意味する。
一方、セット非選択カラムはBL電位が電源電圧Vddのままなので、ヴェリファイ成功状態、つまりBLDPパルスが入ってもインヒビット状態を維持する。
上述したように、図12では、1発目のセットパルスでセンスビット線SBLの電位がセンスビット補線(/SBL)の電位より低い。そのため、センスビット線SBLの“L”がセンスラッチ回路71のデータとなっている。つまり、メモリセルMCの抵抗が高いことがヴェリファイに失敗したことを表すことになる。よって、次の信号(BLDP)のパルスによって再度セットパルスが印加される。
時間T5から所定時間経過した時間T6以後は、時間T3から時間T6までのセットパルス印加とヴェリファイ読み出し動作が、所定回数繰り返される。図12では残り3回、合計で4回の同じ動作の繰り返しとなる。
図12では、2発目のセットパルスでヴェリファイが成功している。つまり、2回目のBLDPパルスの印加後にSAEをローアクティブにすると、図12(O1)に示すように、SBL電位と(/SBL)電位の大小関係が逆転し、SBL電位がVddレベルに、(/SBL)電位がGNDレベルに開いている。
よって、センスビット線SBLが“L”状態でセンスラッチ回路71が確定し、この“L”レベルがインバータINVLで反転されてヴェリファイパスラッチ74の保持データを書き換える。そのため、トランスファゲート回路TG1がオフするとともに、以後、BLDPパルスが印加されてもBL電位はVddレベルとなるため、インヒビット状態を保持する。
このように、データ書き込みが十分となった時点で、そのセンスアンプ結果を用いて自動でセンスアンプ入力をビット線BL側と切り離し、かつ、メモリセルのビット線BLとプレート線PLとの電位差が生じないようにBL電位の保持を持続するための構成が、本実施の形態に関わる回路の大きな特徴である。
この動作は複数カラム並列動作させた場合、カラムごとに独立してセット動作とインヒビット制御が実現される。
図12では、4発目のセットパルス印加後に、ワード線WL電位がローレベルの不活性に戻されることにより、セット動作が終了している。また、終了時に時間T0以前のプリチャージ状態になるように、WL電位以外の各種信号電位が制御される。
具体的には、BL電位が読み出し駆動電圧VRと等しく、センスビット補線(/SBL)の電位が読み出し駆動参照電圧VREFR(VRR)の電位と等しい電位にプリチャージされる。また、非活性にしていた信号BLIDを“H”とすることで、上下のMATでビット線BLをプリチャージする。
以上のセット(書き込み)動作では、セットパルス(BLDPパルス)印加後の書き込み後のBL電位をディスチャージ(本例ではプレート線PLからチャージ)し、このときのBL電位変化をセンスアンプで読み出している。つまり、読み出しのために特別に、BL電位設定を行うステップを省略し、ダイレクトでヴェリファイ動作に移行している。この制御は(セット時における)ダイレクトヴェリファイ動作と呼ばれる。セットパルス印加とヴェリファイ読み出しが何度も繰り返される場合、この読み出しのためにBL電位設定を行う必要がないことは、書き込み時間の短縮に多大な効果を及ぼす。
また、セット(セットパルスの印加)、チャージまたはディスチャージ、ヴェリファイセンシング、インヒビット制御を1つの書き込みサイクルとする動作は、複数カラムで並列動作させた場合、カラムごとに独立して実行される。したがって、素子バラツキ等によって書き込み速度がカラム間で異なる場合でも、書き込みサイクルを繰り返している間に、書き込み時間が短いファーストサイドのセルから逐次、インヒビット状態に移行し、結果として、書き込み後のメモリセルの抵抗分布を狭い範囲に揃えることが可能となる。
なお、本例ではヴェリファイ読み出しを行うBL電位変化は、GNDレベルからのチャージにより行っている。しかし、これに限らず、BL電位をハイレベルとして、BL電位のディスチャージによって生じたBL電位変化をヴェリファイ読み出しで検出してもよい。
本実施の形態に関わるセット(書き込み)方法は、以下のステップを含む。
(1)書き込みパルスの印加ステップ:このステップは、第1の配線(ビット線BL)と第2の配線(プレートPLTまたはプレート線PL)との間に書き込みのためのセル電流を流すステップである。したがって、図12においては、BLDPパルスを印加する時間T3〜T4の期間が、このステップの中心をなす。なお、このステップには初期設定を含めてもよい。
(2)ダイレクトヴェリファイの読み出しステップ:このステップは、上記書き込みパルスを印加した状態で第1の配線(ビット線BL)をハイインピーダンスにし、当該ハイインピーダンス時に記憶素子に流れる電流に基づく第1の配線の電気的変化をセンスするステップである。したがって、図12においては、時間T4〜T6の期間が、このステップに該当する。なお、本実施の形態は電圧センスの例であるが、電流センスでもよい。
(3)インヒビット制御のステップ:このステップは、ダイレクトヴェリファイの読み出し時にセンスアンプのセンスノードの電位を検出し、当該検出の結果に基づいて、次のヴェリファイ読み出しでセンスノードが電気的に変動することの禁止設定を行うステップである。したがって、図12の時間T4〜T5において、ハイインピーダンス時に記憶素子に流れる電流に基づく第1の配線の電気的変化が、参照電位(電圧VRV)を超えたかどうかを検出し、その検出結果に基づいて図11のヴェリファイパスラッチ74を書き換える動作が、このステップに該当する。
[リセット(消去)動作]
図13(A)〜(O2)に、リセット(図面では消去(Erase)とも記述)の動作波形図を示す。
リセット動作前(図13の時間T0より前)は、PLT電位が電源電圧Vddと等価状態である(図13(A))。また、信号BL(BLIUとBLID)が“H”、信号(/PRER)が“L”となっている(図13(G1)と(G2)および図13(D))。そのため、図11のNMOSトランジスタ51とPMOSトランジスタP1がオンし、BL電位は読み出し駆動電圧VRにプリチャージされている(図13(N))。
読み出し駆動電圧VRは読み出し時にメモリセルMC印加する電圧であり、書き換えディスターブが発生しない電圧である。
また、信号LRESが“H”なので(図13(J))、図11のNMOSトランジスタ25がオンし、その結果、2つのトランスファゲート回路TG1もオンしている。また、信号(/PRER)が“L”となっているため図11のトランジスタP2もオンし、読み出し時にリファレンスとなるSAノード(/SBL)は読み出し駆動参照電圧VREFR(VRR)にプリチャージされている。
NMOSトランジスタ25がオンすることにより、ヴェリファイパスラッチ74がリセットされる。このリセット状態はリセットヴェリファイパス状態(トランスファゲート回路TG1がオンした状態)である。また、詳細は後述するが、ヴェリファイパスラッチ74は、センスラッチ回路71のセンス結果に応じて反転可能に構成されているため、次に行うプリリードでパスしたビット(メモリセルMC)に不必要な追加リセットパルスが印加されない。
図13(M1)〜(M4)ならびに図13(O1)と(O2)を参照すると、センスビット線SBLの電位が“VR”、センスビット補線(/SBL)の電位が“VRR”であることがわかる。なお、図13(M1)〜(M4)における符号(E)は消去対象のメモリセル(ビット)、符号(I)は消去禁止(インヒビット)のメモリセル(ビット)に関することを表している。
リセット(消去)動作が開始すると、まず始めに時間T0にてPLT電位が基準電圧Vssとなる(図13(A))。このPLT電位の反転は、ReRAMはバイポーラ動作(電流の向きが反転の2極動作)を想定しているため、セットとは逆方向に電流印加するためである。
また、PLT電位が基準電圧Vssとなることに追従して、図13(O1)と(O2)に示すように、読み出し時の読み出し駆動電圧VRと読み出し駆動参照電圧VREFR(VRR)が最適値になるように変化する。この制御は、“駆動制御部”内の電圧制御回路(不図示)が実行する。本例では、読み出し駆動電圧VRと読み出し駆動参照電圧VREFR(VRR)を低いレベルに下げている。この電圧の低いレベルへの駆動を、図13では“電源Tran”と表記する。
その結果、ビット線BLとセンスビット補線(/SBL)はリセット時の読み出し電圧に遷移する。
つぎに、時間T1にて信号LRESが“L”となる(図13(J))。すると、図11のNMOSトランジスタ25がオフし、ヴェリファイパスラッチ74のリセットが解除される。
時間T1とほぼ同時期に、図13(G2)に示す信号BLIDが“L”に遷移し、下側のMATがセンスアンプから切り離される。
また、時間T1とほぼ同時期に、信号(/PRER)が“H”、消去対象ビット(消去対象メモリセル)を含むワード線WLの電位が“H”となる(図13(C)および(D))。すると、読み出し駆動電圧VRにプリチャージされたBL電荷をディスチャージする動作が開始される(図13(O1))。
一方、消去インヒビットのメモリセルは、ワード線WLの電位が“L”のままであるため、BL電荷のディスチャージは行われない(図13(O2))。
一定期間ディスチャージ動作をさせた後、時間T2にて信号SAEを“H”に遷移させる(図13(K))。すると、図11のNMOSトランジスタ73がオフするとともに、センスラッチ回路71が起動される。そのため、センスラッチ回路71が、センスビット線対(SBL,/SBL)の電位差をVdd振幅に増幅させるセンス動作を行い、そのセンスデータを確定させる。図13(O1)と(O2)の例では、消去の対象ビットと、非対象ビット(インヒビット・ビット、以下、“インヒビットセル”と呼ぶ)とのセンスデータが反転している場合を示す。
既にリセットされているビット(消去対象のメモリセルMC)の場合、センスビット線SBLが“H”の状態が、センスラッチ回路71の保持データとなる(図13(O1))。
一方、ワード線が開かないためSBL対がセット状態のまま維持されているインヒビットセル(消去の非対象セル)の場合、センスビット線SBLの“L”状態が、センスラッチ回路71の保持データとなる(図13(O2))。
既にリセットされているメモリセルMCに不要なリセットパルスを印加しないために、この初期読み出し動作をさせている。
次に、時間T3にて信号LATCHのパルスを印加し、ヴェリファイを1度でもパスしたかどうかの情報をヴェリファイパスラッチ74に記憶させる。具体的には、信号LATCHが時間T3で“H”に遷移すると、図11のインバータINVLが起動する。
そのため、既にリセットされている消去対象のメモリセルMCを含むカラム回路において、起動されたインバータINVLを介してヴェリファイパスラッチ74の保持データが反転されるとともに、トランスファゲート回路TG1がオフする。一方、SBL対がセット状態のままのインヒビットセルを含むカラム回路では、SBL電位がVddレベルであるため(図13(O2))、ヴェリファイパスラッチ74のリセット状態に変化はなくトランスファゲート回路TG1もオンしたままとなる。
ここまではリセット動作前の初期読み出し動作である。
次に、時間T4にて信号BLDEの正パルス(以下、BLDEパルスとも言う)を印加する。このBLDEパルスが、リセット(消去)の直接的な開始を指示するリセットパルスである。これにより、図11のリセットドライバ75Bが起動する。
このリセットパルスの印加に応じて、ビット線BL(第1の配線)とプレートPLT(第2の配線)間に実質的に印加されるパルスが、本発明の“消去パルス”に相当する。
信号BLDEが“H”の期間は、メモリセルMCにリセット直流電流を印加している期間である。
センスビット線SBLが“H”をセンスラッチ回路71により保持している場合(図13(O2)のインヒビットセルに対応)は、BL電位が“L”状態を保持する。このため、信号BLDEによって活性化するセット・リセットドライバ75は、リセットパルスを印加しない。
センスビット線SBLが“L”をセンスラッチ回路71により保持している場合(図13(O1)の消去対象セルに対応)は、セット・リセットドライバ75がリセットパルスを印加するため、BL電位が“L”から“H”に反転する。
以上のように、ダイレクトヴェリファイ結果からリセット時のBL印加電圧へインヒビット制御をフィードバックする論理がリセットパルス印加後のセンス状態と、インヒビットセルに対するセンス状態とが逆になる。そのため、ヴェリファイを1度でもパスしたかどうかの情報を記憶させるラッチ(ヴェリファイパスラッチ74)を設けている。
消去対象セルの場合、BL電位の反転はオン状態のトランスファゲート回路TG1を介してセンスビット線SBLに伝達されようとする。しかし、このときは信号SAEが“H”であるためNMOSトランジスタ73がオフしている。このため、BL電位のみ上昇し、SBL電位は“L”状態を維持し、また、ヴェリファイパスラッチ74の保持データは“H”状態を維持する。
次に、時間T5にて信号BLDEを“L”とすることで、リセットパルス印加が終わると同時にBLチャージ動作(本例ではディスチャージ)が始まる。
同時に、信号SAEを“L”とすることで、図11のNMOSトランジスタ73がオンし、BL電位は共通センスビット線CSBL、センスビット線SBLと短絡した状態となり、BL電位が共通センスビット線CSBLを介してセンスビット線SBLにまで転送される。また、センスラッチ回路71は電源供給がオフされる。
同時に、信号(/PREV)のパルスが印加されることで消去対象カラムのセンスビット補線(/SBL(E))は読み出し駆動電圧VREFV(VRV)にプリチャージされる(図13(M2))。
時間T5を起点にBL電位のメモリセルを介したディスチャージ(電位降下)が見られ、これにより図13(O1)に示すようにSBL電位が低下している。
1回目のリセットパルスの印加、具体的には時間T4でBLDEパルスが印加されることによりBL電位がVddレベルに昇圧されることにより、メモリセルにセル電流が流れ、1回目の消去(リセット動作)が実行される。図13の例では、この1回目のリセットパルスの印加でBL電位(SBL電位)が大きく低下している。
時間T6にて、信号SAEを“H”とすることでセンスラッチ回路71を動作させる。同時に、共通センスビット線CSBLとセンスビット線SBLを分離する。
センスラッチ回路71の保持データは、信号SAEが“H”の時のSBL電位と、(/SBL)電位で決まる。つまり、SBL電位と読み出し駆動電圧VREFV(VRV)の電位差を増幅することで、センスラッチ回路71の保持データが決まる。図13(O1)の例では、BL電位の低下とVRV電圧の設定により、SBL電位と(/SBL)電位の大小関係が逆転しており、その逆転後の電位差が時間T6を起点にVdd振幅の信号にまで増幅されている。1発目のリセットパルスの印加後も、メモリセルに大きな電流が流れてBL電位の電圧降下が大きく発生している。したがって、SBL電位と(/SBL)電位の大小関係が逆転したことは、1回のリセットパルスの印加では消去が不十分だったことを意味する。
一方、リセット非選択カラムはBL電位が電源電圧Vddのままなので、ヴェリファイ成功状態、つまりBLDEパルスが入ってもインヒビット状態を維持する。
上述したように、図13では、1発目のリセットパルスでセンスビット線SBLの電位が、センスビット補線(/SBL)の電位より低くなる。このため、センスビット線SBLの“L”が、センスラッチ回路71のデータとなっている。つまり、メモリセルMCの抵抗値が低いことが、ヴェリファイが失敗したことを表す。よって、次のBLDEパルスによって再度、リセットパルスが印加されている。
次に、時間T7にて信号LATCHのパルスを、図11のインバータINVLに印加する。このときヴェリファイパスラッチ74の保持データが反転するか否かは、ヴェリファイ結果に応じて異なる。具体的には、ヴェリファイがフェイル(失敗)の図13(O1)の場合、SBL電位の“L”への遷移に伴って、ヴェリファイパスラッチ74の保持データは“H”を維持する。また、2つのトランスファゲート回路TG1も引き続きオン状態を維持する。したがって、2回目以降のリセット動作の開始時点でも1回目のリセット動作前の初期状態が維持される。
一方、後述する2回目のリセット動作のように、ヴェリファイがパスした場合に、SBL電位が“H”となるため、信号LATCHで制御されるインバータINVLを介してヴェリファイパスラッチ74の保持データが“H”から“L”に反転される。詳細は後述するが、そのためトランスファゲート回路TG1が常にオフして、その後のリセット動作が実行されない、つまり、消去動作がインヒビット状態になる。
時間T7から所定時間経過した時間T8以後は、時間T4から時間T8までのラッチリセット動作、リセットパルス印加、および、ヴェリファイ読み出し動作が、所定回数繰り返される。図13では残り3回、合計で4回の同じ動作の繰り返しとなる。
図13では、2発目のリセットパルス(時間T8〜T9のBLDEパルス)でヴェリファイが成功している。具体的には、時間T9のディスチャージではBL電位の低下が余り見られない。これは、2発のリセットパルス印加によってメモリセルMCが消去とみなせる高抵抗状態に遷移したことを意味する。よって、次の時間T10を起点とするヴェリファイ動作によって、センスビット線SBLの“H”状態でセンスラッチ回路71の保持データが確定する。
センスラッチ回路71が“H”データで確定すると、時間T11の信号LATCHのパルス印加によってヴェリファイパスラッチ74の保持データを“H”から“L”に反転させる。するとトランスファゲート回路TG1がオフし、3回以降のBLDEパルスの印加によるBL電位変化をセンスラッチ回路71の入力から遮断する(インヒビット状態の設定)。以後、インヒビット状態が持続され、センスラッチ回路71はパス状態を維持する。
図13では、4発目のリセットパルス印加後にリセット動作終了している。終了時はリード状態に遷移する。
BL電位が読み出し駆動電圧VRと等しく、センスビット補線(/SBL)が読み出し駆動参照電圧VREFRの電位にプリチャージされ、非活性にしていた信号BLIDが“H”とする。これにより2つのMATのビット線BLをプリチャージする。また、PLT電位を電源電圧Vddに戻す。
以上のリセット(消去)動作では、リセットパルス(BLDEパルス)印加後のBL電位をチャージ(本例ではディスチャージ)し、このときのBL電位変化をセンスアンプで読み出している。つまり、読み出しのために特別に、BL電位設定を行うステップを省略し、ダイレクトでヴェリファイ動作に移行している。この制御は(リセット時における)ダイレクトヴェリファイ動作の制御と呼ばれる。リセットパルス印加とヴェリファイ読み出しが何度も繰り返される場合、この読み出しのためにBL電位設定を行う必要がないことは、消去時間の短縮に多大な効果を及ぼす。
また、リセット(リセットパルスの印加)、チャージまたはディスチャージ、ヴェリファイセンシング、インヒビット制御を1つの消去サイクルとする動作は、複数カラムで並列動作させた場合、カラムごとに独立して実行される。したがって、素子バラツキ等によって消去速度がカラム間で異なる場合でも、消去サイクルを繰り返している間に、消去時間が短いファーストサイドのセルから逐次、インヒビット状態に移行し、結果として、消去後のメモリセルの抵抗分布を狭い範囲に揃えることが可能となる。
なお、本例ではヴェリファイ読み出しを行うBL電位変化は、Vddレベルからのディスチャージにより行っている。しかし、これに限らず、BL電位をローレベルとして、BL電位のチャージによって生じたBL電位変化をヴェリファイ読み出しで検出してもよい。
本実施の形態に関わるリセット(消去)方法は、以下のステップを含む。
(1)消去パルスの印加ステップ:このステップは、第1の配線(ビット線BL)と第2の配線(プレートPLTまたはプレート線PL)との間に消去のためのセル電流を流すステップである。したがって、図13においては、BLDEパルスを印加する時間T4〜T5の期間が、このステップの中心をなす。なお、このステップには初期設定を含めてもよい。
(2)ダイレクトヴェリファイの読み出しステップ:このステップは、上記消去込みパルスを印加した状態で第1の配線(ビット線BL)をハイインピーダンスにし、当該ハイインピーダンス時に記憶素子に流れる電流に基づく第1の配線の電気的変化をセンスするステップである。したがって、図13においては、時間T5〜T7の期間が、このステップに該当する。なお、本実施の形態は電圧センスの例であるが、電流センスでもよい。
(3)インヒビット制御のステップ:このステップは、ダイレクトヴェリファイの読み出し時にセンスアンプのセンスノードの電位を検出し、当該検出の結果に基づいて、次のヴェリファイ読み出しでセンスノードが電気的に変動することの禁止設定を行うステップである。したがって、図13の時間T7〜T8において、信号LATCHを活性化することにより、読み出し結果のセンス電圧に基づいて図11のヴェリファイパスラッチ74を書き換える動作が、このステップに該当する。
本実施の形態では、書き込み(セット)と消去(リセット)では、インヒビット制御のステップの検出タイミングが異なる。つまり、セットでは電圧センスの前に、この制御を行い、リセットでは電圧センスの結果(Vdd振幅に開いた電圧)に基づいて、この制御を行う。この検出タイミングは任意である。本発明では、インヒビット制御の検出タイミングに関し、“ダイレクトヴェリファイの読み出し時に”とは、センシング(電源振幅に信号を増幅する)前でも後でもよいことと定義する。
[読み出し動作]
図14(A)〜(O2)に、読み出し動作波形図を示す。ここで図14(O1)は書き込み状態(低抵抗状態)のメモリセルを表すセットビット(Set Bit)に関し、図14(O2)は消去状態(高抵抗状態)のメモリセルを表すリセットビット(Reset Bit)に関する。
図14に示す読み出し動作期間中、プレートPLTの電位、信号(/RESP)、信号(/PREV)、信号BLIU、信号LRESが全てハイレベル固定(FixH)となっている(図14(E)〜(G1)および図14(J))。また、信号BLDP、信号BLDEおよび信号LATCHが全てローレベル固定(FixL)となっている(図14(H1)〜(I))。このため、図11における充放電回路76のうち、書き込みや消去時に用いたPMOSトランジスタP3とP4は動作しない。インバータINVL、セットドライバ75Aおよびリセットドライバ75Bも動作しない。
信号LRESが“H”固定なので、ヴェリファイパスラッチ74は“H”データ保持状態を読み出し期間中維持し、2つのトランスファゲート回路TG1もオン状態を維持する。
信号BLIDは読み出し期間(T1〜T3)に“L”レベルに落とされるため、図11に示すメモリセルMCを含む上側のMATが読み出し対象となり、不図示の下側のMATは非選択となる。
時間T0以前の読み出し前の期間では、図14(D)に示すローアクティブの信号(/PRER)が“L”となっている。このため、図11のPMOSトランジスタP1とP2が共にオンしている。このとき信号BLI(BLIUとBLID)が“H”であるため、図11のNMOSトランジスタ51がオンしている。
よって、オン状態のPMOSトランジスタP1、共通センスビット線CSBL、オン状態のNMOSトランジスタ51を介して、BL電位は電圧VRにプリチャージされている(図14(N))。また、オン状態のトランスファゲート回路TG1を介して電圧VRがセンスビット補線(/SBL)にも伝達されている(図14(M1),(O1),(O2))。
また、オン状態のトランジスタP2を介して、センスビット補線(/SBL)は電圧VREFR(VRR)にプリチャージされている(図14(M2),(O1),(O2))。
時間T0にて、信号BLIDの“L”により下側のMAT(負荷)を切り離し、上側のMATのデータ読み出しを行う状態を整える。
また、信号(/PRER)が“H”の状態に遷移してPMOSトランジスタP1がオフし、これとほぼ同時にワード線WLの電位が“H”に遷移する。これよりビット線BLのチャージを開始する。
図14(O1)のセットビットは低抵抗状態なので電位上昇が見られ、SBL対の電位が反転する。一方、図14(O2)のリセットビットではSBL対の電位の大小関係に変化がない。
一定期間、ビット線BLをチャージした後、時間T1にて信号SAEが“H”となりセンス動作が開始される。これにより、センスラッチ回路71のデータが確定する。
センスラッチ回路71のデータは、時間T2にてカラム選択線CSLにパルスを印加することにより電源電圧Vddにプリチャージされたローカル入出力線対(LIO,/LIO)へ転送される。
この状態は、DRAMでいうアクティブ状態であり、センスラッチ回路71に格納したデータを、順次カラム選択線CSLの立ち上げに対応して高速にアクセスすることが可能となる。
最後に、時間T3にてビット線BLを再度プリチャージすることで、読み出し動作は終了する。
<2.第2の実施の形態>
図15に、第2の実施の形態の概念図を示す。
第1の実施の形態との違いは、リセットヴェリファイ結果に応じて行うリセットパルスインヒビット制御はセンスアンプ部分で実施しない点である。
本実施の形態では、リセットパルス印加後のヴェリファイはダイナミックヴェリファイ動作によって実施してセンスラッチ回路71に格納するが、そのデータを一度ローカル入出力線対(LIO,/LIO)経由で別のロジック回路ブロックに転送する。
図15に示すカラム回路は、図10に示す回路と比較すると、セット・リセットドライバ75に代えて、セットドライバ75Aが設けられている。また、図10のインバータINVLおよびヴェリファイパスラッチ74が、図15では省略されている。
図15のようにカラム回路を簡略化する代わりに設けられるロジック回路ブロックは、例えば図5に示す構成において、書き込み・消去ドライバ10およびメインアンプ13と、I/Oバッファ9との間に設けるとよい。ロジック回路ブロックの制御信号は制御回路11から直接受けてもよいし、CSWドライバ6のデコード結果に基づくものでもよい。
このロジック回路ブロックは、本発明の“第2制御部”に該当する。また、第1実施の形態におけるセット・リセットドライバ75(75A,75B)および2つのトランスファゲート回路TG1が、本発明の“インヒビット制御部”に該当する。さらに、当該第2の実施の形態におけるセットドライバ75Aを含む構成が本発明の“第1制御部”の例に該当する。
より詳細な動作について、説明する。
図16に、具体的な回路構成図を示す。また、図17に、セット(図面ではProgramとも記述)の動作波形図を示す。
図16に示すカラム回路では、セットドライバ75Aを有することは図11と共通する。図16に示すカラム回路はリセットドライバ75B(図11参照)が省略され、代わりに、ダミー負荷DLが設けられている。ダミー負荷DLは、セットドライバ75Aが接続されていることにより増加しているセンスビット補線(/SBL)の負荷に対し、センスビット線SBLの負荷を等化させるための負荷調整素子である。
図11のインバータINVとヴェリファイパスラッチ74が、図16では省略されている点を除くと、他の構成は両図で同様なものとなっている。
セット動作波形は図17に示すとおりで第1の実施の形態とほぼ同様であるため説明は省く。ただし、カラム回路構成の簡略化の結果、図17に示す動作波形図では、図12に示す信号BLDPと信号BLDEが1つの信号BLDとなっている。また、対応する回路が省略されているため、当然ならが信号LATCHと信号LRESは図17の波形図に存在しない。
図18に、リセット動作波形図を示す。図18の波形図においても、図13に示す信号BLDPと信号BLDEが1つの信号BLDとなっている。また、対応する回路が省略されているため、当然ならが信号LATCHと信号LRESは図18の波形図に存在しない。
図13の動作波形図では、消去サイクル中の最後のステップがラッチセット(Latch Set)と呼ばれ、信号LATCHのパルスを印加する期間である。1つのパルスショットで前回のヴェリファイ結果を保持する動作を行うことができたのは、図11に示す回路がヴェリファイパスラッチ74とその入力制御のためのインバータINVLを内蔵しているためである。
しかし、第2の実施の形態では、この動作をメモリセルアレイの外部で行うため、ラッチ出力(Latch Out)、バッファ制御(Buffer Control)、ラッチ入力(Latch In)という3ステップ動作が必要となる。この制御の特徴は、ヴェリファイ失敗の場合、バッファ制御でセンスラッチ回路71の保持データを読み出した後に外部反転していることにある。
図18の動作波形図では、3ステップのラッチセット動作を含む消去サイクルを3サイクル繰り返している場合を示す。ただし、最後の消去サイクルではラッチ入力は不要なため省略している。
このように、第2の実施の形態では、第1の実施の形態で説明したヴェリファイを1度でもパスしたかどうかの情報を記憶させるラッチ(ヴェリファイパスラッチ74、図10および図11参照)がない。そのため、センスラッチ回路71の確定データをカラム選択線CSLにパルスを印加することでローカル入出力線LIOへ転送している。転送されたデータは、図には記述していないがロジック回路ブロックへ転送され、期待値との演算処理を実施し、インヒビット制御がされる。
つまり、次のリセットパルスを印加するか、しないの制御をするためにセンスラッチ回路71を書き換える。
それ以外の動作はほぼ第1の実施の形態と同じであるため、説明は省略する。
図19に、読み出し動作の波形図を示す。図19の波形図においても、図14に示す信号BLDPと信号BLDEが1つの信号BLDとなっている。また、対応する回路が省略されているため、当然ならが信号LATCHと信号LRESは図19の波形図に存在しない。
読み出し動作自体は第1の実施の形態とほぼ同様であるため説明は省略する。
次に、センスラッチ回路構成とSA配置に関する変形例を説明する。
<3.変形例1>
変形例1は、センスラッチ回路71の他の構成に関する。
図20に、変形例1に対応したカラム回路構成図を示す。
図11では、クロスカップル・ラッチ型(いわゆるフリップフロップ型)のセンスラッチ回路71をカラム回路構成ごとに有していた。
これに対し、図20に示す構成では、センスラッチ回路71に代えて異なる構成のセンスラッチ回路71Aを有する。センスラッチ回路71Aは、NMOSトランジスタ22がPMOSトランジスタ21とともに他のインバータの出力にクロス結合しないで、単に、センスビット線SBLまたはセンスビット補線(/SBL)に接続されている。このタイプのセンスラッチ回路71Aは、SBL電位、/SBL電位をMOSゲートで受けてラッチデータが確定される。
図示を省略するが、このセンスアンプの変形は、第2の実施の形態でも同様に適用できる。
<4.変形例2>
変形例2ではセンスアンプ7の配置を2例示す。
図21では、1つのマット(メモリサブアレイMSA)の複数のビット線BLを交互に上下のセンスアンプ7群で振り分けて制御する。
図22では、NMOSトランジスタ51を、2系統に分けて選択を制御する。
以上の変形例以外でも、例えば、電圧ドライバをインバータでなくバッファ構成として、センスラッチ回路71のセンスノードと参照ノードへの接続関係を、セットドライバ75Aとリセットドライバ75Bで入れ替えることも可能である。
ヴェリファイパスラッチ74の構成は、データを保持する回路構成であれば種々変更が可能である。また、MAT選択しない構成も採用可能である。
以上の本発明の実施の形態では、セット(例えば書き込み)時、あるいは、リセット(例えば消去)時に、セットまたはリセットで用いたBL電位を、ヴェリファイ読み出しのプリチャージ電位としてシームレスにヴェリファイ動作を行う(ダイレクトヴェリファイ動作)。そのため、待機時間が省略できる。1つの待機時間は短いが、セットと待機、リセットと待機が何サイクルも繰り返されるシーケンスで待機時間がないことは極めて高速性向上に有益である。
第1の実施の形態では、そのときヴェリファイ読み出し結果をセンスアンプ7内でラッチし、その結果で、たとえば消去となる向きに電流が流れないようにインヒビット制御する。具体的には、センスラッチ回路71をビット線BL側から切り離す。これにより、確実にインヒビット制御が行える。また、簡単なラッチ回路とスイッチの追加で済むため、エリアペナルティも小さい。
一方、第2の実施の形態のように、小さなエリアペナルティでも面積的な制限が厳しいような場合、インヒビット制御がカラム回路構成内で完結されないが、ラッチに代わる部分のみカラム回路構成の外で論理反転により対処することもできる。
1…メモリセルアレイ、4…ロウデコーダ、4A…WLドライバユニット、7…センスアンプ部、8…カラムスイッチ、10…書き込み・消去ドライバ、11…制御回路、12…プレートドライバ、71…センスラッチ回路、74…ヴェリファイパスラッチ、75…セット・リセットドライバ、75A…セットドライバ、75B…リセットドライバ、51…NMOSトランジスタ、101…下部電極、102…絶縁体膜、103…導体膜、Rcell…可変セル抵抗、MC…メモリセル、BL…ビット線、CBL…共通ビット線、WL…ワード線、PL…プレート線、AT…アクセストランジスタ

Claims (15)

  1. 第1および第2の配線と、
    印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが前記第1および第2の配線間に直列に接続されているメモリセルと、
    前記メモリセルのデータの書き込みまたは消去時に、前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを前記第1および第2の配線間に印加し、前記第1および第2の配線間に前記メモリセルを介してセル電流を流すことによりダイレクトヴェリファイ動作を制御する駆動制御部と、
    前記ダイレクトヴェリファイ動作の制御によって前記第1の配線で生じた電位変化をセンスするセンスアンプと、
    前記センスアンプのセンスノードの電位に基づいて、次のセンス時に前記センスアンプのセンスノードが電気的に変動することを禁止するか否かを制御するインヒビット制御部と、
    を有する抵抗変化型メモリデバイス。
  2. 前記インヒビット制御部は、
    前記センスアンプのセンスノードに接続され、前記電圧センスの結果で前記データ記憶状態の遷移が十分、不十分の2値情報を保持するラッチ回路と、
    前記ラッチ回路が保持する2値情報に応じて、前記センスアンプのセンスノードと前記第1の配線との接続と遮断を制御するスイッチと、
    を含む請求項1に記載の抵抗変化型メモリデバイス。
  3. 前記センスアンプは、通常の読み出し動作とヴェリファイ読み出し動作で共用され、
    前記インヒビット制御部は、前記センスアンプのセンスノードと前記ラッチ回路との間に接続され、ヴェリファイ読み出し時に前記センスノードの保持電圧に応じて前記ラッチ回路の保持情報を書き換えることが可能に動作し、通常の読み出し時に前記スイッチのオン状態維持に対応する前記ラッチ回路の保持情報の書き換えを禁止するラッチ入力制御部を含む
    請求項に記載の抵抗変化型メモリデバイス。
  4. 前記ラッチ回路は、前記スイッチをオン状態に初期設定する情報に当該ラッチ回路の保持情報をリセットするリセット部を有する
    請求項3に記載の抵抗変化型メモリデバイス。
  5. 前記駆動制御部は、
    前記センスアンプに近接して配置され、センスアンプのセンスノードの電圧を反転増幅して、増幅後の電圧を、前記書き込みパルスまたは消去パルスの電圧として前記第1の配線へ印加する電圧ドライバを有する
    請求項2に記載の抵抗変化型メモリデバイス。
  6. 前記インヒビット制御部は、
    前記センスアンプと近接配置され、前記セル電流を再度流すための追加の書き込みまたは消去パルスの印加を、前記センスアンプの増幅後の保持電圧に基づいて行う第1制御部と、
    前記センスアンプの保持電圧を出力させて反転後にセンスアンプ側に戻し、前記第1制御部を介した前記追加の書き込みまたは消去パルスの印加を規制することにより、前記センスアンプのセンスノードの電気的変動を禁止する第2制御部と、
    を含む請求項1に記載の抵抗変化型メモリデバイス。
  7. 前記第1制御部は、前記センスアンプに近接配置され、センスアンプのセンスノードの電圧を反転増幅して、増幅後の電圧を、前記書き込みまたは消去パルスの電圧として前記第1の配線へ印加する電圧ドライバである
    請求項6に記載の抵抗変化型メモリデバイス。
  8. 前記センスアンプは、前記セル電流によって変動した前記第1の配線の電圧をフリップフロップによりラッチして増幅する構成を含む
    請求項1に記載の抵抗変化型メモリデバイス。
  9. 前記センスアンプは、前記セル電流によって変動した前記第1の配線の電圧をNMOS型またはPMOS型のトランジスタゲートで受けて、受けた電圧をセンスして増幅する構成を含む
    請求項1に記載の抵抗変化型メモリデバイス。
  10. 前記センスアンプは、センスノードの電位を増幅する際に、当該センスノードを前記第1の配線から切り離す配線アイソレーションスイッチを含む
    請求項1に記載の抵抗変化型メモリデバイス。
  11. 前記配線アイソレーションスイッチは、NMOSトランジスタ、PMOSトランジスタ、または、NMOSトランジスタとPMOSトランジスタとを並列接続したトランスファゲート回路から形成されている
    請求項10に記載の抵抗変化型メモリデバイス。
  12. 前記メモリセルが複数、マトリクス配置され、
    複数の前記第1の配線と複数の前記第2の配線によって、複数のメモリセルがマトリクス駆動可能に接続され、
    前記センスアンプは、数カラムに1つ配置され、
    前記マトリクス配置された複数のメモリセルから形成されたメモリアレイにおいて、メモリセルの列方向の並びを1カラムとしたときに、前記センスアンプが数カラムごとに配置され、
    当該数カラムごとに、前記駆動制御部および前記インヒビット制御部が配置されている
    請求項2に記載の抵抗変化型メモリデバイス。
  13. 前記メモリセルが複数、マトリクス配置され、
    複数の前記第1の配線と複数の前記第2の配線によって、複数のメモリセルがマトリクス駆動可能に接続され、
    前記センスアンプは、数カラムに1つ配置され、
    前記マトリクス配置された複数のメモリセルから形成されたメモリアレイにおいて、メモリセルの列方向の並びを1カラムとしたときに、前記センスアンプが数カラムごとに配置され、
    当該数カラムごとに、前記駆動制御部および前記第1制御部が配置されている
    請求項6に記載の抵抗変化型メモリデバイス。
  14. 前記記憶素子は、2つの電極を有し、前記2つの電極間に、絶縁体からなる記憶層と、Cu,Ag,Znのうちの少なくとも一つと、S,Se,Teのうちの少なくとも一つとを含むイオン供給層と、が積層された積層体を含む
    請求項1に記載の抵抗変化型メモリデバイス。
  15. 印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子を有する抵抗変化型メモリデバイスに対し、前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを印加するステップと、
    前記データ記憶状態の遷移のための書き込みパルスまたは消去パルスを前記記憶素子に印加した状態で前記第1の配線をハイインピーダンスにし、当該ハイインピーダンス時に前記記憶素子に流れる電流に基づく第1の配線の電気的変化をセンスアンプによりセンスするダイレクトヴェリファイの読み出しステップと、
    前記ダイレクトヴェリファイの読み出し時に前記センスアンプのセンスノードの電位を検出し、当該検出の結果に基づいて、次のヴェリファイ読み出しで前記センスノードが電気的に変動することの禁止設定を行うインヒビット制御のステップと、
    を含む抵抗変化型メモリデバイスの動作方法。
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