TWI446344B

TWI446344B - 記憶體裝置及其操作方法

Info

Publication number: TWI446344B
Application number: TW099100955A
Authority: TW
Inventors: Makoto Kitagawa; Tsunenori Shiimoto
Original assignee: Sony Corp
Priority date: 2009-02-26
Filing date: 2010-01-14
Publication date: 2014-07-21
Also published as: JP2010198702A; JP5282607B2; TW201113882A; US20100214818A1; KR101730652B1; US8335117B2; CN101819817B; CN101819817A; KR20100097602A

Description

記憶體裝置及其操作方法

本發明係關於一種使用各自包括一可變電阻儲存元件之多個記憶體單元之記憶體裝置且係關於一種用於操作該記憶體裝置之方法，該可變電阻儲存元件具有一根據一施加至該可變電阻儲存元件之電壓而改變之電阻且串聯連接至一存取電晶體。

已知一種使用各自包括一可變電阻儲存元件之多個記憶體單元之記憶體裝置，該可變電阻儲存元件具有一歸因於導電性離子注入至該可變電阻儲存元件之一絕緣薄膜中或歸因於自該絕緣薄膜提取此等離子而改變之電阻。關於此記憶體裝置之更多資訊，建議讀者參考文獻，諸如K. Aratani等人之「A Novel Resistance-type memory with High Scalability and Nanosecond Switching」，Technical Digest IEDM 2007，第783頁至第786頁。

可變電阻儲存元件具有一藉由在可變電阻儲存元件之兩個電極之間建立一導電性離子供應層及上文所提及之絕緣薄膜而建構的層板結構。

每一記憶體單元使用彼此串聯連接在第一共用線與第二共用線之間的一可變電阻儲存元件及一存取電晶體，該第一共用線及該第二共用線可在一主動式矩陣驅動操作中驅動。由於記憶體單元使用一電晶體(T)及一可變電阻電阻器(R)，因此將記憶體單元稱為1T1R型記憶體單元。

將使用1T1R型記憶體單元之記憶體裝置稱為ReRAM。

在ReRAM中，可變電阻儲存元件之電阻用以指示資料已儲存於可變電阻儲存元件中之狀態或資料已自可變電阻儲存元件抹除之狀態。即，可變電阻儲存元件之電阻指示儲存於可變電阻儲存元件中之資料之值。可藉由將一具有大約幾ns(奈秒)之小寬度的脈衝施加至可變電阻儲存元件來進行一用以將資料儲存於可變電阻儲存元件中之資料寫入操作及一用以自可變電阻儲存元件抹除資料之資料抹除操作。因此，由於ReRAM為能夠以與RAM(隨機存取記憶體)一樣高的速度操作之NVM(非揮發性記憶體)，因此ReRAM吸引更多的注意。

然而，為了使ReRAM充當FG(浮動閘)_NAND型之同期NVM的快閃記憶體之替代物，ReRAM必須克服若干障礙。該等障礙中之一些為在如下所述之資料寫入及抹除操作中必須進行的高速驗證子操作及高速禁止控制之要求。在本發明之此說明書中，在不必將資料寫入操作與資料抹除操作彼此區分之情況下，將資料寫入與抹除操作兩者稱為資料更新操作，其為該等操作之一般技術術語。

在資料更新操作中，驗證子操作係在資料轉變子操作之後進行。藉由將一更新(亦即，寫入或抹除)脈衝施加至一可變電阻儲存元件而在驗證子操作之前進行資料轉變子操作，以更新已儲存於可變電阻儲存元件中之資料。另一方面，藉由將更新脈衝施加至可變電阻儲存元件而進行驗證子操作，以判定充當更新之資料是否已正確地儲存於可變電阻儲存元件中。

在驗證子操作之後立即執行禁止控制以確保已正確地執行資料更新操作，亦即，以防止(或禁止)資料更新操作導致作為資料更新操作之一結果而儲存之錯誤資料。即，禁止控制為經執行以進行以下動作的控制：避免在資料更新操作中將非期望資料作為更新轉移至記憶體單元之可變電阻儲存元件，進行資料更新操作以藉由連續地重複資料轉變子操作複數次而逐漸更新(亦即，寫入或抹除)儲存於可變電阻儲存元件中之資料。詳細地說，若驗證子操作中所產生之判定結果指示充當更新之資料已正確地轉移至可變電阻儲存元件，則禁止控制為經執行以進行以下動作的控制：防止一額外更新脈衝施加至可變電阻儲存元件且防止另一資料轉變子操作作為資料更新操作之一部分而執行。另一方面，若驗證子操作中所產生之判定結果指示充當更新之資料尚未正確地轉移至可變電阻儲存元件，則禁止控制為經執行以便進行以下動作的控制：將一額外更新脈衝施加至可變電阻儲存元件以進行作為資料更新操作之一部分的另一資料轉變子操作，從而正確地更新資料。

上述之控制為許多NVM所採用之方法。

如自以上描述顯而易見，資料更新操作包括資料轉變子操作、驗證子操作及禁止控制。在本發明之此說明書中故意使用技術術語「驗證子操作」以暗示在資料轉變子操作之後進行的資料讀取子操作，以便區分在資料轉變子操作之後進行的資料讀取子操作與正常資料讀取操作。

與其他NVM非常相似，ReRAM亦允許藉由根據驗證子操作中所產生之判定結果而在每一驗證子操作之後立即執行禁止控制來實施高操作可靠性。

在ReRAM中，在用以自可變電阻儲存元件讀出資料之資料讀取操作中流動的電流之方向與在資料更新(亦即，寫入或抹除)操作中流動的電流之方向相同。順便地說，干擾為在資料讀取期間錯誤地更新儲存於可變電阻儲存元件中之資料所導致之缺陷。因此，為了防止資料讀取操作中發生干擾，有必要藉由將一故意減少之電壓施加至可變電阻儲存元件而在資料讀取操作中自ReRAM中所使用之記憶體單元之可變電阻儲存元件讀出資料。即，一般而言，藉由將施加至可變電阻儲存元件之電壓改變至一不同於資料讀取操作中所使用之量值的量值來執行資料更新操作之禁止控制。

已揭示一種用於進行一在藉由改變施加至可變電阻儲存元件之電壓執行的禁止控制之前的驗證子操作之方法。根據此方法，施加至位元線BL之電位(亦即，出現於位元線BL上之電位)係在一更新脈衝施加之後一次初始化，以再次將對驗證子操作最佳之BL(位元線)電壓施加至位元線BL。關於此方法之更多資訊，建議讀者參考文獻，諸如日本專利特許公開案第Hei 5-144277號(下文中稱為專利文獻1)。

即，為了進行驗證子操作，初始化出現於位元線BL上之電位以使施加至NVRAM之可變電阻儲存元件之電壓自用於資料更新操作之更新脈衝之量值改變至對驗證子操作最佳之量值。

另外，根據專利文獻1中所揭示之方法，驗證子操作及禁止控制係針對每一行(或每一感測放大器)彼此獨立地執行。因此，該方法適合於並列操作。

已揭示一種方法，根據該方法，經由記憶體單元對在施加更新脈衝之後剩餘在位元線BL上之殘餘電荷放電，且偵測作為放電過程之一結果而獲得之電壓改變。關於此方法之更多資訊，建議讀者參考文獻，諸如日本專利特許公開案第2007-133930號(下文中稱為專利文獻2)。

根據專利文獻2中所揭示之方法，不等待自具有相對較高電壓之更新脈衝施加起經過的某時間而進行驗證子操作。即，藉由將可導致讀取干擾之相對較高電壓施加至記憶體單元之可變電阻儲存元件來進行驗證子操作。

然而，此高電壓僅在驗證子操作中施加至記憶體單元，且干擾壓力匹配更新壓力。因此，不會引起任何問題。

另外，由於不等待自更新脈衝施加起經過的某時間而進行驗證子操作，因此驗證子操作可在短時間段內完成。

除此之外，在驗證子操作中用於對位元線BL預充電之電壓為高，S/N(信號對雜訊)比率可維持在高值。因此，驗證子操作之穩定性良好。

根據專利文獻1中所揭示之方法，由於在等待更新脈衝施加起經過的某時間之後進行驗證子操作，因此該方法不適合於高速應用。

根據專利文獻2中所揭示之方法，有可能避免由等待時間導致之操作速度減小。

然而，專利文獻2未描述用於根據由驗證子操作產生之判定結果施加下一額外更新脈衝的技術。即，並未提議能夠根據由驗證子操作產生之判定結果以高速度及高操作可靠性程度確實地執行禁止控制之具體控制方法，或用於實施該方法之組態。

本發明之發明者已發明一種記憶體裝置，其包括能夠根據由驗證子操作產生之判定結果以高可靠性程度及高速度執行禁止控制之電路。

一種由本發明之一實施例提供之記憶體裝置使用一第一線及一第二線、記憶體單元、驅動控制部分、感測放大器及禁止控制部分。

在該等記憶體單元中之每一者中，一記錄資料儲存狀態之可變電阻儲存元件係在該第一線與該第二線之間串聯連接至一存取電晶體。

該等驅動控制部分中之每一者分別在一資料寫入操作或一資料抹除操作中將一寫入脈衝或一抹除脈衝施加在該第一線與該第二線之間，且藉由使一單元電流經由該記憶體單元在該第一線與該第二線之間流動而連續地執行一直接驗證子操作。

即，驅動控制部分能夠藉由控制施加在該第一線與該第二線之間的寫入(或抹除)脈衝之電壓而使資料儲存狀態在兩個方向中之任一者上轉變。

另外，驅動控制部分使該第一線上之電壓狀態自一狀態(在該狀態下，將一具有一能夠使資料儲存狀態轉變的量值之電壓施加至該第一線)連續地改變至(通常)一高阻抗狀態(在該狀態下，該第一線具有一高阻抗)。以此方式，可在一固定時間段中經由記憶體單元對電荷放電，或可在將前述電壓施加至該第一線之狀態下將具有一相反極性之電荷充電至該第一線。

該等感測放大器中之每一者在下文將描述之直接驗證子操作之後感測一根據藉由驅動控制部分執行之控制而發生在該第一線上之一電位改變。

該等禁止控制部分中之每一者基於一在當前感測時間出現於感測放大器之感測節點處之電位來判定是否禁止該感測節點在下一感測時間發生電力改變。

根據上述組態，有可能進行一用以讀出資料以直接驗證資料之驗證子操作，亦即，藉由使一用以更新(亦即，寫入或抹除)資料之操作中所使用的一電壓按原狀保持在其經施加至該第一線時的狀態下來進行。將此驗證子操作稱為直接驗證子操作。

另外，如上所述，禁止控制部分根據直接驗證子操作中所產生之判定結果(亦即，根據作為一由直接驗證子操作引起之電位而在當前感測時間出現於該感測放大器之感測節點處之一電位)來判定是否禁止該感測節點在下一感測時間發生電力改變。因此，即使在已在直接驗證子操作中產生一通過(或成功)判定結果之後施加一額外更新(亦即，寫入或抹除)脈衝，亦不存在導致該感測放大器之感測節點處之一非期望資料改變之故障。

一種由本發明之另一實施例提供的記憶體裝置之操作方法包括以下三個步驟，該記憶體裝置包括一形成於第一線與第二線之間的可變電阻儲存元件。

(1)：經由該第一線及該第二線將一寫入或抹除脈衝施加至可變電阻儲存元件之步驟。

(2)：利用施加至可變電阻儲存元件之寫入或抹除脈衝而使該第一線處於一高阻抗狀態下且驅動感測放大器以感測歸因於一流經可變電阻儲存元件之電流而發生於該第一線上之電力改變以便在一作為資料更新操作之一部分而進行之直接驗證子操作中產生一判定結果之步驟。

(3)：執行偵測在直接驗證子操作之一讀取時間出現於感測放大器之一感測節點處之電位以產生一偵測結果且基於該偵測結果設定一在下一直接驗證子操作之一讀取時間禁止該感測節點發生電力改變之狀態的禁止控制之步驟。

根據本發明之實施例，可能提供一種記憶體裝置，其包括一能夠根據一直接驗證子操作中所產生之一判定結果以高可靠性程度及高速度執行禁止控制之電路。

另外，根據本發明之另一實施例，可能提供一種用於操作一記憶體裝置之方法，該記憶體裝置包括一能夠根據一直接驗證子操作中所產生之一判定結果以高可靠性程度及高速度執行禁止控制之電路。

本發明之此等及其他創新以及特徵將自參看隨附圖式給出的較佳實施例之以下描述變得清楚。

在如下配置的章節中藉由參看圖式來解釋本發明之較佳實施例。

1：第一實施例

第一實施例實施一組態，其中將一(驗證通過)鎖存電路74提供於一極接近一感測放大器之位置處。在解釋第一實施例時參看圖10至圖14。

2：第二實施例

第二實施例實施一組態，其中未將一(驗證通過)鎖存電路74建立於一極接近一感測放大器之位置處，而是代替提供一充當該鎖存器之一替代物之外部邏輯電路。在解釋第二實施例時參看圖15至圖19。

3：第一修改版本

如圖20之電路圖中所展示，第一修改版本具有一包括感測鎖存電路71A之組態，感測鎖存電路71A使用各自具有一充當一輸入端子之MOS閘極的兩個MOS電晶體22。

4：第二修改版本

如圖21及圖22之圖中所展示，第二修改版本實施SA(感測放大器)之典型接線。

1：第一實施例

記憶體單元組態

圖1A及圖1B為各自展示一記憶體單元MC之一等效電路的複數個電路圖，該記憶體單元MC為第一及第二實施例以及該等實施例之修改版本所共用。應注意，儘管圖1A為展示一在記憶體單元MC之等效電路中流動的寫入電流Iw之電路圖，而圖1B為展示一在記憶體單元MC之等效電路中在一與寫入電流Iw之方向相反的方向上流動的抹除電流Ie之電路圖，但圖1A之電路圖中所展示之記憶體單元組態等同於圖1B之電路圖中所展示之記憶體單元組態。

圖1A及圖1B之電路圖中所展示之該等記憶體單元MC中之每一者使用一可變電阻單元電阻器Rcell及一存取電晶體AT。可變電阻單元電阻器Rcell起一具有一可變電阻之可變電阻儲存元件的作用。

可變電阻電阻器Rcell的一端連接至一板極線PL，而另一端連接至存取電晶體AT之源極。存取電晶體AT之汲極連接至一位元線BL，而存取電晶體AT之閘極連接至一被用作一存取線之字線WL。

位元線BL為第一線之一典型實例，而板極線PL為第二線之一典型實例。應注意，儘管位元線BL及板極線PL在圖1A及圖1B之圖中定向在彼此垂直的方向上，但位元線BL及板極線PL可實際上定向在彼此平行的方向上。

圖2為展示包括於一記憶體裝置中的兩個鄰近記憶體單元MC之橫截面之圖。更具體言之，圖2為展示一模型之橫截面之圖，該模型表示兩個鄰近記憶體單元且不包括除板極線PL之外的陰影線部分。詳言之，圖2之橫截面圖中展示為不包括任何東西之部分的空白部分中之每一者經一絕緣薄膜填充或用作為另一組件(或另一組件之一部分)。

在圖2之橫截面圖中所展示之記憶體單元MC中之每一者中，將存取電晶體AT建立於一半導體基板100上。

更詳細地說，將分別用作存取電晶體AT之源極S及存取電晶體AT之汲極D的兩個雜質區域建立於半導體基板100上。在一介於源極S與源極D之間的中間基板區域中，由諸如多晶矽之材料形成一閘電極，該閘電極由一閘極絕緣薄膜與該中間基板區域分離。各自建立於記憶體單元MC中的該兩個閘電極分別充當字線WL1及WL2。

該兩個記憶體單元MC中的該兩個存取電晶體AT分別共用相同汲極D，該汲極D連接至一作為一第一線層1M而建立之位元線BL。

在存取電晶體AT之源極S上，重複地堆積一插塞104及一平台墊(landing pad)105以形成一堆疊。平台墊105通常為一線層。將一可變電阻單元電阻器Rcell建立於該堆疊上。任意地判定各自包括在堆疊中堆積的一插塞104及一平台墊105之對的數目，在堆疊上建立一可變電阻單元電阻器Rcell。通常，此等對之數目為四個或五個。

將可變電阻單元電阻器Rcell建立於一下部電極101與一充當板極線PL之上部電極之間。可變電阻單元電阻器Rcell具有一薄膜組態，其包括一連接至下部電極101之絕緣薄膜102及一連接至板極線PL之半導體薄膜103。

用於製造絕緣薄膜102之材料之典型實例為SiN、SiO₂ 及Gd₂ O₃ 。

另一方面，用於製造半導體薄膜103之材料之典型實例為金屬薄膜、合金薄膜及金屬化合物薄膜。金屬薄膜通常為含有一或多種金屬元素(諸如，Cu、Ag及Zn)之薄膜。合金薄膜之典型實例為由CuTe製成之合金薄膜。應注意，除Cu、Ag及Zn以外的金屬元素亦可用於製造半導體薄膜103，其限制條件為：其他金屬元素中之每一者具有允許金屬元素容易地離子化之性質。另外，需要利用S、Se及Te中之至少一者作為待與Cu、Ag及Zn中之至少一者組合之元素。半導體薄膜103係作為一用於供應導電性離子之層而建立。

圖3A及圖3B為複數個圖，其各自展示充當可變電阻儲存元件之可變電阻單元電阻器Rcell之放大橫截面且展示可變電阻儲存元件Rcell之操作。

在圖3A及圖3B之圖中所展示之典型實例中之每一者中，絕緣薄膜102係由SiO₂ 形成，而半導體薄膜103係由為基於Cu-Te合金之化合物的Cu-Te基合金化合物製成。

在圖3A之橫截面圖中，在絕緣薄膜102及半導體薄膜103分別用作陰極及陽極的方向上將一電壓施加於下部電極101與充當板極線PL之上部電極之間。舉例而言，位元線BL連接至具有0V之電位之接地GND，而板極線PL接收+3V之電位。

接著，可變電阻單元電阻器Rcell展現允許包括於半導體薄膜103中之Cu、Ag及/或Zn離子化且為充當陰極之絕緣薄膜102所吸引的特性。因此，此等金屬之導電性離子被注入至絕緣薄膜102中。相應地，絕緣薄膜102之絕緣特性退化，從而使絕緣薄膜102具有導電特性。結果，一寫入電流Iw在一由圖3A之橫截面圖中所展示之一箭頭指示的方向上流動。將存在寫入電流Iw流動之此操作稱為資料寫入操作或資料設定操作。

另一方面，在圖3B之橫截面圖中所展示之一狀態下，在絕緣薄膜102及半導體薄膜103分別用作陽極及陰極的方向上將一電壓施加於下部電極101與充當板極線PL之上部電極之間。舉例而言，位元線BL接收+1.7V之電位，而板極線PL連接至具有0V之電位之接地GND。

接著，注入至絕緣薄膜102中之導電性離子返回半導體薄膜103，且可變電阻單元電阻器Rcell之電阻通常在資料寫入操作之前被重設為其原始大值。在此狀態下，一抹除電流Ie在一由圖3B之橫截面圖中所展示之一箭頭指示的方向上流動。將存在抹除電流Ie流動之此操作稱為資料抹除操作或資料重設操作。

應注意，一般而言，資料設定操作為一用以將導電性離子充分注入至絕緣薄膜102中以建立一設定狀態之操作，而資料重設操作為一用以自絕緣薄膜102充分提取導電性離子以建立一重設狀態之操作。

另一方面，有可能任意地選擇一設定或重設狀態作為一資料已寫入狀態或一資料已抹除狀態。更具體言之，可將一資料已寫入狀態定義為一設定狀態，而可將一資料已抹除狀態定義為一重設狀態。作為一替代例，將一資料已寫入狀態相反地定義為一重設狀態，而將一資料已抹除狀態相反地定義為一設定狀態。

在以下描述中，將資料已寫入狀態定義為一設定狀態，該設定狀態係藉由降低絕緣薄膜102之絕緣特性以使整個可變電阻單元電阻器Rcell之電阻減小至一足夠小的值而建立，而相反地，將資料已抹除狀態定義為一重設狀態，該重設狀態係藉由使絕緣薄膜102之絕緣特性回復至其通常在初始狀態下之原始位準以使整個可變電阻單元電阻器Rcell之電阻增加至一足夠大的值而建立。

出於上述原因，可將絕緣薄膜102稱為可變電阻層之典型實施。

如圖1A及圖1B之電路圖中所展示的各自指示一流經可變電阻單元電阻器Rcell之電流之方向的箭頭之方向與如圖3A及圖3B之橫截面圖中所展示的各自指示一流經可變電阻單元電阻器Rcell之電流之方向的箭頭之方向一致。更具體言之，在所進行以建立經定義為設定狀態之資料已寫入狀態的資料設定(或資料寫入)操作中，寫入電流Iw自板極線PL流至位元線BL。在所進行以建立經定義為重設狀態之資料已抹除的資料重設(或資料抹除)操作中，抹除電流Ie自位元線BL流至板極線PL。

如圖4之圖中所展示，整個可變電阻單元電阻器Rcell之電阻隨著寫入電流Iw之量值而改變。在以下描述中，亦將整個可變電阻單元電阻器Rcell之電阻簡單地稱為單元電阻Rc。由於單元電阻Rc在一定程度上隨著寫入電流Iw之量值而線性地改變，因此藉由控制寫入電流Iw，可變電阻單元電阻器Rcell可用於儲存許多不同值。舉例而言，可變電阻單元電阻器Rcell可用於儲存三個或三個以上不同值。

藉由以一可逆方式使可變電阻單元電阻器Rcell之電阻自一小值改變至一大值，或反之亦然，有可能建立前述設定狀態及重設狀態，其可分別與兩個儲存值相關聯。即，可將可變電阻單元電阻器Rcell用作2值可變電阻儲存元件。另外，即使將一施加至可變電阻單元電阻器Rcell之電壓移除，亦維持分別展現大單元電阻Rc及小單元電阻Rc(其分別表示儲存於記憶體單元MC中之資料的兩個不同值)之設定狀態及重設狀態。因此，記憶體單元MC起非揮發性記憶體的作用。

應注意，在一實際資料設定操作中，可變電阻單元電阻器Rcell之絕緣薄膜102之電阻根據注入至絕緣薄膜102中的金屬離子之數目而改變。因此，可將絕緣薄膜102視作用於儲存資料之實際儲存層。

藉由利用可變電阻單元電阻器Rcell來建構記憶體單元MC，且佈局許多此等記憶體單元MC以形成用作記憶體裝置之核心部分的記憶體單元矩陣。除記憶體單元矩陣之外，記憶體裝置包括各自被稱為周邊電路的多個驅動電路。

一般而言，藉由連續地執行複數個連續複合操作來進行一資料更新(亦即，寫入或抹除)操作，該複數個連續複合操作各自包括一資料轉變子操作、一在該資料轉變子操作之後執行的直接驗證子操作及在該直接驗證子操作之後執行的禁止控制。

順便地說，若該資料轉變子操作係作為資料寫入(或抹除)操作之一部分而對具有圖1A至圖3B之圖中所展示的組態之可變電阻單元電阻器Rcell重複進行許多次，則可將由於資料寫入操作而處於展現一小電阻之設定狀態下的可變電阻單元電阻器Rcell之單元電阻Rc設定為一比在一些狀況下預先假定之位準小的值，或可將由於資料抹除操作而處於展現一大電阻之重設狀態下的可變電阻單元電阻器Rcell之單元電阻Rc設定為一比在一些狀況下預先假定之位準高的值。

然而，提供該實施例以解決由資料更新(寫入或抹除)操作造成的非期望改變作為單元電阻Rc之改變之問題，該資料更新(寫入或抹除)操作用以將資料寫入至記憶體單元MC中或自記憶體單元MC抹除資料。詳細地說，禁止控制係作為資料更新操作之一部分而執行，以根據由亦作為資料更新操作之一部分在禁止控制之前進行的直接驗證子操作產生之判定結果來判定是否必須重複一資料轉變子操作及一直接驗證子操作以作為資料更新操作之一部分。在包括禁止控制之資料更新操作中，重要的是減小自資料轉變子操作至直接驗證子操作之一循環時間段及進行在禁止控制中以高速度與高可靠性程度反映由直接驗證子操作產生之判定結果的過程。

直接驗證子操作

在本發明之實施例中，感測放大器SA採用一方法，根據該方法，在一固定時間段期間經由記憶體單元對在施加一更新脈衝(亦即，一寫入脈衝或一抹除脈衝)之後剩餘在位元線BL上的殘餘電荷放電，且偵測作為該放電過程之一結果而獲得之電壓改變。根據此方法，不需要針對一驗證子操作對位元線BL預充電之特殊過程。因此，將根據本發明之驗證子操作稱為直接驗證子操作。

在直接驗證子操作中，感測放大器SA亦可採用一方法，根據該方法，在施加一用於開始資料轉變子操作之更新脈衝(亦即，一寫入脈衝或一抹除脈衝)之後於一固定時間段期間經由記憶體單元將板極線PL上之電荷轉移至位元線BL，且藉由感測放大器SA在驗證子操作中偵測由該電力轉移過程引起之作為在位元線BL上發生之電壓改變的電壓改變。另外，替代驅動感測放大器SA以進行用以感測一電壓之操作，亦可執行用以感測一電流之操作。

以下描述解釋一典型組態，其中在一固定時間段期間經由記憶體單元將板極線PL上之電荷轉移至具有比出現於資料轉變子操作上之電位低的電位之位元線BL，且藉由感測放大器SA在用以感測一電壓之操作中偵測在位元線BL上發生之電壓改變。

根據該實施例之記憶體裝置使用經組態以控制除資料更新操作本身之外的直接驗證子操作之驅動控制部分。另外，該記憶體裝置亦包括上文所提及之感測放大器SA及一禁止控制部分，該禁止控制部分經組態以根據感測放大器SA所產生之一電壓感測結果而禁止施加一額外操作(或更新)脈衝以充當用於產生在一特定方向上流動的單元電流之脈衝，感測放大器SA在稍後將描述的圖5之方塊圖中由參考數字7指示。

希望提供具有一寫入緩衝器之驅動控制部分，其經組態以根據感測放大器SA所產生之一電壓感測結果針對需要額外操作脈衝之狀況及不需要額外操作脈衝之狀況而將接下來待設定之電壓適當地施加於充當該第一線之位元線BL上。應注意，可將資料抹除操作解譯為用以為記憶體單元MC提供資料之操作，該資料具有作為使在資料寫入操作中儲存於記憶體單元MC中之資料的邏輯反相之一結果而獲得之邏輯。因此，寫入驅動器為經組態以控制資料寫入操作及資料抹除操作兩者之執行的驅動電路。然而，為了避免理解錯誤，將此驅動電路稱為設定/重設驅動器75，其用於控制資料寫入(或設定)操作及資料抹除(或重設)操作兩者之執行。

以下描述解釋一典型行電路組態，其為用於進行一周邊電路之操作的基本單元，該周邊電路具有嵌入於感測放大器SA中以充當具有上述功能之驅動器的設定/重設驅動器75。

IC晶片組態

圖5為展示記憶體裝置之IC晶片之組態的方塊圖。

圖5之方塊圖中所展示之記憶體裝置使用一記憶體陣列1及記憶體陣列1之周邊電路。記憶體陣列1包括記憶體子陣列MSA1及MSA2，其各自形成為圖1A至圖3B之圖中所展示之記憶體單元MC的一矩陣。在以下描述中，亦將記憶體子陣列稱為MAT。記憶體子陣列MSA1及MSA2中之每一者具有多個列及多個行。該等列中之每一者具有佈局在列方向上之(M+1)個記憶體單元MC，而該等行中之每一者具有佈局在行方向上之(N+1)個記憶體單元MC。參考符號M及N中之每一者指示一相對較大的整數。可任意設定M及N之具體值。

如圖5之方塊圖中所展示，記憶體陣列1包括兩個記憶體子陣列MSA1及MSA2。然而，記憶體子陣列MSA之數目為任意數目中之任一者，諸如8、16等。

如上所述，記憶體子陣列MSA之該等列中之每一者具有佈局在列方向上之(M+1)個記憶體單元MC。各自用於該(M+1)個記憶體單元MC中之一者中的存取電晶體AT之閘極連接至定向在列方向上之同一字線WL。因此，字線WL與列一樣多。字線WL之數目或列之數目為(N+1)。在圖5之方塊圖中，分別由參考記法WL<0>至WL<N>指示該(N+1)條字線WL。各自定向在列方向上之字線WL<0>至WL<N>係以預先判定的間隔佈局在行方向上。另一方面，如上所述，記憶體子陣列MSA之該等行中之每一者具有佈局在行方向上之(N+1)個記憶體單元MC。各自用於該(N+1)個記憶體單元MC中之一者中的存取電晶體AT之汲極連接至定向在行方向上之同一位元線BL。因此，位元線BL與行一樣多。位元線BL之數目或行之數目為(M+1)。在圖5之方塊圖中，分別由參考記法BL<0>至BL<M>指示該(M+1)條位元線BL。各自定向在行方向上之位元線BL<0>至BL<M>係以預先判定的間隔佈局在列方向上。

如上所述，可變電阻電阻器Rcell之一特定端連接至板極線PL，而可變電阻電阻器Rcell之另一端連接至存取電晶體AT之源極。該等列中之任何特定列上的可變電阻電阻器Rcell之特定端連接至與該特定列相關聯之共用水平板極線PL。因此，記憶體子陣列MSA1及MSA2中之每一者具有與列一樣多的水平板極線PL。即，記憶體子陣列MSA1及MSA2中之每一者具有(N+1)條水平板極線PL。各自定向在列方向上之該(N+1)條水平板極線PL係以預先判定的間隔佈局在行方向上。該(N+1)條水平板極線PL之特定端藉由一線VPLATE彼此連接，該線VPLATE連結至一提供於記憶體陣列1之外的位置處之板極驅動器12。

另外，作為替代例，亦可能提供一組態，其中該等行中之任何特定行上的可變電阻電阻器Rcell之特定端連接至與該特定行相關聯之共用垂直板極線PL。在此替代組態中，記憶體子陣列MSA1及MSA2中之每一者具有與行一樣多的垂直板極線PL。即，記憶體子陣列MSA1及MSA2中之每一者具有(M+1)條垂直板極線PL。作為一長線而各自定向在行方向上之該(M+1)條垂直板極線PL係以預先判定的間隔佈局在列方向上。該(M+1)條垂直板極線PL之特定端藉由一線彼此連接，該線連結至提供於記憶體陣列1之外的位置處之板極驅動器12。

如圖5之方塊圖中所展示，該等周邊電路包括一X位址解碼器2、一亦起一Y位址解碼器的作用之預解碼器3、一WL驅動器4、一BLI(位元線隔離)驅動器5A及一CSW(行開關)驅動器6。另外，該等周邊電路亦使用一針對該等行中之每一者提供的SA(感測放大器)7、一行開關8及一I/O(輸入/輸出)緩衝器9。除此之外，該等周邊電路亦具有一寫入/抹除驅動器10、一控制電路11、上文所提及之板極驅動器12及一主放大器13。

X位址解碼器2經組態以包括複數個X選擇器20，其各自充當X位址解碼器2之基本單元。X位址解碼器2為一經組態以進行以下動作之電路：解碼一自預解碼器3接收之X位址信號，且將一基於該解碼過程之一結果而選擇的X選擇信號X_SEL供應至WL驅動器4。稍後將詳細描述X選擇器20。

預解碼器3為一經組態以將一輸入位址信號劃分成一X位址信號及一Y位址信號之電路。預解碼器3將X位址信號供應至X位址解碼器2。另一方面，預解碼器3中所使用之一Y位址解碼部分解碼Y位址信號。

預解碼器3中所使用之Y位址解碼部分經組態以包括複數個Y選擇器30，其各自充當Y位址解碼部分之基本單元。預解碼器3中所使用之Y位址解碼部分為一經組態以進行以下動作之電路：解碼一作為劃分輸入位址信號之一結果而獲得的Y位址信號，且將一基於該解碼過程之一結果而選擇的Y選擇信號Y_SEL供應至CSW驅動器6。稍後將詳細描述Y選擇器30。

WL驅動器4經組態以包括各自針對一字線WL提供的複數個((N+1)個)WL驅動器單元4A。詳細地說，該(N+1)個WL驅動器單元4A中之每一者的輸出端子連接至該(N+1)條字線WL<0>至WL<N>中之一者。將自X位址解碼器2接收之X選擇信號X_SEL用於選擇該(N+1)個WL驅動器單元4A中之一者。該(N+1)個WL驅動器單元4A中之選定單元將一預先判定之電壓施加至一字線WL，該字線WL連接至該選定WL驅動器單元4A之輸出端子。稍後將詳細描述WL驅動器單元4A。

CSW驅動器6經組態以包括複數個CSW驅動器單元6A，其各自充當CSW驅動器6之基本單元。CSW驅動器6為一經組態以進行以下動作之電路：根據自預解碼器3接收之Y選擇信號Y_SEL產生一行開關信號CSW<M:0>及(必要時)藉由使行開關信號CSW<M:0>反相而獲得的信號。由CSW驅動器6產生之行開關信號CSW<M:0>為一由CSW驅動器6供應至行開關8之用以充當一用於控制行開關8之信號的信號。稍後將詳細描述CSW驅動器單元6A。

行開關8為各自經組態以僅包括一NMOS電晶體之開關之一群組。作為替代例，行開關8亦可為TG(傳輸閘)之一群組，TG係藉由將NMOS電晶體及PMOS電晶體之源極彼此連接且藉由將NMOS電晶體及PMOS電晶體之汲極彼此連接而由NMOS電晶體及PMOS電晶體建立。包括於行開關8中的該等開關中之每一者經由感測放大器7中之相應感測放大器而連接至位元線BL中之一者。即，行開關8使用總共(M+1)個開關。

行開關8能夠控制用以選擇及取消選擇全部具有各種類型中之一者的電路中之一者之操作。在圖5之方塊圖中所展示之記憶體裝置的狀況下，行開關8輸出行選擇線CSL<0>至CSL<M>中之一者以選擇感測放大器7中之一者。如圖5之方塊圖中所展示，感測放大器7中之每一者在一連接至感測放大器7之位元線BL與一區域輸入/輸出線LIO及一搭配區域輸入/輸出線/LIO對之間輸入及輸出資料。

一區域輸入/輸出線LIO及一搭配區域輸入/輸出線/LIO對不僅連接至感測器放大器7，而且連接至寫入/抹除驅動器10及主放大器13。

主放大器13為一經組態以進行以下動作之電路：放大由一選定感測放大器7自一記憶體單元MC讀出之輸出資料且借助於I/O緩衝器9將該經放大輸出資料供應至一外部I/O匯流排。

寫入/抹除驅動器10連接至I/O緩衝器9，I/O緩衝器9將來自外部I/O匯流排之輸入資料供應至寫入/抹除驅動器10。寫入/抹除驅動器10借助於區域輸入/輸出線LIO及搭配區域輸入/輸出線/LIO對及選定感測放大器7將輸入資料傳遞至記憶體單元MC。來自外部I/O匯流排之輸入資料最後被儲存於記憶體單元MC中。

控制電路11基於供應至控制電路11之一資料寫入信號WRT、一資料抹除信號ERS及一資料讀取信號RD而操作。

控制電路11具有以下五種功能。

(1)：用以藉由借助於X位址解碼器2將一啟動信號供應至一感測放大器控制部分7A來執行對感測放大器7之控制的功能。

(2)：用以藉由借助於X位址解碼器2將一啟動信號供應至一BLI驅動器5A來執行對BLI開關5之控制的功能。

(3)：用以在資料寫入操作中執行用於控制板極驅動器12及寫入/抹除驅動器10之寫入控制的功能。

(4)：用以在資料寫入操作及資料讀取操作中執行用於控制WL驅動器4之字線控制的功能。

(5)：用以在資料寫入操作及資料讀取操作中執行用於藉由借助於CSW驅動器6將一控制信號供應至行開關8來控制行開關8之行開關控制的功能。

僅由圖5之方塊圖中之一參考符號來指示由控制電路11輸出的各種控制信號中之每一者。然而，稍後將詳細描述該等各種控制信號中之每一者。

圖5之方塊圖未展示其他電路，諸如用於自電源供應電壓產生多種電壓之電路及用於控制時脈信號之產生的電路。

控制系統電路

接下來，以下描述解釋充當X位址解碼器2之基本單元的X選擇器20及充當預解碼器3中所使用之Y位址解碼部分之基本單元的Y選擇器30。接著，以下描述解釋充當WL驅動器4之基本單元的WL驅動器單元4A及充當CSW驅動器6之基本單元的CSW驅動器單元6A。

圖6為展示X選擇器20之典型電路的電路圖。

圖6之電路圖中所展示之X選擇器20經組態以使用提供於前級的四個反相器INV0至INV3、提供於中間級的四個NAND電路NAND0至NAND3以及提供於後級的四個其他反相器INV4至INV7。

X選擇器20接收X位址位元X0及X1，從而根據解碼X位址位元X0及X1之一結果來啟動四個X選擇信號X_SEL0至X_SEL3中之一者。通常，X選擇器20藉由將特定X選擇信號X_SEL設定在高位準來啟動該四個X選擇信號X_SEL0至X_SEL3中之任何特定信號。

圖6之電路圖中所展示之X選擇器20為一典型的2位元解碼器。然而，根據待解碼的輸入X位址位元X之數目，可擴展X位址解碼器2之組態或可增加組成該組態的級之數目以與三個或三個以上的輸入X位址位元X保持一致。

圖7為展示Y選擇器30之典型電路的電路圖。

圖7之電路圖中所展示之Y選擇器30經組態以使用提供於前級的四個反相器INV8至INV11、提供於中間級的四個NAND電路NAND4至NAND7以及提供於後級的四個其他反相器INV12至INV15。

Y選擇器30接收Y位址位元Y0及Y1，從而根據解碼Y位址位元Y0及Y1之一結果來啟動四個Y選擇信號Y_SEL0至Y_SEL3中之一者。通常，Y選擇器30藉由將特定Y選擇信號Y_SEL設定在高位準而啟動該四個Y選擇信號Y_SEL0至Y_SEL3中之任何特定信號。

圖7之電路圖中所展示之Y選擇器30為一典型的2位元解碼器。然而，根據待解碼的輸入Y位址位元Y之數目，可擴展預解碼器3之組態或可增加組成該組態的級之數目以與三個或三個以上的輸入Y位址位元Y保持一致。

圖8為展示WL驅動器4之兩個鄰近WL驅動器單元4A的電路圖。

WL驅動器4使用與記憶體單元矩陣之列或提供於記憶體單元矩陣之每一行上的記憶體單元MC一樣多的WL驅動器單元4A，其各自展示於圖8之電路圖中。如自早先給出之描述顯而易見，組成記憶體單元矩陣之列的數目或提供於記憶體單元矩陣之每一行上的記憶體單元MC之數目為(N+1)。為了更好地理解該解釋，建議讀者回頭參看圖5之方塊圖。

該(N+1)個WL驅動器單元4A中之每一者經驅動以按照一由圖6之電路圖中所展示之X選擇器20選擇(或啟動)之X選擇信號X_SEL操作。在圖8之電路圖中所展示之組態的狀況下，兩個WL驅動器單元4A經驅動以分別按照X選擇信號X_SEL0及X_SEL1操作。由X選擇信號X_SEL0或X_SEL1驅動之WL驅動器單元4A分別啟動字線WL<0>或WL<1>。

如圖8之電路圖中所展示，每一WL驅動器單元4A經組態以使用一NAND電路及一反相器。在圖8之電路圖中所展示之組態的狀況下，上部WL驅動器單元4A經組態以使用一NAND電路NAND8及一反相器INV16。

NAND電路NAND8之輸入端子中之一者接收一WL選擇啟用信號WLEN，而NAND電路NAND8之另一輸入端子接收X選擇信號X_SEL0或X_SEL1。NAND電路NAND8之輸出端子連接至反相器INV16之輸入端子。反相器INV16之輸出端子連接至一字線WL<0>或WL<1>。一由反相器INV16輸出之信號將連接至反相器INV16之字線WL處於作用或不作用狀態下。

圖9為展示CSW驅動器6之兩個鄰近CSW驅動器單元6A的電路圖。

如圖9之電路圖中所展示，每一CSW驅動器單元6A經組態以使用一NAND電路及一反相器。在圖9之電路圖中所展示之組態的狀況下，上部CSW驅動器單元6A經組態以使用一NAND電路NAND12及一反相器INV21。NAND電路NAND12之輸出端子連接至反相器INV21之輸入端子。

NAND電路NAND12之輸入端子中之一者接收一Y開關啟用信號YSWEN，而NAND電路NAND12之另一輸入端子接收由圖7之電路圖中所展示的Y選擇器30選擇(或啟動)之Y選擇信號Y_SEL0或Y_SEL1。若Y開關啟用信號YSWEN及Y選擇信號Y_SEL兩者均被設定在表示作用狀態之高位準，則由NAND電路NAND12輸出之信號處於低位準。因此，在此實施例之狀況下，將行選擇線CSW<0>或CSW<1>設定在表示作用狀態之高位準。

藉由圖5之方塊圖中之參考符號CSW<M:0>來指示行選擇線CSW<0>、CSW<1>等且將其供應至行開關8。

圖5之方塊圖中所展示之控制電路11產生圖8之電路圖中所展示之WL選擇啟用信號WLEN及圖9之電路圖中所展示之Y開關啟用信號YSWEN，從而分別將WL選擇啟用信號WLEN及Y開關啟用信號YSWEN供應至WL驅動器4及CSW驅動器6。

控制電路11基於供應至控制電路11之資料寫入信號WRT、資料抹除信號ERS及資料讀取信號RD而操作，從而產生除WL選擇啟用信號WLEN及Y開關啟用信號YSWEN之外的多種控制信號。除WL選擇啟用信號WLEN及Y開關啟用信號YSWEN以外的該等控制信號包括用於控制BLI(位元線隔離)驅動器5A之BLI信號及用於控制感測放大器控制部分7A之SAE(感測放大器啟用)信號及其反相信號。為了更好地理解該解釋，建議讀者參看圖5之方塊圖。

行電路組態

圖10為展示根據第一實施例之為記憶體裝置提供的行電路之組態的概況電路圖。

如自圖10之電路圖顯而易見，記憶體裝置使用記憶體陣列1及記憶體陣列1之驅動電路。記憶體陣列1包括經佈局以形成一矩陣的多個記憶體單元MC。記憶體單元MC為諸如圖1A及圖1B之電路圖之圖中所展示的記憶體單元。在以下描述中，該等驅動電路亦被稱為周邊電路。與圖5之方塊圖中所展示之記憶體裝置非常相似，記憶體陣列1可經組態以包括各自形成為記憶體單元MC之一子矩陣的一上部記憶體子陣列MSA1及一下部記憶體子陣列MSA2。在此狀況下，上部記憶體子陣列MSA1及下部記憶體子陣列MSA2共用包括於周邊電路中之感測放大器SA，感測放大器SA充當為上部記憶體子陣列MSA1及下部記憶體子陣列MSA2所共用的放大器。然而，並非絕對需要包括由上部記憶體子陣列MSA1及下部記憶體子陣列MSA2共用的感測放大器SA之此組態。實情為，可能建構一替代典型組態，其中上部記憶體子陣列MSA1具備一包括感測放大器SA之周邊電路部分，該感測放大器SA不同於包括於為下部記憶體子陣列MSA2提供的周邊電路中之感測放大器SA。

將本發明之說明書中所使用的技術術語「行電路組態」定義為包括連接至記憶體單元MC(資料係自其讀出)之位元線BL及與早先所描述之直接驗證子操作相關的周邊電路之組態。

圖10為展示一典型行電路組態之電路圖。然而，如自上文之定義顯而易見，各自由一參考記法指示之多個組態部分不必位於具有類似一行之形狀之區域中。只要記憶體單元MC連接至該等組態部分且該等組態部分彼此連接以形成如圖10之電路圖中所展示之組態的組態，便可將如圖10之電路圖中所展示之由記憶體單元MC及該等組態部分形成的組態稱為行電路部分。

另一方面，若將該等組態部分提供於極接近感測放大器7之位置處，則需要將該等組態部分定位於使整個組態可容納於具有類似一行之形狀之區域中的位置處。

應注意，可將本發明之說明書中所使用之技術術語「驅動控制部分」解譯為暗示排除行電路組態之記憶體陣列1、感測放大器7、感測放大器控制部分7A及圖10之電路圖中未圖示的一禁止控制部分的部分。然而，可採用「驅動控制部分」之另一定義。

舉例而言，驅動控制部分可包括一用於產生用於控制圖11之圖中所展示之一行電路之電壓/信號的電路。然而，將在本發明之說明書中使用以暗示針對每複數個行提供的驅動控制部分之技術術語「驅動控制部分」解譯為排除行電路組態之記憶體陣列1、感測放大器7、感測放大器控制部分7A及圖11之電路圖中未圖示的一禁止控制部分的部分。

根據第一實施例之行電路組態具有多個正反器類型之感測放大器(SA)7，其各自用於感測一出現於一位元線BL上之電位。感測放大器7連接至共用感測位元線CSBL及搭配共用感測位元線/CSBL對，以及區域輸入/輸出線LIO及搭配區域輸入/輸出線/LIO對。

感測放大器7之基本組態包括一正反器感測鎖存電路71，其經組態以感測一出現於共用感測位元線CSBL及搭配共用感測位元線/CSBL對之間的一電位之量值且放大該電位。感測放大器7亦具有兩個NMOS電晶體，其均由參考數字72指示且用於控制正反器感測鎖存電路71與區域輸入/輸出線LIO及搭配區域輸入/輸出線/LIO對之間的連接。在以下描述中，亦將共用感測位元線CSBL及搭配共用感測位元線/CSBL對簡單地稱為CSBL對，而亦將區域輸入/輸出線LIO及搭配區域輸入/輸出線/LIO對簡單地稱為LIO對。

正反器感測鎖存電路71對應於本發明之感測放大器。如圖10之電路圖中所展示，該實施例之感測放大器可包括兩個NMOS電晶體，其均由參考數字73指示且由一反相的SA啟用信號/SAE(其為一低作用信號)控制。稍後亦將描述該兩個NMOS電晶體73。

控制該兩個NMOS電晶體72中之每一者以按照藉由圖5之方塊圖中所展示之行開關8確證的一行選擇線CSL上之電位而進入一已接通或斷開狀態。

兩個NMOS電晶體72用於實施用以將感測到並鎖存之資料自記憶體單元MC轉移至區域輸入/輸出線LIO及搭配區域輸入/輸出線/LIO對的資料讀取操作。另外，兩個NMOS電晶體72亦用於實施用以借助於寫入驅動器將感測到並鎖存之資料自區域輸入/輸出線LIO及搭配區域輸入/輸出線/LIO對強行轉移至記憶體單元MC的資料更新操作。

圖10之電路圖中所展示之感測放大器7經組態以包括根據感測到並鎖存之資料控制的設定/重設驅動器75以及一驗證鎖存電路74。驗證鎖存電路74對應於包括於本發明之一禁止控制部分中之鎖存電路，其充當用於保持一指示資料儲存狀態之轉變已足夠或不足的二進位值之電路。

設定/重設驅動器75之資料保持節點中之一者連接至一反相器INVL，反相器INVL用於使由正反器感測鎖存電路71之資料保持節點中之一者保持的資料反相且將該反相的資料載入至兩個傳輸閘電路TG1中。驗證鎖存電路74的一對資料保持節點連接至該兩個傳輸閘電路TG1之控制閘極，該兩個傳輸閘電路TG1提供於感測位元線SBL及搭配感測位元線/SBL對與共用感測位元線CSBL及搭配共用感測位元線/CSBL對之間。

反相器INVL對應於本發明之一鎖存輸入控制部分。該等傳輸閘電路TG1回應於由驗證鎖存電路74進行的保持資料反轉而禁止進行用以感測一電壓之操作。以此方式，該等傳輸閘電路TG1作為用於阻斷出現於共用感測位元線CSBL及搭配共用感測位元線/CSBL對之間的一電壓之改變的開關而起重要作用。因此，該等傳輸閘電路TG1作為根據驗證鎖存電路中所保持之二進位值控制的開關而對應於由本發明提供之開關。用作此開關之傳輸閘電路TG1控制用以將充當第一線之位元線BL連接至感測位元線SBL的操作，及用以在電力上斷開充當第一線之位元線BL與連結至正反器感測鎖存電路71之一感測節點之感測位元線SBL的操作。因此，根據本發明之實施例之概念的第一線實際上包括共用感測位元線CSBL及位元線BL兩者。

驗證鎖存電路74為一經組態以保持在直接驗證子操作中產生之通過或失敗資訊的鎖存電路。

一NMOS電晶體73連接在傳輸閘電路TG1中之一特定傳輸閘電路與正反器感測鎖存電路71之第一資料保持節點之間。同樣地，另一NMOS電晶體73連接在傳輸閘電路TG1中之另一傳輸閘電路與正反器感測鎖存電路71之第二資料保持節點之間。

該等NMOS電晶體73用於將感測放大器7與感測位元線SBL及搭配感測位元線/SBL對以及共用感測位元線CSBL及搭配共用感測位元線/CSBL對分開。在感測放大器7與感測位元線SBL及搭配感測位元線/SBL對以及共用感測位元線CSBL及搭配共用感測位元線/CSBL對在電力上斷開之情況下，有可能減小感測位元線SBL及搭配感測位元線/SBL對以及共用感測位元線CSBL及搭配共用感測位元線/CSBL對所承載之負載。

NMOS電晶體51連接在位元線BL與共用感測位元線CSBL之間以充當由BLI(位元線隔離)信號控制之BLI開關。因此可藉由使NMOS電晶體51處於斷開狀態下而在電力上斷開位元線BL與感測放大器7。

設定/重設驅動器75經組態以包括一設定驅動器75A及一重設驅動器75B。

如圖10之電路圖中所展示，將重設驅動器75B提供於共用感測位元線CSBL與正反器感測鎖存電路71之一BL(位元線)感測節點之間。重設驅動器75B對應於由本發明提供以充當在資料抹除操作中操作之電壓驅動器的電壓驅動器。

另一方面，將設定驅動器75A提供於共用感測位元線CSBL與正反器感測鎖存電路71的一反相資料節點之間，共用感測位元線CSBL將NMOS電晶體51連接至傳輸閘電路TG1。正反器感測鎖存電路71之該反相資料節點係相對於正反器感測鎖存電路71提供於與上文所提及之BL(位元線)感測節點相反之側上。設定驅動器75A對應於由本發明提供以充當在資料寫入操作中操作之電壓驅動器的電壓驅動器。

應注意，搭配共用感測位元線/CSBL為針對位於與正反器感測鎖存電路71之反相資料節點相同之側上的傳輸閘電路TG1提供之輸出線。

圖11為展示根據第一實施例的在圖10之電路圖中展示為行電路的行電路之具體組態的電路圖。

圖11之電路圖中所展示之具體組態基本上藉由將充電/放電電路76添加至圖10之電路圖中所展示之概念性組態而獲得。

充電/放電電路76經組態以包括分別由參考符號P1至P4指示的四個PMOS電晶體。

PMOS電晶體P1之源極連接至一用於供應一讀取BL電壓VR(亦被稱為讀取驅動電壓VR)之線，而PMOS電晶體P1之汲極連接至共用感測位元線CSBL。PMOS電晶體P1之閘極連接至一用於供應一反相的讀取預充電信號/PRER之線。

PMOS電晶體P2之源極連接至一用於供應一讀取BL參考電壓VREFR(亦被稱為讀取驅動參考電壓VREFR)之線，而PMOS電晶體P2之汲極連接至搭配共用感測位元線/CSBL。PMOS電晶體P2之閘極連接至用於供應該反相的讀取預充電信號/PRER之該線。

PMOS電晶體P3之源極連接至一用於供應一電源電壓Vdd之線，而PMOS電晶體P3之汲極連接至共用感測位元線CSBL。PMOS電晶體P3之閘極連接至一用於供應一反相的重設信號/RESP之線。

PMOS電晶體P4之源極連接至一用於供應一驗證BL參考電壓VREFV之線，而其汲極連接至搭配共用感測位元線/CSBL。PMOS電晶體P4之閘極連接至一用於供應一反相的驗證預充電信號/PREV之線。

設定驅動器75A使用一反相器、一PMOS開關及一NMOS開關。該反相器具有一PMOS電晶體及一NMOS電晶體，其彼此串聯連接。該PMOS開關為一用於控制該反相器之端子中之一特定端子至一電源供應器之高位準側的連接之PMOS電晶體。另一方面，該NMOS開關為一用於控制該反相器之另一端子至充當該電源供應器之低位準側之接地GND的連接之NMOS電晶體。重設驅動器75B具有與設定驅動器75A相同的組態。

設定驅動器75A中所使用之該PMOS開關由一反相的程式化BL驅動脈衝/BLDP(其為一低作用信號)控制，該PMOS開關充當一用於控制反相器之特定端子至電源供應器之高位準側之連接的開關。另一方面，設定驅動器75A中所使用之該NMOS開關由一程式化BL驅動脈衝BLDP(其為一高作用信號)控制，該NMOS開關充當一用於控制反相器之另一端子至電源供應器之低位準側之連接的開關。

同樣地，重設驅動器75B中所使用之該PMOS開關由一反相的抹除BL驅動脈衝/BLDE(其為一低作用信號)控制，該PMOS開關充當一用於控制反相器之特定端子至電源供應器之高位準側之連接的開關。另一方面，重設驅動器75B中所使用之該NMOS開關由一抹除BL驅動脈衝BLDE(其為一高作用信號)控制，該NMOS開關充當一用於控制反相器之另一端子至電源供應器之低位準側之連接的開關。

連接在感測位元線SBL與搭配感測位元線/SBL之間的正反器感測鎖存電路71為交叉耦合鎖存類型之感測放大器。

正反器感測鎖存電路71使用彼此交叉連接之兩個反相器。詳細地說，該等反相器中之一特定者之輸出端子連接至另一反相器之輸入端子，而該特定反相器之輸入端子連接至該另一反相器之輸出端子。該等反相器中之每一者具有一PMOS電晶體21及一NMOS電晶體22。

將一PMOS電晶體23連接在一為該兩個PMOS電晶體21所共用之源極與一用於供應一電源供應器之電壓的線之間。PMOS電晶體23由一反相的感測放大器啟用信號/SAE(其為一低作用信號)控制。另一方面，一NMOS電晶體24連接在一為該兩個NMOS電晶體22所共用之源極與一用於供應接地GND之電壓的線之間。NMOS電晶體24由一感測放大器啟用信號SAE(其為一高作用信號)控制。

與正反器感測鎖存電路71之組態非常相似，驗證鎖存電路74亦為一交叉耦合鎖存類型之感測放大器。驗證鎖存電路74的兩個反相器中之每一者具有一PMOS電晶體21a及一NMOS電晶體22a。

接下來，如下解釋一反相器INVL。該反相器之電路組態本身等同於設定驅動器75A及重設驅動器75B之組態。詳細地說，反相器INVL使用一反相器、一PMOS開關及一NMOS開關。該反相器具有一PMOS電晶體及一NMOS電晶體，其彼此串聯連接。該PMOS開關為一用於控制該反相器之端子中之一特定端子至一電源供應器之高位準側之連接的PMOS電晶體。另一方面，該NMOS開關為一用於控制該反相器之另一端子至接地GND之連接的NMOS電晶體，該接地GND充當該電源供應器之低位準側。

用於控制反相器INVL之特定端子至電源供應器之高位準側的連接之PMOS開關由一反相的鎖存信號/LATCH(其為低作用信號)控制。另一方面，用於控制反相器INVL之另一端子至該電源供應器之低位準側的連接之NMOS開關由一鎖存信號LATCH(其為高作用信號)控制。

將用於重設驗證鎖存電路74之NMOS電晶體25連接在接地GND與一為驗證鎖存電路74提供之節點之間，該節點用以充當用於控制傳輸閘電路TG1之PMOS側的節點。NMOS電晶體25由一鎖存重設信號LRES控制。NMOS電晶體25為本發明所提供之重設部分的典型實例。

另外，將用於調整負載目的之假負載DL強加於連接至設定驅動器75A之輸入端子的搭配感測位元線/SBL上。

應注意，如圖11之電路圖中所展示，該行電路組態具有分別提供於頂部及底部的兩個NMOS電晶體51。此係因為感測放大器7由兩個記憶體子陣列共用。藉由以此方式提供該兩個NMOS電晶體51，有可能選擇該兩個記憶體子陣列中之感測放大器7將被指派至的一者。

另外，由一定向在圖11之電路圖中之列方向上之線供應的每一控制信號由其他感測放大器7共用，該等其他感測放大器7經佈局在列方向上但圖11之電路圖中未圖示。希望為其他感測放大器中之每一者或為記憶體陣列矩陣之每一行提供一等同於圖11之電路圖中所展示之行電路組態的行電路組態。

應注意，在圖11之電路圖中分別由參考記法/PRER、/RESP、/PREV、VREFR、VREFV及VR來指示的預充電系統信號(及電壓)係由圖5之方塊圖中所展示之感測放大器控制部分7A(或控制電路11)供應。

另外，分別由參考記法/BLDP、BLDP、/BLDE及BLDE來指示以充當用於控制設定/重設驅動器75之信號的控制信號亦由圖5之方塊圖中所展示之控制電路11產生。

資料設定(或寫入)操作

接下來，藉由參看操作波形將根據第一實施例之操作方法解釋為隨著時間經過而進行的資料設定操作(亦被稱為資料寫入操作)之方法，該等操作波形各自展示於圖12A至圖12O2之時序圖中以表示一時序流程。在該操作方法之描述中，適當參看圖11之電路圖。

應注意，在以下描述中，在一些狀況下，亦將一亦被稱為一資料寫入操作之資料設定操作稱為一程式化操作。另外，為了防止解釋在以下描述中變複雜，替代藉由明確地將一信號名稱附加至一控制信號來規定該控制信號，在一些狀況下，藉由僅規定一指派給該控制信號之參考記法來指示該控制信號。舉例而言，在一些狀況下，替代指定一位元線隔離信號BLI，僅使用一信號BLI，且替代指定一反相的讀取預充電信號/PRER，僅使用一信號/PRER。此參考簡化亦同樣適用於電位以及電壓。即，替代藉由明確地將一名稱附加至一電位或一電壓來規定該電位或該電壓，在一些狀況下，藉由僅規定一指派給該電位或該電壓之參考記法來指示該電位或該電壓。舉例而言，在一些狀況下，替代指定一出現於位元線BL上之電位，僅使用一BL電位，且替代指定一出現於共用感測位元線CSBL上之電位，僅使用一CSBL電位。

另外，展示資料寫入操作或資料設定操作之波形的圖12A至圖12O2之波形時序圖中所使用之參考記法「放電」指示在將一電壓施加至一線之後進行的操作，其用以將所施加之電壓自該線移除且用以產生出現於該線上之電位之改變作為一電位改變，該電位改變被偵測為在將該線設定在HiZ(高阻抗)狀態下之後發生的改變。通常，藉由進行一預充電操作而將電壓施加至線。作為替代例，亦可藉由進行一電源供應轉變(power-supply Tran)操作而將電壓施加至線，將稍後藉由參看圖13A至圖13O2之時序圖來解釋該電源供應轉變操作。然而，可藉由實際上對電荷充電或放電來進行「放電」操作。

參考之簡化及參考記法「放電」之意義亦同樣適用於對其他操作之描述，諸如稍後藉由參看圖13A至圖13O2之時序圖解釋的資料抹除操作(亦被稱為資料重設操作)及稍後藉由參看圖14A至圖14O2之時序圖解釋的資料讀取操作。

圖12A之波形中所使用之參考記法PLT指示至此所使用之技術術語「板極」。

諸如圖1A及圖1B之圖的圖中所展示之板極線PL係藉由利用整個記憶體陣列1之均一電位以一整合方式驅動，或藉由利用組成記憶體陣列1之區塊(或記憶體子陣列)中之每一者的均一電位以一整合方式驅動。因此，不存在必須規定用於驅動板極線PL之每一個別電位的原因。此為採用利用圖12A之波形中之參考記法PLT指示均一電位的概念之原因。可將板極線PL視為各自展示於諸如圖1A及圖1B之圖的圖中的板極線PL之一群組，或可假設其已由一具有類似板之形狀之導電層建立。

在圖12A至圖12O2之波形時序圖中之時間T0之前的一時間段中，反相的重設信號/RESP、反相的驗證信號/PREV及位元線隔離信號BLID中之每一者維持在H(高)位準，而所有其他信號之電壓保持在諸如參考電壓Vss之位準的L(低)位準。

另外，PLT電位如圖12A之波形中所展示維持在一固定H位準FixH。另一方面，LIO電位如圖12B之波形中所展示維持在一固定L位準FixL。

同樣地，圖12G1之波形中所展示之信號BLIU及信號LRES中之每一者維持在固定H位準FixH，而電壓BLDE及信號LATCH中之每一者分別如圖12H2及圖121之波形中所展示維持在固定L位準FixL。

由於鎖存重設信號LRES如圖12J之波形中所展示維持在H位準，因此圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體25維持在已接通狀態下。因此，傳送閘電路TG1及TG2亦同樣均維持在已接通狀態下。另外，由於反相的感測放大器啟用信號/SAE如圖12K之波形中所展示維持在H位準，因此圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體73維持在已接通狀態下。除此之外，位元線隔離信號BLI中之每一者維持在H位準。詳細地說，位元線隔離信號BLIU如圖12G1之波形中所展示維持在固定H位準FixH，而位元線隔離信號BLID如圖12G2之波形中所展示在時間T0之前維持在固定H位準。因此，圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體51維持在已接通狀態下。

因此，感測位元線SBL維持在藉由共用感測位元線CSBL連接至位元線BL之狀態下，而搭配感測位元線/SBL維持在藉由搭配共用感測位元線/CSBL連接至位元線BL之狀態下。應注意，感測位元線SBL連結至正反器感測鎖存電路71的兩個儲存節點中之一者，而搭配感測位元線/SBL連結至正反器感測鎖存電路71之另一儲存節點。

另外，由於反相的讀取預充電信號/PRER為一在設定為L位準下時啟動之低作用信號，則包括於圖11之電路圖中所展示之行電路組態中所使用的充電/放電電路76中之PMOS電晶體P1維持在已接通狀態下，從而使出現於感測位元線SBL上之SBL電位及出現於位元線BL上之BL電位分別如圖12M1及圖12N中所展示預充電至讀取驅動(讀取BL)電壓VR。

同時，搭配感測位元線/SBL維持在藉由維持在已接通狀態下之傳輸閘電路TG1連接至搭配共用感測位元線/CSBL之狀態下。

由於反相的讀取預充電信號/PRER維持在L位準，因此圖11之電路圖中所展示之PMOS電晶體P2維持在已接通狀態下。在PMOS電晶體P2維持在已接通狀態之情況下，將在圖12A至圖12O2之波形時序圖中由參考記法VRR指示的讀取驅動(讀取BL)參考電壓VREFR施加至搭配共用感測位元線/CSBL。將電壓VRR如圖12M2之波形中所展示般傳播至搭配感測位元線/SBL。

電壓VRR(亦即，讀取驅動(讀取BL)參考電壓VREFR)及讀取驅動(讀取BL)電壓VR中之每一者為在資料讀取操作中經施加至記憶體單元MC之電壓及不導致更新干擾之大電壓。

在此實施例中，將表示讀取驅動(讀取BL)參考電壓VREFR之電壓VRR設定為略大於讀取驅動(讀取BL)電壓VR的量值，如圖12O1及圖12O2之波形中所展示。

如早先所解釋，在圖5及圖11之圖中所展示之典型組態中，感測放大器7由分別提供於上部側及下部側上以分別充當記憶體子陣列MSA1及MSA2的兩個MAT共用。

位元線隔離信號BLIU控制記憶體子陣列MSA1至感測放大器7之連接，而位元線隔離信號BLID控制記憶體子陣列MSA2至感測放大器7之連接。

如圖12G1及圖12G2之波形中所展示，維持在H位準之位元線隔離信號BLIU使提供於上部側上的MAT保持在始終被選擇的狀態下。在隨後的時間T0立即將位元線隔離信號BLID設定為L位準以便取消選擇提供於下部側上的MAT。

因此，由位元線隔離信號BLIU控制之NMOS電晶體51始終維持在已接通狀態下，從而將位元線BL連續地連接至共用感測位元線CSBL。

在時間T0，反相的讀取預充電信號/PRER如圖12D之波形中所展示改變至H位準，以便使包括於圖11之電路圖中所展示之行電路組態中的PMOS電晶體P1及P2中之每一者處於斷開狀態下。因此，預充電操作結束。

大約與時間T0同時，如圖12E之波形中所展示，將反相的重設信號/RESP之一負脈衝施加至包括於圖11之電路圖中所展示之行電路組態中的PMOS電晶體P3之閘極，以便使PMOS電晶體P3處於已接通狀態下。因此，共用感測位元線CSBL經充電至一電源供應電壓Vdd，從而將出現於感測位元線SBL上之電位及出現於位元線BL上之電位中之每一者分別設定在電源供應電壓Vdd之位準，如圖12M1及圖12N之波形中所展示。

如圖12O1及圖12O2之波形中所展示，讀取驅動(讀取BL)電壓VR低於電源供應電壓Vdd，使得感測位元線SBL及位元線BL中之每一者經進一步預充電。

大約與時間T0同時，如圖12F之波形中所展示，將反相的驗證預充電信號/PREV之一負脈衝施加至包括於圖11之電路圖中所展示之行電路組態中的PMOS電晶體P4之閘極，以便使PMOS電晶體P4處於已接通狀態下。因此，如圖12M2之波形中所展示，搭配共用感測位元線/CSBL及搭配感測位元線/SBL中之每一者處於驗證BL參考電壓VREFV之位準，該驗證BL參考電壓VREFV在圖12A至圖12O2之波形時序圖中由參考記法VRV指示。

如圖12O1及圖12O2之波形中所展示，電壓VRV充分低於電壓VRR，因此搭配感測位元線/SBL及搭配共用感測位元線/CSBL中之每一者經放電。

應注意，在稍後將描述之直接驗證子操作中將電壓VRV(亦即，驗證BL參考電壓VREFV)用作參考電壓。

在介於時間T0與時間T1之時段期間進行之操作包括用以將感測位元線SBL維持在電源供應電壓Vdd之H位準以便在H位準下更新感測鎖存電路之初始狀態的操作。

在時間T1，分別如圖12E及圖12F之波形中所展示，結束用以連續地施加一負脈衝至PMOS電晶體P3及P4之操作。因此，確證感測位元線SBL及搭配感測位元線/SBL對上的固定電壓之狀態亦同樣終止。

如之前所描述，鎖存重設信號LRES如圖12J之波形中所展示始終維持在一固定H位準。因此，在圖11之電路圖中所展示之行電路組態中，NMOS電晶體25及傳輸閘電路TG1中之每一者保持在已接通狀態下。直至時間T1，NMOS電晶體25之已接通狀態使驗證鎖存電路74之第二節點維持在接地GND之固定電位。因此，連接至反相器INVL以充當驗證鎖存電路74之第一節點之節點維持在電源供應電壓Vdd之位準。

在時間T1，由於用以連續地施加一負脈衝至PMOS電晶體P3及P4中之每一者的閘極之操作被終止以結束確證感測位元線SBL及搭配感測位元線/SBL對上之固定電壓的狀態，因此將設定為電源供應電壓Vdd之H位準的BL電位供應至圖11之電路圖中所展示之行電路結構中所使用的反相器INVL之輸入端，使得出現於驗證鎖存電路74之第一節點上之電位被下拉至接地GND之L位準。另一方面，歸因於NMOS電晶體25之已接通狀態，驗證鎖存電路74之另一(或第二)節點將被下拉至L位準。然而，由於反相器INVL之驅動能力強，因此保持在驗證鎖存電路74中之資料自H位準改變至L位準。

因此，該兩個傳輸閘電路TG1斷開，使得感測位元線SBL及搭配感測位元線/SBL對經由傳輸閘電路TG1解除由感測位元線SBL及搭配感測位元線/SBL對而承載之負載，該負載作為記憶體單元陣列之側上之負載。如圖12N之波形中所展示，出現於位元線BL上之電位在一於時間T1開始之時段期間處於HiZ(高阻抗)狀態下。在出現於位元線BL上之電位的此HiZ狀態下，傳輸閘電路TG1維持在斷開狀態下。

在此時間段期間，設定驅動器75A及重設驅動器75B中之每一者維持在斷開狀態下。因此，尚未進行經由設定/重設驅動器75控制之資料設定操作。

如圖12K之波形中所展示，感測放大器啟用信號SAE在時間T1作出至H位準之轉變。

因此，在時間T1，在維持感測位元線SBL上之電源供應電壓Vdd之H位準的狀態下，正反器感測鎖存電路71被啟動。結果，在一表示記憶體單元MC之程式化位元下，感測位元線SBL與搭配感測位元線/SBL對之間的電位差如圖12O1之波形中所展示增加至一最大值，該最大值等於電源供應電壓Vdd之量值。同樣地，在圖中均未展示的禁止位元下，感測位元線SBL及搭配感測位元線/SBL對之間的電位差如圖12O2之波形中所展示亦增加至該最大值。程式化位元為充當之前所提及之程式化操作之目標的位元，而禁止位元不為程式化操作之目標。

另外，在時間T1，將出現於字線WL上之電位如圖12C之波形中所展示設定在H位準。在此時間點，出現於位元線BL上之電位及出現於板極PLT上之電位中之每一者已被設定在H位準，使得電流不流至記憶體單元MC。因此，寫入脈衝尚未經施加至記憶體單元MC。

時間T2與時間T3之間的時段為程式化資料輸入時段。在時間T2，如圖12L之波形中所展示，將一正脈衝施加至一設定目標行之行選擇線CSL，該行係充當資料設定操作之目標之行。因此，在設定目標行中，圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體72處於已接通狀態下。在彼時，出現於區域輸入/輸出線LIO上之電位如圖12B之波形中所展示已被設定在L位準。因此，儲存於正反器感測鎖存電路71中之資料如圖12O1之波形中所展示自H位準改變至L位準。即，儲存於正反器感測鎖存電路71中之資料自H位準改變至L位準所在之行為設定目標行。

另一方面，在一為不充當設定操作之目標之行的非設定目標行中，行選擇線CSL未被啟動。因此，出現於初始設定之感測位元線SBL上之電位如圖12O2之波形中所展示維持在H位準以防止進行資料設定操作。

當儲存於正反器感測鎖存電路71中之資料自H位準改變至L位準時，出現於驗證鎖存電路74之第一節點處的用以表示驗證鎖存電路74所保持之資料的電位由圖11中所展示之反相器INVL自L位準改變至H位準。因此，該兩個傳輸閘電路TG1均處於已接通狀態下。

然而，由於感測放大器啟用信號SAE維持在H位準的時段繼續至時間T4，因此圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體73之斷開狀態維持原狀。應注意，感測放大器啟用信號SAE維持在H位準之時段為反相的SA啟用信號/SAE維持在L位準之時段。

介於時間T3與時間T4之間的時段為第一資料設定時段，其亦被稱為第一程式化時段。

在時間T3，如圖12H1之波形中所展示施加信號BLDP之一正脈衝以便開始資料設定操作。在以下描述中，信號BLDP之正脈衝亦被稱為BLDP脈衝。信號BLDP維持在H位準之時段為設定DC電流流至記憶體單元MC之時段。設定DC電流為在資料寫入(或設定)操作期間流動之單元電流。

詳細地說，當將信號BLDP設定在H位準時，圖11之電路圖中所展示之行電路組態中所使用之設定驅動器75A被啟動。

在作為指示將感測位元線SBL維持在L位準之狀態係由正反器感測鎖存電路71保持之波形的圖12O1之波形的情況下，L位準由設定驅動器75A反相為H位準，其導致被設定在L位準之BL電位。接著將設定在L位準之BL電位作為一設定脈衝施加至記憶體單元MC。在圖12O1之波形中，將正被設定在L位準之BL電位展示為表示BL電位之變化的細之實線，BL電位在時間T3開始自電源供應電壓Vdd下降。

另一方面，若將感測位元線SBL維持在H位準之狀態係由正反器感測鎖存電路71保持，則保持將BL電位維持在H位準之狀態。因此，無設定脈衝被施加至記憶體單元MC。

作為將設定脈衝施加至記憶體單元MC之結果而施加在充當第一線之位元線BL與充當第二線之板極線PL(或板極PLT)之間的脈衝對應於根據本發明之寫入脈衝。

在時間T4，信號BLDP改變至L位準以便結束用以為記憶體單元MC提供設定脈衝之操作，設定脈衝大體上為如上所述的根據本發明之寫入脈衝。同時，開始在此實施例之狀況下為充電過程之BL放電過程。

又與此同時，將感測放大器啟用信號SAE設定在L位準以便使出現於位元線BL上之電位處於短路狀態下，在短路狀態下，出現於位元線BL上之電位經由共用感測位元線CSBL而施加至感測位元線SBL。因此，出現於位元線BL上之電位經由共用感測位元線CSBL而轉移至感測位元線SBL。另外，用以將電力自電源供應器供應至正反器感測鎖存電路71之操作被停止。

除此之外，又與此同時，施加反相的驗證預充電信號/PREV之一脈衝以在驗證BL參考電壓VREFV(亦即，電壓VRV)下對搭配感測位元線/SBL預充電，如圖12M2中所展示。

出現於位元線BL上之電位經由記憶體單元MC之充電係作為自時間T4開始之電位增加而觀測到。因此，出現於感測位元線SBL上之電位如圖12O1之波形中所展示增加。

第一設定脈衝之施加使出現於位元線BL上之電位減少至接地GND之位準。更具體言之，在時間T3進行的用以施加BLDP脈衝之操作使出現於位元線BL上之電位降低至接地GND之位準。因此，一單元電流流至記憶體單元MC，且結果，進行亦被稱為資料設定操作之資料寫入操作的第一資料轉變子操作。然而，藉由僅施加第一設定脈衝，出現於位元線BL上之電位的增加(亦即，出現於感測位元線SBL上之電位的增加)並不足夠。因此，資料寫入操作之第一資料轉變子操作並不充分。

在時間T5，將感測放大器啟用信號SAE設定在H位準以使正反器感測鎖存電路71處於操作狀態下。同時，共用感測位元線CSBL與感測位元線SBL彼此在電力上斷開。

由SBL電位及/SBL電位判定保持在正反器感測鎖存電路71中之資料，SBL電位及/SBL電位係在感測放大器啟用信號SAE維持在H位準時所獲得。更具體言之，藉由放大出現於感測位元線SBL上之電位與驗證BL參考電壓VREFV之電位(亦即，電壓VRV之電位)之間的差判定保持在正反器感測鎖存電路71中之資料。然而，由於在時間T5所觀測到的SBL電位低於VRV電位，因此出現於感測位元線SBL上之電位與出現於搭配感測位元線/SBL上之電位之間的關係僅回復至在時間T4之前佔優勢之狀態。此暗示，藉由僅施加第一設定脈衝，資料寫入操作並不充分。

另一方面，在取消選擇之行(亦即，之前所提及之非設定目標行)中，出現於位元線BL上之電位按原狀維持在電源供應電壓Vdd之位準。因此，維持判定之成功結果的成功驗證狀態。即，即使施加BLDP脈衝，亦維持一禁止狀態。

如上所述，圖12A至圖12O2之波形時序圖指示，在施加第一設定脈衝後，出現於感測位元線SBL上之電位低於出現於搭配感測位元線/SBL上之電位。因此，出現於感測位元線SBL上之電位之L位準為儲存於正反器感測鎖存電路71中之資料。即，記憶體單元MC之大電阻指示，直接驗證子操作已產生一非成功判定結果，其指示資料轉變子操作未成功地進行。因此，有必要重新施加信號BLDP之下一脈衝作為第二設定脈衝。

在自滯後於時間T5一預先判定的間隔之時間T6開始的時段中，將已在介於時間T3與時間T6之間的時段中執行的該等操作重複地進行預定複數次。該等操作為藉由設定脈衝開始之第一資料轉變子操作及第一直接驗證子操作。在圖12A至圖12O2之波形時序圖的狀況下，將用以施加一設定脈衝之操作及驗證子操作重複三次。即，用以施加一設定脈衝之操作及驗證子操作總共進行四次。施加一設定脈衝以便進行早先所描述之資料轉移(亦即，寫入)子操作。

在圖12A至圖12O2之波形時序圖的狀況下，由於第二設定脈衝之施加，因此第二直接驗證子操作產生一成功判定結果，其指示第二資料轉變子操作已成功進行。即，當感測放大器啟用信號SAE在施加第二設定脈衝之後處於一高作用狀態下時，出現於感測位元線SBL上之電位的位準與出現於搭配感測位元線/SBL上之電位的位準之間的關係在第二直接驗證子操作期間顛倒，如圖12O1之波形中所展示。更具體言之，由於感測放大器啟用信號SAE在第二直接驗證子操作期間處於一高作用狀態下，因此出現於感測位元線SBL上之電位如實線所指示正增加至電源供應電壓Vdd之位準，而出現於搭配感測位元線/SBL上之電位如虛線所指示正減少至接地GND之位準。

因此，在感測位元線SBL經設定在L位準之情況下，正反器感測鎖存電路71穩定，且此L位準由反相器INVL反相至H位準以便更新儲存於驗證鎖存電路74中之資料。結果，傳輸閘電路TG1處於斷開狀態下，且同時，即使在此之後施加一BLDP脈衝，出現於位元線BL上之電位亦維持在電源供應電壓Vdd之位準。因此，禁止狀態得以維持。

在根據該實施例之電路中，該電路具有一組態，其中如上所述，利用一與在資料寫入操作已變得足夠之一時間點一致的時序，由感測放大器SA產生之結果用以自動分開感測放大器之輸入端子與位元線BL，且維持保持出現於位元線BL上之電位之狀態以避免位元線BL與板極線PL之間的電位差之產生。

當同時對複數個行進行該操作時，針對該等行中之任何特定行，可獨立於除該特定行以外之行執行資料設定操作及包括於資料設定操作中之禁止控制。

如圖12A至圖12O2之波形時序圖中所展示，在施加第四個設定脈衝之後，出現於字線WL上之電位回復至不作用狀態之L位準以便結束資料設定操作。另外，在資料設定操作結束時，控制除由出現於字線WL上之電位表示之信號以外的各種信號之電位以重新建立在時間T0之前已存在之預充電狀態。

更具體言之，對位元線BL預充電以便將出現於位元線BL上之電位設定在等於讀取驅動(讀取BL)電壓VR之電位，而對搭配感測位元線/SBL預充電以將出現於搭配感測位元線/SBL上之電位設定在等於電壓VRR(亦即，讀取驅動(讀取BL)參考電壓VREFR)之電位。另外，藉由將至此已維持在不作用狀態下之信號BLID設定在H位準，可對上部MAT及下部MAT中之位元線BL預充電。

在上述的資料設定操作(亦被稱為資料寫入操作)之狀況下，在藉由施加充當設定脈衝之BLDP脈衝開始的資料轉變子操作之後出現於位元線BL上之電位放電，且藉由感測放大器7讀出由用以對出現於位元線BL上之電位放電之過程引起的電位改變。(應注意，在此實施例之狀況下，實際上藉由執行自板極線PL之充電過程來進行用以對出現於位元線BL上之電位放電的過程)。即，消除了設定出現於位元線BL上之電位以為驗證子操作之執行做準備之特殊步驟。換言之，在驗證子操作中進行資料轉變子操作至驗證子操作之直接轉變。因此將根據本實施例之在無特殊步驟情況下進行之驗證子操作稱為資料設定操作(亦被稱為資料寫入操作)中之直接驗證子操作。在將用以施加充當設定脈衝之BLDP脈衝以便開始資料轉變子操作之操作及直接驗證子操作重複進行多次之資料設定操作的狀況下，設定出現於位元線BL上之電位以便為間接驗證子操作之執行做準備的特殊步驟之消除具有減小資料寫入操作之執行時間的巨大效應。

另外，用以施加一設定脈衝之過程、充電或放電過程、感測及驗證過程以及禁止控制可在一個寫入循環中作為一資料寫入複合操作執行。當同時對複數個行進行此資料寫入複合操作時，針對該等行中之任何特定行，可獨立於除該特定行以外之行執行複合操作。因此，即使在寫入速度歸因於裝置變化及其類似者而在行之間變化之組態的狀況下，當重複寫入循環時，可自具有最短資料寫入時間之高速單元之側開始逐個單元順序地進行至禁止狀態之轉變。結果，各自作為資料寫入操作之結果而獲得的記憶體單元電阻之分布可含於一窄範圍內。

應注意，在本實施例中，藉由進行用以使出現於經受直接驗證子操作之位元線BL上之電位自接地GND之位準增加之充電過程來改變出現於該位元線BL上之電位。然而，亦可以另一方式改變出現於經受直接驗證子操作之位元線BL上之電位。舉例而言，一旦出現於位元線BL上之電位被設定在高位準，便接著使位元線BL放電至低位準。隨後，在直接驗證子操作中偵測出現於位元線BL上之電位的改變。

由該實施例採用以進行上述之資料設定(或寫入)操作之資料設定方法(亦被稱為資料寫入方法)具有以下步驟：

(1)：寫入脈衝施加步驟(對應於資料轉變子操作)一寫入脈衝施加步驟為產生一記憶體單元電流以在充當第一線之位元線BL與充當第二線之板極線PL(或板極PLT)之間流動以便將資料寫入至記憶體單元MC中之步驟。因此，如圖12A至圖12O2之波形時序圖中所展示之界定在時間T3與T4之間的作為用於施加BLDP脈衝的時段之時段為寫入脈衝施加步驟之中心，該BLDP脈衝充當一寫入脈衝。應注意，在該寫入脈衝施加步驟，亦可進行一初始化過程。

(2)：用於驗證之讀取步驟(對應於直接驗證子操作)一用於驗證之讀取步驟為在施加該寫入脈衝之後將充當第一線之位元線BL設定在高阻抗狀態下且感測歸因於流經可變電阻單元電阻器Rcell之電流而發生在第一線上之電力改變的步驟，該可變電阻單元電阻器Rcell充當記憶體單元MC之可變電阻儲存元件。因此，圖12A至圖1202之波形時序圖中所展示之一介於時間T4與T6之間的時段為用於驗證之讀取步驟的時段。在此實施例中，用以感測第一線中發生之電力改變的操作為一電壓感測操作。然而，應注意，用以感測第一線中發生之電力改變的操作亦可為一電流感測操作。

(3)：禁止控制步驟

禁止控制步驟為基於在用於驗證之讀取步驟偵測出現於感測放大器SA之感測節點處之電位的結果設定禁止該感測節點在下一驗證子操作中電力改變之狀態的步驟。詳細地說，進行禁止控制步驟以便判定歸因於在第一線已設定在圖12A至圖12O2之波形時序圖中所展示之高阻抗狀態下流經可變電阻儲存元件之電流而在第一線上發生之電力改變在介於時間T4與T5之間的時段中是否已超過充當一驗證BL參考電壓VREFV之電壓VRV，且以便基於關於第一線上發生之電力改變是否已超過電壓VRV之判定之結果而判定是否進行用以更新儲存於圖11之電路圖中所展示之行電路組態的驗證鎖存電路74中之資料的操作。

資料重設(抹除)操作

圖13A至圖13O2為展示各自表示根據第一實施例進行之資料重設操作(亦被稱為資料抹除操作)中所使用的一信號之時序流程之波形的時序圖。

在圖13A至圖13O2之波形時序圖中所展示之從時間T0開始的資料重設操作之前，出現於板極線PL上之PLT電位維持在一等於電源供應電壓Vdd之狀態的狀態下，如圖13A之波形中所展示。另外，為信號BLIU及BLID之信號BL維持在H位準，而反相的讀取預充電信號/PRER維持在L位準，分別如圖13G1、圖13G2及圖13D之波形中所展示。因此，圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體51及PMOS電晶體P1中之每一者維持在已接通狀態下，而出現於位元線BL上之電位維持在已預充電至讀取驅動(讀取BL)電壓VR之位準的狀態下，如圖13N之波形中所展示。

讀取驅動(讀取BL)電壓為在資料讀取操作中經施加至記憶體單元MC之電壓。讀取驅動(讀取BL)電壓VR為不導致更新干擾之電壓。

另外，由於鎖存重設信號LRES如圖13J之波形中所展示維持在H位準，因此圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體25維持在已接通狀態下。結果，該兩個傳輸閘電路TG1中之每一者亦同樣維持在已接通狀態下。另外，由於反相的讀取預充電信號/PRER如圖13D之波形中所展示維持在L位準，因此圖11之電路圖中所展示之行電路組態中所使用之PMOS電晶體P2維持在已接通狀態下，且連接至搭配感測位元線/SBL之用以在資料讀取操作中充當參考之SA節點維持在已預充電至充當讀取驅動(讀取BL)參考電壓VREFR之電壓VRR之位準的狀態下。藉由使NMOS電晶體25處於已接通狀態下，驗證鎖存電路74被重設。驗證鎖存電路74之重設狀態為一重設驗證通過狀態或傳輸閘電路TG1之已接通狀態。另外，如稍後將詳細描述，驗證鎖存電路74經組態以能夠根據一由正反器感測鎖存電路71產生之感測結果而進入一反向狀態，其為重設驗證通過狀態之反向。因此，不必施加一額外重設脈衝，該額外重設脈衝不為在一接下來進行的預讀取操作中傳遞之MC(記憶體單元)位元所需要。

如圖13M1至圖13M4以及圖13O1及圖13O2之波形中所展示，顯然，出現於感測位元線SBL上之電位維持在VR位準，而出現於搭配感測位元線/SBL上之電位維持在VRR位準。應注意，在圖13M1至圖13M4之波形中，作為後綴附加至一信號之符號(E)指示該信號與充當資料抹除操作之目標的記憶體單元之位元有關，而作為後綴附加至一信號之符號(I)指示該信號與充當資料抹除禁止操作之目標的記憶體單元之位元有關。

當開始資料抹除操作時，首先，在時間T0，使PLT電位反相至參考電壓Vss之位準，如圖13A之波形中所展示。PLT電位被反相，因為假設ReRAM進行雙極操作，使得電流必須在一與資料設定操作中之電流之方向相反的方向上流經記憶體單元MC。雙極操作為2極操作，其中可使電流流經記憶體單元MC之方向反向。

另外，在PLT電位改變至參考電壓Vss之後，資料讀取操作中所使用之讀取驅動(讀取BL)電壓VR及資料讀取操作中所使用之充當讀取驅動(讀取BL)參考電壓VREFR的電壓VRR中之每一者改變至一最佳值，如圖13O1及圖13O2之波形中所展示。藉由一驅動控制部分中所使用之一電壓控制電路執行用以改變讀取驅動(讀取BL)電壓VR及讀取驅動(讀取BL)參考電壓VREFR之控制。應注意，在圖中均未展示電壓控制電路本身。在此實施例中，資料讀取操作中所使用之讀取驅動(讀取BL)電壓VR及資料讀取操作中所使用之充當讀取驅動(讀取BL)參考電壓VREFR之電壓VRR減小至一低位準。在圖13A至圖13O2之波形時序圖中，藉由參考短語「電源供應轉變」指示用以將讀取驅動(讀取BL)電壓VR及讀取驅動(讀取BL)參考電壓VREFR中之每一者驅動至一低位準之控制。

結果，位元線BL及搭配感測位元線/SBL中之每一者作出至資料重設操作之讀取電壓之轉變。

接下來，在時間T1，鎖存重設信號LRES如圖13J之波形中所展示改變至L位準。當鎖存重設信號LRES改變至L位準時，圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體25處於斷開狀態下，從而終止驗證鎖存電路74之重設狀態。

大約與時間T1同時，位元線隔離信號BLID如圖13G2之波形中所展示改變至L位準，從而分開提供於下部側上的MAT與感測放大器SA。

另外，大約與時間T1同時，反相的讀取預充電信號/PRER如圖13D之波形中所展示改變至H位準，而出現於字線WL上之電位(包括一待抹除之位元)如圖13C之波形中所展示改變至H位準。該待抹除之位元為對應於充當資料抹除操作之目標的記憶體單元MC之位元。因此，開始一用以自位元線BL釋放電荷之操作，如圖13O1之波形中所展示。應注意，位元線BL已預充電至讀取驅動(讀取BL)電壓VR。

另一方面，由於出現於連接至具有一充當資料抹除禁止操作之目標的位元之記憶體單元MC的字線WL上之電位如圖13O2之波形中所展示按原狀維持在L位準，因此不進行自連接至記憶體單元MC之位元線BL釋放電荷之過程。

在放電過程已進行了一預先判定之時段之後，在時間T2，出現於感測放大器啟用信號SAE上之電位如圖13K之波形中所展示改變至H位準。當出現於感測放大器啟用信號SAE上之電位改變至H位準時，圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體73處於斷開狀態下，而正反器感測鎖存電路71被啟動。因此，正反器感測鎖存電路71進行用以將感測位元線SBL及搭配感測位元線/SBL對之間的電位差放大至電源供應電壓Vdd之量值，從而將所感測之資料設定在判定狀態下。作為關於一充當資料抹除操作之目標的位元由感測位元線SBL及搭配感測位元線/SBL對感測到的資料而在圖13O1之典型波形中設定的所感測資料為藉由以下而獲得之資料：使作為關於一充當資料抹除禁止操作之目標的位元由感測位元線SBL及搭配感測位元線/SBL之對感測到的資料而在圖13O2之典型波形中設定的所感測資料反相。在以下描述中，充當資料抹除操作之目標之該位元被稱為一抹除位元或一抹除單元，而充當資料抹除禁止操作之目標之該位元被稱為一抹除禁止位元或一抹除禁止單元。

在圖13O1之波形中所展示之已重設位元(亦即，一抹除位元或充當資料抹除操作之目標的記憶體單元MC之位元)的狀況下，感測位元線SBL之L位準狀態為儲存於正反器感測鎖存電路71中之資料。

另一方面，在圖13O2之波形中所展示之設定(亦即，一抹除禁止位元、一抹除禁止單元或充當資料抹除禁止操作之目標的記憶體單元MC之位元)的狀況下，感測位元線SBL及搭配感測位元線/SBL對的設定狀態維持原狀。因此，感測位元線SBL之H位準狀態為儲存於正反器感測鎖存電路71中之資料。

由於不必施加不為記憶體陣列MC之已重設位元所需之額外重設脈衝，因此進行此初始讀取操作。

接著，在時間T3，施加鎖存信號LATCH之一脈衝以便儲存資訊，該資訊指示，在驗證鎖存電路74中，一驗證條件是否如早先所描述之成功判定結果所證明已通過至少一次。更具體言之，當鎖存信號LATCH在時間T3改變至H位準時，圖11之電路圖中所展示之行電路組態中所使用之反相器INVL被啟動。

因此，在包括充當資料抹除操作之目標的記憶體單元MC之已重設位元的行電路中，儲存於驗證鎖存電路74中之資訊由啟動之反相器INVL反相，且傳輸閘電路TG1中之每一者處於斷開狀態下。另一方面，在包括充當資料抹除禁止操作之目標的記憶體單元MC之抹除禁止位元的行電路中，抹除禁止位元使具有相應狀態之感測位元線SBL及搭配感測位元線/SBL對維持原狀。因此，出現於感測位元線SBL上之電位如圖13O2之波形中所展示被設定在電源供應電壓Vdd之H位準。因此，驗證鎖存電路74之重設狀態不改變，而傳輸閘電路TG1中之每一者按原狀維持在已接通狀態下。

至此所描述之該等操作為在資料重設資料本身之前進行的初始讀取操作。

接著，在時間T4，施加信號BLDE之一正脈衝。在以下描述中，信號BLDE之正脈衝亦被稱為BLDE脈衝。BLDE脈衝為請求直接開始如上所述之亦被稱為資料抹除操作之資料重設操作的重設脈衝。施加BLDE脈衝以便啟動圖11之電路圖中所展示之行電路組態中所使用之重設驅動器75B。

作為施加BLDE脈衝之結果而大體上施加在充當第一線之位元線BL與充當第二線之板極線PL(或板極PLT)之間的脈衝為根據本發明之抹除脈衝。

在信號BLDE維持在H位準之時段期間，一重設DC電流因此流至記憶體單元MC。

若針對一抹除禁止單元(或一抹除禁止位元)給出的圖13O2之波形中所展示之感測位元線SBL之H位準係由正反器感測鎖存電路71維持，則出現於位元線BL上之電位必須維持在L位準之狀態下。因此，由信號BLDE啟動之設定/重設驅動器75不施加一重設脈衝。

另一方面，若針對一抹除單元(或一抹除位元)給出的圖13O1之波形中所展示的感測位元線SBL之L位準係由正反器感測鎖存電路71維持，則設定/重設驅動器75施加一重設脈衝。因此，出現於位元線BL上之電位自L位準反相至H位準。

如上所述，在施加重設脈衝之後作為用於將來自由直接驗證子操作產生之判定結果的禁止控制反饋至在一重設時間施加至位元線BL之電壓的邏輯而用於一所感測狀態中之邏輯為針對一抹除禁止單元而在一所感測狀態中所使用之邏輯的反轉。因此，有必要提供用以充當一用於儲存指示一驗證條件是否已通過至少一次之資訊之鎖存電路的驗證鎖存電路74。

在充當資料抹除操作之目標之記憶體單元MC的狀況下，試圖藉由各自已被設定在已接通狀態下的傳輸閘電路TG1將出現於位元線BL上之電位的反相電位轉移至感測位元線SBL。然而，在彼時間，感測放大器啟用信號SAE維持在H位準，使得NMOS電晶體73維持在斷開狀態下。因此，僅出現於位元線BL上之電位增加，而出現於感測位元線SBL上之電位維持在L位準之狀態下。另外，儲存於驗證鎖存電路74中之資料的H位準狀態得以維持。

接著，在時間T5，將信號BLDE設定在L位準以便終止用以施加重設脈衝的操作，且同時，開始一BL充電操作，其在本實施例之解釋中被稱為放電操作。

與時間T5同時，感測放大器啟用信號SAE自H位準改變至L位準，以便使圖11之電路圖中所展示之行電路組態中所使用之NMOS電晶體73處於已接通狀態下，且使出現於位元線BL上之電位處於一經由共用感測位元線CSBL施加至感測位元線SBL之短路狀態下。因此，出現於位元線BL上之電位係經由共用感測位元線CSBL轉移至感測位元線SBL。另外，用以將電力自電源供應器供應至正反器感測鎖存電路71之操作被停止。

亦與時間T5同時，施加反相的驗證預充電信號/PREV之一脈衝，以便使充當資料抹除操作之目標之行的搭配感測位元線/SBL(E)如圖13M2之波形中所展示預充電至充當驗證BL參考電壓VREFV之電壓VRV。

出現於位元線BL上之電位經歷一經由記憶體單元MC發生之放電過程(亦即，展現一電位減少現象)，觀測到該放電過程從時間T5開始。因此，出現於感測位元線SBL上之電位如圖13O1之波形中所展示開始減少。

藉由如上所述在時間T4施加第一重設脈衝(或更具體言之，藉由施加BLDE脈衝)，出現於位元線BL上之電位增加至電源供應電壓Vdd之位準。因此，一單元電流在亦被稱為資料重設操作之資料抹除操作的第一資料轉變子操作之執行中流至記憶體單元MC。在圖13A至圖13O2之典型時序圖中，第一重設脈衝之施加使出現於位元線BL上之電位(且因此，出現於感測位元線SBL上之電位)顯著減少。

接著，在時間T6，將感測放大器啟用信號SAE設定在H位準以便操作正反器感測鎖存電路71。同時，共用感測位元線CSBL與感測位元線SBL彼此在電力上斷開。

保持在正反器感測鎖存電路71中之資料係由在將感測放大器啟用信號SAE維持在H位準之狀態下分別出現於感測位元線SBL及搭配感測位元線/SBL上之兩個電位來判定。即，保持在正反器感測鎖存電路71中之資料係藉由放大出現於感測位元線SBL上之電位與充當驗證BL參考電壓VREFV之電壓VRV之電位之間的差來判定。在圖13O1之典型波形的狀況下，出現於位元線BL上之電位減少，而表示驗證BL參考電壓VREFV之電壓VRV係以使得出現於感測位元線SBL上之電位的位準與出現於搭配感測位元線/SBL上之電位的位準之間的關係顛倒之方式來設定。在出現於感測位元線SBL上之電位的位準與出現於搭配感測位元線/SBL上之電位的位準之間的關係已顛倒之後，出現於感測位元線SBL上之電位與充當驗證BL參考電壓VREFV之電壓VRV之電位之間的差在一時段期間被放大至電源供應電壓Vdd之量值，該時段從時間T6開始。又，在已施加第一重設脈衝之後，一大電流流至記憶體單元MC，從而導致出現於位元線BL上之電位之一大的電壓降。因此，出現於感測位元線SBL上之電位的位準與出現於搭配感測位元線/SBL上之電位的位準之間的關係之顛倒暗示藉由施加第一重設脈衝進行之資料抹除操作尚未產生一足夠結果。

另一方面，在不充當資料重設操作之目標之行中，出現於位元線BL上之電位按原狀維持在電源供應電壓Vdd之位準。因此，由直接驗證子操作狀態產生之成功判定結果得以維持。即，即使施加BLDE脈衝，亦維持一禁止狀態。

如上所述，在圖13A至圖13O2之波形時序圖中，藉由施加第一重設脈衝，使出現於感測位元線SBL上之電位低於出現於搭配感測位元線/SBL上之電位。因此，出現於感測位元線SBL上之電位之L位準為儲存於正反器感測鎖存電路71中之資料。即，記憶體單元MC中所使用以充當一可變電阻儲存元件之可變電阻單元電阻器Rcell之一低阻抗指示直接驗證子操作中所產生之一非成功判定結果。為此，施加下一BLDE脈衝以作為另一重設脈衝。

接著，在時間T7，將鎖存信號LATCH之一脈衝施加至圖11之電路圖中所展示之行電路組態中所使用之反相器INVL。根據直接驗證子操作中所產生之判定結果進行關於是否使儲存於驗證鎖存電路74中之資料反相的決策。更具體言之，在圖13O1中所展示之波形(其中直接驗證子操作產生一失敗(亦即，非成功或不宜繼續(no-go)之判定結果)的狀況下，由於出現於感測位元線SBL上之電位改變至L位準，因此儲存於驗證鎖存電路74中之資料維持在H位準。另外，此後亦將同樣維持傳輸閘電路TG1中之每一者的已接通狀態。因此，亦在開始資料重設操作之第二及後續資料轉變子操作中之任一者的每一時間點，領先在資料重設操作之第一資料轉變子操作之前的初始狀態得以維持。

另一方面，如自對資料重設操作之第二資料轉變子操作的稍後描述顯而易見，在直接驗證子操作之通過(成功)判定結果的狀況下，出現於感測位元線SBL上之電位被設定在H位準。因此，儲存於驗證鎖存電路74中之資料由受鎖存信號LATCH控制的反相器INVL自H位準反相至L位準。如稍後將詳細描述，傳輸閘電路TG1中之每一者因此維持在斷開狀態下，且不進行資料重設操作之後續資料轉變子操作。即，使資料重設操作之資料轉變子操作處於被禁止之狀態下。

在滯後於時間T7一預先判定之時間段的時間T8之後，將已在介於時間T4與時間T8之間的時段中進行之鎖存重設過程、重設脈衝施加過程及驗證子操作重複執行預定複數次。在圖13A至圖13O2之波形時序圖的狀況下，將鎖存重設過程、重設脈衝施加過程及驗證子操作重複三次。即，鎖存重設過程、重設脈衝施加過程及驗證子操作總共進行四次。

在圖13A至圖13O2之波形時序圖中，在介於時間T8與時間T9之間的整個時段中作為第二重設脈衝而確證之BLDE脈衝導致直接驗證子操作之一成功判定結果。更具體言之，在於時間T9發生之放電過程中，未觀測到出現於位元線BL上之電位之減少。未觀測到出現於位元線BL上之電位之減少的事實暗示，歸因於第二重設脈衝之施加，記憶體單元MC已發生至展現一高單元電阻Rc的狀態之轉變。可將展現記憶體單元MC中所使用之可變電阻單元電阻器Rce11之高單元電阻Rc的狀態視為資料已自為可變電阻單元電阻器Rce11本身的可變電阻儲存單元抹除之狀態。因此，藉由在時間T10開始一直接驗證子操作，在感測位元線SBL之H位準狀態下，對儲存於正反器感測鎖存電路71中之資料進行判定。

由於儲存於正反器感測鎖存電路71中之資料經判定為H位準之資料，因此在時間T11施加鎖存信號LATCH之一脈衝使儲存於驗證通過鎖存電路74中之資料自H位準反相至L位準。接著，傳輸閘電路TG1中之每一者處於斷開狀態下，使得自正反器感測鎖存電路71之輸入端子阻斷施加第三及後續BLDE脈衝(其各自充當一重設脈衝)中之任一者所導致之作為BL電位之改變的電位改變。將用以防止任何BL電位改變進入正反器感測鎖存電路71之操作稱為用以建立一禁止狀態之操作。禁止狀態在此後得以維持以保持正反器感測鎖存電路71所保持的通過狀態。

在圖13A至圖13O2之波形時序圖中，在已施加第四重設脈衝之後終止資料重設操作。在資料重設操作結束時，作出至早先所描述之「電源供應轉變」狀態之轉變。

在「電源供應轉變」狀態下，出現於位元線BL上之電位等於讀取驅動(讀取BL)電壓VR，而搭配感測位元線/SBL經預充電至讀取驅動(讀取BL)參考電壓VREFR之電位。另外，已維持在一不作用狀態下之位元線隔離信號BLID被設定在H位準。因此，該兩個MAT之位元線BL被預充電。除此之外，出現於板極線PL上之電位回復至電源供應電壓Vdd之位準。

在上述之資料重設操作(亦即，資料抹除操作)中，在施加充當重設脈衝之BLDE脈衝之後出現於位元線BL上之電位經受一充電過程。(應注意，在此實施例之狀況下，實際上藉由執行自板極線PL之放電過程來進行用以使出現於位元線BL上之電位充電的過程)。在彼時間，立即在所謂的驗證子操作中藉由感測放大器SA讀出出現於位元線BL上之電位的改變。即，消除了設定出現於位元線BL上之電位以進行一驗證子操作之特殊步驟。換言之，在資料抹除操作中發生至驗證子操作之直接轉變。因此將不具有特殊步驟之驗證子操作稱為資料重設操作(亦被稱為資料抹除操作)中之直接驗證子操作。在用以施加一重設脈衝以開始資料轉變子操作之過程及驗證子操作被重複進行多次的資料重設操作之狀況下，設定出現於位元線BL上之電位以進行一驗證子操作之特殊步驟的消除具有減小資料抹除操作之執行時間的巨大效應。

另外，用以施加一重設脈衝之過程、充電或放電過程、感測及驗證過程以及禁止控制可在一個抹除循環中作為一資料抹除複合操作執行。當同時對複數個行進行此資料抹除複合操作時，針對該等行中之任何特定行，可獨立於除該特定行以外之行執行複合操作。因此，即使在抹除速度歸因於裝置變化及其類似者而在行之間變化之組態的狀況下，當重複抹除循環時，可自具有最短資料抹除時間之高速單元之側開始逐個單元順序地進行至禁止狀態之轉變。結果，作為資料抹除操作之結果而獲得的記憶體單元電阻之分布可含於一窄範圍內。

應注意，在本實施例中，藉由進行用以使出現於經受驗證子操作之位元線BL上之電位自電源供應電壓Vdd之位準減少之放電過程來改變出現於該位元線BL上之電位。然而，亦可以另一方式改變出現於經受驗證子操作之位元線BL上之電位。舉例而言，一旦出現於位元線BL上之電位被設定在低位準，便接著使位元線BL充電至高位準。隨後，在直接驗證子操作中偵測出現於位元線BL上之電位的改變。

由該實施例採用以進行上述之資料抹除操作之資料重設方法(亦被稱為資料抹除方法)具有以下步驟：

(1)：抹除脈衝施加步驟(對應於資料轉變子操作)

一抹除脈衝施加步驟為產生一記憶體單元電流以在充當第一線之位元線BL與充當第二線之板極線PL(或板極PLT)之間流動以便自記憶體單元MC抹除資料之步驟。因此，如圖13A至圖13O2之波形時序圖中所展示之界定在時間T4與T5之間的作為用於施加BLDE脈衝的時段之時段為抹除脈衝施加步驟之中心，該BLDE脈衝充當一抹除脈衝。應注意，在該抹除脈衝施加步驟，亦可進行一初始化過程。

(2)：用於驗證之讀取步驟(對應於直接驗證子操作)

一用於驗證之讀取步驟為在施加該抹除脈衝之後將充當第一線之位元線BL設定在高阻抗狀態下且感測歸因於流經可變電阻單元電阻器Rcell之電流而發生在第一線上之電力改變的步驟，該可變電阻單元電阻器Rcell充當記憶體單元MC之可變電阻儲存元件。因此，圖13A至圖13O2之波形時序圖中所展示之一介於時間T5與T7之間的時段為用於驗證之直接讀取步驟的時段。在此實施例中，用以感測第一線中發生之電力改變的操作為一電壓感測操作。然而，應注意，用以感測第一線中發生之電力改變的操作亦可為一電流感測操作。

(3)：禁止控制步驟

一禁止控制步驟為基於在用於驗證之讀取步驟偵測出現於感測放大器SA之感測節點處之電位的結果設定禁止該感測節點在下一驗證子操作中電力改變之狀態的步驟。詳細地說，在該禁止控制步驟，在圖13A至圖13O2之波形時序圖中所展示的一介於時間T7與T8之間的時段中進行操作以啟動鎖存信號LATCH，以便基於所感測電壓來更新儲存於圖11之電路圖中所展示之行電路組態之驗證鎖存電路74中的資料，該所感測電壓係作為對出現於感測節點處之電位的偵測之結果而獲得。

在此實施例中，在資料寫入操作(亦被稱為資料設定操作)期間執行的禁止控制步驟之偵測時序不同於在資料抹除操作(亦被稱為資料重設操作)期間執行的禁止控制步驟之偵測時序。詳細地說，資料設定操作中之禁止控制步驟係在電壓感測操作之前執行，而資料重設操作中之禁止控制步驟係基於電壓感測操作之一結果(亦即，基於放大至電源供應電壓Vdd之量值的電壓)而執行。然而，資料設定操作中之禁止控制步驟係以一任意設定之偵測時序在電壓感測操作之前執行。同樣地，資料重設操作中之禁止控制步驟係以一亦任意設定之偵測時序在電壓感測操作之後執行。在本實施例中，關於禁止控制之偵測時序，在描述中分別解釋資料寫入操作及資料抹除操作之兩個不同禁止控制步驟的「在用於驗證之讀取步驟」指定之短語暗示在資料寫入操作之電壓感測操作之前或在資料抹除操作之用以將一信號放大至電源供應電壓Vdd之量值的電壓感測操作之後的時間。

資料讀取操作

圖14A至圖14O2為展示各自表示根據第一實施例進行之資料讀取操作中所使用的一信號之時序流程之波形的時序圖。詳言之，圖14O1展示一表示一處於已寫入狀態(亦被稱為設定狀態或小電阻狀態)下之記憶體單元MC的設定位元之波形，而圖14O2展示一表示一處於已抹除狀態(亦被稱為重設狀態或大電阻狀態)下之記憶體單元MC的重設位元之波形。

在圖14A至圖14O2之波形時序圖中所展示之整個讀取操作中，出現於板極線PL上之電位、反相的重設信號/RESP、反相的驗證預充電信號/PREV、位元線隔離信號BLIU及鎖存重設信號LRES中之每一者分別如圖14A、圖14E至圖14G1及圖14J之波形中所展示維持在一固定H位準FixH。另一方面，信號BLDP、信號BLDE及鎖存信號LATCH中之每一者分別如圖14H1、圖14H2及圖14I之波形中所展示維持在一固定L位準FixL。因此，各自用於充電/放電電路76中以充當資料寫入及/或抹除操作中所使用之電晶體的PMOS電晶體P3及P4不操作，充電/放電電路76包括於圖11之電路圖中所展示之行電路組態中。另外，反相器INVL、設定驅動器75A及重設驅動器75B亦不操作。

由於鎖存重設信號LRES固定在H位準，因此驗證鎖存電路74保持H資料保持狀態，而兩個傳輸閘電路TG1中之每一者在整個讀取操作中維持已接通狀態。

由於位元線隔離信號BLID在介於時間T1與時間T3之資料讀取時段期間維持在L位準，因此圖11之電路圖中所展示的包括記憶體單元MC之上部MAT變為資料讀取操作之目標。另一方面，取消選擇圖11之電路圖中未圖示之下部MAT。

在領先在時間T0之前的資料讀取時段中，一低有效的反相讀取預充電信號/PRER如圖14D之波形中所展示維持在L位準。因此，包括於圖11之電路圖中所展示之行電路組態中的PMOS電晶體P1及P2均維持在已接通狀態下。在同一資料讀取時段中，信號BLI(亦即，信號BLIU及BLID)均維持在H位準。因此，包括於圖11之電路圖中所展示之行電路組態中的NMOS電晶體51維持在已接通狀態下。

結果，如圖14N之波形中所展示，位元線BL經由處於已接通狀態下之PMOS電晶體P1、共用感測位元線CSBL及處於已接通狀態下之NMOS電晶體51預充電，以便將出現於位元線BL上之電位設定在讀取驅動(讀取BL)電壓VR。另外，讀取驅動(讀取BL)電壓VR亦藉由處於已接通狀態下之傳輸閘電路TG1而傳播至感測位元線SBL，如圖14M1、圖14O1及圖14O2之波形中所展示。

除此之外，搭配感測位元線/SBL經由處於已接通狀態下之PMOS電晶體P2而預充電至由符號VRR指示的讀取驅動(讀取BL)參考電壓VREFR，如圖14M2、圖14O1及圖14O2之波形中所展示。

在時間T0，將位元線隔離信號BLID設定在L位準以卸下由提供於下部側上之MAT強加之負載，以便建立用於自提供於上部側之MAT讀出資料之狀態。

另外，反相的讀取預充電信號/PRER作出至H位準狀態之轉變，從而使PMOS電晶體P1處於斷開狀態下。大約與此同時，出現於字線WL上之電位改變至H位準以便開始對位元線BL充電之過程。

由於圖14O1之波形中所展示之設定位元處於小電阻狀態下，因此觀測到電位之增加，且出現於感測位元線SBL與搭配感測位元線/SBL對之間的電位被反相。另一方面，在重設位元之狀況下，圖14O2之波形中所展示的作為出現於感測位元線SBL上之電位的位準與出現於搭配感測位元線/SBL上之電位的位準之間的關係之關係不改變。

在一滯後於時間T0一固定間隔(位元線BL在此間隔期間預充電)之時間T1，將感測放大器啟用信號SAE設定在H位準以開始資料讀取操作之資料感測子操作。因此，儲存於正反器感測鎖存電路71中之資料得到確認。

藉由在時間T2將一脈衝施加至行選擇線CSL而將儲存於正反器感測鎖存電路71中之資料轉移至已預充電至電源供應電壓Vdd之區域IO線LIO及搭配區域IO線/LIO對。

此狀態為DRAM之所謂的作用狀態。在此狀態下，可在出現於行選擇線CSL上之信號的上升緣以高速度順序地存取儲存於正反器感測鎖存電路71中之資料。

最後，在時間T3，位元線BL再次經預充電以終止資料讀取操作。

2：第二實施例

圖15為展示根據第二實施例之行電路之組態的概念圖。

第二實施例與第一實施例之不同之處在於，在第二實施例之狀況下，基於資料重設操作之直接驗證子操作之一判定結果的重設脈衝禁止控制不由感測放大器部分進行。

在第二實施例之狀況下，藉由執行一動態驗證子操作來進行在資料重設操作中之於施加一重設脈衝之後的直接驗證子操作，且將在直接驗證子操作中產生之判定結果儲存於正反器感測鎖存電路71中。接著，經由區域輸入/輸出線LIO及搭配區域IO線/LIO對將儲存於正反器感測鎖存電路71中之判定結果一次轉移至另一邏輯電路區塊。

與圖10之圖中所展示之行電路相比，圖15之圖中所展示之行電路使用一設定驅動器75A替代包括於圖10之圖中所展示之行電路中的設定/重設驅動器75。另外，圖10之圖中所展示之行電路中所使用的反相器INVL及驗證鎖存電路74不再包括於圖15之圖中所展示之行電路中。

可將由於簡化圖10之圖中所展示之行電路以給出圖15之圖中所展示之行電路而提供的新邏輯電路區塊在圖5之方塊圖中所展示之組態中用導線連接(wire)在寫入/抹除驅動器10與I/O緩衝器9之間以及主放大器13與I/O緩衝器9之間。該新邏輯電路區塊可接收直接來自控制電路11之控制信號或基於由CSW驅動器6產生之解碼結果的控制信號。

新邏輯電路區塊對應於由本發明提供之第二控制部分。另一方面，設定/重設驅動器75(其經組態以包括之前所描述的設定驅動器75A及重設驅動器75B)以及兩個傳輸閘電路TG1對應於由本發明提供之禁止控制部分。設定/重設驅動器75及兩個傳輸閘電路TG1為各自對應於第一實施例之部分。另外，根據該第二實施例的包括設定驅動器75A之組態對應於由本發明提供之典型第一控制部分

如下解釋藉由第二實施例進行的更詳細操作。

圖16為展示根據第二實施例之行電路之具體組態的電路圖，而圖17A至17M2為展示各自表示根據該第二實施例進行之資料設定操作中所使用的一信號之時序流程之波形的時序圖。應注意，在圖17M1之時序圖中使用技術術語「程式化位元」以暗示至此所使用之技術術語「設定位元」。

與在圖11之電路圖中展示為根據第一實施例之行電路組態的行電路組態一樣，在圖16之電路圖中展示為行電路組態的行電路組態使用設定驅動器75A。然而，圖16之電路圖中所展示之行電路組態不具有圖11之電路圖中所展示之行電路組態中所使用的重設驅動器75B。實情為，圖16之電路圖中所展示之行電路組態具有假負載DL。藉由將假負載DL連接至設定驅動器75A，可將假負載DL用作一用於使感測位元線SBL所承受之負載增加至等於搭配感測位元線/SBL所承受之已增加負載的量值之負載調整裝置。

除了圖16之電路圖不具有圖11之電路圖中所展示之行電路組態中所使用的重設驅動器75B、反相器INVL及驗證鎖存電路74之外，圖16之電路圖中所展示之行電路組態等同於圖11之電路圖中所展示之行電路組態。

由於圖17A至圖17M2之波形時序圖中所展示之波形幾乎等同於第一實施例之波形，因此消除對圖17A至圖17M2之波形時序圖中所展示之波形的描述以避免解釋之重複。然而，作為簡化圖11之電路圖中所展示之行電路組態以給出圖16之電路圖中所展示之行電路組態之結果，圖17A至圖17M2之波形時序圖僅展示信號BLD之波形，而非描繪圖12A至圖12O2之波形時序圖中所展示的信號BLDP及BLDE兩者之波形。另外，由於不再包括重設驅動器75B、反相器INVL及驗證鎖存電路74，因此圖17A至圖17M2之波形時序圖中未展示鎖存信號LATCH及鎖存重設信號LRES之波形。

圖18A至圖18M2為展示各自表示根據第二實施例進行之資料重設操作中所使用的一信號之時序流程之波形的時序圖。圖18A至圖18M2之波形時序圖亦僅展示信號BLD之波形，而非描繪圖13A至圖13O2之波形時序圖中所展示之信號BLDP及BLDE兩者之波形。另外，由於不包括重設驅動器75B、反相器INVL及驗證鎖存電路74，因此圖18A至圖18M2之波形時序圖中未展示鎖存信號LATCH及鎖存重設信號LRES之波形。

在圖13A至圖13O2之波形時序圖中，將抹除循環中的最後步驟之時段稱為鎖存設定時段，在該時段中施加鎖存信號LATCH之一脈衝。可藉由利用一個脈衝衝擊來儲存在極接近在前的直接驗證子操作中所產生之判定結果，因為圖11之電路圖中所展示之行電路組態具有為驗證鎖存電路74之輸入控制提供的嵌式驗證鎖存電路74及嵌式反相器INVL。

然而，在第二實施例之狀況下，此鎖存設定操作係由一提供於記憶體陣列外之電路進行。因此，有必要藉由執行三個步驟來進行一鎖存設定操作。鎖存設定操作之三個步驟為鎖存輸出(latch-out)步驟、緩衝器控制步驟及鎖存輸入(latch-in)步驟。在為了進行包括三個步驟之鎖存設定操作而執行之控制中，在直接驗證子操作中所產生之一失敗(或非成功)判定結果之狀況下，緩衝器控制步驟之執行允許儲存於正反器感測鎖存電路71中之資料在自正反器感測鎖存電路71讀出之後轉移至一外部目的地。

圖18A至圖18M2之波形時序圖展示包括三步驟鎖存設定操作之抹除循環連續重複三次的狀況。然而，在最後一個抹除循環中，不需要鎖存輸入步驟。因此，自最後一個抹除循環省略鎖存輸入步驟。

如上所述，第二實施例不包括圖10及圖11之圖中所展示之行電路組態中所使用的驗證鎖存電路74。如之前所描述，驗證鎖存電路74用於儲存指示第一實施例之描述中所解釋的直接驗證子操作是否已至少一次產生一通過(或成功)判定結果之資訊。因此，藉由將一脈衝施加至行選擇線CSL來將儲存於正反器感測鎖存電路71中之已確認資料轉移至區域輸入/輸出線LIO。接著將已轉移至區域輸入/輸出線LIO之資料傳遞至該等圖中均未展示的一邏輯電路區塊。最後，對已轉移資料及一期望值進行處理以便基於該處理之結果執行禁止控制。

即，藉由執行禁止控制以判定是否施加下一重設脈衝來更新儲存於正反器感測鎖存電路71中之資料。

由於其他操作幾乎等同於第一實施例之操作，因此不描述該等其他操作以避免解釋之重複。

圖19A至圖19M2為展示各自表示根據第二實施例進行之資料讀取操作中所使用的一信號之時序流程之波形的時序圖。圖19A至圖19M2之波形時序圖亦僅展示信號BLD之波形，而非描繪圖14A至圖14O2之波形時序圖中所展示之信號BLDP及BLDE兩者之波形。另外，由於不再包括重設驅動器75B、反相器INVL及驗證鎖存電路74，因此圖19A至圖19M2之波形時序圖中未展示鎖存信號LATCH及鎖存重設信號LRES之波形。

根據第二實施例進行之資料讀取操作本身等同於根據第一實施例進行之資料讀取操作。因此，不描述根據第二實施例進行之資料讀取操作以避免解釋之重複。

接下來，以下描述解釋對正反器感測鎖存電路71之組態之修改及對SA(感測放大器)布局之修改。

3：第一修改版本

第一修改版本實施正反器感測鎖存電路71之另一組態。

圖20為展示使用根據第一修改版本之感測鎖存電路71A的行電路之組態的電路圖。

圖11之電路圖展示使用具有交叉耦合鎖存類型之正反器感測鎖存電路71的行電路組態，交叉耦合鎖存類型為一種所謂的正反器類型。

另一方面，圖20之圖中所展示之行電路組態使用一具有一不同於正反器感測鎖存電路71之組態的組態之感測鎖存電路71A，其用以充當正反器感測鎖存電路71之替代物。感測鎖存電路71A使用兩個反相器，其各自具有一PMOS電晶體21及一NMOS電晶體22。該等反相器未彼此交叉連接。即，兩個反相器中之一特定反相器中所使用的NMOS電晶體22之閘極僅連接至感測位元線SBL且不連接至另一反相器之輸出端子，而另一反相器中所使用的NMOS電晶體22之閘極僅連接至搭配感測位元線/SBL且不連接至該特定反相器之輸出端子。具有此類型之感測鎖存電路71A分別在兩個NMOS電晶體22之閘極處接收出現於感測位元線SBL及搭配感測位元線/SBL上之電位，從而確認鎖存於感測鎖存電路71A中之資料。

亦可為第二實施例採用上述的該類型之經修改感測放大器。然而，該等圖中均未展示採用上述的該類型之經修改感測放大器之實施例。

4：第二修改版本

第二修改版本實施SA(感測放大器)7之兩個典型布局。

亦被稱為MSA(記憶體子陣列)之MAT包括一SA(感測放大器)矩陣，其具有感測放大器7之多個SA列。在圖21之圖中所展示之感測放大器布局中，位元線BL交替地連接至感測放大器7。詳細地說，一位元線BL每隔一SA列連接至在與位元線BL相同之SA行上之感測放大器7。

另一方面，在圖22之圖中所展示之感測放大器布局的狀況下，用一NMOS電晶體51A及一NMOS電晶體51B代替每一NMOS電晶體51。同一列上之NMOS電晶體51A形成由一第一控制信號控制的第一系統，而同一列上之NMOS電晶體51B形成由一第二控制信號控制的第二系統。

在根據第二修改版本之感測放大器接線之任一者中，例如，電壓驅動器可具有一替代一反相器組態之緩衝器組態。另外，正反器感測鎖存電路71之感測節點與參考節點之間的連接可與設定驅動器75A與重設驅動器75B之間的連接互換。

除此之外，可將驗證鎖存電路74之組態改變成各種形式中之任一者，只要該組態之形式為用於保持資料之電路組態。另外，亦可能採用一用於取消選擇一MAT之組態。

在上文已描述之實施例及修改版本中，在一亦被稱為一資料寫入時間之資料設定時間，藉由將用於資料設定操作的出現於位元線BL上之電位用作一用於資料設定操作之驗證子操作的預充電電壓來無縫地進行一驗證子操作。同樣地，在一亦被稱為一資料抹除時間之資料重設時間，藉由將用於資料重設操作的出現於位元線BL上之電位用作一用於資料重設操作之驗證子操作的預充電電壓來無縫地進行一驗證子操作。將以此方式無縫地進行之驗證子操作稱為直接驗證子操作，其免除一等待時間段。該等待時間段為短的。然而，若在包括若干循環之序列中重複地進行包括等待時間段之資料設定操作或資料重設操作，則發現等待時間段之消除努力改良操作速度方面非常有利。

在第一實施例之狀況下，將驗證子操作之偵測結果鎖存於感測放大器7中，且根據偵測結果，執行禁止控制(例如)以防止單元電流在資料抹除(或寫入)操作之一方向上流動。更具體言之，在電力上斷開感測放大器7中所使用之正反器感測鎖存電路71與位元線BL。因此，可以高可靠性程度執行禁止控制。另外，由於可藉由僅添加簡單的鎖存電路及簡單的開關來實現第一實施例，因此第一實施例之實施僅招致小面積損失。

另一方面，第二實施例適合於儘管面積損失小但面積限制本身嚴格的應用。在此等應用中，僅藉由提供於在小面積中建立的行電路之組態內之部分不能完成禁止控制之執行。然而，與第二實施例一樣，亦僅可藉由反轉行電路之組態外的邏輯來實施鎖存電路之替代物。

本申請案含有與於2009年2月26日在日本專利局申請之日本優先專利申請案JP 2009-044225中所揭示的標的物相關之標的物，該案之全部內容以引用的方式併入。

熟習此項技術者應理解，取決於設計要求及其他因素，可存在各種修改、組合、子組合及更改，只要該等修改、組合、子組合及更改在附加之申請專利範圍或其均等物之範疇內。

1．．．記憶體陣列

2．．．X位址解碼器

3．．．預解碼器

4．．．WL驅動器

4A．．．WL驅動器單元

5．．．BLI開關

5A．．．BLI(位元線隔離)驅動器

6．．．CSW(行開關)驅動器

6A．．．CSW驅動器單元

7．．．/SA感測放大器

7A．．．感測放大器控制部分

8．．．行開關

9．．．I/O緩衝器

10．．．寫入/抹除驅動器

11．．．控制電路

12．．．板極驅動器

13．．．主放大器

20．．．X選擇器

21．．．PMOS電晶體

21a．．．PMOS電晶體

22．．．NMOS電晶體

22a．．．NMOS電晶體

23．．．PMOS電晶體

24．．．NMOS電晶體

25．．．NMOS電晶體

30．．．Y選擇器

51．．．NMOS電晶體

51A．．．NMOS電晶體

51B．．．NMOS電晶體

71．．．正反器感測鎖存電路

71A．．．感測鎖存電路

72．．．NMOS電晶體

73．．．NMOS電晶體

74．．．驗證鎖存電路

75．．．設定/重設驅動器

75A．．．設定驅動器

75B．．．重設驅動器

76．．．充電/放電電路

100．．．半導體基板

101．．．下部電極

102．．．絕緣薄膜

103．．．半導體薄膜

104．．．插塞

105．．．平台墊

AT．．．存取電晶體

BL．．．位元線

BL<0>．．．位元線

BL<M>．．．位元線

BLDE．．．抹除BL驅動脈衝

BLDP．．．程式化BL驅動脈衝

BLI．．．位元線隔離信號

BLID．．．位元線隔離信號

BLIU．．．位元線隔離信號

CSBL．．．共用感測位元線

CSL．．．行選擇線

CSL<0>．．．行選擇線

CSL<1>．．．行選擇線

CSL<M>．．．行選擇線

CSW<M:0>．．．行開關信號

D．．．汲極

DL．．．假負載

ERS．．．資料抹除信號

FixH．．．固定H位準

FixL．．．固定L位準

HiZ．．．高阻抗狀態

Ie．．．抹除電流

INV0．．．反相器

INV1．．．反相器

INV2．．．反相器

INV3．．．反相器

INV4．．．反相器

INV5．．．反相器

INV6．．．反相器

INV7．．．反相器

INV8．．．反相器

INV9．．．反相器

INV10．．．反相器

INV11．．．反相器

INV12．．．反相器

INV13．．．反相器

INV14．．．反相器

INV15．．．反相器

INV16．．．反相器

INV21．．．反相器

INVL．．．反相器

Iw．．．寫入電流

LATCH．．．鎖存信號

LIO．．．區域輸入/輸出線

LRES．．．鎖存重設信號

MC．．．記憶體單元

MSA1．．．記憶體子陣列

MSA2．．．記憶體子陣列

NAND0．．．NAND電路

NAND1．．．NAND電路

NAND2．．．NAND電路

NAND3．．．NAND電路

NAND4．．．NAND電路

NAND5．．．NAND電路

NAND6．．．NAND電路

NAND7．．．NAND電路

NAND8．．．NAND電路

NAND12．．．NAND電路

P1．．．PMOS電晶體

P2．．．PMOS電晶體

P3．．．PMOS電晶體

P4．．．PMOS電晶體

PL．．．板極線

PLT．．．板極

Rc．．．單元電阻

Rcell．．．可變電阻單元電阻器

RD．．．資料讀取信號

S．．．源極

SAE．．．感測放大器啟用信號

SBL．．．感測位元線

TG1．．．傳輸閘電路

Vdd．．．電源供應電壓

VPLATE．．．線

VR．．．讀取BL電壓/讀取驅動電壓

VREFR．．．讀取BL參考電壓

VREFV．．．驗證BL參考電壓

VRR．．．讀取驅動參考電壓

VRV．．．電壓

Vss．．．參考電壓

WL．．．字線

WL1．．．字線

WL2．．．字線

WL<0>．．．字線

WL<1>．．．字線

WL<N>．．．字線

WLEN．．．WL選擇啟用信號

WRT．．．資料寫入信號

X0．．．X位址位元

X1．．．X位址位元

X_SEL．．．X選擇信號

X_SEL0．．．X選擇信號

X_SEL1．．．X選擇信號

X_SEL2．．．X選擇信號

X_SEL3．．．X選擇信號

Y0．．．Y位址位元

Y1．．．Y位址位元

Y_SEL．．．Y選擇信號

Y_SEL0．．．Y選擇信號

Y_SEL1．．．Y選擇信號

Y_SEL2．．．Y選擇信號

Y_SEL3．．．Y選擇信號

YSWEN．．．Y開關啟用信號

/BLDE．．．反相的抹除BL驅動脈衝

/BLDP．．．反相的程式化BL驅動脈衝

/CSBL．．．搭配共用感測位元線

/LATCH．．．反相的鎖存信號

/LIO．．．搭配區域輸入/輸出線

/PRER．．．反相的讀取預充電信號

/PREV．．．反相的驗證預充電信號

/RESP．．．反相的重設信號

/SAE．．．反相的SA啟用信號

/SBL．．．搭配感測位元線

圖1A及圖1B為各自展示一記憶體單元之一等效電路的複數個電路圖，該記憶體單元為實施一包括該記憶體單元之記憶體裝置之第一及第二實施例以及該等實施例之修改版本所共用；

圖2為展示包括於該記憶體裝置中的兩個鄰近記憶體單元之橫截面之圖；

圖3A及圖3B為複數個圖，其各自展示一充當記憶體單元中所使用之可變電阻儲存元件的可變電阻單元電阻器之橫截面且展示可變電阻儲存元件之操作；

圖4為展示一表示可變電阻儲存元件之單元電阻對流經可變電阻儲存元件之寫入電流的相依性之曲線的圖；

圖5為展示根據第一及第二實施例的該記憶體裝置之一IC晶片之組態的方塊圖；

圖6為展示該記憶體裝置中所使用的X選擇器之典型電路的電路圖；

圖7為展示該記憶體裝置中所使用的Y選擇器之典型電路的電路圖；

圖8為展示該記憶體裝置中所使用的WL驅動器之兩個鄰近單元的電路圖；

圖9為展示該記憶體裝置中所使用的CSW驅動器之兩個鄰近單元的電路圖；

圖10為展示根據第一實施例的在該記憶體裝置中所使用之行電路之組態的概念圖；

圖11為展示根據第一實施例的在該記憶體裝置中所使用之行電路之組態的電路圖；

圖12A至圖12O2為展示各自表示根據第一實施例進行之資料設定操作中所使用的一信號之時序流程之波形的時序圖；

圖13A至圖13O2為展示各自表示根據第一實施例進行之資料重設操作中所使用的一信號之時序流程之波形的時序圖；

圖14A至圖14O2為展示各自表示根據第一實施例進行之資料讀取操作中所使用的一信號之時序流程之波形的時序圖；

圖15為展示根據第二實施例的在記憶體裝置中所使用之行電路之組態的概念圖；

圖16為展示根據第二實施例的在記憶體裝置中所使用之行電路之組態的電路圖；

圖17A至圖17M2為展示各自表示根據第二實施例進行之資料設定操作中所使用的一信號之時序流程之波形的時序圖；

圖18A至圖18M2為展示各自表示根據第二實施例進行之資料重設操作中所使用的一信號之時序流程之波形的時序圖；

圖19A至圖19M2為展示各自表示根據第二實施例進行之資料讀取操作中所使用的一信號之時序流程之波形的時序圖；

圖20為展示使用根據第一修改版本之感測鎖存電路的行電路之組態的電路圖；

圖21為根據第二修改版本接線的SA(感測放大器)之接線圖；及

圖22為根據第二修改版本以另一方式接線的SA之接線圖。