CN101819817B - 存储设备及其操作方法 - Google Patents

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Abstract

本发明公开了存储设备以及存储设备的操作方法，该存储设备包括：第一和第二配线；存储单元，包括具有通过所施加的电压的改变来进行传输的数据存储状态的可变电阻存储元件和串联连接至所述第一与第二配线之间的存取晶体管；驱动控制部，为了数据存储状态的转换，通过在数据写入/擦除操作中分别将写入/擦除脉冲施加至所述第一与第二配线之间使单元电流通过存储单元流入所述第一与第二配线之间来控制直接校验子操作；读出放大器，根据对所述直接校验子操作的控制来读出在所述第一配线上产生的电位改变；以及抑制控制部，根据在当前读出时间时在读出节点处出现的电位来确定是否在下一读出时间抑制所述读出放大器的所述读出节点发生电改变。

Description

存储设备及其操作方法
相关引用的参考 
本发明包含于2009年2月26日向日本专利局提交的日本专利申请第2009-044225号的主题，其全部内容结合于此作为参考。 
技术领域
本发明涉及采用了包括可变电阻存储元件的存储单元的存储设备及其操作方法，其中可变电阻存储元件的阻值随着其所加的电压而变化，并串联到存取晶体管。 
背景技术
目前已知一种采用了包括可变电阻存储元件的存储单元的存储设备，其中可变电阻存储元件的电阻由于导电离子注入可变电阻存储元件的绝缘膜或从绝缘膜提取而发生变化。关于该存储设备的更多信息，建议读者参照文献，例如，K.Aratani等，“A NovelResistance-type memory with High Scalability and NanosecondSwitching”，Technical Digest IEDM 2007，pp.783-786。 
可变电阻存储元件具有通过在可变电阻存储元件的两个电极之间形成上述的导电离子供给层和绝缘膜所构成的层压结构。 
每个存储单元采用彼此串联至在有源矩阵驱动操作中能够驱动的第一与第二公共线之间的可变电阻存储元件和存取晶体管。由 于存储单元采用晶体管(T)和可变电阻器(R)，所以存储单元被称作1T1R型存储单元。 
采用1T1R型存储单元的存储设备被称作ReRAM。 
在ReRAM中，可变电阻存储元件的电阻用于表示数据已经存储在可变电阻存储元件中的状态或数据已经从可变电阻存储元件中擦除的状态。即，可变电阻存储元件的电阻表示在可变电阻存储元件中所存储的数据值。能够通过将具有ns(纳秒)级的小宽度脉冲加到可变电阻存储元件来执行将数据存储在可变电阻存储元件中的数据写入操作和从可变电阻存储元件中擦除数据的数据擦除操作。因此，由于ReRAM为能够以与RAM(随机存取存储器)同样高的速度进行操作的NVM(非易失性存储器)，所以ReRAM引起更多的关注。 
但是，为了使ReRAM作为当前FG(浮置栅极)NAND型NVM的闪存的替代品，需要ReRAM克服几个障碍。部分障碍是需要在如下所述的数据写入和擦除操作中执行的高速校验子操作和高速抑制控制。在本发明的说明书中，在不需要区分数据写入操作和数据擦除操作的情况下，数据写入和擦除操作都被称作数据更新操作，这是一个对两种操作都适用的通用技术术语。 
在数据更新操作中，在数据传输子操作之后执行校验子操作。为了更新已经存储在可变电阻存储元件中的数据，通过将更新(即，写入或擦除)脉冲加到可变电阻存储元件来在校验子操作之前执行数据传输子操作。另一方面，通过将更新脉冲加到可变电阻存储元件，为了确定是否正确地将作为更新使用的数据存储在可变电阻存储元件中，执行校验子操作。 
为了确保数据更新操作正确执行，即，为了防止(或抑制)数据更新操作产生由于数据更新操作而存储的错误数据，在校验子操作后立刻执行抑制控制。即，为了在数据更新操作(通过连续多次重复数据传输子操作来执行逐渐更新(即写入或擦除)在可变电阻存储元件中所存储的数据)中避免传输作为存储单元中的可变电阻存储元件的更新的不期望数据，控制执行抑制控制。具体而言，如果在校验子操作中所生成的判断结果表示作为更新的数据已经正确地传送至可变电阻存储元件，则为了防止另外的更新脉冲加到可变电阻存储元件及防止另一个作为数据更新操作的一部分的数据传输子操作执行，控制执行抑制控制。另一方面，如果在校验子操作中所生成的判断结果表示作为更新使用的判断结果没有正确地传送至可变电阻存储元件，则控制执行抑制控制，使得为了执行另一个作为数据更新操作的一部分的数据传输子操作来正确地更新数据，将附加的更新脉冲施加于可变电阻存储元件。 
上述控制为许多NVM所采用的方法。 
从上面的描述可以明显看出，数据更新操作包括数据传输子操作、校验子操作及抑制控制。在本发明的说明书中，特意使用技术术语“校验子操作”，该术语是指数据传输子操作后执行的数据读取子操作，以便区分数据传输子操作后执行的数据读取子操作与通常的数据读取操作。 
类似于其它NVM，ReRAM也允许如下来实现高的操作可靠性：根据在校验子操作中所生成的判断结果，在各个校验子操作之后立刻执行抑制控制。 
在ReRAM中，在从可变电阻存储元件中读出数据的数据读取操作中的电流方向与数据更新(即写入或擦除)操作中的电流方向相同。另外，干扰是指在数据读取操作期间由于错误地更新在可变 电阻存储元件中所存储的数据而导致的错误。因此，为了防止在数据读取操作中产生干扰，需要通过将特意减小的电压施加于可变电阻存储元件而在数据读取操作中从ReRAM中所采用的存储单元的可变电阻存储元件中读出数据。即，通常，通过将施加于可变电阻存储元件的电压变为大小不同于在数据读取操作中所用的电压来执行数据更新操作的抑制控制。 
公开了这样一种方法，该方法在通过改变施加于可变电阻存储元件的电压而执行的抑制控制之前执行校验子操作。根据这种方法，为了将对于校验子操作最佳的BL(位线)电压再次施加于位线BL，在施加更新脉冲后将施加至位线BL的电位(即在位线BL上出现的电位)初始化一次。关于这种方法的更多信息，建议读者参考诸如日本专利公开第Hei 5-144277号的文献(以下称为专利文献1)。 
即，为了执行校验子操作，为了将施加至NVRAM的可变电阻存储元件的电压从用于数据更新操作的更新脉冲的大小改变至对于校验子操作最佳的大小，将在位线BL上出现的电位初始化。 
另外，根据在专利文献1中所披露的方法，对于每列(或每个读出放大器)彼此独立地执行校验子操作和抑制控制。因此，所述方法适用于并行操作。 
公开了这样一种方法，其中，在施加更新脉冲后在位线BL上所残留的剩余电荷通过存储单元放电，并且检测由于电荷放电过程所获取的电压改变。关于这种方法的更多信息，建议读者参照诸如日本专利公开第2007-133930号(下文中，称作专利文献2)。 
根据在专利文献2中公开的方法，在施加具有较高电压的更新脉冲后无须等待一定的时间即可执行校验子操作。即，通过将可能 引起读干扰的较高的电压施加到存储单元的可变电阻存储元件来执行校验子操作。 
然而，仅在校验子操作中将高电压施加于存储单元，并且干扰应力(disturbance stress)与更新应力(update stress)一致。因此，不会产生问题。 
另外，由于从施加更新脉冲后不用等待时间就能执行校验子操作，所以能够在短期内完成校验子操作。 
综上所述，在校验子操作中为位线BL预充电的电压很高，S/N的比率(信噪比)能够维持在高值(high value，高电平)。因此，校验子操作的稳定性很好。 
发明内容
根据专利文献1中所披露的方法，由于自施加更新脉冲后需等待一段时间再执行校验子操作，所以所述方法不适用于高速应用。 
根据专利文献2中所披露的方法，能够避免由于等待时间而引起的操作速度的降低。 
但是，专利文献2没有描述根据通过校验子操作所生成的判断结果来施加下一个更新脉冲的技术。即，至今既没有提出能够根据通过校验子操作所生成的判断结果以高速及高的操作可靠性确保执行抑制控制的具体控制方法，也没有提出实现所述方法的结构。 
本发明的发明者发明了一种存储设备，包括能够根据通过校验子操作所生成的判断结果以高可靠性高速执行抑制控制的电路。 
本发明实施例所提供的存储设备采用第一配线和第二配线、存储单元、驱动控制部、读出放大器及抑制控制部。 
在每个存储单元中，在第一与第二配线之间记录数据存储状态的可变电阻存储元件串联连接存取晶体管。 
每个驱动控制部在数据写入操作或数据擦除操作中分别将写入脉冲或擦除脉冲施加至第一与第二配线之间，并且通过使单元电流通过存储单元流入第一与第二配线之间来连续执行直接校验子操作。 
即，驱动控制部通过控制在第一与第二配线之间所施加的写入(或擦除)脉冲的电压能够使数据存储状态的转换处于两个方向的任意一个。 
另外，驱动控制部将第一配线的电压状态从一个状态改变至典型的高阻抗状态，在所述一个状态中其大小能够引起数据存储状态的转换的电压被施加至第一配线，在所述高阻抗状态中第一配线连续地具有高阻抗。通过这种方式，电荷能够通过存储单元放电一段固定的时间，或者具有相反极性的电荷能够在前述的电压被施加至第一配线的状态下为第一配线充电。 
每个读出放大器在如下所述的直接校验子操作后通过驱动控制部所执行的控制来读出在第一配线上发生的电位改变。 
每个抑制控制部根据在当前读出时间在读出节点处出现的电位来确定是否在下一读出时间抑制读出放大器的读出节点的电变化。 
根据上述结构，为了直接地校验数据，可以执行校验子操作从而读出数据，即，将在更新(即写入或擦除)数据的操作中所使用的电压原样保持在被施加至第一配线的状态下。这种校验子操作称作直接校验子操作。 
另外，如上所述，抑制控制部根据在直接校验子操作中所生成的判断结果(即，根据作为通过直接校验子操作所得的电位而在当前读出时间在读出节点处出现的电位)来确定是否抑制在下一读出时间读出放大器的读出节点的电变化。因此，即使在直接校验子操作中生成了通过(或成功)结果后施加下另一更新(即，写入或擦除)脉冲，也不会出现在读出放大器的读出节点处导致不期望的数据改变的错误。 
通过本发明另一个实施例所提供的包括在第一与第二配线之间所形成的可变电阻存储元件的存储设备的操作方法包括下面三个步骤。 
(1)：通过第一与第二配线将写入或擦除脉冲施加至可变电阻存储元件的步骤。 
(2)：为了在作为数据更新操作的一部分被执行的直接校验子操作中生成判断结果，通过被施加至可变电阻存储元件的写入或擦除脉冲将第一配线置于高阻抗状态，并且驱动读出放大器，从而读出由于电流流过可变电阻存储元件而在第一配线上发生的电变化的步骤。 
(3)：执行抑制控制的步骤：为了生成检测结果，在直接校验子操作的读取时检测在读出放大器的读出节点出现的电位，并且根据检测结果在下一直接校验子操作的读取时设定抑制读出节点的电变化状态。 
根据本发明的实施例，能够提供一种存储设备，包括能够根据在直接校验子操作中所生成的判断结果以高的可靠度及高速执行抑制控制的电路。 
另外，根据本发明的另一个实施例，能够提供包括能够根据在直接校验子操作中所生成的判断结果以高的可靠度及高速执行抑制控制的电路的存储设备的操作方法。 
附图说明
下面，结合附图对本发明的优选实施例进行说明，本发明的上述和其他的目的、特征和优点将更加明显。 
图1A和图1B为均示出了对于实现包括存储单元的存储设备的第一和第二实施例以及实施例的变形例通用的存储单元的等效电路图的多个电路图； 
图2示出了在存储设备中所包括的两个邻近存储单元的截面部的示图； 
图3A和图3B为均示出了用作在存储单元中所采用的可变电阻存储元件的可变电阻单元电阻器的截面部及显示可变电阻存储元件的操作的多个示图； 
图4为示出了可变电阻存储元件的单元电阻对流过可变电阻存储元件的写入电流的依赖性的示图； 
图5示出了根据第一和第二实施例的存储设备的IC芯片的结构的框图； 
图6示出了在存储设备中所采用的X选择器的典型电路的电路图； 
图7示出了在存储设备中所采用的Y选择器的典型电路的电路图； 
图8示出了在存储设备中所采用的WL驱动器的两个邻近单元的电路图； 
图9示出了在存储设备中所采用的CSW驱动器的两个邻近单元的电路图； 
图10示出了在根据第一实施例的存储设备中所采用的列电路的结构的概念图； 
图11示出了在根据第一实施例的存储设备中所采用的列电路的结构的电路图； 
图12为示出了在根据第一实施例执行的数据设定操作中所使用的信号的时序图的波形的时序示图； 
图13为示出了在根据第一实施例执行的数据复位操作中所使用的信号的时序图的波形的时序示图； 
图14为示出了在根据第一实施例执行的数据读取操作中所使用的信号的时序图的波形的时序示图； 
图15示出了在根据第二实施例的存储设备中所采用的列电路的结构的概念图； 
图16示出了在根据第二实施例的存储设备中所采用的列电路的结构的电路图； 
图17为示出了在根据第二实施例执行的数据设定操作中所使用的信号的时序图的波形的时序示图； 
图18为示出了在根据第二实施例执行的数据复位操作中所使用的信号的时序图的波形的时序示图； 
图19为示出了在根据第二实施例执行的数据读取操作中所使用的信号的时序图的波形的时序示图； 
图20示出了采用根据第一变形例的读出锁存电路的列电路的结构的电路图； 
图21示出了根据第二变形例进行配线的SA(读出放大器)的配线图；以及 
图22示出了根据第二变形例以另一种方式进行配线的SA的配线图。 
下面，将按照以下小节参照附图说明本发明的优选实施例： 
1：第一实施例 
第一实施例实现了这样一种结构，在读出放大器附近的位置处设置(校验通过(verify-pass))锁存电路74。在第一实施例的说明中参照图10～图14。 
2：第二实施例 
第二实施例实现了这样一种结构，没有在读出放大器附近的位置处形成(校验通过)锁存电路74，而是用作为锁存电路的替代物使用的外部逻辑电路代替。在第二实施例的说明中，参照图15～图19。 
3：第一变形例 
如图20的电路图所示，第一变形例具有这样的结构，包括采用均具有作为输入端子使用的MOS门的两个MOS晶体管22的读出锁存电路71A。 
4：第二变形例 
如图21和图22所示，第二变形例实现了典型的SA(读出放大器)的配线。 
1：第一实施例 
存储单元结构 
图1A和图1B为均示出了对于第一和第二实施例及所述实施例的变形例通用的存储单元MC的等效电路的多个电路图。需要注意，尽管图1A示出了写入电流Iw流入存储单元MC的等效电路的电路图而图1B示出了擦除电流Ie在与写入电流Iw的方向相反方向在存储单元MC的等效电路中流动的电路图，但是图1A的电路图中所示的存储单元结构与图1B的电路图中所示的存储单元结构相同。 
在图1A和图1B的电路图中所示的每个存储单元MC采用可变电阻单元电阻器Rcell和存取晶体管AT。可变电阻单元电阻器Rcell用作具有可变电阻的可变电阻存储元件。 
可变电阻电阻器Rcell的一端被连接至板线PL(plate line)，而另一端被连接至存取晶体管AT的源极。存取晶体管AT的漏极被连接至位线BL，而存取晶体管AT的栅极被连接至用作存取线的字线WL。 
位线BL为第一配线的典型实例，而板线PL为第二配线的典型实例。需要注意，尽管在图1A和图1B中位线BL和板线PL的方向彼此垂直，但是实际上位线BL和板线PL的方向可以彼此平行。 
图2示出了在存储设备中所包括的两个邻近存储单元MC的截面示图。具体而言，图2示出了表示两个邻近存储单元并且包括除板线PL之外的非阴影部分的模型的截面部的示图。具体地，在图2的截面示图中所示的未绘制任何图形的各个空白部分填充了绝缘膜或被用于另一种组件(或其它组件的一部分)。 
在图2的截面示图中所示的每个存储单元MC中，在半导体基板100上形成存取晶体管AT。 
具体而言，在半导体基板100上形成待被分别用作存取晶体管AT的源极S和漏极D的两个杂质区。在源极S与漏极D之间的中间基板区中，用诸如多晶硅的材料来制成栅极，通过栅绝缘膜与中间基板区分开。在存储单元MC中所形成的两个栅极分别作为字线WL1和WL2使用。 
在两个存储单元MC中的两个存取晶体管AT分别共享被连接至作为第一配线层1M所创建的位线BL的相同的漏极D。 
在存取晶体管AT的源极S上，重复堆积插头(plug)104和连接垫(landing pad)105，从而形成堆栈。连接垫105典型地为配线层。在堆栈上，形成可变电阻单元电阻器Rcell。任意确定对数，每对均包括在堆栈(在堆栈上形成了可变电阻单元电阻器Rcell)中堆积的插头104和连接垫105。典型地，这样的对数为4或5。 
在下部电极101与作为板线PL使用的上部电极之间形成可变电阻单元电阻器Rcell。可变电阻单元电阻器Rcell具有这样的膜结构，包括连接至下部电极101的绝缘膜102和连接至板线PL的半导体膜103。 
用于制造绝缘膜102的材料的典型实例为SiN、SiO2及Gd2O3。 
另一方面，用于制造半导体膜103的材料的典型实例为金属膜、合金膜及金属化合物膜。金属膜典型地为包含一种或多种诸如Cu、Ag及Zn的金属元素的膜。合金膜的典型实例为由CuTe所构成的合金膜。需要注意，除了Cu、Ag及Zn之外的金属元素也能够被用于制造半导体膜103，只要各种其它金属元素具有容易离子化的性能。另外，期望使用S、Se及Te中的至少一种作为与Cu、Ag及Zn中的至少一种组合的元素。作为用于提供导电离子的层来形成半导体膜103。 
图3A和图3B为均示出了作为可变电阻存储元件使用的可变电阻单元电阻器Rcell的放大截面部以及显示可变电阻存储元件Rcell的操作的多个示图。 
在图3A和图3B所示的每个典型实例中，通过SiO2形成绝缘膜102，而通过基于Cu-Te合金的化合物的Cu-Te基合金化合物来形成半导体膜103。 
在图3A的截面图中，在绝缘膜102和半导体膜103分别被用作阴极和阳极的方向上将电压施加至下部电极101与用作板线PL的上部电极之间。例如，位线BL被连接至具有0V电位的地线GND，而板线PL接收+3V的电位。 
随后，可变电阻元件电阻器Rcell具有允许包括在半导体膜103中的Cu、Ag及/或Zn被离子化并被作为阴极使用的绝缘膜102吸入的特性。因此，这些金属的导电离子被输入绝缘膜102。因此，绝缘膜102的绝缘特性劣化，使绝缘膜102产生导电特性。结果，写入电流Iw在图3A的截面图中所示的箭头所表示的方向流动。写入电流Iw流动的这种操作被称作数据写入操作或数据设定操作。 
另一方面，在图3B的截面图中所示的状态下，在绝缘膜102和半导体膜103分别作为阳极和阴极使用的方向上，将电压施加至下部电极101与作为板线PL使用的上部电极之间。例如，位线BL接收+1.7V的电位，而板线PL连接至具有0V电位的地线GND。 
随后，被注入至绝缘膜102的导电离子返回至半导体膜103，并且可变电阻元件电阻器Rcell的电阻复位至数据写入操作前的很大的初始值。在这种状态下，擦除电流Ie在图3B的截面图中所示的箭头所表示的方向流动。擦除电流Ie流动的这种操作被称作数据擦除操作或数据复位操作。 
需要注意，通常，数据设定操作是为了形成设定状态将导电离子充分注入绝缘膜102的操作，而数据复位操作是为了形成复位状态将导电离子从绝缘膜102中充分提取的操作。 
另一方面，能够任意选择设定或复位状态作为写入数据状态或擦除数据状态。具体而言，写入数据状态可定义为设定状态，而擦除数据状态可定义为复位状态。可替换地，写入数据状态被相反地定义为复位状态，而擦除数据状态被相反地定义为设定状态。 
在随后的描述中，写入数据状态被定义为通过降低绝缘膜102的绝缘特性从而将整个可变电阻元件电阻器Rcell的电阻减小至充分小的值所形成的设定状态，而相反，擦除状态被定义为通过将绝缘膜102的绝缘特性恢复至其初始状态的初始电平从而将整个可变电阻单元电阻器Rcell的电阻增加至充分大的值所形成的复位状态。 
由于上述原因，可以说绝缘膜102典型地实现了可变电阻层。 
如图1A和图1B的电路图中所示的表示流过可变电阻单元电阻器Rcell的电流方向的各个箭头的方向与如图3A和图3B的截面图中所示的表示流过可变电阻单元电阻器Rcell的电流方向的各个箭头的方向相符。具体而言，在执行以形成作为设定状态所定义的写入数据状态的数据设定(或数据写入)操作中，写入电流Iw从板线PL流至位线BL。在执行以形成作为复位状态所定义的擦除数据状态的数据复位(或数据擦除)操作中，擦除电流Ie从位线BL流至板线PL。 
如图4所示，整个可变电阻单元电阻器Rcell的电阻随着写入电流Iw的大小而改变。在下面的描述中，整个可变电阻单元电阻器Rcell的电阻也被简单称作单元电阻Rc。由于在一定程度上单元电阻Rc随着写入电流Iw的大小而线性地改变，所以通过控制写入电流Iw，可变电阻单元电阻器Rcell能够用于存储许多不同的值。例如，可变电阻单元电阻器Rcell能够被用于存储三个以上不同的值。 
通过将可变电阻单元电阻器Rcell的电阻以可逆方式从很小值改变至很大值，反之亦然，能够形成分别与两个存储值相关的前述的设定或复位状态。即，可变电阻单元电阻器Rcell能够用作2值可变电阻存储元件。另外，即使施加至可变电阻单元电阻器Rcell的电压被去除，分别表现出分别表示在存储单元MC中所存储的两个不同数据值的很大和很小的单元电阻Rc的设定和复位状态也能被维持不变。因此，存储单元MC具有非易失性存储器的功能。 
需要注意，在实际数据设定操作中，可变电阻单元电阻器Rcell的绝缘膜102的电阻根据注入绝缘膜102的金属离子数而改变。因此，能够认为绝缘膜102是实际用于存储数据的存储层。 
通过使用可变电阻单元电阻器Rcell来构成存储单元MC，并且排列许多这样的存储单元MC，从而形成用于存储设备的核心部的存储单元矩阵。除了存储单元矩阵之外，存储设备包括均称作外围电路的多个驱动电路。 
通常，通过连续执行多个连续的复合操作(compound operation，组合操作)来执行数据更新(即写入或擦除)操作，每一个复合操作都包括数据传输子操作、在数据传输子操作后所执行的直接校验子操作、以及在直接校验子操作后所执行的抑制控制。 
另外，如果在具有图1A～图3B所示的结构的可变电阻单元电阻器Rcell上重复执行多次作为数据写入(或擦除)操作的一部分将数据传输子操作，则在某些情况下，在由于数据写入操作而表现出很小的电阻的设定状态下的可变电阻单元电阻器的单元电阻Rc可以被设定为小于预先所假定的电平的值，或者在某些情况下，在由于数据擦除操作而表现出很大的电阻的复位状态下的可变电阻单元电阻器Rcell的单元电阻Rc可以被设定为高于预先所设定的电平的值。 
但是，为了处理由于将数据写入存储单元MC或从存储单元MC擦除数据的数据更新(写入或擦除)操作所引起的如单元电阻Rc的改变等不期望的改变的问题，提供所述实施例。具体而言，为了根据在作为数据更新操作的一部分的抑制控制之前执行的直接校验子操作所生成的判断结果来确定是否需要重复作为数据更新操作一部分的数据传输子操作和直接校验子操作，作为数据更新操作的一部分来执行抑制控制。在包括抑制控制的数据更新操作中，重要的是减小从数据传输子操作至直接校验子操作的循环时间周期，并且高速、高可靠度地执行反映在抑制控制中的直接校验子操作所生成的判断结果的处理。 
直接校验子操作 
在本发明的实施例中，读出放大器SA采用这样一种方法，在施加更新脉冲(即，写入脉冲或擦除脉冲)后在位线BL上所残留的剩余电荷在固定的时间期间内通过存储单元放电，并且作为放电处理结果所获取的电压改变被检测。根据这种方法，对于校验子操作而言，不需要对位线BL进行特殊的预充电处理。因此，根据本发明的校验子操作称作直接校验子操作。 
在直接校验子操作中，读出放大器SA也可以采用这样一种方法，在固定的时间段内，在施加用于通过存储单元初始化数据传输子操作的更新脉冲(即写入脉冲或擦除脉冲)后，将在板线PL上的电荷传送至位线BL，并且将电传送处理导致的电压变化(作为在位线BL上产生的电压变化)在校验子操作中通过读出放大器SA检测。另外，代替驱动读出放大器SA来执行读出电压的操作，也可以执行读出电流的操作。 
下面的描述说明了一种典型的结构，其中，在固定时间段内，通过存储单元将在板线PL上的电荷传送至具有比在数据传输子操 作中出现的电位更低的电位的位线BL，并且在读出电压的操作中，通过读出放大器SA来检测在位线BL上产生的电压改变。 
根据实施例的存储设备采用了驱动控制部，配置为控制除了数据更新操作之外的直接校验子操作。另外，存储设备也包括上述的读出放大器SA以及抑制控制部，抑制控制部用于根据读出放大器SA(在随后即将描述的图5的框图中由参考数字7表示)产生的电压读出结果，抑制附加的操作(或更新)脉冲作为在指定方向上生成单元电流的脉冲而被施加。 
期望提供具有写入缓冲器的驱动控制部，该写入缓冲器用于根据由读出放大器SA所生成的电压读出结果，在需要附加的操作脉冲的情况和不需要附加的操作脉冲的情况下，在用作第一配线的位线BL上适当地施加接下来待被设定的电压。需要注意，数据擦除操作可以解释为这样的操作，将具有逻辑的数据提供给存储单元MC，所述逻辑通过将在数据写入操作中存储在存储单元MC中的数据的逻辑反相而获得的。因此，写入驱动器为用于控制执行数据写入操作及数据擦除操作的驱动电路。但是，为了避免误解，这种驱动电路被称作用于控制执行数据写入(或设定)操作及数据擦除(或复位)操作的设定/复位驱动器75。 
下面的描述说明典型的列电路结构，该结构是用于执行外围电路的操作的基本单元，外围电路具有嵌入读出放大器SA中的设定/复位驱动器75(用作具有上述功能的驱动器)。 
IC芯片结构 
图5示出了存储设备的IC芯片的结构的框图。 
图5的框图中所示的存储设备采用存储阵列1和存储阵列1的外围电路。存储阵列1包括存储子阵列MSA1和MSA2，每个都被形成作为图1A～图3B中所示的存储单元MC的矩阵。在下面的描述中，存储子阵列也称作MAT。存储子阵列MSA1和MSA2的每一个都具有多行和多列。每行具有在行方向上所排列的(M+1)个存储单元MC，而每列具有在列方向上所排列的(N+1)个存储单元MC。参考符号M和N的每一个都表示相对较大的整数。能够任意设定M和N的具体值。 
如图5的框图所示，存储阵列1包括两个存储子阵列MSA 1和MSA2。但是，存储子阵列MSA的数目可以为诸如8、16等的任意数目。 
如上所述，存储子阵列MSA的每行都具有在行方向上所排列的(M+1)个存储单元MC。用于(M+1)个中的一个存储单元MC中的各个存取晶体管AT的栅极连接至定位在行方向上的相同的字线WL。因此，存在与行等量的字线WL。字线WL数或行数为(N+1)。在图5的框图中，分别通过参考符号WL<0>～WL<N>表示(N+1)个字线WL。每个被定位在行方向上的字线WL<0>～WL<N>以预先所确定的间隔被排列在列方向上。另一方面，存储子阵列MSA的每列具有如上所述在列方向上所排列的(N+1)个存储单元MC。用于(N+1)个存储单元MC的一个的各个存取晶体管AT的漏极连接至定位在列方向上的相同的位线BL。因此，存在与列等量的位线BL。位线BL的数目或列数为(M+1)。在图5的框图中，分别通过参考符号BL<0>～BL<M>表示(M+1)个位线BL。被定位在列方向上的每个位线BL<0>～BL<M>以预先所确定的间隔被排列在行方向上。 
如上所述，可变电阻电阻器Rcell的指定端连接至板线PL，而可变电阻电阻器Rcell的另一端连接至存取晶体管AT的源极。在任 一特定行上的可变电阻电阻器Rcell的指定端连接至与特定行相关的公共电平板线PL。因此，存储子阵列MSA1和MSA2的每一个都具有与行等量的电平板线PL。即，存储子阵列MSA1和MSA2的每一个都具有(N+1)个电平板线PL。均定位在行方向上的(N+1)个电平板线PL以预先所确定的间隔被排列在列方向上。电平的(N+1)个电平板线PL的指定端通过配线VPLATE彼此连接，配线VPLATE连接至在存储阵列1外部的位置处所提供的板驱动器12。 
另外，作为替换，也能够提供这样一种结构，在任一特定列上的可变电阻电阻器Rcell的指定端连接至与特定列相关的公共垂直板线PL。在这种替换结构中，每个存储子阵列MSA1和MSA2具有与列等量的板垂直线PL。即，每个存储子阵列MSA1和MSA2具有(M+1)个垂直板线PL。每个都定位为列方向上的长配线的垂直的(M+1)个板线PL以预先所确定的间隔排列在行方向上。(M+1)个垂直板线PL的指定端通过配线彼此连接，该配线连接至在存储阵列1外部的位置所提供的板驱动器12。 
如图5的框图所示，外围电路包括X地址解码器2、具有Y地址解码器功能的预解码器3、WL驱动器4、BLI(位线绝缘)驱动器5A及CSW(列开关)驱动器6。另外，外围电路也采用为各列所提供的SA(读出放大器)7、列开关8及I/O(输入/输出)缓冲器9。另外，外围电路也具有写入/擦除驱动器10、控制电路11、上文提到的板驱动器12、以及主放大器13。 
X地址解码器2包括每个都作为X地址解码器2的基本单元使用的多个X选择器20。X地址解码器2为用于解码从预解码器3所接收的X地址信号并将根据解码处理的结果所选择的X选择信号X_SEL提供至WL驱动器4的电路。随后，将详细描述X选择器20。 
预解码器3为用于将输入地址信号分成X地址信号和Y地址信号的电路。预解码器3将X地址信号提供至X地址解码器2。另一方面，在预解码器3中所采用的Y地址解码部解码Y地址信号。 
在预解码器3中所采用的Y地址解码部包括多个Y选择器30，每个都作为Y地址解码部的基本单元使用。在预解码器3中所采用的Y地址解码部为这样的电路，用于解码由于拆分输入的地址信号而获取的Y地址信号，并将根据解码处理的结果而选择的Y选择信号Y_SEL提供至CSW驱动器6。随后，将详细描述Y选择器30。 
WL驱动器4包括(N+1)个WL驱动器单元4A，每个都被提供用于字线WL。具体而言，(N+1)个WL驱动器单元4A的输出端子各自连接至(N+1)个字线WL<0>～WL<N>的一个。从X地址解码器2所接收的X选择信号X_SEL用于选择(N+1)个WL驱动器单元4A中的一个。(N+1)个WL驱动器单元4A中所选择的一个将预先所确定的电压施加到连接至所选择的WL驱动器单元4A的输出端子的字线WL。随后，将详细描述WL驱动器单元4A。 
CSW驱动器6包括每个都作为CSW驱动器6的基本单元使用的多个CSW驱动器单元6A。CSW驱动器6为这样的电路，用于根据从预解码器3所接收的Y选择信号Y_SEL生成列开关信号CSW<M:0>，并且如果需要，生成通过反相列开关信号CSW<M:0>所获取的信号。通过CSW驱动器6所生成的列开关信号CSW<M:0>为通过CSW驱动器6提供至列开关8的信号，用作控制列开关8的信号。随后，将详细描述CSW驱动器单元6A。 
列开关8为一组开关，每个开关都仅包括一个NMOS晶体管。作为替换，列开关8也可以是由NMOS晶体管和PMOS晶体管形成的TG(传输门)组，其中，NMOS晶体管源极与PMOS晶体管的源极彼此连接，并且NMOS晶体管的漏极与PMOS晶体管的漏 极也彼此连接。在列开关8中所包括的各个开关通过对应的一个读出放大器7被连接至位线BL中的一个。即，列开关8采用总共(M+1)个开关。 
列开关8能够控制操作以选择和取消选择一个电路，所有电路都具有多种类型中的一种。在图5的框图中所示的存储设备的情况下，为了选择一个读出放大器7，列开关8输出列选择线CSL<0>～CSL<M>中的一个。如图5的框图所示，每个读出放大器7在连接至读出放大器7的位线BL与一对局部输入/输出线LIO和配对的局部输入/输出线/LIO之间输入输出数据。 
该对局部输入/输出线LIO和配对的局部输入/输出线/LIO不仅连接至读出放大器7，而且连接至写入/擦除驱动器10和主放大器13。 
主放大器13是这样的的电路，用于放大通过所选择的读出放大器7从存储单元MC所读出的输出数据并通过I/O缓冲器9将被放大的输出数据提供至外部I/O总线。 
写入/擦除驱动器10连接至I/O缓冲器9，将来自外部I/O总线的输入数据提供至写入/擦除驱动器10。写入/擦除驱动器10通过局部输入/输出线LIO和配对的局部输入/输出线/LIO对以及所选择的读出放大器7将输入数据传递至存储单元MC。来自外部I/O总线的输入数据最终存储在存储单元MC中。 
控制电路11根据提供至控制电路11的数据写入信号WRT、数据擦除信号ERS及数据读取信号RD进行操作。 
控制电路11具有下面五项功能。 
(1)：利用X地址解码器2通过将激活信号提供至读出放大器控制部7A来执行对读出放大器7的控制的功能。 
(2)：利用X地址解码器2通过将激活信号提供至BLI驱动器5A来执行对BLI开关5的控制的功能。 
(3)：在数据写入操作中执行用于控制板驱动器12和写入/擦除驱动器10的写入控制的功能。 
(4)：在数据写入操作和数据读取操作中执行用于控制WL驱动器4的字线控制的功能。 
(5)：在数据写入操作和数据读取操作中利用CSW驱动器6通过将控制信号提供至列开关8来执行用于控制列开关8的列开关控制的功能。 
仅通过图5的框图中的参考符号表示通过控制电路11所输出的各种控制信号的每一个。但是，随后，将详细描述各种控制信号的每一个。 
图5的框图没有示出诸如用于通过电源电压生成各种电压的电路及用于控制时钟信号生成的电路等其它电路。 
控制系统电路 
接下来，随后的描述说明了作为X地址解码器2的基本单元使用的X选择器20和在预解码器3中所采用的作为Y地址解码部的基本单元使用的Y选择器30。随后，下面的描述说明了作为WL驱动器4的基本单元使用的WL驱动器单元4A和作为CSW驱动器6的基本单元使用的CSW驱动器单元6A。 
图6为示出了X选择器20的典型电路的电路图。 
在图6的电路图中所示的X选择器20采用在前级所提供的四个反相器INV0～INV3、在中间级所提供的四个NAND电路NAND0～NAND3、以及在后级所提供的四个其它反相器INV4～INV7。 
X选择器20接收X地址位X0和X1，根据X地址位X0和X1的解码结果激活四个X选择信号X_SEL0～X_SEL3中的其中一个。典型地，X选择器20通过将特定的X选择信号X_SEL设定在高电平而激活四个X选择信号X_SEL0～X_SEL3中的任一个。 
在图6的电路图中所示的X选择器20为典型的2位解码器。但是，根据待解码的输入X地址位X的数目，X地址解码器2的结构能够扩展，或者构成所述结构的级数能够增加，从而保持三个以上的输入X地址位X。 
图7为示出了Y选择器30的典型电路的电路图。 
图7的电路图中所示的Y选择器30采用在前级所提供的四个反相器INV8～INV11、在中间级所提供的四个NAND电路NAND4～NAND7、以及在后级所提供的四个其它反相器INV12～INV15。 
Y选择器30接收Y地址位Y0和Y1，根据Y地址位Y0和Y1的解码结果激活四个Y选择信号Y_SEL0～Y_SEL3的其中一个。典型地，Y选择器30通过将特定的Y选择信号Y_SEL设定在高电平来激活四个Y选择信号Y_SEL0～Y_SEL3中的任一个。 
在图7的电路图中所示的Y选择器30为典型的2位解码器。但是，根据待解码的输入Y地址位Y的数目，预解码器3的结构能够扩展，或者构成所述结构的级数能够增加，从而保持三个以上的输入Y地址位Y。 
图8示出了WL驱动器4的两个邻近的WL驱动器单元4A的电路图。 
WL驱动器4采用与存储单元矩阵的行或与在存储单元矩阵的每列上所提供的存储单元MC等量的、每个都在图8的电路图中示出的WL驱动器单元4A。从先前给出的描述可以明显看出，构成存储单元矩阵的行数或在存储单元矩阵的每列所提供的存储单元MC的数目为(N+1)。为了更好的理解说明，建议读者参照图5的框图。 
通过利用在图6的电路图中所示的X选择器20所选择(或激活)的X选择信号X_SEL来驱动(N+1)个WL驱动器单元4A的每一个进行操作。在图8的电路图所示的结构的情况下，分别通过X选择信号X_SEL0和X_SEL1驱动两个WL驱动器单元4A进行操作。通过X选择信号X_SEL0或X_SEL1所驱动的WL驱动器单元4A分别激活字线WL<0>或WL<1>。 
如图8的电路图所示，每个WL驱动器单元4A采用一个NAND电路和一个反相器。在图8的电路图中所示的结构的情况下，上WL驱动器单元4A采用一个NAND电路NAND8和一个反相器INV16。 
NAND电路NAND8的其中一个输入端子接收WL选择使能信号WLEN，而NAND电路NAND8的另一个输入端子接收X选择信号X_SEL0或X_SEL1。NAND电路NAND8的输出端子连接至 反相器INV16的输入端子。反相器INV16的输出端子连接至字线WL<0>或WL<1>。通过反相器INV16所输出的信号使连接至反相器INV16的字线WL进入激活或停止状态。 
图9示出了CSW驱动器6的两个邻近CSW驱动器单元6A的电路图。 
如图9的电路图所示，每个CSW驱动器单元6A采用一个NAND电路和一个反相器。在图9的电路图中所示的结构的情况下，上CSW驱动器单元6A采用一个NAND电路NAND12和反相器INV21。NAND电路NAND12的输出端子连接至反相器INV21的输入端子。 
NAND电路NAND12的其中一个输入端子接收Y开关使能信号YSWEN，而NAND电路NAND12的另一个输入端子接收通过在图7的电路图中所示的Y选择器30所选择(或激活)的Y选择信号Y_SEL0或Y_SEL1。如果Y开关使能信号YSWEN和Y选择信号Y_SEL都被设定在表示激活状态的高电平，则通过NAND电路NAND12所输出的信号被置于低电平。因此，在这个实施例的情况下，列选择线CSW<0>或CSW<1>被设定在表示激活状态的高电平。 
通过在图5的框图中的参考符号CSW<M:0>表示列选择线CSW<0>、CSW<1>等，并被提供至列开关8。 
在图5的框图中所示的控制电路11生成在图8的电路图中所示的WL选择使能信号WLEN和在图9的电路图中所示的Y开关使能信号YSWEN，将WL选择使能信号WLEN和Y开关使能信号YSWEN分别提供至WL驱动器4和CSW驱动器6。 
控制电路11根据提供至控制电路11的数据写入信号WRT、数据擦除信号ERS及数据读取信号RD来进行操作，生成除了WL选择使能信号WLEN和Y开关使能信号YSWEN之外的各种控制信号。除了WL选择使能信号WLEN和Y开关使能信号YSWEN之外的控制信号包括用于控制BLI驱动器5A的BLI(位线绝缘)信号、用于控制读出放大器控制部7A的SAE(读出放大器使能)信号及其反相信号。为了更好的理解说明，建议读者参照图5的框图。 
图10示出了用于根据第一实施例的存储设备所提供的列电路的结构的概略电路图。 
从图10的电路图可以明显看出，存储设备采用存储阵列1和存储阵列1的驱动电路。存储阵列1包括被排列形成矩阵的存储单元MC。存储单元MC为在诸如图1A和图1B的电路图中所示的存储单元。在下面的描述中，驱动电路也称作外围电路。类似于图5的框图中所示的存储设备，存储阵列1可以包括每个都形成作为存储单元MC的子矩阵的上存储子阵列MSA1和下存储子阵列MSA2。在这种情况下，上存储子阵列MSA1和下存储子阵列MSA2共享作为对于上存储子阵列MSA1和下存储子阵列MSA2通用的放大器使用的、包括在外围电路中的读出放大器SA。但是，不是绝对需要包括由上存储子阵列MSA1和下存储子阵列MSA2所共享的读出放大器SA的这种结构。代替地，能够构成一种可替换的典型结构，其中，为上存储子阵列MSA1提供包括与在对于下存储子阵列MSA2所提供的外围电路中所包括的读出放大器SA不同的读出放大器SA的外围电路部。 
在本发明的说明书中所使用的技术术语“列电路结构”被定义为包括连接至存储单元MC(从其读出数据)的位线BL以及与先前所描述的直接校验子操作相关的外围电路的结构。 
图10示出了典型的列电路结构的电路图。但是，通过上面的定义可以明显看出，通过参考符号所表示的每个结构部不是必须位于具有类似于柱状形状的区域中。只要存储单元MC连接至结构部并且结构部彼此连接从而形成类似于图10的电路图所示的一种结构，就可以认为如图10的电路图所示的通过存储单元MC和结构部所形成的结构为列电路部。 
另一方面，如果在读出放大器7附近的位置处提供结构部，则期望使结构部位于这样的位置处：整个结构都能被容纳在具有类似于柱状形状的区域中。 
需要注意，在本发明的说明书中所使用的技术术语“驱动控制部”可以解释为是指除了存储阵列1、读出放大器7、读出放大器控制部7A及图10的电路图中没有示出的抑制控制部之外的列电路结构的部分。但是，可以采用“驱动控制部”的另外的定义。 
例如，驱动控制部可以包括用于生成控制图11中所示的列电路所用的电压/信号的电路。但是，在本发明的说明书中指对于多列的每一个所提供的驱动控制部所使用的技术术语“驱动控制部”解释为除了存储阵列1、读出放大器7、读出放大器控制部7A及图11的电路图中没有示出的抑制控制部之外的列电路结构的部分。 
根据第一实施例的列电路结构具有触发型读出放大器(SA)7，每个都用于读出在位线BL上出现的电位。读出放大器7连接至一对公共读出位线CSBL和配对的公共读出位线/CSBL以及一对局部输入/输出线LIO和配对的局部输入/输出线/LIO。 
读出放大器7的基本结构包括触发读出锁存电路71，用于读出在公共读出位线CSBL和配对的公共读出位线/CSBL对之间出现的电位的大小，并放大电位。读出放大器7也具有都通过参考数字72 所表示并用于控制触发读出锁存电路71与局部输入/输出线LIO和配对的局部输入/输出线/LIO对之间的连接的两个NMOS晶体管。在下面的描述中，公共读出位线CSBL和配对的公共读出位线/CSBL对也简称为CSBL对，而局部输入/输出线LIO和配对的局部输入/输出线/LIO对也简称为LIO对。 
触发读出锁存电路71对应于本发明的读出放大器。如图10的电路图所示，实施例的读出放大器可以包括均由参考符号73表示的两个NMOS晶体管，并且这两个NMOS晶体管都由作为低有效信号的反相SA使能信号/SAE控制。随后，也将描述这两个NMOS晶体管73. 
通过利用图5的框图所示的列开关8在列选择线CSL上所表明的电位来控制两个NMOS晶体管72的每一个进入接通或切断状态。 
在数据读取操作实现的过程中使用两个NMOS晶体管72，从而将读出和被锁存的数据从存储单元MC传送至局部输入/输出线LIO和配对的局部输入/输出线/LIO对。另外，两个NMOS晶体管72也用在数据更新操作的实现过程中，从而利用写入驱动器将读出和被锁存的数据强制性地从局部输入/输出线LIO和配对的局部输入/输出线/LIO对传送至存储单元MC。 
图10的电路图中所示的读出放大器7包括根据读出和被锁存的数据所控制的设定/复位驱动器75以及校验锁存电路74。校验锁存电路74对应于在本发明的抑制控制部中所包括的锁存电路，该锁存电路作为用于保存表示数据存储状态的传输充分或不充分的二进制值的电路使用。 
设定/复位驱动器75的其中一个数据保持节点连接至用于反相通过触发读出锁存电路71的其中一个数据保持节点所保持的数据 并将被反相的数据加载在两个传输门电路TG1的反相器INVL。一对校验锁存电路74的数据保持节点连接至在读出位线SBL和配对的读出位线/SBL对与公共读出位线CSBL和配对的公共读出位线/CSBL对之间的两个传输门电路TG1的控制门。 
反相器INVL对应于本发明的锁存输入控制部。 
传输门电路TG1响应通过校验锁存电路74所执行的保持数据反相来抑制执行读出电压的操作。通过这种方式，传输门电路TG1作为开关起重要作用，用于阻止在公共读出位线CSBL和配对的公共读出位线/CSBL对之间出现的电压改变。因此，传输门电路TG1对应于本发明所提供的开关，作为根据在校验锁存电路中所保持的二进制值所控制的开关。用作这种开关的传输门电路TG1控制将作为第一配线使用的位线BL连接至读出位线SBL的操作，并且控制断开作为第一配线使用的连接位线BL与连接至触发读出锁存电路71的读出节点的读出位线SBL的电连接的操作。因此，根据本发明实施例的概念的第一配线实际上包括公共读出位线CSBL及位线BL。 
校验锁存电路74为用于保持在直接校验子操作中所生成的通过或失败信息的锁存电路。 
NMOS晶体管73连接至传输门电路TG1的指定的一个与触发读出锁存电路71的第一数据保持节点之间。同样地，另一个NMOS晶体管73连接至传输门电路TG1的另一个与触发读出锁存电路71的第二数据保持节点之间。 
NMOS晶体管73用于将读出放大器7与读出位线SBL和配对的读出位线/SBL对以及公共读出位线CSBL和配对的公共读出位线/CSBL对分开。通过使读出放大器7与读出位线SBL和配对的读 出位线/SBL对以及公共读出位线CSBL和配对的公共读出位线/CSBL对的电连接断开，能够减小由读出位线SBL和配对的读出位线/SBL对以及公共读出位线CSBL和配对的公共读出位线/CSBL对所承担的载荷。 
NMOS晶体管51连接至位线BL与公共读出位线CSBL之间，作为通过BLI(位线绝缘)信号所控制的BLI开关使用。因此，能够通过将NMOS晶体管51置于切断状态来断开位线BL与读出放大器7的电连接。 
设定/复位驱动器75包括设定驱动器75A和复位驱动器75B。 
如图10的电路图所示，在公共读出位线CSBL与触发读出锁存电路71的BL(位线)读出节点之间提供复位驱动器75B。复位驱动器75B对应于通过本发明所提供的电压驱动器，从而作为在数据擦除操作中操作的电压驱动器使用。 
另一方面，在将NMOS晶体管51连接至传输门电路TG1的公共读出位线CSBL与触发读出锁存电路71的反相数据节点之间提供设定驱动器75A。在与触发读出锁存电路71相关的上面所例举的BL(位线)读出节点相对侧提供触发读出锁存电路71的反相数据节点。设定驱动器75A对应于通过本发明所提供的电压驱动器，从而作为在数据写入操作中操作的电压驱动器使用。 
需要注意，配对的公共读出位线/CSBL为在与触发读出锁存电路71的反相数据节点相同侧被提供用于传输门电路TG1的输出线。 
图11示出了作为根据第一实施例的列电路在图10的电路图中所示的列电路的具体结构的电路图。 
基本上通过将电荷充电/放电电路76添加至图10的电路图中所示的概念结构来获取在图11的电路图中所示的具体结构。 
电荷充电/放电电路76包括分别通过参考符号P1～P4所表示的四个PMOS晶体管。 
PMOS晶体管P1的源极连接至用于提供也称作读取驱动电压VR的读取BL电压VR的线，而其漏极连接至公共读出位线CSBL。PMOS晶体管P1的栅极连接至用于提供反相读取预充电信号/PRER的线。 
PMOS晶体管P2的源极连接至用于提供也称作读取驱动参考电压VREFR的读取BL参考电压VREFR的线，而其漏极连接至配对的公共读出位线/CSBL。PMOS晶体管P2的栅极连接至用于提供反相读取预充电信号/PRER的线。 
PMOS晶体管P3的源极连接至用于提供电源电压Vdd的线，而其漏极连接至公共读出位线CSBL。PMOS晶体管P3的栅极连接至用于提供反相复位信号/RESP的线。 
PMOS晶体管P4的源极连接至用于提供校验BL参考电压VREFV的线，而其漏极连接至配对的公共读出位线/CSBL。PMOS晶体管P4的栅极连接至用于提供反相校验预充电信号/PREV的线。 
设定驱动器75A采用反相器、PMOS开关及NMOS开关。反相器具有彼此串联连接的PMOS晶体管和NMOS晶体管。PMOS开关为用于控制反相器的其中一个指定端子与电源的高电平侧的连接的PMOS晶体管。另一方面，NMOS开关为用于控制反相器的另一个端子与作为电源的低电平侧使用的地线GND的连接的 NMOS晶体管。复位驱动器75B具有与设定驱动器75A相同的结构。 
在设定驱动器75A中所采用的PMOS开关作为用于控制反相器的指定端子与电源的高电平侧的连接的开关，通过作为低有效信号的反相程序BL驱动脉冲/BLDP来控制。另一方面，在设定驱动器75A中所采用的PMOS开关作为用于控制反相器的另一个端子与电源的低电平侧的连接的开关，通过作为高有效信号的程序BL驱动脉冲BLDP来控制。 
同样地，在复位驱动器75B中所采用的PMOS开关作为用于控制反相器的指定端子与电源的高电平侧的连接的开关，通过作为低有效信号的反相擦除BL驱动脉冲/BLDE来控制。另一方面，在复位驱动器75B中所采用的NMOS开关作为用于控制反相器的另一个端子与电源的低电平侧的连接的开关，通过作为高有效信号的擦除BL驱动脉冲BLDE来控制。 
连接至读出位线SBL与配对的读出位线/SBL之间的触发读出锁存电路71为交叉耦合锁存型读出放大器。 
触发读出锁存电路71采用彼此交叉连接的两个反相器。具体而言，反相器中指定的一个的输出端连接至另一个反相器的输入端，而指定反相器的输入端连接至另一个反相器的输出端。每个反相器具有PMOS晶体管21和NMOS晶体管22。 
PMOS晶体管23连接至被两个PMOS晶体管21共有的源极与用于提供电源电压的线之间。通过作为低有效信号的反相读出放大器使能信号/SAE来控制PMOS晶体管23。另一方面，NMOS晶体管24连接至被两个NMOS晶体管22公有的源极与用于提供地线 GND电压的线之间。通过作为高电平有效信号的读出放大器使能信号SAE来控制NMOS晶体管24。 
类似于触发读出锁存电路71的结构，校验锁存电路74也为交叉耦合锁存型读出放大器。校验锁存电路74的两个反相器的每一个都具有PMOS晶体管21a和NMOS晶体管22a。 
接下来，如下说明反相器INVL。其自身电路结构与设定驱动器75A和复位驱动器75B一致。具体而言，反相器INVL采用一个反相器、一个PMOS开关及一个NMOS开关。反相器具有彼此串联连接的PMOS晶体管和NMOS晶体管。PMOS开关为用于控制反相器的端子中的指定一个与电源的高电平侧的连接的PMOS晶体管。另一方面，NMOS开关为用于控制反相器的另一个端子与作为电源的低电平侧使用的地线GND的连接的NMOS晶体管。 
通过作为低有效信号的反相锁存信号/LATCH来控制用于控制反相器INVL的指定端子与电源的高电平侧的连接的PMOS开关。另一方面，通过作为高电平有效信号的锁存信号LATCH来控制用于控制反相器INVL的另一个端子与电源的低电平侧的连接的NMOS开关。 
用于复位校验锁存电路74的NMOS晶体管25连接至地线GND与对于校验锁存电路74所提供的节点之间，从而作为用于控制传输门电路TG1的PMOS侧的节点使用。通过锁存复位信号LRES来控制NMOS晶体管25。NMOS晶体管25为通过本发明所提供的复位部的典型实例。 
另外，在连接至设定驱动器75A的输入端子的配对的读出位线/SBL上加入了用于调节载荷的虚载荷DL。 
需要注意，如图11的电路图所示，列电路结构具有分别在顶部和底部所提供的两个NMOS晶体管51。这是因为，读出放大器7被两个存储子阵列共享。通过以这种方式提供两个NMOS晶体管51，能够在两个存储子阵列中选择即将分配给读出放大器7的一个。 
另外，通过在图11的电路图中被定位在行方向上的配线所提供的每个控制信号被在行方向上排列的但没有在图11的电路图中示出的另一个读出放大器7共享。期望为另一个读出放大器或为存储单元矩阵的每列提供与图11的电路图中所示相同的列电路结构。 
需要注意，通过在图5的框图中所示的读出放大器控制部7A(或控制电路11)来提供在图11的电路图中分别通过参考符号/PRER、/RESP、/PREV、VREFR、VREFV及VR所表示的预充电系统信号(及电压)。 
另外，分别通过参考符号/BLDP、BLDP、/BLDE及BLDE所表示的控制信号(用于控制设定/复位驱动器75)也在图5的框图中所示的控制电路11生成。 
数据设定(或写入)操作 
接下来，参照在表示时序图的图12A～图12O2的时序图中所示的各个操作波形来说明根据第一实施例的操作方法，该方法是随着时间流逝而执行的数据设定操作(也称作数据写入操作)的方法。在操作方法的描述中，适当参照图11的电路图。 
需要注意，在下面的描述中，也称为数据写入操作的数据设定操作在某些情况下也被称作程序操作。另外，为了防止在下文中的说明过于复杂，不是明确给出信号名称来提及某个控制信号，而在某些情况下，仅给出控制信号的参考符号来表示该控制信号。例如， 在某些情况下，不是表述为位线绝缘信号BLI，而仅使用信号BLI，不是表述为反相读取预充电信号/PRER，仅使用信号/PRER。这种参考(reference)的简化也同样适用于电位和电压。即，不是明确给出电位或电压的名称来指定某个电位或电压，而在某些情况下，仅通过给出电位或电压的参考符号来表示该电位或电压。例如，在某些情况下，不是表述为在位线BL上出现的电位，而仅使用BL电位，不是表述为在公共读出位线CSBL上出现的电位，而仅使用CSBL电位。 
另外，在示出用于数据写入操作或数据设定操作的波形的图12A～图12O2的波形时序图中所使用的参考符号“放电”表示在将电压施加至配线之后的操作，该操作是为了从配线去除所施加的电压，并且为了使配线上的电位产生变化，该电位变化被检测为将配线设定为HiZ(高阻抗)状态后发生的变化。通常，通过执行电荷预充电操作将电压施加至配线。作为替代，也能够通过执行即将在随后通过参照图13A～图13O2的时序图说明的电源传输操作将电压施加至配线。但是，实际上能够通过充电或放电电荷来执行“放电”操作。 
参考的简化以及参考符号“放电”的意义也同样适用于诸如随后参照图13A～图13O2的时序图所说明的数据擦除操作(也称作数据复位操作)及随后参照图14A～14O2的时序图所说明的数据读取操作的其它操作的说明。 
在图12A的波形中所使用的参考符号PLT表示迄今为止所使用的技术术语“板”。 
通过对整个存储阵列1使用相同的电位以整体的方式驱动或通过对构成存储阵列1的每个块(或存储子阵列)使用相同的电位以整体的方式驱动诸如图1A和图1B所示的板线PL。因此，不需要 指定驱动板线PL所使用的各个单独的电位。这就是采用在图12A的波形中使用参考符号PLT来表示相同的电位的概念的原因。板线PL可以被认为是每个都在诸如图1A和图1B示图中示出的板线PL组，或者能够被假设为已经由具有类似板形形状的导电层形成。 
在图12A～图12O2的波形时序图中时间T0之前期间，反相复位信号/RESP、反相校验信号/PREV及位线绝缘信号BLID的每一个都被维持在H(高)电平，而所有其它信号的电压都被保持在诸如参考电压Vss的电平的L(低)电平。 
另外，如图12A的波形所示，PLT电位被维持在固定的H电平FixH。另一方面，如图12B的波形所示，LIO电位被维持在固定的L电平FixL。 
同样地，图12G1的波形中所示的信号BLIU和信号LRES的每一个都被维持在固定的H电平FixH，而分别如图12H2和图12I的波形所示，电压BLDE和信号LATCH的每一个都被维持在固定的L电平FixL。 
由于如图12J的波形所示，锁存复位信号LRES被维持在H电平，所以在图11的电路图中所示的列电路结构中所采用的NMOS晶体管25被维持在接通状态。因此，传输门电路TG1和TG2也都被维持在接通状态。另外，由于如图12K的波形所示，反相读出放大器使能信号/SAE被维持在H电平，所以在图11的电路图中所示的列电路结构中所采用的NMOS晶体管73被维持在接通状态。另外，位线绝缘信号BLI的每一个都被维持在H电平。具体而言，如图12G1的波形所示，位线绝缘信号BLIU被维持在固定的H电平FixH，而如图12G2的波形所示，在时间T0之前，位线绝缘信号BLID被维持在固定的H电平。因此，在图11的电路图中所示的列电路结构中所采用的NMOS晶体管51被维持在接通状态。 
因此，读出位线SBL被维持在通过公共读出位线CSBL连接至位线BL的状态，而配对的读出位线/SBL被维持在通过配对的公共读出位线/CSBL连接至位线BL的状态。需要注意，读出位线SBL连接至触发读出锁存电路71的两个存储节点的其中一个，而配对的读出位线/SBL连接至触发读出锁存电路71的另一个存储节点。 
另外，由于当设定在L电平时反相读取预充电信号/PRER为激活的低电平有效信号，所以在图11的电路图中所示的列电路结构中所采用的充电/放电电路76中所包括的PMOS晶体管P1被维持在接通状态，分别如图12M1和图12N的波形所示，将在读出位线SBL上出现的SBL电位和在位线BL上出现的BL电位电预充电至读取驱动(读取BL)电压VR。 
同时，通过被维持在接通状态的传输门电路TG1将配对的读出位线/SBL维持在连接至配对的公共的读出位线/CSBL的状态。 
由于反相的读取预充电信号/PRER被维持在L电平，所以在图11的电路图中所示的PMOS晶体管P2被维持在接通状态。通过被维持在接通状态的PMOS晶体管P2，在图12A～图12O2的波形时序图中通过参考符号VRR所表示的读取驱动(读取BL)参考电压VREFR被施加于配对的公共读出配线/CSBL。如图12M2的波形所示，电压VRR被传送至配对的读出位线/SBL。 
电压VRR(即，读取驱动(读取BL)参考电压VREFR)和读取驱动(读取BL)电压VR的每一个都为在数据读取操作中被施加于存储单元MC的电压，并且为不会导致更新干扰的大电压。 
在这个实施例中，如图12O1和图12O2的波形所示，代表读取驱动(读取BL)参考电压VREFR的电压VRR被设定为比读取驱动(读取BL)电压VR稍大。 
如先前所说明的一样，在图5和图11中所示的典型结构中，读出放大器7分别被在上侧和下侧所提供从而分别作为存储子阵列MSA1和MSA2使用的两个MAT共享。 
位线绝缘信号BLIU控制存储子阵列MSA1与读出放大器7的连接，而位线绝缘信号BLID控制存储子阵列MSA2与读出放大器7的连接。 
如图12G1和图12G2的波形所示，被维持在H电平的位线绝缘信号BLIU将在上侧所提供的MAT保持在一直选择的状态。为了撤销对在下侧所提供的MAT的选择，在随后的时间T0立刻将位线绝缘信号BLID设定为L电平。 
因此，通过位线绝缘信号BLIU所控制的NMOS晶体管51被维持在一直接通状态，将位线BL持续连接至公共读出位线CSBL。 
在时间T0时，为了使在图11的电路图中所示的列电路结构中所包括的PMOS晶体管P1和P2的每一个处于切断状态，如图12D的波形所示，反相读取预充电信号/PRER被改变至H电平。因此，预充电操作结束。 
在与时间T0大致相同的时间时，如图12E的波形所示，为了使PMOS晶体管P3处于接通状态，反相复位信号/RESP的负脉冲被施加至在图11的电路图中所示的列电路结构中所包括的PMOS晶体管P3的栅极。因此，公共读出位线CSBL被充电为电源电压Vdd，分别如图12M1和图12N的波形所示，将在读出位线SBL上出现的电位和在位线BL上出现的电位的每一个设定为电源电压Vdd的电平。 
如图12O1和图12O2的波形所示，读取驱动(读取BL)电压VR低于电源电压Vdd，使得读出位线SBL和位线BL的每一个都被进一步预充电。 
在大约与时间T0相同的时间时，如图12F的波形所示，为了使PMOS晶体管P4处于接通状态，反相校验预充电信号/PREV的负脉冲被施加至在图11的电路图中所示的列电路结构中所包括的PMOS晶体管P4的栅极。因此，如图12M2的波形所示，配对的公共读出位线/CSBL和配对的读出位线/SBL的每一个都处于在图12A～12O2的波形时序图中通过参考符号VRV所表示的校验BL参考电压VREFV的电平。 
如图12O1和图12O2的波形所示，电压VRV充分低于电压VRR，使得配对的读出位线/SBL和配对的公共读出位线/CSBL的每一个都被放电。 
需要注意，电压VRV(即，校验BL参考电压VREFV)在随后即将描述的直接校验子操作中用作参考电压。 
在时间T0和时间T1之间的期间内所执行的操作包括将读出位线SBL维持在电源电压Vdd的H电平从而在H电平下更新读出锁存电路的初始状态的操作。 
在时间T1时，分别如图12E和12F的波形所示，持续将负脉冲施加至PMOS晶体管P3和P4的栅极的操作结束。因此，固定电压维持在读出位线SBL和配对的读出位线/SBL对上的状态也同样终止。 
如前所述，如图12J的波形所示，锁存复位信号LRES一直维持在固定H电平。因此，在图11的电路图中所示的列电路结构中， NMOS晶体管25和传输门电路TG1的每一个被保持在接通状态。直至时间T1，NMOS晶体管25的接通状态将校验锁存电路74的第二节点维持在地线GND的固定电位。因此，连接至反相器INVL的、作为校验锁存电路74的第一节点使用的节点维持在电源电压Vdd的电平。 
在时间T1时，由于将负脉冲持续施加至PMOS晶体管P3和P4的每一个的栅极的操作终止从而结束了固定电压维持在读出位线SBL和配对的读出位线/SBL对上的状态，所以被设定在电源电压Vdd的H电平的BL电位被提供至图11的电路图中所示的列电路结构中所采用的反相器INVL的输入端子，使得出现在校验锁存电路74的第一节点处的电位被降低至地线GND的L电平。另一方面，校验锁存电路74的另一个(或第二)节点由于NMOS晶体管25的接通状态而即将被降低至L电平。但是，由于反相器INVL的驱动功率很强，所以在校验锁存电路74中所保持的数据从H电平改变至L电平。 
因此，两个传输门电路TG1被切断，使得读出位线SBL和配对的读出位线/SBL对减轻了经由传输门电路TG1的由读出位线SBL和配对的读出位线/SBL对所承担的负载(作为在存储单元阵列侧的负载)。如图12N的波形图所示，在时间T1开始的期间内，使在位线BL上出现的电位处于HiZ(高阻抗)状态。在位线BL上出现的电位的这种HiZ状态下，传输门电路TG1被维持在切断状态。 
在这个时间段期间，设定驱动器75A和复位驱动器75B的每一个都被维持在切断状态。因此，通过设定/复位驱动器75所控制的数据设定操作还没有执行。 
如图12K的波形所示，读出放大器使能信号SAE在时间T1时转换为H电平。 
因此，在时间T1时，在读出位线SBL上维持电源电压Vdd的H电平的状态下，触发读出锁存电路71被激活。结果，在表示存储单元MC的程序位，如图12O1的波形所示，在读出位线SBL和配对的读出位线/SBL对之间的电位差增加至最大，等于电源电压Vdd的大小。同样地，在图中都没有示出的抑制位，如图12O2的波形所示，在读出位线SBL和配对的读出位线/SBL对之间的电位差也增加至最大。程序位为作为前面所提及的程序操作对象使用的位，而抑制位则无程序操作对象。 
另外，在时间T1时，如图12C的波形所示，在字线WL上出现的电位被设定在H电平。在这个时间点，在位线BL上出现的电位和在板PLT上出现的电位的每一个都已经被设定在H电平，使得电流没有流入存储单元MC。因此，写入脉冲没有被施加至存储单元MC。 
在时间T2和时间T3之间的时间段为程序数据输入时间段。 
在时间T2时，如图12L的波形所示，正脉冲被施加至设定对象列的列选择线CSL，设定对象列是用作数据设定操作的对象。因此，在设定对象列中，使在图11的电路图中所示的列电路结构中所采用的NMOS晶体管72处于接通状态。此时，如图12B的波形所示，在局部输入/输出线LIO上出现的电位已经被设定在L电平。因此，如图12O1的波形所示，在触发读出锁存电路71中所存储的数据从H电平改变至L电平。即，在触发读出锁存电路71中所存储的数据从H电平改变至L电平的列为设定对象列。 
另一方面，在没有作为设定操作对象使用的列的非设定对象列中，列选择线CSL没有被激活。因此，如图12O2的波形中所示，在初始设定的读出位线SBL上出现的电位被维持在H电平，从而防止数据设定操作被执行。 
当在触发读出锁存电路71中所存储的数据从H电平改变至L电平时，通过图11中所示的反相器INVL将表示由校验锁存电路74保持的数据、在校验锁存电路74的第一节点处出现的电位从L电平改变至H电平。因此，使两个传输门电路TG1都处于接通状态。 
但是，由于读出放大器使能信号SAE被维持在H电平的时间段持续至时间T4，所以在图11的电路图中所示的列电路结构中所采用的NMOS晶体管73的切断状态被维持原状。需要注意，读出放大器使能信号SAE被维持在H电平的时间段为反相SA使能信号/SAE被维持在L电平的时间段。 
时间T3与时间T4之间的时间段为第一数据设定时间段，也称作第一程序时间段。 
在时间T3时，为了启动数据设定操作，如图12H1的波形所示，施加信号BLDP的正脉冲。在下面的描述中，信号BLDP的正脉冲也称作BLDP脉冲。信号BLDP维持在H电平的时间段为设定DC电流流入存储单元MC的时间段。设定DC电流为在数据写入(或设定)操作期间内流动的单元电流。 
具体而言，当信号BLDP被设定在H电平时，在图11的电路图中所示的列电路结构中所采用的设定驱动器75A被激活。 
在作为表示通过触发读出锁存电路71保持将读出位线SBL维持在L电平的状态的波形的图12O1的波形的情况下，通过设定驱动器75A将L电平反相至H电平，使BL电位被设定在L电平。随后，被设定在L电平的BL电位作为设定脉冲被施加至存储单元MC。在图12O1的波形中，被设定为L电平的BL电位示出为表示在时间T3时开始从电源电压Vdd的电平下降的BL电位的变化的细实线。 
另一方面，如果通过触发读出锁存电路71保持将读出位线SBL维持在H电平的状态，则保持将BL电位维持在H电平的状态。因此，不将设定脉冲施加至存储单元MC。 
作为将设定脉冲施加于存储单元MC的结果在作为第一配线使用的位线BL与作为第二配线使用的板线PL(或板PLT)之间所施加的脉冲对应于根据本发明的写入脉冲。 
在时间T4时，为了结束操作，信号BLDP被改变至L电平，从而为存储单元MC提供设定脉冲(实际上为如上所述的根据本发明的写入脉冲)。同时，作为在这个实施例的情况下的充电处理的BL放电处理被启动。 
同时，为了使在位线BL上出现的电位处于短路状态(其中，在位线BL上出现的电位通过公共读出位线CSBL被施加至读出位线SBL)，将读出放大器使能信号SAE设定在L电平。因此，在位线BL上出现的电位通过公共读出位线CSBL传送至读出位线SBL。另外，将功率从电源提供至触发读出锁存电路71的操作被停止。 
另外，同时，为了如图12M2所示在校验BL参考电压VREFV(即，电压VRV)下预充电配对的读出位线/SBL，施加反相校验预充电信号/PREV的脉冲。 
作为在时间T4时开始的电位升高，观察到通过存储单元MC在位线BL上出现的电位的充电。因此，如图12O1的波形所示，在读出位线SBL上出现的电位升高。 
第一设定脉冲的施加使在位线BL上出现的电位降低至地线GND的电平。具体而言，在时间T3时所执行的、施加BLDP脉冲的操作将在位线BL上出现的电位降低至地线GND的电平。因此，单元电流流入存储单元MC，结果，也称作数据设定操作的数据写入操作的第一数据传输子操作被执行。但是，通过仅施加第一设定脉冲，在位线BL上出现的电位的升高(即，在读出位线SBL上出现的电位的升高)不明显。因此，数据写入操作的第一数据传输子操作不充分。 
在时间T5时，为了使触发读出锁存电路71处于可操作状态，将读出放大器使能信号SAE设定为H电平。同时，断开公共读出位线CSBL与读出位线SBL彼此的电连接。 
通过当读出放大器使能信号SAE被维持在H电平时所获取的SBL电位和/SBL电位来确定在触发读出锁存电路71所保持的数据。具体而言，通过放大在读出位线SBL上出现的电位与校验BL参考电压VREFV的电位(即，电压VRV的电位)之间的差值来确定在触发读出锁存电路71中所保持的数据。但是，由于在时间T5时所观察到的SBL电位低于VRV电位，所以在读出位线SBL上出现的电位与在配对的读出位线/SBL上出现的电位之间的关系仅被恢复至时间T4前主要的状态。这意味着，仅通过施加第一设定脉冲，数据写入操作不充分。 
另一方面，在取消选定的列(即，前面所例举的非设定对象列)中，在位线BL上出现的电位被维持在原有的电源电压Vdd的电平。 因此，判定的成功结果的成功校验状态被维持。即，即使施加了BLDP脉冲，抑制状态也被维持。 
如上所述，图12A～图12O2的波形时序图表明在施加第一设定脉冲时在读出位线SBL上出现的电位低于在配对的读出位线/SBL上出现的电位。因此，在读出位线SBL上出现的电位的L电平为在触发读出锁存电路71中所存储的数据。即，存储单元MC的大电阻表示直接校验子操作生成了表示数据传输子操作没有成功执行的不成功判断结果。因此，需要再次施加信号BLDP的下一个脉冲作为第二设定脉冲。 
在落后于时间T5预定间隔的时间T6时启动的时间段中，已经在时间T3和时间T6之间的时间段中执行的操作被重复执行预定的多次。操作为通过设定脉冲初始化的第一数据传输子操作和第一直接校验子操作。在图12A～图12O2的波形时序图的情况下，施加设定脉冲的操作和校验子操作被重复三次。即，施加设定脉冲的操作和校验子操作被总共执行四次。为了执行先前所描述的数据传送(即，写入)子操作，施加设定脉冲。 
在图12A～图12O2的波形时序图的情况下，通过施加第二设定脉冲，第二直接校验子操作生成表示第二数据传送子操作已经被成功执行的成功判断结果。即，当在施加第二设定脉冲后使读出放大器使能信号SAE进入高电平有效状态时，在如图12O1的波形所示的第二直接校验子操作期间内，在读出位线SBL上出现的电位电平与在配对的读出位线/SBL上出现的电位电平之间的关系被颠倒。具体而言，通过在第二直接校验子操作期间内进入高电平有效状态的读出放大器使能信号SAE，如通过实线所表示的一样，在读出位线SBL上出现的电位升高至电源电压Vdd的电平，而如虚线所表示的一样，在配对的读出位线/SBL上出现的电位降低至地线GND的电平。 
因此，通过设定在L电平的读出位线SBL，调整触发读出锁存电路71，并且为了更新在校验锁存电路74中所存储的数据，这个L电平被反相器INVL反相至H电平。结果，使传输门电路TG1进入切断状态，同时，即使此后施加BLDP脉冲，在位线BL上出现的电位也被维持在电源电压Vdd的电平。因此，抑制状态被维持。 
在根据实施例的电路中，电路具有这样一种结构，其中，如上所述，通过与数据写入操作变得充分的时间点一致的时序，通过读出放大器SA所生成的结果被用于使读出放大器的输入端子与位线BL自动分开，并且保持在位线BL上出现的电位的状态被维持，从而避免在位线BL与板线PL之间产生电位差。 
当在多个列上同时执行操作时，对于任意特定的一列，除了特定列之外，能够对于多列独立地执行数据设定操作和在数据设定操作中所包括的抑制控制。 
如图12A～图12O2的波形时序图所示，在施加了四个设定脉冲后，为了结束数据设定操作，在字线WL上出现的电位被恢复至非有效状态的L电平。另外，在数据设定操作结束时，除了通过在字线WL上出现的电位所表示的信号之外的多个信号的电位被控制，从而重建在时间T0前已经存在的预充电状态。 
具体而言，为了将在位线BL上出现的电位设定为等于读取驱动(读取BL)电压VR的电位，位线BL被预充电，而配对的读出位线/SBL被预充电，从而将在配对的读出位线/SBL上出现的电位设定为等于电压VRR(即，读取驱动(读取BL)参考电压VREFR)的电位。另外，通过将目前为止已经被维持在非有效状态的信号BLID设定在H电平，在上下MAT中的位线BL能够被预充电。 
在上述的数据设定(也称作数据写入操作)的情况下，在通过施加BLDP脉冲(用作设定脉冲)而启动的数据传输子操作后，在位线BL上出现的电位被放电，并且通过放电在位线BL上出现的电位的处理，所得的电位改变被读出放大器7读出。(需要注意，在本实施例的情况下，实际上通过板线PL执行充电处理来执行放电在位线BL上出现的电位的处理)。即，为了准备执行校验子操作而设定在位线BL上出现的电位的特别步骤被删除。换句话说，在校验子操作中进行从数据传输子操作向校验子操作的直接转换。因此，根据本实施例执行的没有该特别步骤的校验子操作称作数据设定操作(也称作数据写入操作)中的直接校验子操作。在为了启动数据传输子操作和直接校验子操作而施加作为设定脉冲使用的BLDP脉冲的操作被重复几次的数据设定操作的情况下，删除为了预备执行非直接校验子操作而设定在位线BL上出现的电位的特别步骤，对减少数据写入操作的执行次数具有很大的影响。 
另外，在一个写入周期中能够作为数据写入复合操作执行施加设定脉冲的处理、充电或放电处理、读出和校验处理及抑制控制。当在多列上同时执行这个数据写入复合操作时，对于任意特定的一列，除了特定列之外，多个列能够独立地执行复合操作。因此，即使在写入数据由于设备变化等逐列发生变化的结构的情况下，当写入周期被重复时，能够从具有最短数据写入时间的高速单元侧开始逐个单元连续进行向抑制状态的转换。结果，都通过数据写入操作而获取的存储单元电阻的分布能够被限制在很窄的范围内。 
需要注意，在本实施例中，通过执行充电处理从而从地线GND的电平增大在位线BL上出现的电位来改变在经过充电处理的位线BL上出现的电位。但是，也能够以另一种方式来改变在经过直接校验子操作的位线BL上出现的电位。例如，将在位线BL上出现 的电位一次设定为高电平，随后，将位线BL放电至低电平。随后，在直接校验子操作中检测在位线BL上出现的电位的改变。 
本实施例所采用的、执行上述数据设定(或写入)操作的数据设定方法(也称作数据写入方法)具有下面的步骤： 
(1)：写入脉冲施加步骤(对应于数据传输子操作) 
写入脉冲施加步骤是这样的步骤，为了将数据写入存储单元MC，产生存储单元电流以在作为第一配线使用的位线BL与作为第二配线使用的板线PL(或板PLT)之间流动。因此，作为如图12A～图12O2的波形时序图所示用于施加作为写入脉冲使用的BLDP脉冲的时间段在时间T3与T4之间所定义的时间段为写入脉冲施加步骤的中心。需要注意，在写入脉冲施加步骤中，也能够执行激活处理。 
(2)：校验用读取(read-for-verify)步骤(对应于直接校验子操作) 
校验用读取步骤为在施加写入脉冲之后将作为第一配线使用的位线BL设定在高阻抗状态并且读出由于电流流经可变电阻单元电阻器Rcell(用作存储单元MC的可变电阻存储元件)而在第一配线上发生的电改变。因此，在图12A～图12O2的波形时序图所示的时间T4和T6之间的时间段为校验用读取步骤的时间段。在这个实施例中，读出在第一配线上发生的电改变的操作为电压读出操作。但是，需要注意，读出在第一配线中发生的电改变的操作也能够为电流读出操作。 
(3)：抑制控制步骤 
抑制控制步骤为这样的步骤，根据在校验用读取步骤中在读出节点处出现的电位的检测结果，设定抑制在下一校验子操作中读出放大器SA的读出节点发生电改变的状态。具体而言，为了确定在时间T4和T5之间的时间段中由于流过具有已经被设定在图12A～图12O2的波形时序图中所示的高阻抗状态的第一配线的可变电阻存储元件的电流而在第一配线上发生的电改变是否已经超过用作校验BL参考电压VREFV的电压VRV，并且为了根据在第一配线上发生的电改变是否已经超过了电压VRV的判断结果，确定是否执行操作以更新在图11的电路图中所示的列电路结构的校验锁存电路74中所存储的数据，执行抑制控制步骤。 
数据复位(擦除)操作 
图13A～图13O2示出了每个都表示在根据第一实施例执行的数据复位操作(也称作数据擦除操作)中所使用的信号的时序图的波形的时序图。 
在图13A～图13O2的波形时序图中所示的时间T0时启动的数据复位操作之前，如图13A的波形所示，在板线PL上出现的PLT电位被维持在等价于电源电压Vdd状态的状态。另外，分别如图13G1、13G2及13D的波形所示，为信号BLIU和BLID的信号BL被维持在H电平，而反相读取预充电信号/PRER被维持在L电平。因此，如图13N的波形所示，在图11的电路图中所示的列电路结构中被采用的NMOS晶体管51和PMOS晶体管P1的每一个都被维持在接通状态，而在位线BL上出现的电位被维持在已经被预充电至读取驱动(读取BL)电压VR的电平的状态。 
读取驱动(读取BL)电压VR为在数据读取操作中被施加至存储单元MC的电压。读取驱动(读取BL)电压VR为没有引起更新干扰的电压。 
另外，由于如图13J的波形所示锁存复位信号LRES被维持在H电平，所以在图11的电路图中所示的列电路结构中所采用的NMOS晶体管25被维持在接通状态。结果，两个传输门电路TG1的每一个也同样被维持在接通状态。另外，由于如图13F的波形所示反相读取预充电信号/PRER被维持在L电平，所以在图11的电路图中所示的列电路结构中所采用的PMOS晶体管P2被维持在接通状态，并且作为数据读取操作中的参考被连接至配对的读出位线/SBL的SA节点被维持在已被预充电至电压VRR(用作读取驱动(读取BL)参考电压VREFR)的电平的状态。 
通过使NMOS晶体管25进入接通状态，校验锁存电路74被复位。校验锁存电路74的复位状态为复位校验通过状态或传输门电路TG1的接通状态。另外，如在随后将要详细描述的一样，校验锁存电路74能够根据通过触发读出锁存电路71所生成的读出结果进入作为复位校验通过状态相反的反相状态。因此，不必施加附加的复位脉冲，该复位脉冲对于在接下来要执行的预读取操作中通过的MC(存储单元)位是不需要的。 
如图13M1～图13M4及图13O1和图13O2的波形所示，在读出位线SBL上出现的电位被维持在VR电平，而在配对的读出位线/SBL上出现的电位被维持在VRR电平。需要注意，在图13M1～图13M4的波形中，作为后缀添加至信号的符号(E)表示信号与用作数据擦除操作对象的存储单元的位相关，而作为后缀添加至信号的符号(I)表示信号与用作数据擦除抑制操作对象的存储单元的位相关。 
当数据擦除操作启动时，首先，在时间T0时，如图13A的波形所示，PLT电位被反相至参考电压Vss的电平。因为假设ReRAM执行双极操作，使得电流必须在与数据设定操作中的电流方向相反的方向上流过存储单元MC，所以PLT电位被反相。双极操作为通过存储单元MC的电流的方向能够被反相的2极操作。 
另外，随着PLT电位向参考电位Vss的改变，如图13O1和图13O2的波形所示，在数据读取操作中所使用的读取驱动(读取BL)电压VR和作为在数据读取操作中所使用的读取驱动(读取BL)参考电压VREFR使用的电压VRR的每一个都被改变至最佳值。通过在驱动控制部中所采用的电压控制电路来执行改变读取驱动(读取BL)电压VR和读取驱动(读取BL)参考电压VREFR的控制。需要注意，电压控制电路本身没有被显示在任何图中。在这个实施例中，在数据读取操作中所使用的读取驱动(读取BL)电压VR和在数据读取操作中作为读取驱动(读取BL)参考电压VREFR使用的电压VRR的每一个都减小至低电平。在图13A～图13O2的波形时序图中，通过参考短语“电源传输(power-supply Tran)”表示将读取驱动(读取BL)电压VR和读取驱动(读取BL)参考电压VREFR的每一个驱动至低电平的控制。 
结果，位线BL和配对的读出位线/SBL的每一个进行向数据复位操作的读取电压的转换。 
接下来，在时间T1时，如图13J的波形所示，锁存复位信号LRES改变至L电平。当锁存复位信号LRES改变至L电平时，使在图11的电路图中所示的列电路结构中所采用的NMOS晶体管25进入切断状态，终止校验锁存电路74的复位状态。 
在与时间T1几乎相同的时间，如图13G2的波形所示，位线绝缘信号BLID改变至L电平，将在下侧所提供的MAT与读出放大器SA分开。 
另外，在与时间T1几乎相同的时间，如图13D的波形所示，反相读取预充电信号/PRER改变至H电平，而如图13C的波形所示，在包括即将被擦除的位的字线WL上出现的电位改变至H电平。即将被擦除的位为对应于用作数据擦除操作对象的存储单元MC的位。因此，如图13O1的波形所示，放电位线BL的电荷的操作被启动。需要注意，位线BL已经被预充电至读取驱动(读取BL)电压VR。 
另一方面，如图13O2的波形所示，由于在连接至用作数据擦除抑制操作对象的位的存储单元MC的字线WL上出现的电位被维持在自身的L电平，所以没有对来自连接至存储单元MC的位线BL的电荷执行放电处理。 
在放电处理已经执行了预先所确定的时间段后，在时间T2时，如图13K的波形所示，在读出放大器使能信号SAE上出现的电位改变至H电平。当在读出放大器使能信号SAE上出现的电位改变至H电平时，使在图11的电路图中所示的列电路结构中所采用的NMOS晶体管73进入切断状态，而触发读出锁存电路71被激活。因此，触发读出锁存电路71执行读出操作，将在读出位线SBL和配对的读出位线/SBL对之间的电位差放大至电源电压Vdd的大小，将读出数据设定为确定的状态。用作数据擦除操作对象的位的、作为由读出位线SBL和配对的读出位线/SBL对所读出的数据在图13O1的典型波形中所设定的读出数据是，通过反相用作数据擦除抑制操作对象的位的、作为由读出位线SBL和配对的读出位线/SBL对读出的数据在图13O2的典型波形中所设定的读出数据而获取的数据。在下面的描述中，用作数据擦除操作对象的位称作擦除位或 擦除单元，而用作数据擦除抑制操作对象的位称作擦除抑制位或擦除抑制单元。 
在图13O1的波形中所示的已经复位的位(即用作数据擦除操作对象的擦除位或存储单元MC的位)的情况下，读出位线SBL的L电平状态为在触发读出锁存电路71中所存储的数据。 
另一方面，在图13O2的波形中所示的设定位(即用作数据擦除抑制操作对象的擦除抑制位、擦除抑制单元或存储单元MC的位)的情况下，读出位线SBL和配对的读出位线/SBL对的设定状态被维持在原状。因此，读出位线SBL的H电平状态为在触发读出锁存电路71中所存储的数据。 
由于不必施加附加复位脉冲，该脉冲对于存储单元MC的已复位的位是不需要的，所以执行这个最初的读取操作。 
随后，在时间T3时，施加锁存信号LATCH的脉冲，以在校验锁存电路74中存储表示信息，该信息表明是否如由前述成功判断结果所证实的一样，校验条件已经至少被通过一次。具体而言，当在时间T3时锁存信号LATCH改变至H电平时，在图11的电路图中所示的列电路结构中所采用的反相器INVL被激活。 
因此，在包括用作数据擦除操作对象的存储单元MC的已复位的位的列电路中，在校验锁存电路74中所存储的信息被激活的反相器INVL反相，并且使传输门电路TG1的每一个进入切断状态。另一方面，在包括用作数据擦除抑制操作对象的存储单元MC的擦除抑制位的列电路中，擦除抑制位具有被维持在其原有状态的一对读出位线SBL和配对的读出位线/SBL。因此，如图13O2的波形所示，在读出位线SBL上出现的电位被设定在电源电压Vdd的H电 平。因此，校验锁存电路74的复位状态不会改变，而传输门电路TG1的每一个被维持在原有的接通状态。 
迄今为止所描述的操作为在数据复位操作前执行的初始读取操作。 
随后，在时间T4时，施加信号BLDE的正脉冲。在下面的描述中，信号BLDE的正脉冲也称作BLDE脉冲。BLDE脉冲为复位脉冲，用于请求数据复位操作(如先前所述，也称作数据擦除操作)的直接启动。为了激活在图11的电路图中所示的列电路结构中所采用的复位驱动器75B，施加BLDE脉冲。 
作为BLDE脉冲的施加结果，实质上施加在作为第一配线使用的位线BL与作为第二配线使用的板线PL(或板PLT)之间的脉冲为根据本发明的擦除脉冲。 
在信号BLDE被维持在H电平的时间段内，复位DC电流因此流入存储单元MC。 
如果通过触发读出锁存电路71维持对于擦除抑制单元(或擦除抑制位)所给出的、图13O2的波形中所示的读出位线SBL的H电平，则在位线BL上出现的电位需要维持在L电平的状态。因此，通过信号BLDE所激活的设定/复位驱动器75没有施加复位脉冲。 
另一方面，如果通过触发读出锁存电路71维持对于擦除单元(或擦除位)所给出的、图13O1的波形中所示的读出位线SBL的L电平，则对设定/复位驱动器75施加复位脉冲。因此，在位线BL上出现的电位从L电平反相至H电平。 
如上所述，在施加复位脉冲后的读出状态使用的逻辑，作为将抑制控制从由直接校验子操作所生成的判断结果反馈至施加到复位时的位线BL上的电压的逻辑，是在擦除抑制单元的读出状态中所使用的逻辑的反相。因此，需要提供校验锁存电路74，作为用于存储表示校验条件是否已经被通过至少一次的信息的锁存电路使用。 
在用作数据擦除操作对象的存储单元MC的情况下，尝试通过每个都已经被设定在接通状态的传输门电路TG1，将在位线BL上出现的电位的反相电位传输至读出位线SBL。但是，此时，读出放大器使能信号SAE被维持在H电平，这样NMOS晶体管73维持在切断状态。因此，仅出现在位线BL上的电位升高，同时，在读出位线SBL上出现的电位被维持在L电平状态。另外，在校验锁存电路74中所存储的数据的H电平状态被维持。 
随后，在时间T5时，为了终止施加复位脉冲的操作，信号BLDE被设定在L电平，同时，启动在本实施例的说明中称作放电操作的BL充电操作。 
在与时间T5相同的时间，为了使在图11的电路中所示的列电路结构中所采用的NMOS晶体管73进入接通状态并且使在位线BL上出现的电位进入通过公共读出位线CSBL被施加至读出位线SBL的短路状态，读出放大器使能信号SAE从H电平改变至L电平。因此，在位线BL上出现的电位通过公共读出位线CSBL被传送至读出位线SBL。另外，从电源至触发读出锁存电路71的供电操作被停止。 
在与时间T5相同的时间，如图13M2的波形所示，为了将用作数据擦除操作对象的列的搭配读出位线/SBL(E)预充电为作为 校验BL参考电压VREFV使用的电压VRV，施加反相校验预充电信号/PREV的脉冲。 
在位线BL上出现的电位经过通过存储单元MC进行的、被观察到在时间T5时开始的放电处理(即，表现出电位下降现象)。因此，如图13O1的波形所示，在读出位线SBL上出现的电位开始下降。 
通过如上所述在时间T4时施加第一复位脉冲(或具体而言，通过施加BLDE脉冲)，在位线BL上出现的电位被升高至电源电压Vdd的电平。因此，在也称作数据复位操作的数据擦除操作的第一数据传输子操作的执行中，单元电流流入存储单元MC。在图13A～图13O2的典型的时序图中，第一复位脉冲的施加引起在位线BL上出现的电位(因此，在读出位线SBL上出现的电位)出现明显降低。 
随后，在时间T6时，为了操作触发读出锁存电路71，读出放大器使能信号SAE被设定在H电平。同时，断开公共读出位线CSBL和读出位线SBL彼此的电连接。 
在将读出放大器使能信号SAE维持在H电平的状态下，通过分别在读出位线SBL和配对的读出位线/SBL上出现的两个电位来确定在触发读出锁存电路71中所保持的数据。即，通过放大在读出位线SBL上出现的电位与作为校验BL参考电压VREFV使用的电压VRV的电位之间的差值来确定在触发读出锁存电路71所保持的数据。在图13O1的典型波形的情况下，在位线BL上出现的电压被降低，而以在读出位线SBL上出现的电位与在配对的读出位线/SBL上出现的电位的电平之间的关系被反相的方式来设定表示校验BL参考电压VREFV的电压VRV。在读出位线SBL上出现的电位与在配对的读出位线/SBL上出现的电位的电平之间的关系被反 相之后，在时间T6时开始的时间段内，在读出位线SBL上出现的电位与作为校验BL参考电位VREFV使用的电压VRV的电位之间的差值被放大至电源电压Vdd的大小。而且，在施加了第一复位脉冲之后，大电流流入存储单元MC，结果引起在位线BL上出现的电位产生大的电压降。因此，在读出位线SBL上出现的电位与在配对的读出位线/SBL上出现的电位的电平之间的关系的反相意味着通过施加第一复位脉冲所执行的数据擦除操作还没有产生充分效果。 
另一方面，在没有用作数据复位操作对象的列中，在位线BL上出现的电位被维持在电源电压Vdd原有的电平。因此，通过直接校验子操作状态所生成的成功判断结果被维持。即，即使施加了BLDE脉冲，抑制状态也被维持。 
如上所述，在图13A～图13O2的波形时序图中，通过施加第一复位脉冲，使在读出位线SBL上出现的电位低于在配对的读出位线/SBL上出现的电位。因此，在读出位线SBL上出现的电位的L电平为在触发读出锁存电路71中所存储的数据。即，在存储单元MC中所采用的作为可变电阻存储元件使用的可变电阻单元电阻器Rcell的低电阻表示在直接校验子操作中没有生成成功判断结果。由于这个原因，将施加下一个BLDE脉冲作为另一个复位脉冲。 
随后，在时间T7时，锁存信号LATCH的脉冲被施加至在图11的电路图中所示的列电路结构中所采用的反相器INVL。根据在直接校验子操作中所生成的判断结果来决定是否反相在校验锁存电路74中所存储的数据。具体而言，如图13O1中的波形所示，在直接校验子操作生成了失败(即，不成功或不通过)判断结果，通过在读出位线SBL上出现的电位向L电平的改变，在校验锁存电路74中所存储的数据被维持在H电平。另外，此后，每个传输门电路TG1的接通状态也同样被维持。因此，在启动数据复位操作的 第二或随后的数据传输子操作的任意一个的每个时间点，数据复位操作的第一数据传输子操作之前的初始状态被维持。 
另一方面，通过随后描述的数据复位操作的第二数据传输子操作可以明显看出，在直接校验子操作的通过(成功)判定结果的情况下，在读出位线SBL上出现的电位被设定在H电平。因此，在校验锁存电路74中所存储的数据通过由锁存信号LATCH所控制的反相器INVL从H电平反相至L电平。如将要在随后详细描述的一样，每个传输门电路TG1因此被维持在切断状态，并且不执行随后的数据复位操作的数据传输子操作。即，使数据复位操作的数据传输子操作进入被抑制状态。 
在滞后于时间T7预定的时间段的时间T8之后，在时间T4与时间T8之间的时间段执行的锁存复位过程、复位脉冲施加过程及校验子操作被重复执行预定的多次。在图13A～图13O2的波形时序图的情况下，锁存复位过程、复位脉冲施加过程及校验子操作重复三次。即，锁存复位过程、复位脉冲施加过程及校验子操作总共执行四次。 
在图13A～图13O2的波形时序图中，作为第二复位脉冲在时间T8与时间T9之间的整个时间段被维持的BLDE脉冲导致直接校验子操作的成功判断结果。具体而言，在时间T9时进行的放电过程中，没有观察到在位线BL上出现的电位下降。没有观察到在位线BL上出现的电位下降的事实意味着，由于施加了第二复位脉冲，已经通过存储单元MC进行了向显示出高单元电阻Rc的状态的转换。表现出在存储单元MC中所采用的可变电阻单元电阻器Rcell的高单元电阻Rc的状态被认为是数据已经从作为可变电阻单元电阻器Rcell本身的可变电阻存储元件中擦除的状态。因此，通过在时间T10时启动直接校验子操作，在读出位线SBL的H电平状态下，确定在触发读出锁存电路71中所存储的数据。 
由于触发读出锁存电路71中存储的数据被确定为H电平的数据，所以在时间T11时施加的锁存信号LATCH的脉冲将在校验通过锁存电路74中所存储的数据从H电平反相至L电平。随后，使每个传输门电路TG1进入切断状态，使得通过施加用作复位脉冲的第三和随后的BLDE脉冲的任意一个所引起的电位变化(作为BL电位的变化)从触发读出锁存电路71的输入端子被阻止。防止BL电位的任何改变进入触发读出锁存电路71的操作称作建立抑制状态的操作。此后，为了保持由触发读出锁存电路71所保持的通过状态，抑制状态被维持。 
在图13A～13O2的波形时序图中，在施加第四复位脉冲后，数据复位操作被终止。在数据复位操作结束时，转换至先前所描述的“电源传输”状态。 
在“电源传输”状态下，在位线BL上出现的电位等于读取驱动(读取BL)电压VR，而配对的读出位线/SBL被预充电至读取驱动(读取BL)参考电压VREFR的电位。另外，已经被维持在非有效状态的位线绝缘信号BLID被设定在H电平。因此，两个MAT的位线BL被预充电。此外，在板线PL上出现的电位恢复至电源电压Vdd的电平。 
在上述数据复位操作(即数据擦除操作)中，在施加作为复位脉冲的BLDE脉冲之后，在位线BL上出现的电位经过了充电过程。(需要注意，在这个实施例的情况下，实际上通过执行从板线PL的放电过程来执行在位线BL上出现的电位的充电过程)。此时，在所谓的校验子操作中，立刻由读出放大器SA读出在位线BL上出现的电位的改变。即，为了执行校验子操作设定在位线BL上出现的电位的特别步骤被去除。换句话说，在数据擦除操作中直接转换至校验子操作。因此，没有特别步骤的校验子操作称作在数据复位操作(也称作数据擦除操作)中的直接校验子操作。在施加复位脉 冲从而激活数据传输子操作的过程及校验子操作被重复执行多次的数据复位操作的情况下，去除为了执行校验子操作而设定在位线BL上出现的电位的特别步骤，对数据擦除操作的执行时间的缩短具有很大的影响。 
另外，能够在一个擦除周期中将施加复位脉冲的操作、充电或放电过程、读出和校验过程及抑制控制作为数据擦除复合操作来执行。当同时在多个列上执行这种数据擦除复合操作时，对于多个列中的任意一个特定列，能够对除了特定列之外的多个列独立地执行复合操作。因此，即使在由于设备差异而擦除速度在各个列上不同的结构中，在擦除周期被重复时，也能够从具有最短数据擦除时间的高速单元侧开始，逐个单元顺序转换至抑制状态。结果，作为数据擦除操作的结果所获取的存储单元电阻的分布能够被限制在很窄的范围内。 
需要注意，在本实施例中，通过执行放电过程从电源电压Vdd的电平降低在位线BL上出现的电位来改变在经过校验子操作的位线BL上出现的电位。但是，也能够以其它方式来改变在经过了校验子操作的位线BL上出现的电位。例如，将在位线BL上出现的电位一次设定在低电平，随后，将位线BL充电至高电平。随后，在直接校验子操作中检测在位线BL上出现的电位的改变。 
实施例所采用的、执行上述数据擦除操作的数据复位方法(也称作数据擦除方法)具有以下步骤： 
(1)：擦除脉冲施加步骤(对应于数据传输子操作) 
擦除脉冲施加步骤是这样的步骤，为了从存储单元MC中擦除数据，产生存储单元电流，从而在用作第一配线的位线BL与用作第二配线的板线PL(或板PLT)之间流动。因此，在时间T4与T5 之间所定义的作为施加用作如图13A～图13O2的波形时序图中所示的擦除脉冲的BLDE脉冲的时间段为擦除脉冲施加步骤的中心。需要注意，在擦除脉冲施加步骤中，也能够执行初始化过程。 
(2)：校验用读取步骤(对应于直接校验子操作) 
校验用读取步骤是这样的步骤，在施加擦除脉冲后将用作第一配线的位线BL设定在高阻抗状态，并且读出由于电流流过作为存储单元MC的可变电阻存储元件使用的可变电阻单元电阻器Rcell所引起的在第一配线上产生的电改变。因此，在图13A～图13O2的波形时序图中所示的时间T5与T7之间的时间段为直接校验用读取步骤。在这个实施例中，读出在第一配线上发生的电改变的操作为电压读出操作。但是，需要注意，读出在第一配线上发生的电改变的操作也能够为电流读出操作。 
(3)：抑制控制步骤 
抑制控制步骤为根据在校验用读取步骤中在读出节点处出现的电位的检测结果设定以下状态的步骤：抑制在下一校验子操作中读出放大器SA的读出节点发生电改变。具体而言，在抑制控制步骤中，为了更新在图11的电路图中所示的列电路结构的校验锁存电路74中所存储的数据，根据作为在读出节点处出现的电位的检测结果所获取的读出电压，在图13A～图13O2的波形时序图中所示的时间T7与T8之间的时间段执行操作，激活锁存信号LATCH。 
在这个实施例中，在数据写入操作(也称作数据设定操作)期间所执行的抑制控制步骤的检测时序(timing)与在数据擦除操作(也称作数据复位操作)期间所执行的抑制控制步骤的检测时序不同。具体而言，在电压读出操作之前，执行数据设定操作中的抑制控制步骤，而根据电压读出操作的结果(即，根据放大至电源电压 Vdd的大小的电压)来执行数据复位操作中的抑制控制步骤。但是，通过任意设定的检测时序在电压读出操作之前执行数据设定操作中的抑制控制步骤。同样地，通过也任意设定的检测时序在电压读出操作之后执行数据复位操作中的抑制控制步骤。在本实施例中，关于抑制控制的检测时序，在分别说明数据写入操作和数据擦除操作的两个不同的抑制控制步骤的描述中的短语“在校验用读取步骤时”是指在对于数据写入操作的电压读出操作之前的时间或在电压读出操作之后的时间，电压读出操作用于将信号放大至用于数据擦除操作的电源电压Vdd的大小。 
数据读取操作 
图14A～图14O2示出了每个都表示在根据第一实施例执行的数据读取操作中所使用的信号时序图的波形的时序图。具体地，图14O 1示出了表示进入了写入状态(也称作设定状态或小电阻状态)的存储单元MC的设定位的波形，而图14O2示出了表示进入了擦除状态(也称作复位状态或大电阻状态)的存储单元MC的复位位的波形图。 
在图14A～图14O2的波形时序图中所示的整个读取操作中，分别如图14A、图14E～图14G1及图14J的波形所示，出现在板线PL上的电位、反相复位信号/RESP、反相校验预充电信号/PREV、位线绝缘信号BLIU及锁存复位信号LRES的每一个都维持在固定的H电平FixH。另一方面，分别如图14H1、图14H2及图14I所示，信号BLDP、信号BLDE及锁存信号LATCH的每一个都被维持在固定的L电平FixL。因此，在图11的电路图中所示的列电路结构中所包括的充电/放电电路76中所采用的、用作在数据写入和/或擦除操作中使用的晶体管的每个PMOS晶体管P3和P4没有操作。另外，反相器INVL、设定驱动器75A及复位驱动器75B也没有操作。 
由于锁存复位信号LRES固定在H电平，所以校验锁存电路74保持H数据保持状态，而两个传输门电路TG1的每一个在整个读取操作中维持在接通状态。 
由于在时间T1和时间T3之间的数据读取时间段内位线绝缘信号BLID被维持在L电平，所以包括在图11的电路图中所示的存储单元MC的上侧MAT成为数据读取操作对象。另一方面，没有选择在图11的电路图中未示出的下侧MAT。 
在时间T0之前的数据读取时间段，如图14D的波形所示，低有效反相读取预充电信号/PRER被维持在L电平。因此，在图11的电路图中所示的列电路结构中所包括的两个PMOS晶体管P1和P2都被维持在接通状态。在相同的数据读取时间段，两个信号BLI(即，信号BLIU和BLID)都被维持在H电平。因此，在图11的电路图中所示的列电路结构中所包括的NMOS晶体管51被维持在接通状态。 
结果，如图14N的波形所示，位线BL通过置于接通状态的PMOS晶体管P1、公共读出位线CSBL及置于接通状态的NMOS晶体管51被充电，从而将在位线BL上出现的电位设定在读取驱动(读取BL)电压VR。另外，如图14M1、图14O1及图14O2所示，读取驱动(读取BL)电压VR也通过置于接通状态的传输门电路TG1被传送至读出位线SBL。 
此外，如图14M2、图14O1及图14O2的波形所示，配对的读出位线/SBL通过置于接通状态的PMOS晶体管P2被预充电至由符号VRR所表示的读取驱动(读取BL)参考电压VREFR。 
在时间T0时，为了卸载通过在下侧所提供的MAT所施加的载荷从而建立从在上侧所提供的MAT读出数据的状态，位线绝缘信号BLID被设定在L电平。 
另外，反相读取预充电信号/PRER进行向H电平状态的转换，使PMOS晶体管P1进入切断状态。在大约相同的时间，为了启动充电位线BL的过程，在字线WL上出现的电位被改变至H电平。 
由于在图14O 1的波形中所示的设定位处于小电阻状态，所以观察到电位升高，并且在读出位线SBL与配对的读出位线/SBL对之间出现的电位被反相。另一方面，在复位位的情况下，作为在读出位线SBL上出现的电位与在配对的读出位线/SBL上出现的电位的电平之间的关系在图14O2的波形中所示出的关系没有改变。 
在位线被预充电期间滞后时间T0固定间隔的时间T 1时，为了启动数据读取操作的数据读出子操作，读出放大器使能信号SAE被设定在H电平。因此，在触发读出锁存电路71中所存储的数据被确认。 
在触发读出锁存电路71所存储的数据被传送至已经通过在时间T2时将脉冲施加于列选择线SCL而被预充电至电源电压Vdd的局部IO线LIO与配对的局部IO线/LIO对。 
这种状态为所谓的DRAM有效状态。在这种状态下，在列选择线CSL上出现的信号的上升沿，在触发读出锁存电路71中所存储的数据能够被高速连续存取。 
最后，在时间T3时，为了终止数据读取操作，位线BL被再次预充电。 
2：第二实施例 
图15示出了根据第二实施例的列电路的结构的概念图。 
第二实施例与第一实施例的不同之处，在第二实施例的情况下，根据数据复位操作的直接校验子操作的判断结果的复位脉冲抑制控制没有通过读出放大器部来执行。 
在第二实施例的情况下，通过执行动态校验子操作来执行在数据复位操作中施加复位脉冲后的直接校验子操作，并且在直接校验子操作中所生成的判断结果存储在触发读出锁存电路71中。随后，在触发读出锁存电路71所存储的判断结果通过局部输入/输出线LIO和配对的局部IO线/LIO对一次性传送至另一个逻辑电路块。 
在与图10的示图中所示的列电路的比较中，图15的示图中所示的列电路采用设定驱动器75A，代替在图10的示图中所示的列电路中所包括的设定/复位驱动器75。另外，在图10的示图中所示的列电路中采用的反相器INVL和校验锁存电路74不再包括在图15的示图中所示的列电路中。 
新的逻辑电路块，通过简化图10的示图中所示的列电路得到图15的示图中所示的列电路而设置，能够被配线(连接，wired)在图5的框图所示的结构中的写入/擦除驱动器10与I/O缓冲器9之间以及主放大器13与I/O缓冲器9之间。新的逻辑电路块可以接收直接来自控制电路11的控制信号或根据通过CSW驱动器6所生成的解码结果的控制信号。 
新的逻辑电路块对应于通过本发明所提供的第二控制部。另一方面，包括前面所描述的设定驱动器75A和复位驱动器75B的设定/复位驱动器75以及两个传输门电路TG1对应于通过本发明所提供 的抑制控制部。设定/复位驱动器75和两个传输门电路TG1为每个都对应于第一实施例的部件。另外，包括根据第二实施例的设定驱动器75A的结构对应于通过本发明所提供的典型的第一控制部。 
下面，将描述通过第二实施例所执行的更详细的操作。 
图16示出了根据第二实施例的列电路的具体结构的电路图，而图17A～图17M2示出了每个都表示在根据第二实施例执行的数据设定操作中所使用的信号的时序图的波形的时序图。需要注意，在图17M1的时序图中使用技术术语“程序位”指代迄今为止所使用的技术术语“设定位”。 
作为列电路结构在图16的电路图中所示的列电路结构采用具有作为根据第一实施例的列电路结构在图11的电路图中所示的列电路结构的设定驱动器75A。但是，在图16的电路图中所示的列电路结构不具有在图11的电路图中所示的列电路结构中所采用的复位驱动器75B。代替地，图16的电路图中所示的列电路结构具有虚载荷DL。通过将虚载荷DL连接至设定驱动器75A，虚载荷DL能够被用作载荷调节部件，用于将通过读出位线SBL所负担的载荷增加至与通过配对的读出位线/SBL所负担的增大的负载相同的大小。 
除了图16的电路图不具有在图11的电路图中所示的列电路结构中采用的复位驱动器75B、反相器INVL及校验锁存电路74之外，在图16的电路图中所示的列电路结构与在图11的电路图中所示的列电路结构相同。 
由于在图17A～图17M2的波形时序图中所示的波形几乎与第一实施例相同，所以为了避免说明的重复，去除对图17A～图17M2的波形时序图中所示的波形的描述。但是，为了简化图11的电路 图中所示的列电路结构得到图16的电路图中所示的列电路结构，图17A～图17M2的波形时序图仅示出信号BLD的波形，来代替描述在图12A～图12O2的波形时序图中示出的信号BLDP和BLDE的波形。另外，由于不再包括复位驱动器75B、反相器INVL及校验锁存电路74，所以在图17A～图17M2的波形时序图中不再示出锁存信号LATCH和锁存复位信号LRES的波形。 
图18A～图18M2示出了每个都表示在根据第二实施例执行的数据复位操作中所使用的信号的时序图的波形的时序图。图18A～图18M2的波形时序图也仅示出了信号BLD的波形，代替描述在图13A～图13O2的波形时序图中示出的信号BLDP和BLDE的波形。另外，由于不包括复位驱动器75B、反相器INVL及校验锁存电路74，所以在图18A～图18M2的波形时序图中没有示出锁存信号LATCH和锁存复位信号LRES的波形。 
在图13A～图13O2的波形时序图中，在擦除周期中的最后步骤的时间段称作锁存设定时间段，其中，施加了锁存信号LATCH的脉冲。因为在图11的电路图中所示的列电路结构具有用于输入控制校验锁存电路74所提供的嵌入式校验锁存电路74和嵌入式反相器INVL，所以能够通过使用一个脉冲发射来存储在紧接之前的直接校验子操作中所生成的判断结果。 
但是，在第二实施例的情况下，通过在存储阵列外部所提供的电路来执行这个锁存设定操作。因此，需要通过执行三个步骤来执行锁存设定操作。锁存设定操作的三个步骤为解锁(latch-out)步骤、缓冲控制步骤及锁定(latch-in)步骤。在用于执行包括三个步骤的锁存设定操作的控制中，在直接校验子操作中生成了失败(或不成功)判断结果的情况下，缓冲控制步骤的执行使在触发读出锁存电路71中所存储的数据在从触发读出锁存电路71读出之后传送至外部目的地。 
图18A～图18M2的波形时序图示出了一种情况，其中，包括三步锁存设定操作的擦除周期连续重复三次。但是，在最后的擦除周期中，不需要锁定步骤。因此，从最后的擦除周期中忽略锁定步骤。 
如上所述，第二实施例不包括在图10和图11的示图中所示的列电路结构中所采用的校验锁存电路74。如上所述，校验锁存电路74用于存储表示在第一实施例的描述中所说明的直接校验子操作是否已经生成至少一个通过(或成功)的判断结果的信息。因此，通过将脉冲施加至列选择线CSL，在触发读出锁存电路71中所存储的确认数据被传送至局部输入/输出线LIO。随后，被传送至局部输入/输出线LIO的数据被转至图中没有示出的逻辑电路块。最后，为了根据处理结果执行抑制控制，对所传送的数据和所期望的值执行处理。 
即，通过执行抑制控制从而确定是否施加下一复位脉冲来更新在触发读出锁存电路71所存储的数据。 
由于其它操作几乎与第一实施例一致，所以为了避免重复说明，不再描述其它操作。 
图19A～图19M2示出了每个都表示在根据第二实施例执行的数据读取操作中所使用的信号的时序图的波形的时序图。图19A～图19M2的波形时序图也仅示出了信号BLD的波形，代替描述在图14A～图14O2的波形时序图中示出的信号BLDP和BLDE的波形。另外，由于不再包括复位驱动器75B、反相器INVL及校验锁存电路74，所以在图19A～图19M2的波形时序图中没有示出锁存信号LATCH和锁存复位信号LRES的波形。 
根据第二实施例执行的数据读取操作本身与根据第一实施例所执行的数据读取操作一致。因此，为了避免重复描述，不再描述根据第二实施例所执行的数据读取操作。 
接下来，以下描述说明了触发读出锁存电路71的结构的修改实例及SA(读出放大器)排列的修改实例。 
3：第一变形例 
第一变形例实现了触发读出锁存电路71的另一种结构。 
图20示出了采用根据第一变形例的读出锁存电路71A的列电路的结构的电路图。 
图11的电路图示出了采用具有作为一类所谓的触发型的交叉耦合锁存型触发读出锁存电路71的列电路结构。 
另一方面，在图20的示图中所示的列电路结构采用具有与触发读出锁存电路71不同的结构的读出锁存电路71A，作为触发读出锁存电路71的替代物使用。读出锁存电路71A采用每个都具有PMOS晶体管21和NMOS晶体管22的两个反相器。反相器没有彼此交叉连接。即，在两个反相器中指定的一个中所采用的NMOS晶体管22的栅极仅连接至读出位线SBL，没有连接至另一个反相器的输出端子，而在另一个反相器中所采用的NMOS晶体管22的栅极仅连接至配对的读出位线/SBL，没有连接至指定反相器的输出端子。具有这种类型的读出锁存电路71A分别接收在两个NMOS晶体管22的栅极处的读出位线SBL和配对的读出位线/SBL上出现的电位，确认在读出锁存电路71A中锁存的数据。 
对于第二实施例，能够采用上述修改类型的读出放大器。但是，在图中没有示出采用上述修改类型的读出放大器的实施例。 
4：第二变形例 
第二变形例实现了两种典型的SA(读出放大器)7的排列。 
也称作MSA(存储子阵列)的MAT包括具有读出放大器7的SA行的SA(读出放大器)矩阵。在图21的示图中所示的读出放大器排列中，位线BL交替地连接至读出放大器7。具体而言，位线BL作为每隔一SA行的位线BL连接至相同SA列上的读出放大器7。 
另一方面，在图22的示图上所示的读出放大器排列的情况下，用NMOS晶体管51A和NMOS晶体管51B代替各个NMOS晶体管51。在相同行上的NMOS晶体管51A形成了由第一控制信号所控制的第一系统，而在相同行上的NMOS晶体管51B形成了由第二控制信号所控制的第二系统。 
在根据第二变形例的读出放大器配线的任何一个中，例如，电压驱动器能够具有取代反相器结构的缓冲器结构。另外，在触发读出锁存电路71的读出与参考节点之间的连接能够与设定驱动器75A与复位驱动器75B之间的连接相互交换。 
此外，校验锁存电路74的结构能够改变成各种形式的任意一种，只要该结构的形式为用于保持数据的电路结构。另外，也能够采用用于取消选择MAT的结构。 
在上面描述的实施例和变形例中，在数据设定时间(也称作数据写入时间)，通过使用对于数据设定操作在位线BL上出现的电压 作为用于数据设定操作的校验子操作的预充电电压，连续地执行校验子操作。同样地，在数据复位时间(也称作数据擦除时间)，通过使用对于数据设定操作在位线BL上出现的电位作为用于数据复位操作的校验子操作的预充电电压，连续地执行校验子操作。通过这种方式连续执行的校验子操作被称作直接校验子操作(该操作去除了等待时间段)。尽管等待时间段很短，但是，如果在包括几个循环的序列中重复执行包括等待时间段的数据设定操作或数据复位操作，则发现消除等待时间段在改进操作速度方面非常有优势。 
在第一实施例的情况下，校验子操作的检测结果锁存在读出放大器7中，根据检测结果，为了防止单元电流在数据擦除(或写入)操作方向上流动，例如，执行抑制控制。具体而言，断开在读出放大器7中所采用的触发读出锁存电路71与位线BL的电连接。因此，能够以很高的可靠度执行抑制控制。另外，由于能够仅通过加入简单的锁存电路和简单的开关来实现第一实施例，所以第一实施例的实现仅产生很小的面积上的损失。 
另一方面，第二实施例适用于许多即使面积上的损失很小，但是对面积限制很严格的应用。在这种应用中，不能仅通过在很小面积中形成的列电路的结构中所提供的部件来实现抑制控制的执行。但是，仅通过将第二实施例中的列电路结构外的逻辑反相也能够实现锁存电路的替代物。 
本领域的普通技术人员应当理解，根据设计要求和其它因素，可以进行各种变形、组合、子组合以及改变，只要它们在所附权利要求书的范围内或其等同范围内。 

Claims (14)

1.一种存储设备，包括第一和第二配线、存储单元、驱动控制部、读出放大器及抑制控制部，其中：
各个所述存储单元都包括在所述第一配线与第二配线之间的记录数据存储状态的可变电阻存储元件以及串联连接至所述可变电阻存储元件的存取晶体管；
各个所述驱动控制部在数据写入操作或数据擦除操作中分别将写入脉冲或擦除脉冲施加至所述第一与第二配线之间，使所述第一配线进入高阻抗状态，并且通过使单元电流经所述存储单元在所述第一与第二配线之间流动来连续执行直接校验子操作；
各个所述读出放大器根据所述驱动控制部对所述直接校验子操作所执行的控制来读出在所述第一配线上发生的电位变化；以及
各个所述抑制控制部根据在当前读出时间在所述读出节点出现的电位确定是否在下一读出时间抑制所述读出放大器的读出节点的电变化；
其中，所述读出放大器具有一种结构，其中，作为其大小根据所述单元电流而变化的电压，在所述第一配线上出现的电压被提供至NMOS型或PMOS型晶体管的栅极，所述NMOS型或PMOS型晶体管用于读出并放大被提供至所述栅极的所述电压。
2.根据权利要求1所述的存储设备，其中，各个所述抑制控制部包括：
锁存电路，连接至所述读出放大器的所述读出节点，从而作为用于存储具有二进制值的二进制值信息的锁存电路，所述二进制值为表示所述数据存储状态的转换充分或不充分的电压读出结果；以及
开关，用于根据在所述锁存电路中存储的所述二进制值信息来执行控制，从而连接所述读出放大器的所述读出节点和所述第一配线，或者断开所述读出节点与所述第一配线的连接。
3.根据权利要求2所述的存储设备，其中：
各个所述读出放大器既用于通常的读取操作又用于所述的直接校验子操作；并且
各个所述抑制控制部具有连接至所述读出放大器的所述读出节点与所述锁存电路之间的锁存输入控制部，所述锁存输入控制部用于在所述直接校验子操作中根据在所述读出节点出现的电压进行操作从而允许在所述锁存电路中所保存的所述二进制值信息被更新，而在所述通常的读取操作中抑制在所述锁存电路中所存储的所述二进制值信息从与维持所述开关的导通状态相对应的值被更新。
4.根据权利要求3所述的存储设备，其中，所述锁存电路具有复位部，用于将在所述锁存电路中所存储的所述二进制值信息复位为将所述开关初始设定为导通状态的信息。
5.根据权利要求2所述的存储设备，其中，各个所述驱动控制部具有设置在所述读出放大器附近的电压驱动器，所述电压驱动器用于反相在所述读出放大器的所述读出节点出现的电压，放大该反相电压，并将该放大电压作为所述写入脉冲或所述擦除脉冲的电压施加至所述第一配线。
6.根据权利要求2所述的存储设备，其中：
多个所述存储单元被排列形成矩阵；
多个所述第一配线和多个所述第二配线使所述存储单元彼此连接，从而允许对所述存储单元执行矩阵驱动操作；
各个所述读出放大器被设置用于所述矩阵的多列；
在包括排列形成所述矩阵的多个所述存储单元的存储阵列中，关于在列方向上排列的所述存储单元的所述存储阵列的各列，各个所述读出放大器被设置用于多个所述列；并且
各个所述驱动控制部和各个所述抑制控制部被设置用于多个所述列。
7.根据权利要求1所述的存储设备，其中，各个所述抑制控制部包括：
第一控制部，被设置在所述读出放大器附近，所述第一控制部用于根据由于所述读出放大器所执行的放大而获得的保持电压来执行操作，从而施加使所述单元电流再次流动的附加的写入或擦除脉冲；以及
第二控制部，通过使由所述读出放大器保持的电压输出并反相、将该反相电压返回所述读出放大器、并控制通过所述第一控制部所执行的操作从而施加所述附加的写入或擦除脉冲，从而抑制在所述读出放大器的所述读出节点处发生电变化。
8.根据权利要求7所述的存储设备，其中，所述第一控制部为在所述读出放大器附近设置的电压驱动器，所述电压驱动器用于反相所述读出放大器的所述读出节点处出现的电压，放大该反相电压，并将该放大电压作为所述写入脉冲或所述擦除脉冲的电压施加至所述第一配线。
9.根据权利要求7所述的存储设备，其中：
多个所述存储单元被排列形成矩阵；
多个所述第一配线和多个所述第二配线使所述存储单元彼此连接，从而允许对所述存储单元执行矩阵驱动操作；
各个所述读出放大器被设置用于所述矩阵的多列；
在包括排列形成所述矩阵的多个所述存储单元的存储阵列中，关于在列方向上排列的所述存储单元的所述存储阵列的各列，各个所述读出放大器被设置用于多个所述列；并且
各个所述驱动控制部和各个所述第一控制部被设置用于多个所述列。
10.根据权利要求1所述的存储设备，其中，所述读出放大器具有一种结构，其中，作为其大小根据所述单元电流而变化的电压，在所述第一配线上出现的电压通过触发电路而被锁存并放大。
11.根据权利要求1所述的存储设备，其中，所述读出放大器具有配线绝缘开关，该配线绝缘开关用于在放大所述读出节点处出现的电位时，断开所述读出放大器的所述读出节点与所述第一配线的连接。
12.根据权利要求11所述的存储设备，其中，通过NMOS型晶体管、PMOS型晶体管、或包括彼此并联连接的NMOS型晶体管和PMOS型晶体管的传输门来形成所述配线绝缘开关。
13.根据权利要求1所述的存储设备，其中：
所述可变电阻存储元件具有两个电极；
在所述两个电极之间，在存储层上重叠离子供给层，从而形成层压体；
所述存储层由绝缘材料制成；并且
所述离子供给层包括Cu、Ag及Zn中的至少一种以及S、Se及Te中的至少一种。
14.一种操作方法，该方法用于在包括在第一与第二配线之间形成的可变电阻存储元件的存储设备，以执行数据写入或擦除操作，所述方法包括步骤：
经由所述第一和第二配线将写入或擦除脉冲施加至所述可变电阻存储元件；
为了在作为所述数据写入或擦除操作的一部分所执行的直接校验子操作中生成判断结果，利用被施加至所述可变电阻存储元件的所述写入或擦除脉冲使所述第一配线进入高阻抗状态，并且驱动在所述存储设备中采用的读出放大器，从而读出由于电流流过所述可变电阻存储元件而在所述第一配线上产生的电变化；以及
执行识别所述判断结果的抑制控制：为了生成检测结果而在所述直接校验子操作中检测在所述读出放大器的读出节点出现的电位，并根据该检测结果设定抑制在所述数据写入或擦除操作的下一直接校验子操作中所述读出节点产生电改变的状态。
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