CN101872643B

CN101872643B - 可变电阻存储器器件及其操作方法

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Publication number: CN101872643B
Application number: CN2010101517233A
Authority: CN
Inventors: 北川真
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2009-04-22
Filing date: 2010-04-15
Publication date: 2013-02-27
Anticipated expiration: 2030-04-15
Also published as: JP5233815B2; JP2010257506A; CN101872643A; US8223530B2; US20100271861A1

Abstract

本发明公开了可变电阻存储器器件及其操作方法。该可变电阻存储器器件包括：存储单元；第一配线；第二配线；驱动/控制部件；以及灵敏放大器。

Description

可变电阻存储器器件及其操作方法

技术领域

本发明涉及采用存储单元(memory cell)的可变电阻存储器器件，每个存储单元包括存取晶体管和数据存储元件，该数据存储元件与存取晶体管串联连接以用作电阻随着施加到数据存储元件的电压而改变的数据存储元件，并且涉及用于操作可变电阻存储器器件的方法。

背景技术

已经知道了采用各自包括数据存储元件的存储单元的可变电阻存储器器件，该数据存储元件具有因导电离子注入到数据存储元件的绝缘膜中或者因从绝缘膜汲取这些离子而改变的电阻。为了获得关于这种可变电阻存储器器件的更多信息，建议读者参考文档，例如K.Aratani等的“A NovelResistance Memory with High Scalability and Nanosecond Switching，”Technical Digest IEDM 2007，第783-786页(下面称为非专利文献1)。

数据存储元件具有通过在数据存储元件的两个电极之间形成上述的导电离子供给层和绝缘膜而构成的层压结构。

每个存储单元采用在第一和第二配线之间彼此串联连接的数据存储元件和存取晶体管，第一和第二配线可通过有源矩阵驱动操作进行驱动。由于存储单元采用存取晶体管(T)和作为数据存储元件的可变电阻电阻器(R)，因此，将该存储单元称为1T1R型存储单元。

将采用1T1R型存储单元的可变电阻存储器器件称为ReRAM(电阻随机存取存储器)。

如在诸如非专利文献1之类的文档中所述的，在ReRAM中采用的数据存储元件的电阻用来指示如下状态：数据已存储在数据存储元件中的状态或者数据已从数据存储元件被擦除的状态。即，数据存储元件的电阻表示存储在数据存储元件中的数据的值。可以通过向数据存储元件施加具有ns(纳秒)量级的窄宽度的脉冲，来执行将数据存储在数据存储元件中的数据写操作以及从数据存储元件擦除数据的数据擦除操作。因此，由于ReRAM是能够以与RAM(随机存取存储器)同样高的速度进行操作的NVM(非易失性存储器)，因此，ReRAM引起了很多关注。

在本发明中，将数据擦除操作定义为被执行来将反向数据(inverteddata)存储在存储单元所采用的数据存储元件中的操作。反向数据是与通过执行数据写操作而存储在数据存储元件中的数据相反的数据。在本发明的说明书中，如果不需要将数据写操作和数据擦除操作彼此区分开来，则将数据写和数据擦除操作两者称为数据更新操作，这是它们的通称技术术语。在下面的描述中，还将施加到存储单元以执行更新操作的前述脉冲称为更新脉冲。

然而，为了使ReRAM作为闪存的替代，需要ReRAM克服几个障碍，闪存是现行的FG(浮动栅)_NAND型的NVM。障碍之一是需要对高速核实(verify)操作的执行具有良好控制特性。

核实操作是为了核实已正常地执行了更新操作而在施加更新操作的更新脉冲之后被执行以从数据存储元件中读出数据的读取操作。

作为用于在存储单元上高速执行核实操作的方法，已知了如下方法：其中，在施加了更新脉冲之后余留在连接到存储单元的位线BL上的残余电荷在放电过程中通过存储单元被放电，并且利用诸如灵敏放大器(senseamplifier)之类的电压传感器来检测作为放电过程的结果而出现在位线BL上的电压改变。为了获得关于用于高速执行核实操作的这种方法的更多信息，建议读者参考文档，例如日本专利早期公开No.2007-133930(下面称为专利文献1)。

根据专利文献1中公开的核实操作方法，在施加了更新脉冲之后立即执行核实操作而不等经过一等待时间。由于没有在更新脉冲的施加与核实操作的执行之间所需的等待时间，因此，可以在短的时段内完成核实操作。因此，在下面的描述中，核实操作被称为直接核实操作，其是指在施加了更新脉冲之后不等经过一等待时间就立即执行的核实操作。

发明内容

作为可以在上述核实操作中使用的灵敏放大器，已知了这样的灵敏放大器，用于通过利用基准电压作为将与出现在位线BL上的电势相比较的比较基准，来检测该电势。

然而，利用为了改变前面提到的更新脉冲的电压而执行的控制，即使用作前述数据存储元件的可变电阻元件的电阻的改变足够大，在一些情况中，灵敏放大器也不能通过感测出现在位线BL上的电势的改变来检测电阻改变。另一方面，即使可变电阻元件的电阻的改变足够小，在一些情况中，灵敏放大器也会将电阻改变错误地检测为到有意义电平的有意义改变。

为了解决上述问题，本发明的发明人发明了一种采用1T1R存储单元和能够通过高精度地感测出现在位线BL上的电势来检测数据存储元件的电阻的改变的灵敏放大器的可变电阻存储器器件，并且发明了一种用于操作这种可变电阻存储器器件的方法。

根据本发明的第一实施例，提供了一种可变电阻存储器器件，其采用了存储单元、第一配线、第二配线、驱动/控制部件以及灵敏放大器。在该可变电阻存储器器件中，每个存储单元具有电流路径，该电流路径包括用于根据由施加到所述存储单元的电压引起的所述数据存储元件的电阻变化来存储数据的数据存储元件，并且包括串联连接到数据存储元件的存取晶体管。第一配线中的每条配线连接到所述电流路径的两端中的特定的一端。第二配线连接到所述电流路径的两端中的另一端。对于每个存储单元，驱动/控制部件驱动并控制如下操作：数据写操作，该操作通过在所述第一配线和所述第二配线之间施加写脉冲以使得写单元电流流经所述存储单元，来将数据写入所述存储单元；数据擦除操作，该操作通过在所述第一配线和所述第二配线之间施加擦除脉冲以使得擦除单元电流流经所述存储单元，来从所述存储单元擦除数据；以及直接核实操作，该操作在紧邻所述数据写操作之后或紧邻所述数据擦除操作之后使所述第一配线浮置(float)，以使得读单元电流流经所述存储单元。灵敏放大器通过以由所述驱动/控制部件根据所述写脉冲或擦除脉冲的操作电压生成的基准电压作为比较基准，来感测在所述直接核实操作中引起的在所述第一配线上生成的电势改变。

希望通过提供下面的电路来实现根据本发明第一实施例的可变电阻存储器器件：

操作电压生成/控制电路，被嵌入在所述驱动/控制部件中以用作如下的电压生成/控制电路，用于生成所述写脉冲或擦除脉冲，并且根据由所述灵敏放大器基于所述驱动/控制部件为了驱动所述直接核实操作而执行的控制来执行的感测操作的结果，或者根据到此为止执行的所述感测操作的次数来改变所述写脉冲或擦除脉冲的操作电压；以及

基准电压生成/控制电路，也被嵌入在所述驱动/控制部件中以用作如下的电压生成/控制电路，用于生成将提供给所述灵敏放大器的基准电压并且根据所述操作电压的改变来改变所述基准电压。

另外，在本发明的第一优选形式中，基准电压生成/控制电路采用电阻器串以及分压选择电路，所述电阻器串包括彼此串联连接的多个电阻器。以施加到所述电阻器串的操作电压为基础，所述分压选择电路在位于构成所述电阻器串的每两个电阻器之间的连接点处的各个抽头处生成大小彼此不同的多个电压。然后，分压选择电路从所生成的电压中选择具有与提供给所述分压选择电路的分压选择信号相对应的大小的电压。最后，分压选择电路将所选电压输出给所述灵敏放大器以作为前面提到的所述基准电压。

实现可变电阻存储器器件的第二优选形式还包括基准线、基准电压单元以及基准电压生成/控制电路，所述基准电压单元连接在所述基准线与所述第二配线之间以包括基准电压晶体管。所述基准电压单元生成将提供给所述灵敏放大器的所述基准电压，而所述基准电压生成/控制电路根据所述操作电压来改变所述基准电压。

根据本发明的第二实施例，提供了一种用于操作可变电阻存储器器件的方法，该可变电阻存储器器件采用具有电流路径的存储单元，该电流路径包括数据存储元件，所述数据存储元件根据由施加到所述存储单元的电压引起的所述数据存储元件的电阻变化来存储数据。用于操作可变电阻存储器器件的方法包括脉冲施加步骤和直接核实步骤。

脉冲施加步骤被配置来将写脉冲或擦除脉冲施加到第一配线与第二配线之间的所述存储单元以用作引起所述第一配线和所述第二配线之间的电势差的脉冲，所述第一配线连接到所述电流路径的两端中的特定的一端，所述第二配线连接到所述电流路径的两端中的另一端。

另一方面，通过将写脉冲或擦除脉冲施加到第一和第二配线之间的存储单元，直接核实步骤通过如下处理而执行：首先，使所述第一配线进入高阻抗状态，并且然后，通过保持所述第一配线的高阻抗状态并且通过以根据施加到所述存储单元的所述写脉冲或擦除脉冲的操作电压生成的基准电压为比较基准，来检测由流经数据存储元件的读电流引起的出现在所述第一配线上的电势改变。

根据本发明，可以提供采用1T1R存储单元和能够高精度地检测电压改变的灵敏放大器的可变电阻存储器器件，并且提供用于操作可变电阻存储器器件的方法。

附图说明

图1A和1B是各自示出了第一和第二实施例以及修改版本的实施例共有的存储单元的等效电路的多个电路图，第一和第二实施例实现了包括该存储单元的可变电阻存储器器件；

图2是示出了可变电阻存储器器件中包括的两个相邻存储单元的剖面的示图；

图3A和3B是各自示出了用作存储单元所采用的数据存储元件的可变电阻单元电阻器的剖面并且示出了数据存储元件的操作的多个示图；

图4是示出了表示数据存储元件的单元电阻对流经数据存储元件的写电流的依赖关系的曲线图的示图；

图5是示出了根据第一实施例的可变电阻存储器器件的IC芯片的配置的框图；

图6是示出了可变电阻存储器器件中采用的X选择器的典型电路的电路图；

图7是示出了可变电阻存储器器件中采用的Y选择器的典型电路的电路图；

图8是示出了可变电阻存储器器件中采用的WL驱动器的两个相邻单元的电路图；

图9是示出了可变电阻存储器器件中采用的CSW驱动器的两个相邻单元的电路图；

图10是示出了根据第一实施例连接到在可变电阻存储器器件中采用的存储单元的读系统电路的主要细节的电路图；

图11A至11I是示出了各自表示在数据擦除操作的序列中使用的信号的时序图的同样多个波形的多个示图，每个数据擦除操作之后紧随根据第一实施例执行的直接核实擦除操作；

图12是示出通过连续执行直接核实操作三次而执行的数据更新操作的概念的说明图；

图13A至13I是示出了各自表示在数据写操作的序列中使用的信号的时序图的同样多个波形的多个示图，每个数据写操作之后紧随根据第一实施例执行的直接核实写操作；

图14是示出根据第二实施例的可变电阻存储器器件的IC芯片的配置的框图。

图15是示出连接到根据第二实施例的可变电阻存储器器件中采用的存储单元的读系统电路的主要细节的电路图；

图16A至16I是示出了各自表示在数据擦除操作的序列中使用的信号的时序图的同样多个波形的多个示图，每个数据擦除操作之后紧随根据第二实施例执行的直接核实擦除操作；以及

图17A至17I是示出了各自表示在数据写操作的序列中使用的信号的时序图的同样多个波形的多个示图，每个数据写操作之后紧随根据第二实施例执行的直接核实写操作。

具体实施方式

将在如下这样布置的章节中通过参考附图来说明本发明的优选实施例：

1.第一实施例

第一实施例实现了具有用于通过基于电阻的分压来生成基准电压的基准电压生成/控制电路的ReRAM。

2.第二实施例

第二实施例实现了具有如下基准电压生成/控制电路的ReRAM：通过在基准电压生成时经由包括在存储单元阵列中的基准电压存储单元创建放电路径，并且生成流经该放电路径(仿真放电路径的路径)的镜像电流，来控制基准电压。

3.修改实施例

1.第一实施例

存储单元配置

图1A和1B是各自示出了第一和第二实施例以及修改版本的实施例共有的存储单元MC的等效电路的多个电路图。注意，尽管图1A是示出写电流Iw在存储单元MC的等效电路中流动的电路图，而图1B是示出擦除电流Ie在存储单元MC的等效电路中在与写电流Iw的方向相反的方向上流动的电路图，然而，图1A的电路图所示的存储单元配置与图1B的电路图所示的存储单元配置是等同的。

图1A和1B的电路图所示的存储单元MC的每个采用了可变电阻单元电阻器Rcell以及存取晶体管AT。可变电阻单元电阻器Rcell用作具有可变电阻的数据存储元件。

可变电阻单元电阻器Rcell的两端中的特定的一端连接到板线(plateline)PL，而两端中的另一端连接到存取晶体管AT的源极。存取晶体管AT的漏极连接到位线BL，而存取晶体管AT的栅极连接到用作存取线的字线WL。

位线BL是前面提到的第一配线的典型示例，而板线PL是前面所述的第二配线的典型示例。注意，虽然在图1A和1B的示图中，位线BL和板线PL朝向彼此垂直的方向，然而位线BL和板线PL实际上也可以朝向彼此平行的方向。

图2是示出可变电阻存储器器件所包括的两个相邻存储单元MC的剖面的示图。更具体地，图2是示出表示两个相邻存储单元MC的并且不包括阴影部分的模型的剖面的示图。具体地，作为不包括任何东西的部分的图2的剖面图所示的每个空白部分被填充有绝缘膜或者用作另一组件(或者另一组件的一部分)。

在图2的剖面图所示的每个存储单元MC中，存取晶体管AT被形成在半导体衬底100上。

更具体而言，将分别用作存取晶体管AT的源极S和存取晶体管AT的漏极D的两个掺杂区域被形成在半导体衬底100上。在源极S与漏极D之间的中间衬底区域中，利用诸如多晶硅之类的材料形成栅电极，该栅电极通过栅绝缘膜而与中间衬底区域隔开。在各自的存储单元MC中形成的两个栅电极分别用作字线WL1和WL2。

分别位于两个存储单元MC中的两个存取晶体管AT共享同一漏极D，该漏极D连接到作为第一配线层1M而形成的位线BL。

在存取晶体管AT的源极S上，重复地堆积插栓(plug)104和平台焊盘(landing pad)105以形成堆栈(stack)。平台焊盘105通常是配线层。在堆栈上，形成可变电阻单元电阻器Rcell。各自由堆积在堆栈中的插栓104和平台焊盘105组成的对的数目是任意确定的。通常，这些对的数目为四个或五个。

可变电阻单元电阻器Rcell被形成在下电极101与用作板线PL的上电极之间。可变电阻单元电阻器Rcell具有膜配置，包括连接到下电极101的绝缘膜102以及连接到板线PL的半导体膜103。

用于制作绝缘膜102的材料的典型示例是SiN、SiO₂和Gd₂O₃。

另一方面，用于制作半导体膜103的材料的典型示例是金属膜、合金膜和金属化合物膜。金属膜通常包括诸如Cu、Ag和Zn之类的一种或多种金属元素的膜。合金膜的典型示例是由CuTe组成的合金膜。注意，Cu、Ag和Zn以外的金属元素也可以用于制作半导体膜103，只要其它金属元素的每种具有允许使金属元素容易离子化的性质即可。另外，使用S、Se和Te中的至少一者作为将与Cu、Ag和Zn中的至少一者相组合的元素是可取的。半导体膜103被形成作为用于供给导电离子的层。

图3A和3B是各自示出了用作数据存储元件的可变电阻单元电阻器Rcell的放大剖面并且示出了数据存储元件Rcell的操作的多个示图。

在图3A和3B的示图所示的每个典型示例中，绝缘膜102由SiO₂形成，而半导体膜103是由基于Cu-Te的合金化合物(其是基于Cu-Te合金的化合物)制成的，

在图3A的剖面图中，按如下方向在下电极101与用作板线PL的上电极之间施加电压：绝缘膜102和半导体膜103分别被用作阴极和阳极。例如，链接到下电极101(其连接到绝缘膜102)的位线BL连接到具有0V电势的地GND，而链接到半导体膜103的板线PL接收+3V的电势。

通过如上所述分别被设为+3V和0V电势的半导体膜103和下电极101，可变电阻单元电阻器Rcell表现出这样的特性：使得包括在半导体膜103中的Cu、Ag和/或Zn离子化并且被作为阴极的绝缘膜102所吸引。因此，这些金属的导电离子被注入绝缘膜102中。于是，绝缘膜102的绝缘特性恶化，使绝缘膜102产生了导电特性。结果，写电流Iw在由图3A的剖面图所示的箭头指示的方向上流动。写电流Iw正流动的这种操作称为数据写操作或数据设定操作。

另一方面，在图3B的剖面图所示的状态中，按如下方向在下电极101与用作板线PL的上电极之间施加电压：绝缘膜102和半导体膜103分别被用作阳极和阴极。例如，链接到下电极101(其连接到绝缘膜102)的位线BL接收+1.7V的电势，而链接到半导体膜103的板线PL连接到具有0V电势的地GND。

通过如上所述分别被设为0V和+1.7V电势的半导体膜103和下电极101，使得被注入绝缘膜102中的离子返回半导体膜103，并且使可变电阻单元电阻器Rcell的电阻被重置为数据写操作之前呈现的其原始大值。在此状态中，擦除电流Ie在由图3B的剖面图所示的箭头指示的方向上流动。擦除电流Ie正流动的这种操作称为数据擦除操作或数据重置操作。

注意，一般地，数据设定操作是将导电离子充分地注入绝缘膜102以建立设定状态的操作，而数据重置操作是从绝缘膜102充分地汲取导电离子以建立重置状态的操作。

另一方面，可以任意地选择设定状态或重置状态作为写数据状态或擦除数据状态。更具体而言，写数据状态可以定义为设定状态，而擦除数据状态可以定义为重置状态。作为一种替代，写数据状态相反地被定义为重置状态，而擦除数据状态相反地被定义为设定状态。

在下面的描述中，将写数据状态定义为设定状态，该状态是通过降低绝缘膜102的绝缘特性以便将整个可变电阻单元电阻器Rcell的电阻减小到充分小的值来建立的，而相反地，将擦除数据状态定义为重置状态，该状态是通过将绝缘膜102的绝缘特性恢复到在初始状态中出现的其原始水平以便将整个可变电阻单元电阻器Rcell的电阻增大到充分大的值来建立的。

出于上述原因，可以说绝缘膜102是可变电阻层的典型实现方式。

图1A和1B的电路图所示的指示流经可变电阻单元电阻器Rcell的电流方向的箭头的方向与图3A和3B的剖面图所示的指示流经可变电阻单元电阻器Rcell的电流方向的箭头的方向一致。

如图4的示图所示，整个可变电阻单元电阻器Rcell的电阻随着写电流Iw的大小而改变。在下面的描述中，也将整个可变电阻单元电阻器Rcell的电阻简称为单元电阻Rc。由于单元电阻Rc随着写电流Iw的大小在一定程度上线性地改变，因此，通过控制写电流Iw，可变电阻单元电阻器Rcell可以用于存储多个不同的值。例如，可变电阻单元电阻器Rcell可以用于存储三个或更多个不同的值。

通过以可逆的方式将可变电阻单元电阻器Rcell的电阻从小的值改变为大的值或者反之亦然，能够建立可以分别与两个所存储值相关联的前述设定状态和重置状态。即，可变电阻单元电阻器Rcell可以用作二值数据存储元件。另外，即使施加到可变电阻单元电阻器Rcell的电压被去除，分别表现出大的单元电阻Rc和小的单元电阻Rc(分别表示存储在存储单元MC中的数据的两个不同值)的设定状态和重置状态也可以长期保持。因此，存储单元MC用作非易失性存储器。

注意，在实际的数据设定操作中，可变电阻单元电阻器Rcell的绝缘膜102的电阻根据注入到绝缘膜102中的金属离子的数目而改变。因此，可以将绝缘膜102视为用于存储数据的实际存储层。

存储单元MC是利用可变电阻单元电阻器Rcell构成的，并且多个这种存储单元MC被布局以形成用作可变电阻存储器器件的核心部分的存储单元矩阵。除了存储单元矩阵之外，可变电阻存储器器件还包括被称为外围电路的驱动电路。

顺便提及，如果在具有图1A至图3B的示图所示的配置的可变电阻单元电阻器Rcell上多次重复地执行数据写(或擦除)操作，则处于由于数据写操作而表现出小的电阻的设定状态中的可变电阻单元电阻器Rcell的单元电阻Rc可能被设为比预先推测的水平小的值。

然而，提供了这些实施例以应对由如下的数据更新(写或擦除)操作引起的不希望的改变问题：随着单元电阻Rc的改变而将数据写入存储单元MC或从存储单元MC擦除数据。更具体而言，在完成了紧接着特定数据写操作或特定数据擦除操作之后执行的直接核实操作后，希望基于直接核实操作的结果，在直接核实操作之后执行另外的数据写操作或另外的数据擦除操作。另外(或者作为替代)，为了应对由随着单元电阻Rc的改变而将数据写入存储单元MC或从存储单元MC擦除数据的数据更新(即写或擦除)操作引起的不希望的改变问题，希望执行驱动控制以逐渐地增大施加在位线BL与板线PL之间的写电压或擦除电压。

直接核实操作

在本发明的实施例中，对于核实操作，灵敏放大器SA采用了这样的方法，根据该方法，在紧邻施加更新脉冲(即，写脉冲或擦除脉冲)以执行数据更新(即，写或擦除)操作之后余留在位线BL上的残余电荷在固定的时间段期间通过存储单元MC被放电到板线PL中，并且作为由于放电过程而引起的改变，出现在位线BL上的电压改变被检测以判断是否成功地执行了数据更新操作。根据该方法，因此不需要为了核实操作而对位线BL预先充电的具体过程。因此，在下面的描述中，将根据本发明的核实操作称为直接核实操作。

作为替代，对于直接核实操作，灵敏放大器SA还可以采用另一方法，根据该方法，在施加了用于执行数据更新的更新脉冲(即，写脉冲或擦除脉冲)之后，累积在板线PL上的电荷在固定时间段期间通过存储单元MC被反向地传送到位线BL，并且作为由电传送过程引起的电压改变，出现在位线BL上的电压改变被检测以判断是否成功地执行了数据更新操作。另外，没有驱动灵敏放大器SA执行操作来感测电压，而是可以执行感测电流的操作。

以下描述说明如下典型配置：对于数据写操作，在施加了用于执行数据写操作的写脉冲之后，累积在板线PL上的电荷在固定时间段期间通过存储单元MC被转移到具有比该板线PL上出现的电势低的电势的位线BL，并且，作为由该电转移过程引起的电压改变，出现在位线BL上的电压改变由灵敏放大器SA在紧随数据写操作之后的直接核实操作中被检测到，以判断是否成功地执行了数据写操作。

另一方面，对于数据擦除操作，在施加了用于执行数据擦除操作的擦除脉冲之后，累积在位线BL上的电荷在固定时间段期间通过存储单元MC被放电到具有比该位线BL上出现的电势低的电势的板线PL，并且，作为由该放电过程引起的电压改变，出现在位线BL上的电压改变由灵敏放大器SA在紧随数据擦除操作之后的直接核实操作中被检测到，以判断是否成功地执行了数据擦除操作。

根据本实施例的可变电阻存储器器件采用了驱动/控制部件，用于除了控制数据更新操作本身外，还控制直接核实操作。另外，可变电阻存储器器件还包括在后面将描述的图5的框图中由标号7表示的前述灵敏放大器SA。灵敏放大器SA是这样的部件，其用于通过利用给予灵敏放大器SA的基准节点的基准电压作为将与下面的电势相比较的比较基准，来感测源自位线BL并且出现在灵敏放大器SA的感测节点上的电势。注意，基准电压可以由可变电阻存储器器件外面的源生成。然而，希望向可变电阻存储器器件所采用的驱动/控制部件提供嵌入在该驱动/控制部件中的基准电压生成/控制电路以用作生成基准电压的电路。后面将详细描述基准电压生成/控制电路。

希望向驱动/控制部件提供写/擦除驱动器，用于在需要另外的驱动脉冲作为前面提到的更新脉冲的情况中，适当地生成接下来将设置在作为第一配线的位线BL上的驱动脉冲电压，并且用于在根据灵敏放大器SA产生的电压感测结果，不需要另外的驱动脉冲的情况中，适当地不生成驱动脉冲电压。在一些情况中，写/擦除驱动器具有用于生成对于连续数据更新操作序列不发生改变的驱动脉冲电压的电路配置。然而，在本实施例的情况中，写/擦除驱动器具有用于生成如下驱动脉冲电压的电路配置，该驱动脉冲电压根据其每个在紧邻连续数据更新操作之一之后、直到现在为止执行的直接核实操作的数目而逐渐增大。从上面的描述显而易见，驱动脉冲电压是将施加在连到到存储单元MC的位线BL与板线PL之间的更新脉冲电压。在下面的描述中，也将作为更新脉冲电压的驱动脉冲电压称为操作电压。写/擦除驱动器是用于将操作电压施加到位线BL的部件，该操作电压源自由本发明提供的驱动/控制部件所采用的前述操作电压生成/控制电路。

另外，希望配置写/擦除驱动器以根据由灵敏放大器SA产生的检测结果来中止向位线BL施加另外的操作电压的操作。具体而言，希望向写/擦除驱动器提供禁止控制功能，以便在此后，如果灵敏放大器SA产生了判定已成功执行了最近的数据写或擦除操作从而足够更新存储在存储单元MC中的数据的电压检测结果，则终止施加另外的操作电压的操作。即，SA(灵敏放大器)执行禁止控制，以根据SA(灵敏放大器)7执行的电压检测结果来判断此后是否中止向位线BL施加另外的操作电压的操作。后面将详细描述禁止控制。

除此之外，驱动/控制部件还包括用于向板线PL施加电压的板驱动器(plate driver)。后面将详细描述板驱动器。

通过参考芯片框图，下面的描述将说明IC芯片的典型实现方式，该IC芯片包括SA(灵敏放大器)以及具有上述板驱动器和写/擦除驱动器的驱动/控制部件，写/擦除驱动器用于将由操作电压生成/控制电路生成的操作电压施加到位线BL。包括在下面所述的典型IC芯片中的驱动/控制部件还具有用作生成供SA(灵敏放大器)用作比较基准的基准电压的电路的前述基准电压生成/控制电路。

IC芯片配置

图5是示出可变电阻存储器器件的IC芯片的配置的框图。

图5的框图所示的可变电阻存储器器件采用存储器阵列1以及存储器阵列1的外围电路。存储器阵列1和外围电路被集成以形成图5的框图所示的IC芯片。存储器阵列1被创建为图1A至图3B的示图所示的存储单元MC的矩阵。存储器阵列1具有行和列。每行具有布局在行方向上的(M+1)个存储单元MC，而每列具有布局在列方向上的(N+1)个存储单元MC。标号M和N各自表示较大的整数。M和N的具体值可以任意地设置。

如上所述，存储器阵列1的每一行具有布局在行方向上的(M+1)个存储单元MC。各自被用在(M+1)个存储单元MC之一中的存取晶体管AT的栅极连接到朝向行方向的同一字线WL。因此，存在与行同样多的字线WL。字线WL的数目或行数为(N+1)。在图5的框图中，(N+1)条字线WL分别用标号WL<0>至WL<N>表示。均朝向行方向的字线WL<0>至WL<N>在列方向上以预先确定的间隔被布局。

另一方面，存储器阵列1的每一列具有布局在列方向上的(N+1)个存储单元MC。各自被用在(N+1)个存储单元MC之一中的存取晶体管AT的漏极连接到朝向列方向的同一位线BL。因此，存在与列同样多的位线BL。位线BL的数目或列数为(M+1)。在图5的框图中，(M+1)条位线BL分别用标号BL<0>至BL<M>表示。均朝向列方向的位线BL<0>至BL<M>在行方向上以预先确定的间隔被布局。

如上所述，可变电阻单元电阻器Rcell的两端中的特定的一端连接到板线PL，而可变电阻单元电阻器Rcell的两端中的另一端连接到存取晶体管AT的源极。位于任何特定行上的可变电阻单元电阻器Rcell的特定端连接到与该特定行相关联的共同水平板线PL。因此，存储器阵列1具有与行同样多的水平板线PL。即，存储器阵列1具有(N+1)条水平板线PL。均朝向行方向的这(N+1)条水平板线PL在列方向上以预先确定的间隔被布局。(N+1)条水平板线PL的特定端通过链接到板驱动器12的共同配线彼此相连，板驱动器12被设置在存储器阵列1外面的位置处。

另外，作为替代，还可以提供这样的配置，其中，位于任意特定列上的可变电阻单元电阻器Rcell的特定端连接到与该特定列相关联的共同垂直板线PL。在这种替代配置中，存储器阵列1具有与列同样多的板垂直线PL。即，存储器阵列1具有(M+1)条垂直板线PL。均作为朝向列方向的长配线的这(M+1)条垂直板线PL在行方向上以预先确定的间隔被摆置。(M+1)条垂直板线PL的特定端通过链接到板驱动器12的共同配线彼此相连，板驱动器12被设置在存储器阵列1外面的位置处。

如图5的框图所示，外围电路包括X地址译码器2、还用作Y地址译码器的预译码器3、WL(字线)驱动器4、BLI(位线隔离)开关5以及CSW(列开关)驱动器6。另外，外围电路还采用为每列设置的SA(灵敏放大器)7，以及I/O(输入/输出)缓冲器9。此外，外围电路还具有写/擦除驱动器10、控制电路11以及上述板驱动器12。此外，外围电路还包括也称为VREF生成器的基准电压生成/控制电路14、也称为VE、VW、VPLATE生成器的操作电压生成/控制电路15，以及用于执行诸如禁止控制之类的控制操作的逻辑块16。

X地址译码器2被配置为包括各自用作X地址译码器2的基本单位的多个X选择器20。X地址译码器2是这样的电路，用于对从预译码器3接收的X地址信号进行译码并且用于将基于译码处理结果选择的X选择信号X_SEL提供给WL驱动器4。未在图5的框图中示出X选择器20，将在后面参考图6的电路图进行详细描述。

预译码器3是用于将输入地址信号分路为X地址信号和Y地址信号的电路。预译码器3将X地址信号提供给X地址译码器2。另一方面，在预译码器3中采用的Y地址译码部件对Y地址信号译码。

在预译码器3中采用的Y地址译码部件被配置为包括各自用作Y地址译码部件的基本单位的多个Y选择器30。在预译码器3中采用的Y地址译码部件是这样的电路，用于对作为分路输入地址信号的结果而获得的Y地址信号译码，并且用于将基于译码处理结果选择的Y选择信号Y_SEL提供给CSW驱动器6。未在图5的框图中示出Y选择器30，将在后面参考图7的电路图进行详细描述。

WL驱动器4被配置为包括各自被设置用于字线WL的多个，即(N+1)个WL驱动单元4A。具体地，(N+1)个WL驱动单元4A各自的输出节点连接到(N+1)条字线WL<0>至WL<N>之一。即，(N+1)条字线WL<0>至WL<N>中的每特定的一条字线WL连接到为该特定字线WL设置的WL驱动单元4A的输出节点。从X地址译码器2接收到的X选择信号X_SEL用于选择(N+1)个WL驱动单元4A中的一个。从(N+1)个WL驱动单元4A中选出的一个WL驱动单元4A将预先确定的电压施加到连接到该所选WL驱动单元4A的输出节点的字线WL。未在图5的框图中示出WL驱动单元4A，将在后面参考图8的电路图进行详细描述。

CSW驱动器6被配置为包括各自用作CSW驱动器6的基本单位的多个CSW驱动单元6A。CSW驱动器6是用于根据从预译码器3接收到的Y选择信号Y_SEL以及从控制电路11接收到的BLIE(位线隔离使能)信号来生成BLI(位线隔离)信号BLI<M:0>的电路。由CSW驱动器6生成的BL隔离信号BLI<M:0>是这样的信号：由CSW驱动器6提供给BLI开关5以用作控制BLI开关5的信号。未在图5的框图中示出CSW驱动单元6A，将在后面参考图9的电路图进行详细描述。

BLI开关5是各自被配置为仅包括NMOS晶体管的一组开关。作为替代，BLI开关5也可以是通过将NMOS晶体管与PMOS晶体管的源极彼此相连并且将NMOS晶体管和PMOS晶体管的漏极彼此相连而由NMOS晶体管和PMOS晶体管形成的一组TG(传输门)。包括在BLI开关5中的每个开关(或TG)用于将SABL(灵敏放大器位线)连接到位线BL之一。即，BLI开关5采用与位线BL同样多的这种开关(或TG)。更具体地，BLI开关5采用总共(M+1)个开关(或TG)。

BLI开关5能够控制选择和取消选择位线BL之一的操作。更具体地，在图5的框图所示的可变电阻存储器器件的情况中，BLI开关5所用的NMOS晶体管通过从CSW驱动器6接收到的BL隔离信号BLI<0>至BLI<M>之一而导通。进入导体状态的NMOS晶体管将连线到NMOS晶体管的位线BL连接到感测放大器位线SABL，感测放大器位线SABL连线到写/擦除驱动器10以及灵敏放大器7的感测节点。

写/擦除驱动器10连接到I/O缓冲器9，I/O缓冲器9将来自可变电阻存储器器件外面的源的输入数据提供给写/擦除驱动器10。根据该输入数据，写/擦除驱动器10经由上述的灵敏放大器位线SABL以及包括在BLI开关5中的NMOS晶体管(作为进入导通状态的晶体管)来驱动已由BLI开关5选择的位线BL。

灵敏放大器7的输出节点还连接到I/O缓冲器9。在由BLI开关5选择的位线BL上发生的电势改变通过前述的进入导通状态的NMOS晶体管以及灵敏放大器位线SABL被提供给灵敏放大器7。灵敏放大器7放大该电势改变并且将经放大的电势改变提供给I/O缓冲器9。

如前所述，操作电压生成/控制电路15生成擦除BL电压VE、写BL电压VW以及PL电压VPLATE。由操作电压生成/控制电路15生成的擦除BL电压VE和写BL电压VW被提供给基准电压生成/控制电路14和写/擦除驱动器10。另一方面，也由操作电压生成/控制电路15生成的PL电压VPLATE被提供给基准电压生成/控制电路14和板驱动器12。

基准电压生成/控制电路14是用于基于从操作电压生成/控制电路15接收到的擦除BL电压VE、写BL电压VW以及PL电压VPLATE来生成基准电压VREF的电路。基准电压生成/控制电路14将基准电压VREF提供给灵敏放大器7的基准节点。后面将参考图10的电路图描述基准电压生成/控制电路14和操作电压生成/控制电路15的典型配置。

如图5的框图所示，控制电路11基于提供给控制电路11的输入写使能信号WRT、输入擦除使能信号ERS以及数据读取信号RD进行操作。

控制电路11具有如下的六个功能。

(1)：WL(字线)控制功能，用于将WL选择使能信号WLEN提供给WL驱动器4所采用的WL驱动单元4A。

(2)：BLI(位线隔离)控制功能，用于将BLI使能信号BLIE提供给CSW(列开关)驱动器6所采用的CSW驱动单元6A，CSW驱动器6将BLI开关元件选择使能信号BLIE<0>至BLIR<m>提供给BLI开关5所采用的BLI开关元件，以使得BLI开关元件之一进入导通状态并使其余BLI开关元件保持截止状态。

(3)：操作电压生成控制功能，用于在数据写操作时将写使能信号WRTE提供给写/擦除驱动器10并且在数据擦除操作时将擦除使能信号ERSE提供给写/擦除驱动器10，以在实施例中用作BL驱动信号BLDRV。

(4)：操作电压生成控制功能，用于按照需要在数据写操作时将写使能信号WRTE提供给板驱动器12并且在数据擦除操作时将擦除使能信号ERSE提供给板驱动器12，以在实施例中用作PL驱动信号。

(5)：SA(灵敏放大器)激活/去激活控制功能，用于在直接核实操作中将SA使能信号SAE提供给灵敏放大器7。

(6)：禁止控制功能，用于通过将禁止控制信号提供给逻辑块16来执行禁止控制，以使得不再执行直接核实操作。

即，控制电路11输出控制信号，包括WL选择使能信号WLEN、BLI使能信号BLIE、BL驱动信号BLDRV、写使能信号WRTE、擦除使能信号ERSE、SA使能信号SAE、提供给逻辑块6的禁止控制信号、预充电信号PRE以及驱动电压选择信号SEL1至SEL4，如图5的框图所示。后面将详细描述各种控制信号中的每种。

图5的框图未示出其它电路，例如用于从电源电压生成多种电压的电路以及用于控制时钟信号的生成的电路。

控制系统电路

接下来，下面的描述将说明用作X地址译码器2的基本单元的X选择器20以及用作预译码器3采用的Y地址译码部件的基本单元的Y选择器30。然后，下面的描述将说明用作WL驱动器4的基本单元的WL驱动单元4A以及用作CSW驱动器6的基本单元的CSW驱动单元6A。

图6是示出X选择器20的典型电路的电路图。

图6的电路图所示的X选择器20被配置为采用设置在前级的四个反相器INV0至INV3、设置在中间级的四个NAND(与门)电路NAND0至NAND3，以及设置在后级的四个反相器INV4至INV7。

X选择器20从预译码器3接收X地址比特X0和X1，根据对X地址比特X0和X1的译码结果来激活四个X选择信号X_SEL0至X_SEL3中的一个。通常，X选择器20通过将四个X选择信号X_SEL0至X_SEL3中的任何特定的一个设置为高电平来激活该特定的X选择信号X_SEL。

图6的电路图所示的X选择器20是典型的2比特译码器。然而，根据要译码的输入X地址比特X的数目，可以扩展图6的电路图所示的X选择器20的配置或者可以增加构成该配置的级数以与3个或更多个输入X地址比特X保持一致。

图7是示出Y选择器30的典型电路的电路图。

图7的电路图所示的Y选择器30被配置为采用设置在前级的四个反相器INV8至INV11、设置在中间级的四个NAND(与门)电路NAND4至NAND7，以及设置在后级的四个反相器INV12至INV15。

Y选择器30接收Y地址比特Y0和Y1，根据对Y地址比特Y0和Y1的译码结果来激活四个Y选择信号Y_SEL0至Y_SEL3中的一个。通常，Y选择器30通过将四个Y选择信号Y_SEL0至Y_SEL3中的任何特定的一个设置为高电平来激活该特定的Y选择信号Y_SEL。

图7的电路图所示的Y选择器30是典型的2比特译码器。然而，根据要译码的输入Y地址比特Y的数目，可以扩展图7的电路图所示的Y选择器30的配置或者可以增加构成该配置的级数以与3个或更多个输入Y地址比特Y保持一致。

图8是示出WL驱动器4的两个相邻WL驱动单元4A的电路图。

WL驱动器4采用了与存储单元矩阵的行或者设置在存储单元矩阵每列上的存储单元MC同样多的WL驱动单元4A(其每个如图8的电路图所示)。从前面给出的描述显而易见，构成存储单元矩阵的行数或者设置在存储单元矩阵的每列上的存储单元MC的数目为(N+1)。

(N+1)个WL驱动单元4A的每个由图6的电路图所示的X选择器20所选择(或激活)的X选择信号X_SEL来驱动以进行操作。在图8的电路图所示的配置的情况中，两个WL驱动单元4A分别由X选择信号X_SEL0和X_SEL1驱动以进行操作。由X选择信号X_SEL0或X_SEL1驱动的WL驱动单元4A分别激活字线WL<0>或WL<1>。

如图8的电路图所示，每个WL驱动单元4A被配置为采用NAND(与门)电路和反相器。在图8的电路图所示的配置的情况中，上面的WL驱动单元4A被配置为采用NAND电路NAND8和反相器INV16。

NAND电路的输入节点之一接收WL选择使能信号WLEN，而NAND电路的另一输入节点接收由图6的电路图所示的X选择器20所选择(或激活)的X选择信号X_SEL0或X_SEL1。在图8的电路图所示的配置中所包括的上面的WL驱动单元4A的情况中，NAND电路NAND8的另一输入节点接收X选择信号X_SEL0。NAND电路NAND8的输出节点连接到反相器INV16的输入节点。反相器INV的输出节点连接到字线WL<0>或WL<1>。在图8的电路图所示的配置中所包括的上面的WL驱动单元4A的情况中，反相器INV16的输出节点连接到字线WL<0>。由反相器INV输出的信号使得连接到该反相器INV的字线WL进入激活或去激活状态。

图9是示出CSW驱动器6的两个相邻CSW驱动单元6A的电路图。

如图9的电路图所示，每个CSW驱动单元6A被配置为采用NAND(与门)电路和反相器。在图9的电路图所示的配置的情况中，上面的CSW驱动单元6A被配置为采用NAND电路NAND12和反相器INV21。NAND电路NAND12的输出节点连接到反相器INV21的输入节点。

NAND电路的输入节点之一接收BLI选择使能信号BLIE，而NAND电路的另一输入节点接收由图7的电路图所示的Y选择器30所选择(或激活)的Y选择信号Y_SEL0或Y_SEL1。在图9的电路图所示的配置中所包括的上面的CSW驱动单元6A的情况中，NAND电路NAND12的另一输入节点接收Y选择信号Y_SEL0。如果BLI使能信号BLIE和Y选择信号Y_SEL0或Y_SEL1都被设为表示活动状态的高电平，则由NAND电路NAND输出的信号为低电平。因此，在本实施例中，将BL隔离信号BLI<0>或BLI<1>设为表示活动状态的高电平。在图9的电路图所示的配置中所包括的上面的CSW驱动单元6A的情况中，如果BLI使能信号BLIE和Y选择信号Y_SEL0都被设为表示活动状态的高电平，则由NAND电路NAND12输出的信号为低电平。因此，在本实施例中，将BL隔离信号BLI<0>设为表示活动状态的高电平。

在图9的电路图所示的配置中所包括的下面的CSW驱动单元6A以与上面的CSW驱动单元6A相同的方式工作。

BL隔离信号BLI<0>或BLI<1>等在图5的框图中由标号BLI<0>至BLI<M>表示并且被提供给BLI开关5所采用的BLI开关元件。更具体地，BL隔离信号BLI<0>或BLI<1>等的每个被提供给BLI开关5所采用的NMOS晶体管的栅极。

图5的框图所示的控制电路11生成用于图8的电路图所示的WL驱动器4的WL选择使能信号WLEN以及用于图9的电路图所示的CSW驱动器6的BLI使能信号BLIE，将WL选择使能信号WLEN和BLI使能信号BLIE分别提供给WL驱动器4和CSW驱动器6。

控制电路11基于提供给控制电路11的输入写使能信号WRT、输入擦除使能信号ERS和数据读取信号RD进行操作，除了生成如前所述的WL选择使能信号WLEN和BLI使能信号BLIE之外，还生成多种控制信号。如前所述，除WL选择使能信号WLEN和BLI使能信号BLIE以外的控制信号包括BL驱动信号BLDRV、写使能信号WRTE、擦除使能信号ERSE、用于控制灵敏放大器7的SA使能信号SAE、提供给逻辑块16的禁止控制信号、预充电信号PRE以及选择信号SEL1至SEL4。为了更好地理解该说明，建议读者参考图5的框图。

读系统电路的细节

图10是示出根据第一实施例连接到可变电阻存储器器件所采用的存储单元MC的读系统电路的主要细节的电路图。

如前所述，根据本实施例的可变电阻存储器器件采用了存储器阵列1和存储器阵列1的外围电路。存储器阵列1被创建作为图1A至图3B的示图所示的存储单元MC的矩阵。外围电路用作驱动存储器阵列1的驱动电路。为了简化附图，图10的电路图仅示出了用于一个存储单元列的读控制电路，一个存储单元列仅包括存储单元MC中连接到位线BL的一个存储单元MC。然而，实际上，根据本实施例的可变电阻存储器器件具有多个存储单元列并且每列包括连接到由存储单元MC共享的共同位线BL的多个存储单元MC。在下面的描述中，存储单元列也简称为存储列。

读系统电路包括在连接到一条位线BL的存储单元上执行的直接核实操作中使用的前述外围电路。在图10的电路图所示的典型读系统电路中，外围电路包括灵敏放大器7、写/擦除驱动器10和基准电压生成/控制电路14。在图10的电路图中，将用作在操作电压生成/控制电路15中所采用的部件的写/擦除驱动器10称为BL驱动器。

可以为图5的框图所示的每个存储器阵列1提供灵敏放大器7、写/擦除驱动器10和基准电压生成/控制电路14。作为替代，还可以为预定的多个前述存储列的每个存储列或者每个存储器子阵列提供灵敏放大器7、写/擦除驱动器10和基准电压生成/控制电路14。

基准电压生成/控制电路14是用于生成将由灵敏放大器7进行比较的基准电压的电路。灵敏放大器7和写/擦除驱动器10连接到灵敏放大器位线SABL，灵敏放大器位线SABL通过图5的框图所示的BLI开关5链接到位线BL。如图10的电路图中详细示出的，灵敏放大器位线SABL通过BLI晶体管5T链接到位线BL，BLI晶体管5T用作图5的框图所示的BLI开关5所采用的BLI开关元件之一。

灵敏放大器7是一种具有用“+”号表示的感测节点和用“-”表示的基准节点的放大器。在由控制电路11所生成的SA使能信号SAE设置的使能状态中，灵敏放大器7取用由基准电压生成/控制电路14提供给基准节点“-”的基准电压VREF作为比较基准，并且放大出现在感测节点“+”上的BL电压。BL电压是从位线BL通过BLI开关5和灵敏放大器位线SABL提供给感测节点“+”的电压。具体地，在使能状态中，灵敏放大器7检测提供给基准节点“-”的基准电压VREF与出现在感测节点“+”上的BL电压之间的大小关系。然后，通过使基准电压VREF与BL电压之间的大小关系保持不变，灵敏放大器7将基准电压VREF与BL电压之间的差值放大为具有与电源生成的电压的电平相等的大小的电压。灵敏放大器7将经放大的电压输出给I/O缓冲器9。将由灵敏放大器7输出的经放大的电压称为SA输出信号SAOUT。

也称为BL驱动器的写/擦除驱动器10被配置为采用反相器INV17和传输门电路TG1。传输门电路TG1连接在写/擦除驱动器10的输入节点与灵敏放大器位线SABL之间。写/擦除驱动器10的输入节点是用于从图5的框图所示的操作电压生成/控制电路15接收擦除BL电压VE和写BL电压VW的节点。反相器INV17连接在形成了传输门电路TG1的NMOS晶体管和PMOS晶体管的栅极之间。到反相器INV17的输入是由同样由图5的框图所示的控制电路11生成的BL驱动信号BLDRV。

图10的电路图所示的典型读系统电路中采用的基准电压生成/控制电路14包括两个电压生成部件14E和14W，其每个包括用于通过基于电阻来分割输入电压从而生成输出电压的电位计(potentiometer)。擦除基准电压生成部件14E和写基准电压生成部件14W分别被提供用于数据擦除操作和数据写操作。基准电压生成/控制电路14还具有擦除晶体管Te和负反馈放大器NFA。由擦除使能信号ERSE控制的擦除晶体管Te是用作如下开关的晶体管，该开关将由擦除基准电压生成部件14E生成的输出电压传递到负反馈放大器NFA，以用于稳定用作基准电压VREF的输出电压。同样，基准电压生成/控制电路14还具有写晶体管Tw并且与擦除晶体管Te共享负反馈放大器NFA。由写使能信号WRTE控制的写晶体管Tw是用作如下开关的晶体管，该开关将由写基准电压生成部件14W生成的输出电压传递到负反馈放大器NFA以用于稳定输出电压。

擦除基准电压生成部件14E中采用的电位计具有电阻器串RS，该电阻器串RS通常包括彼此串联连接的五个单位电阻器UR。将任意两个相邻单位电阻器UR之间的连接点称为电阻器间抽头(tap)或电阻器间节点。在具有这种配置的电位计的情况中，擦除基准电压生成部件14E还包括各自连接到四个电阻器间抽头之一的四个选择晶体管ST1至ST4。四个选择晶体管ST1至ST4分别由分压选择信号SEL1至SEL4控制。选择信号SEL1至SEL4由如前所述的图5的框图所示的控制电路11生成。

四个选择晶体管ST1至ST4和擦除晶体管Te是由本发明实施例所提供的分压选择电路的典型实现方式。

擦除基准电压生成部件14E中采用的电阻器串RS的两端中的特定一端接收由图5的框图所示的操作电压生成/控制电路15生成的PL电压VPLATE。擦除基准电压生成部件14E中采用的电阻器串RS的两端中的另一端接收也由操作电压生成/控制电路15生成的擦除BL电压VE。作为划分PL电压VPLATE与擦除BL电压VE之间的差值的结果，分压出现在电阻器串RS的每个电阻器间抽头处。

另一方面，写基准电压生成部件14W中采用的电阻器串RS的两端中的特定一端接收由图5的框图所示的操作电压生成/控制电路15生成的写BL电压VW。写基准电压生成部件14W中采用的电阻器串RS的两端中的另一端接收也由操作电压生成/控制电路15生成的PL电压VPLATE。作为划分BL电压VW和PL电压VPLATE之间的差值的结果，分压出现在电阻器串RS的每个电阻器间抽头处。

图5的框图所示的控制电路11激活擦除使能信号ERSE以使擦除晶体管Te进入导通状态。通过使擦除晶体管Te进入导通状态，擦除晶体管Te根据分压选择信号SEL1至SEL4，将由擦除基准电压生成部件14E的四个选择晶体管ST1至ST4之一从电阻器串RS输出的分压传递到负反馈放大器NFA。

同样，图5的框图所示的控制电路11激活写使能信号WRTE以使写晶体管Tw进入导通状态。通过使写晶体管Tw进入导通状态，写晶体管Tw根据分压选择信号SEL1至SEL4，将由写基准电压生成部件14W的四个选择晶体管ST1至ST4之一从电阻器串RS输出的分压传递到负反馈放大器NFA。

由擦除晶体管Te或写晶体管Tw传递的分压被提供给负反馈放大器NFA的非反向输入节点“+”。负反馈放大器NFA的反向输入节点“-”被连线到负反馈放大器NFA的输出节点。

由负反馈放大器NFA输出的信号是提供给灵敏放大器7的基准节点“-”的基准电压VREF。

如上所述，包括用作电位计(用于划分擦除BL电压VE或写BL电压VW)的单位电阻器UR的串联电路的基准电压生成/控制电路14以PL电压VPLATE为基准电压来生成分压。随着擦除BL电压VE或写BL电压VW的变化而改变的分压随后从选择晶体管ST1至ST4中的所选择的一个输出。然后，在基准电压生成/控制电路14中，由选择晶体管ST1至ST4中的所选择的一个输出的分压被提供给负反馈放大器NFA，以用于稳定该分压并且最后将稳定后的电压输出到灵敏放大器7的基准节点“-”用作基准电压VREF。

结果，对于数据擦除操作，由基准电压生成/控制电路14生成的基准电压VREF和PL电压VPLATE之间的大小关系与擦除BL电压VE和PL电压VPLATE之间的大小关系相同。另一方面，对于数据写操作，基准电压VREF和PL电压VPLATE之间的大小关系与写BL电压VW和PL电压VPLATE之间的大小关系相同。另外，基准电压VREF相对于PL电压VPLATE的大小也根据擦除BL电压VE或写BL电压VW相对于PL电压VPLATE的大小而改变。

注意，在后面将描述的对本实施例的典型修改版本中，取代改变由写/擦除驱动器10生成的BL电压的是，PL电压VPLATE被改变同时使BL电压保持在恒定电平。为了生成可变PL电压VPLATE，需要将图5的框图所示的板驱动器12设计为与图10的电路图所示的写/擦除驱动器10的配置几乎等同的配置。即，本实施例的典型修改版本中采用的板驱动器12在数据擦除操作中将擦除BL电压VE或者在数据写操作中将写BL电压VW提供给板线PL。在本实施例的典型修改版本的情况中，位线BL上出现的电势被保持为恒定电平，或者作为替代，使得位线BL上出现的电势基于提供给板线PL的擦除BL电压VE和写BL电压VW之间的电势差而改变，以生成具有所希望脉冲高度的擦除脉冲以及同样具有所希望脉冲高度的写脉冲。

在本实施例的典型修改版本的情况中，由基准电压生成/控制电路14生成的基准电压VREF和施加到BL线的恒定电压之间的大小关系与施加到板线PL的可变PL电压VPLATE和该恒定电压之间的大小关系相同。另外，以该恒定电压作为基准，基准电压VREF的大小还根据可变PL电压VPLATE的大小而改变。如上所述，对于本实施例，可变PL电压VPLATE在数据擦除操作中等于擦除BL电压VE(或者在数据写操作中等于写BL电压VW)。

在图10的电路图所示的读控制电路的典型配置中，图5的框图所示的操作电压生成/控制电路15通过写/擦除驱动器10将可变擦除BL电压VE或可变写BL电压VW提供给位线BL。在此情况中，操作电压生成/控制电路15将通常固定的PL电压VPLATE提供给基准电压生成/控制电路14和板驱动器12。

注意，如图10的电路图所示，预充电晶体管18被设置在位线BL与板线PL之间，以用作通过将由图5的框图所示的控制电路11生成的预充电信号PRE设为活动状态而使其进入导通状态的晶体管。

在本实施例中，如上所述，出现在板线PL上的PL电压VPLATE被控制为在数据写操作、数据擦除操作和直接核实操作期间维持在固定电平。然而，在非操作时间时，PL电压VPLATE被设为高电平，以便通过预充电晶体管18对位线BL进行预充电。然而，注意，例如可以通过提供单独的预充电线来以多种方式修改用于对位线BL进行预充电的机制。

直接核实擦除序列

直接核实擦除序列是数据擦除操作和其每个在紧随施加了用于执行数据擦除操作之一的擦除脉冲之后执行的直接核实擦除操作的序列。图11A至11F是示出分别表示根据第一实施例执行的两个连续的直接核实擦除操作中的线上的被控制电压或电压改变的时序图的多个波形的时序图。图12是示出通过在根据图11A至11I所示的时序图执行的控制下，连续地执行三次直接核实擦除操作而执行的数据写操作的概念的说明图。将在后面更详细地描述图12的概念图。

更具体地，图11A是示出PL电压VPLATE的时序图的波形图。图11B是示出预充电信号PRE的时序图的波形图。图11C是示出擦除使能信号ERSE的时序图的波形图。图11D是示出写使能信号WRSE的时序图的波形图。图11E1是示出分压选择信号SEL1的时序图的波形图。图11E2是示出分压选择信号SEL2的时序图的波形图。图11E3是示出分压选择信号SEL3的时序图的波形图。图11E4是示出分压选择信号SEL4的时序图的波形图。图11F是示出出现在字线WL上的WL电势的时序图的波形图。图11G是示出BL隔离信号BLI的时序图的波形图。图11H是示出BL驱动信号BLDRV的时序图的波形图。图11I是示出出现在位线BL和灵敏放大器位线SABL上的BL电势的时序图、擦除BL电压VE的时序图以及基准电压VREF的时序图的波形图。

注意，通过叠加在BL电势的改变上，图11I的波形图还示出了由图5的框图所示的操作电压生成/控制电路15生成并控制的擦除BL电压VE的变化，以及由图10的电路图所示的基准电压生成/控制部件14(包括基于电阻器的电位计)生成并控制的基准电压VREF根据擦除BL电压VE的变化进行的改变。

图11A至11I是用于典型数据擦除操作的时序图，包括跟随有第二直接核实擦除操作的不成功(on-go)第一直接核实擦除操作，第二直接核实擦除操作满足借助于增加在第二直接核实擦除操作之前施加的擦除BL电压VE的步增处理的成功标准。不成功直接核实擦除操作是产生指示在紧邻直接核实操作之前的数据更新操作不成功的结果的直接核实操作。另外，在图11A至11I的时序图所示的典型数据擦除操作中，从四个分压选择信号SEL1至SEL4中选择分压选择信号SEL2。然而，注意，还可以从四个分压选择信号SEL1至SEL4中选择除分压选择信号SEL2以外的分压选择信号。

在时刻T0之前的待机状态中，如图11A、11B和11G的波形图分别所示的，PL电压VPLATE、预充电信号PRE和BL隔离信号BLI的每个被维持在H(高)电平。通过将预充电信号PRE设为H电平，使得预充电晶体管18维持导通状态，并且将BL隔离信号BLI设为H电平，使得BLI晶体管5T维持导通状态。通过将预充电晶体管18设为导通状态，被设为H电平的PL电压VPLATE对位线BL进行预充电。通过将BLI晶体管5T设为导通状态，位线BL被连接到灵敏放大器位线SABL。因此，与位线BL一样，灵敏放大器位线SABL也由设置在H电平的PL电压VPLATE进行预充电。

在如图11A的波形图所示的PL电压VPLATE从H电平变为L(低)电平而如图11C的波形图所示的擦除使能信号ERSE从L电平变为H电平时的时刻T0处，开始数据擦除操作。当PL电压VPLATE从H电平变为L电平时，出现在位线BL和灵敏放大器位线SABL上的BL电势也从H电平变为L电平，如图11I的波形图所示。

同时，即，在时刻T0处，如图11E2的波形图所示的分压选择信号SEL2从L电平变为H电平以便使图10的电路图所示的选择晶体管ST2进入导通状态，而如图11C的波形图所示的擦除使能信号ERSE从L电平变为H电平以便使图10的电路图所示的擦除晶体管Te进入导通状态。通过使选择晶体管ST2和擦除晶体管Te的每个进入导通状态，基准电压VREF被设为所希望的分压电平，在此情况中等于{VE+(VPLATE-VE)*(3/5)}。此时，对于未在图11A至11I的时序图中具体示出的未被选择的位线BL，使BL隔离信号BLI维持在L电平。因此，未被选择的灵敏放大器位线SABL被从此后将执行的数据擦除操作的对象中排除。然而，由于图11G是示出所选位线BL的BL隔离信号BLI的波形的示图，因此，该BL隔离信号BLI此后按现状维持在H电平。

然后，在时刻T1，如图11B的波形图所示的预充电信号PRE从H电平变为L电平，以便使图10的电路图所示的预充电晶体管18进入截止状态。通过使预充电晶体管18进入截止状态，位线BL和板线PL之间的预充电路径被切断，以使得位线BL和板线PL彼此断开连接。然后，在时刻T2，如图11F的波形图所示，出现在字线WL上的电势从L电平变为H电平，以便使存取晶体管AT进入导通状态。通过使存取晶体管AT进入导通状态，在位线BL和板线PL之间创建了存储单元MC的电流路径来取代预充电路径。电流路径通过存取晶体管AT和在存储单元MC中采用的可变电阻单元电阻器Rcell来将位线BL和板线PL彼此相连。

然后，在时刻T3和T4之间的时段期间，如图11H的波形图所示，控制电路11使BL驱动信号BLDRV维持H电平以便将正脉冲施加到图10的电路图所示的写/擦除驱动器10。该正脉冲使得写/擦除驱动器10保持在导通状态。通过处于导通状态的写/擦除驱动器10，由图5的框图所示的操作电压生成/控制电路15生成的擦除BL电压VE通过该写/擦除驱动器10被传递到灵敏放大器位线SABL。结果，在时刻T3和T4之间的时段期间，使得灵敏放大器位线SABL，并且由此使得位线BL保持在擦除BL电压VE的电平，如图11I的波形图所示。

通过经由写/擦除驱动器10将擦除BL电压VE传递到灵敏放大器位线SABL，擦除脉冲被施加到存储单元MC。擦除脉冲的大小等于PL电压VPLATE与擦除BL电压VE之间的电势差。擦除脉冲仅在时刻T3和T4之间的短时段期间被施加到存储单元MC。结果，如图3B的示图所示，擦除电流Ie流经存储单元MC，并且增大了存储单元MC的可变电阻单元电阻器Rcell的电阻。

在时刻T4处，BL驱动信号BLDRV的正脉冲被终止，以使得写/擦除驱动器10停止将擦除BL电压VE施加到灵敏放大器位线SABL的驱动操作。当写/擦除驱动器10停止了将擦除BL电压VE施加到灵敏放大器位线SABL的驱动操作时，使得灵敏放大器位线SABL，并且由此使得位线BL进入浮置状态。即，当写/擦除驱动器10停止了将擦除BL电压VE施加到灵敏放大器位线SABL的驱动操作时，存储单元MC进行从驱动状态到放电状态的转变，该驱动状态强制地将擦除BL电压VE提供给灵敏放大器位线SABL，该放电状态允许位线BL将余留在位线BL上的残余电荷通过存储单元MC自放电(self-discharge)到板线PL。前面所述的直接核实操作是感测(或读取)操作，其被执行以判断存储单元MC中所采用的可变电阻单元电阻器Rcell的电阻是否已被充分地增大，即从存储单元MC擦除数据的尝试是否充足。这种尝试的充足性取决于紧随将擦除脉冲施加到存储单元MC之后有多少余留在位线BL上的残余电荷通过存储单元MC被放电到板线PL，即，出现在灵敏放大器位线SABL上的电势被降低了多少。

直接核实擦除操作在时刻T4开始并在时刻T5终止。在直接核实擦除操作中，余留在位线BL上的残余电荷通过存储单元MC被放电到板线PL。因此，出现在位线BL(并且由此，出现在灵敏放大器位线SABL)上的电势开始降低，如图11I的波形图所示。在略微超前时刻T5的时间处，即，在放电处理将位线BL上余留的残余电荷通过存储单元MC放电到板线PL达预先确定的时间段之后，未在图11A至11I的时序图中具体示出的SA使能信号SAE进入活动状态。通过使SA使能信号SAE进入活动状态，灵敏放大器7在所谓的放大操作中通过以基准电压VREF的电势为基准来放大出现在灵敏放大器位线SABL上的电势。作为放大操作的结果，灵敏放大器7生成SA输出信号SAOUT，将SA输出信号SAOUT输出到诸如内部CPU(中央处理单元)之类的内部接收者或者通过I/O缓冲器9输出到诸如外部CPU之类的外部接收者。

在该第一直接核实擦除操作中，余留在位线BL上的残余电荷通过存储单元MC被放电到板线PL，以使得在时刻T5之前SA使能信号SAE进入活动状态时，出现在灵敏放大器位线SABL上的电势被减小到基准电压VREF以下。在此情况中，由灵敏放大器7生成的SA输出信号SAOUT指示出在第一直接核实擦除操作之前向存储单元MC施加的第一擦除脉冲未能从存储单元MC擦除数据，即，增加用作存储单元MC的数据存储元件的可变电阻单元电阻器Rcell的电阻的操作还不充足。

通过使来自灵敏放大器7的SA输出信号SAOUT指示第一直接核实擦除操作是不成功操作，操作电压生成/控制电路15在时刻T5处开始增加擦除BL电压VE的步增(step-up)时段，以增大下次施加给存储单元MC的擦除脉冲的大小。当操作电压生成/控制电路15增加擦除BL电压VE时，包括电势计的基准电压生成/控制电路14也增大基准电压VREF，这是因为电势计由如图10的电路图所示的擦除BL电压VE与恒定的PL电压VPLATE之间的差值驱动。结果，基准电压VREF自动地跟随擦除BL电压VE，如图11I的波形图所示。

步增时段在时刻T6终止。在约与时刻T6相同的时刻处，BL驱动信号BLDRV的第二正脉冲被施加到写/擦除驱动器10，如图11H的波形图所示。结果，除了大二擦除脉冲的大小大于第一擦除脉冲的大小之外，按照与第一擦除脉冲在时刻T3和T4之间的短时段期间被施加到存储单元MC相同的方式，第二擦除脉冲在时刻T6和T7之间的短时段期间被施加到存储单元MC。

然后，按照与在时刻T4开始并在时刻T5结束的第一直接核实擦除操作相同的方式，第二直接核实擦除操作在时刻T7处开始并在时刻T8处终止。在时刻T7处，BL驱动信号BLDRV的第二正脉冲终止，以使得写/擦除驱动器10停止将擦除BL电压VE提供给灵敏放大器位线SABL的驱动操作。因此，使得灵敏放大器位线SABL和位线BL进入浮置状态。即，当写/擦除驱动器10停止将擦除BL电压VE提供给灵敏放大器位线SABL的驱动操作时，存储单元MC从强制地将擦除BL电压VE提供给灵敏放大器位线SABL的驱动状态转变到允许位线BL将余留在位线BL上的残余电荷通过存储单元MC自放电到板线PL的放电状态。

在略微超前时刻T8的时间处，即，在放电处理将位线BL上余留的残余电荷通过存储单元MC放电到板线PL达预先确定的时间段之后，SA使能信号SAE进入活动状态以使能灵敏放大器7。在此第二直接核实擦除操作中，第二擦除脉冲的大小大于第一擦除脉冲的大小。因此，位线BL上余留的残余电荷通过存储单元MC被放电到板线PL，以使得在时刻T8之前SA使能信号SAE进入活动状态时，出现在灵敏放大器位线SABL上的电势被减小到仍然在基准电压VREF以上的电势。在此情况中，由灵敏放大器7生成的SA输出信号SAOUT指示出在第二直接核实擦除操作之前向存储单元MC施加的第二擦除脉冲成功地从存储单元MC擦除了数据，即，到此为止在存储单元MC上执行的数据擦除操作已充足，满足成功标准。

如上所述，灵敏放大器7输出SA输出信号SAOUT，用作去往诸如内部CPU之类的内部接收者以及通过I/O缓冲器9去往诸如外部CPU之类的外部接收者的关于擦除脉冲的信息。这种CPU告知操作电压生成/控制电路15不要在时刻T8处开始增加擦除BL电压VE的步增时段。没有在时刻T8处开始步增时段，如图11B的波形图所示，通过将预充电信号PRE从L电平变为H电平来初始化预充电信号PRE，而如图11F的波形图所示，出现在字线WL上的电势从H电平变为L电平。然后，在时刻T9处，如图11A的波形图所示，PL电压VPLATE从L电平变为H电平，如图11C的波形图所示，擦除使能信号ERSE从H电平变为L电平，并且如图11E2所示，分压选择信号SEL2从H电平变为L电平。由此，数据擦除操作在时刻T9处终止。

图12是示出分别在如上面所说明的那样执行的三次连续的直接核实操作之后执行三次的数据更新操作的概念的说明图。在图12的概念图中，基准电压VREF被增大以跟随未在图中示出的擦除BL电压VE的增加。如前所述，这是因为，由于如图10的电路图所示的电势计由擦除BL电压VE和恒定PL电压VPLATE之差来驱动，因此包括该电势计的基准电压生成/控制电路14增大了基准电压VREF。结果，基准电压VREF被控制为等于擦除BL电压VE和恒定PL电压VPLATE之差的一部分。

直接核实写序列

直接核实写序列是数据写操作和其每个在紧随施加了用于执行数据写操作之一的写脉冲之后执行的直接核实写操作的序列。图13A至13F是示出分别表示根据第一实施例执行的两个连续的直接核实写操作中的线上的被控制电压或电压改变的时序图的多个波形的时序图。更具体地，除了图13F的波形图示出了写BL电压VW的时序图而图11F的波形图示出了擦除BL电压VE的时序图以外，图13A至13F分别对应于图11A至图11F。除了PL电压VPLATE、擦除使能信号ERSE、写使能信号WRTE、基准电压VREF和出现在位线BL(或灵敏放大器位线SABL)上的电势的波形以外，图13A至13I的时序图基本上类似于图11A至11I的时序图。

图13A至13I是用于典型数据写操作的时序图，包括跟随有第二直接核实写操作的不成功的第一直接核实写操作，第二直接核实写操作满足借助于增加在第二直接核实写操作之前施加的写BL电压VW的步减(step-down)处理的成功标准。实际上，通过降低写BL电压VW，增大了在图13A至13I的时序图中称为程序脉冲(program pulse)的写脉冲的大小。另外，在图13A至13I的时序图所示的典型数据写操作中，从四个分压选择信号SEL1至SEL4中选择分压选择信号SEL2。然而，注意，还可以从四个分压选择信号SEL1至SEL4中选择除分压选择信号SEL2以外的分压选择信号。

更具体地，图13A至13I的时序图与图11A至11I的时序图的不同之处在于：在如图13A的波形图所示，PL电压VPLATE一直被维持在H电平。因此，如图13I的波形图所示，甚至在预充电操作之后开始了数据写操作的时刻T0之后，出现在位线BL(并且由此出现在灵敏放大器位线SABL)上的电势也被维持在H电平预充电电势。出现在位线BL(并且由此出现在灵敏放大器位线SABL)上的电势被维持在H电平预充电电势直到时刻T3为止。

另外，图13A至13I的时序图与图11A至11I的时序图的不同之处在于：使图13D的波形图所示的写使能信号WRTE进入活动状态，来替代激活图13C的波形图所示的擦除使能信号ERSE。这些操作与图11A至11I的时序图所示的操作相反。即，使得图11C的波形图所示的擦除使能信号ERSE进入活动状态，来取代激活前面所述的图11D的波形图所示的写使能信号WRTE。

在时刻T0，写使能信号WRTE从L电平变为H电平。由于写使能信号WRTE从L电平变为H电平，图5的框图所示的操作电压生成/控制电路15将写BL电压VW提供给写/擦除驱动器10。写BL电压VW的电平小于PL电压VPLATE的电平。另一方面，在图10的电路图所示的基准电压生成/控制电路14中，写晶体管Tw通过从L电平变为H电平的写使能信号WRTE而进入导通状态，而擦除晶体管Te由于擦除使能信号ERSE保持在不活动状态而维持截止状态。因此，在图13A至13I的时序图所示的时刻T0处，基准电压生成/控制电路14开始将分压提供给灵敏放大器7以作为基准电压VREF的操作，该分压是由写基准电压生成部件14W生成并且由通过分压选择信号SEL2而进入导通状态的选择晶体管ST2选择的。

在时刻T3处，如图13H的波形图所示的BL驱动信号BLDRV的正脉冲被提供给写/擦除驱动器10，以驱动写/擦除驱动器10将从操作电压生成/控制电路15接收到的写BL电压VW传递到灵敏放大器位线SABL。被传递到灵敏放大器位线SABL的写BL电压VW通过已处于导通状态的BLI晶体管5T被进一步转发到位线BL。因此，如图13I的波形图所示，出现在灵敏放大器位线SABL和位线BL上的电势下降到具有比PL电压VPLATE的电平低的电平的写BL电压VW。结果，由于施加到存储单元MC的写脉冲具有与前面所述的在数据擦除操作中使用的擦除脉冲相反的极性，因此，写电流Iw按图3A的示图所示的方向流经存储单元MC。因此，用作存储单元MC的数据存储元件的可变电阻单元电阻器Rcell的电阻减小。

用作存储单元MC的数据存储元件的可变电阻单元电阻器Rcell的电阻的减小取决于在作为在时刻T4处开始的前述直接核实写操作而执行的感测(或读取)操作中，出现在灵敏放大器位线SABL和位线BL上的电势下降了多少。

更具体地，在第一直接核实写操作中，出现在灵敏放大器位线SABL和位线BL上的电势不超过基准电压VREF。在此情况中，认为用作存储单元MC的数据存储元件的可变电阻单元电阻器Rcell的电阻的减小是不足以引起数据写操作(其最后失败)的减小。

然后，通过执行与前面所述的数据擦除操作相同的控制，作为在时刻T7处开始的第二感测(或读取)操作的第二直接核实写操作被执行。在第二直接核实写操作中，出现在灵敏放大器位线SABL和位线BL上的电势在时刻T7和时刻T8之间的短时段内超过了基准电压VREF。在此情况中，认为用作存储单元MC的数据存储元件的可变电阻单元电阻器Rcell的电阻的减小是足以引起满足成功标准的、成功的数据写操作的减小。然后，在时刻T9，数据写操作终止。

从图13A至13I的时序图显而易见，在上述直接核实写序列中，BL电势和基准电压VREF之间的关系与前述直接核实擦除序列中的BL电势和基准电压VREF之间的关系相反。另外，同样，显然在直接核实写序列的情况中，写BL电压VW在时刻T5和T6之间的步减时段中被降低，并且基准电压VREF的大小被控制为跟随写BL电压VW的改变。

2.第二实施例

IC芯片配置

图14是示出根据第二实施例的可变电阻存储器器件的IC芯片配置的框图。

图15是示出连接到在根据第二实施例的可变电阻存储器器件中采用的存储单元MC以用作外围电路的读系统电路的主要细节的电路图。

下面的描述通过指出图14和图5的电路图所示的框图之间的差异以及图15和图10的电路图所示的电路图之间的差异，仅说明第二和第一实施例之间的差异。下面的描述既不说明图14和图5的电路图所示的框图共有的组件也不说明图15和图10的电路图所示的电路图共有的组件。

与图5的框图所示的可变电阻存储器器件非常类似地，图14的框图所示的可变电阻存储器器件采用了存储器阵列1和存储器阵列1的外围电路。同样，与图5的框图所示的可变电阻存储器器件非常类似地，图14的框图所示的外围电路包括X地址译码器2、预译码器3、WL驱动器4、BLI开关5和CSW驱动器6。另外，与图5的框图所示的可变电阻存储器器件非常类似地，图14的框图所示的外围电路还采用为每列设置的SA(灵敏放大器)7、I/O(输入/输出)缓冲器9、写/擦除驱动器10、控制电路11、板驱动器12，以及用作操作电压生成/控制电路15的VE、VW、VPLATE生成器。

取代图5的框图所示的基准电压生成/控制电路14的是，图14的框图所示的可变电阻存储器器件还采用包括在驱动/控制部件中的WL基准电压生成/控制电压8A和WL基准电压驱动电路8B。在图14的框图中，WL基准电压生成/控制电压8A被示为VWL_REF生成器，而WL基准电压驱动电路8B被示为WL_ref驱动器。

另外，图14的框图所示的存储器阵列1包括基准电压存储单元RC、基准电压位线RBL以及基准电压字线RWL。基准电压存储单元RC采用基准电压晶体管RT和基准电压电阻器RO。在基准电压存储单元RC中采用的基准电压晶体管RT的源极(或漏极)连接到基准电压位线RBL，而基准电压晶体管RT的漏极(或源极)通过基准电压电阻器RO连接到板线PL。基准电压晶体管RT的栅极连接到基准电压字线RWL。

与根据图5的框图所示的第一实施例的可变电阻存储器器件中采用的基准电压生成/控制电路14非常类似地，WL基准电压生成/控制电压8A接收来自操作电压生成/控制电路15的擦除BL电压VE或写BL电压VW，并且还接收来自控制电路11的擦除使能信号ERSE或写使能信号WRTE。

WL基准电压生成/控制电压8A将原始WL基准电压信号VWL_REF输出给WL基准电压驱动电路8B。WL基准电压驱动电路8B利用该WL基准电压信号VWL_REF，生成将通过基准电压字线RWL提供给基准电压存储单元RC的基准电压晶体管RT的WL基准电压WL_REF。在下面的描述中，也将WL基准电压WL_REF称为RWL电压，以便将该电压与WL基准电压信号VWL_REF区分开来。

在根据X译码器2所生成的选择信号和/或控制电路11所生成的WL选择使能信号WLE的控制下，WL基准电压驱动电路8B被激活以通过基准电压字线RWL将WL基准电压WL_REF提供给基准电压存储单元RC的基准电压晶体管RT。

如图15的电路图所示，WL基准电压生成/控制电压8A采用了被设置用于数据擦除操作的恒流源和基准电压元件RE，以及被设置用于数据写操作的恒流源和基准电压元件RE。

在数据擦除操作中，由驱动BL电压VE所驱动的恒流源生成的基准电流IRef通过基准电压元件RE流到擦除晶体管Te，该基准电压元件RE被设置用于数据擦除操作以作为基准电阻器。另一方面，在数据写操作中，由写BL电压VW所驱动的恒流源生成的基准电流IRef通过基准电压元件RE流到写晶体管Tw，该基准电压元件RE被设置用于数据写操作以作为基准电阻器。基准电压元件RE通常是其漏极和栅极彼此相连以作为二极管工作的NMOS晶体管。

在恒流源与用作二极管的基准电压元件RE之间的结点处，上面所述的WL基准电压信号VWL_REF被生成，并且通过在数据擦除操作中通过擦除使能信号ERSE而进入导通状态的擦除晶体管Te或者在数据写操作中通过写使能信号WRTE而进入导通状态的写晶体管Tw而被提供给负反馈放大器NFA的非反向输入节点“+”。负反馈放大器NFA的反向输入节点“-”被连接到负反馈放大器NFA的输出节点。在此配置中，负反馈放大器NFA用作在将WL基准电压信号VWL_REF提供给WL基准电压驱动电路8B之前稳定该WL基准电压信号VWL_REF的电路。

如图15的电路图所示，WL基准电压驱动电路8B采用了反相器INV18、传输门电路TG2和重置晶体管RST。反相器INV 18接收由图14的框图所示的X译码器2生成的选择信号或者由同样如图14的框图所示的控制电路11生成的WL选择使能信号WLE，并且使输入信号反向。然后，反相器INV18将经反向的信号提供给在传输门电路TG2中采用的PMOS晶体管的栅极。在传输门电路TG2中采用的NMOS晶体管的栅极被连线到反相器INV18的输入节点。

传输门电路TG2被设置在负反馈放大器NFA的输出节点与重置晶体管RST之间。具体地，传输门电路TG2的输入节点连接到负反馈放大器NFA的输出节点，而传输门电路TG2的输出节点连接到重置晶体管RST的源极(或漏极)。重置晶体管RST的栅极被连线到反相器INV18的输出节点。

在上述WL基准电压驱动电路8B的配置中，当传输门电路TG2进入截止状态时，重置晶体管RST进入导通状态。通过处于截止状态的传输门电路TG2使重置晶体管RST进入导通状态，重置晶体管RST通过将基准电压字线RWL连接到地来重置WL基准电压驱动电路8B。

注意，在根据图15的框图所示的第二实施例的可变电阻存储器器件中，取代在根据图10的框图所示的第一实施例的可变电阻存储器器件中采用的写/擦除驱动器10的是，BL驱动器10A和新添加的基准电压BL驱动器10B被采用。按照与在根据图10的框图所示的第一实施例的可变电阻存储器器件中采用的写/擦除驱动器10相同的方式，BL驱动器10A将擦除BL电压VE或写BL电压VW施加到灵敏放大器位线SABL。另一方面，具有与BL驱动器10A相同的配置的新添加的基准电压BL驱动器10B将擦除BL电压VE或写BL电压VW施加到通过图14的框图所示的BLI开关5中采用的BLI晶体管5T连接到基准电压位线BL_REF的基准电压灵敏放大器位线SABL_REF。基准电压灵敏放大器位线SABL_REF和基准电压位线BL_REF专门被提供用于基准电压存储单元RC。基准电压灵敏放大器位线SABL_REF还连接到灵敏放大器7的基准电压节点，以用作运送基准电压VREF的线路。

在根据图15的框图所示的第二实施例的可变电阻存储器器件的配置中，例如，基准电压存储单元RC可以被驱动，以使得基准电压存储单元RC在镜像生成处理(或伪生成处理)中生成WL基准电压生成/控制电路8A中所生成的恒定基准电流IRef，以便生成提供给灵敏放大器7的基准电压节点的基准电压VREF。即，执行控制以使得大小约等于基准电流IRef的大小的电流流向基准电压存储单元RC。通过执行这样的控制，能够调节出现在基准电压存储单元RC所采用的基准电压晶体管RT的栅极上的H电平，或者换言之，能够调节作为WL基准电压WL_REF被提供给基准电压字线RWL的WL基准电压信号VWL_REF的大小。然后，由于大小约等于基准电流IRef的大小的电流流经基准电压存储单元RC，因此，使得基准电压位线BL_REF，并且由此使得基准电压灵敏放大器位线SABL_REF被放电，并将可变基准电压VREF提供给灵敏放大器7。

操作序列

图16A至16I是示出分别表示在紧随根据第二实施例执行的直接核实擦除操作之后的数据擦除操作的序列中使用的信号的时序图的同样多个波形的多个示图。图17A至17I是示出分别表示在紧随根据第二实施例执行的直接核实写操作之后的数据写操作的序列中使用的信号的时序图的同样多个波形的多个示图。通过以与图11A至11I的时序图相等同的方式来生成图16A至16I的时序图中的信号来执行控制，而通过以与图13A至13I的时序图相等同的方式来生成图17A至17I的时序图中的信号来执行控制。

然而，在数据擦除操作的情况中，由于在第一和第二实施例之间生成基准电压VREF的方式不同，因此，第二实施例的图16I的波形图所示的一些信号改变与第一实施例的图11I的波形图所示的那些信号改变不同。同样，在数据写操作的情况中，由于在第一和第二实施例之间生成基准电压VREF的方式不同，因此，第二实施例的图17I的波形图所示的一些信号改变与第一实施例的图13I的波形图所示的那些信号改变不同。

更具体地，在用于数据擦除操作的序列的图16I的波形图和用于数据写操作的序列的图17I的波形图中，在分配给在时刻T4处开始的第一直接核实操作的第一感测时段和分配给在时刻T7处开始的第二直接核实操作的第二感测时段期间，用标号(MC)表示的箭头所指的粗线表示出现在通过位线BL连接到存储单元MC的灵敏放大器位线SABL上的电势。由于第一和第二感测时段之间的MC(存储单元)状态不同，因此，第一感测时段期间反映了位线BL和灵敏放大器位线SABL的放电过程的粗线(MC)的斜度与第二感测时段中的粗线(MC)的斜度不同。在此情况中，MC状态是存储单元MC中采用的可变电阻单元电阻器Rcell的电阻。

另一方面，用标号(RC)表示的箭头所指的细线表示出现在通过基准电压位线BL_REF连接到基准电压存储单元RC的基准电压灵敏放大器位线SABL_REF上的电势。由于第一和第二感测时段之间的RC(基准电压存储单元)的状态没有不同，因此，第一感测时段期间反映了基准电压位线BL_REF和基准电压灵敏放大器位线SABL_REF的放电过程的细线(RC)的斜度与第二感测时段中的细线(RC)的斜度相等。在此情况中，RC状态是在不具有用作数据存储元件的可变电阻单元电阻器Rcell的基准电压存储单元RC中采用的基准电压电阻器RO的一直固定的电阻。

灵敏放大器7将出现在灵敏放大器位线SABL上的电势与出现在用作基准电压VREF的基准电压灵敏放大器位线SABL_REF上的电势相比较，以判断在从存储单元MC擦除数据或者将数据写入存储单元MC时在直接核实操作之前向存储单元MC施加的更新(即，擦除或写)脉冲是成功了还是失败了。如图16I和17I的波形图所示，在分配给时刻T4和时刻T5之间的第一直接核实操作的第一直接感测时段中，发现出现在灵敏放大器位线SABL上的电势比出现在将用作基准电压VREF的基准电压灵敏放大器位线SABL_REF上的电势低。在此情况中，灵敏放大器7输出SA输出信号SAOUT，指示在从存储单元MC擦除数据或者将数据写入存储单元MC时在第一直接核实操作之前向存储单元MC施加的第一更新(即，擦除或写)脉冲以失败告终。另一方面，在分配给时刻T7和时刻T8之间的第二直接核实操作的第二时段中，发现出现在灵敏放大器位线SABL上的电势比出现在将用作基准电压VREF的基准电压灵敏放大器位线SABL_REF上的电势高。在此情况中，灵敏放大器7输出SA输出信号SAOUT，指示在从存储单元MC擦除数据或者将数据写入存储单元MC时在第二直接核实操作之前向存储单元MC施加的第二更新(即，擦除或写)脉冲成功。

根据上述第一和第二实施例，即使更新(即，擦除或写)脉冲改变，在紧邻将更新脉冲施加给存储单元MC以实现更新(即，擦除或写)操作之后执行的直接核实操作也很难产生关于在从存储单元MC擦除数据或者将数据写入存储单元MC时在直接核实操作之前施加更新脉冲是成功还是失败的错误判断结果。由此可以提供能够以高可靠度进行操作的可变电阻存储器器件。

下面将说明由本发明提供的对第一和第二实施例的多种修改版本。

3.修改版本实施例

3-1.第一修改版本的实施例

如上所述由根据本发明的第一和第二实施例的写/擦除驱动器10(也称为位线驱动器)执行的功能也可以由板线驱动器12来执行。在此修改版本中，位线BL在数据擦除和写操作中由写/擦除驱动器10维持在恒定电压。如上所述，在第一和第二实施例的情况中，写/擦除驱动器10将数据擦除操作中的可变擦除BL电压VE或数据写操作中的可变写BL电压VW从操作电压生成/控制电路15传递到位线BL。

另外，还可以提供这样的配置，其中，在数据擦除和写操作中，写/擦除驱动器10向位线BL输出可变擦除BL电压VE或可变写BL电压VW，而板线驱动器12向板线PL输出可变PL电压VPLATE。同样，在此配置的情况中，可变擦除脉冲和可变写脉冲实际上被施加到存储单元MC。

3-2.第二修改版本的实施例

对逐渐增大操作电压的控制也可以由写/擦除驱动器10(也称为位线驱动器)、板线驱动器12或写/擦除驱动器10和板线驱动器12两者来执行。上述第一和第二实施例的每个仅仅是由操作电压生成/控制电路15来执行对逐渐增大操作电压的控制的典型实现方式。

3-2.第二修改版本的实施例

本发明的实现方式并不局限于作为包括基准电压生成/控制电路14的实施例的图5的框图所示的第一实施例，基准电压生成/控制电路14具有各自采用如图10的电路图所示的分压选择晶体管ST1至ST4的分压选择电路。

分别被设置用于数据擦除操作和数据写操作的每个分压选择电路是这样的电路，该电路根据出现在位线BL上的、作为擦除BL电压VE或写BL电压VW的BL电势与出现在板线PL上的PL电压VPLATE的电势之间的差值来调节基准电压VREF。由于如上所述BL电势可能在步增或步减时段期间被改变，因此，每个分压选择电路根据BL电势与PL电压VPLATE的电势之间的差值来调节基准电压VREF。即，由于构成IC芯片的元件的变化以及其它原因，在一些情况中，仅仅通过利用用于分压选择电路的预定分压比，对数据擦除和写操作的每个的执行不能产生存储单元MC的所希望状态。如上所述，在此上下文中，是指在存储单元MC中用作数据存储元件的可变电阻单元电阻器Rcell的电阻。为了避免，对数据擦除和写操作的每个的执行不能产生存储单元MC的所希望状态的情况，在第一和第二实施例中，调节基准电压VREF以改变被提供用于直接核实操作的判断标准，该判断标准将用作关于在从存储单元MC擦除数据或者将数据写入存储单元MC时在直接核实操作之前向存储单元MC施加的更新(即，擦除或写)脉冲是成功还是失败的标准。因此，通过利用该功能来调节基准电压VREF，可以从如下优点中受益：数据擦除操作或数据写操作可以被执行以总是产生在存储单元MC中采用的用作数据存储元件的可变电阻单元电阻器Rcell的预期的电阻。

如果即使在存在构成IC芯片的多个变化的元件以及多个其它原因时也总是可以通过利用在设计时设置的分压比来获得存储单元MC的所希望状态，则电阻器串RS可以被构成为包括两个电阻器。在此情况中，在两个电阻器之间的结点处生成的电压可以按原状用作基准电压VREF。因此，能够提供可以使基准电压生成/控制电路14的配置简化的优点。

另外，为了调节基准电压VREF，取代使用分压选择电路，可以采用这样的配置，其中，两个电阻器彼此串联连接并且将可变电阻器用作两个电阻器之一。

除此之外，用于控制基准电压VREF的方法并不局限于第一实施例采用的方法。根据第一实施例采用的方法，基准电压VREF被设置为跟随操作电压的改变的电平。具体地，基准电压VREF被调节为这样的电平，该电平被设置为与数据擦除操作的电压差(VE-VPLATE)或数据写操作的电压差(VPLATE-VW)相等的BL电势幅度的预定部分中的一个部分，其中，在电压差的表达式中使用的标号VE、VW和VPLATE分别表示擦除BL电压VE、写BL电压VW和PL电压VPLATE。例如，还可以设想出用于实现另一VREF控制方法的基准电压生成/控制电路14的了呢故意电路配置。根据由基准电压生成/控制电路14的另一电路配置采用的另一REF控制方法，以基准电压VREF的电势与BL电势之间的差值为常数的方式来基于BL电势控制基准电压VREF。

3-4.第四实施例

用于执行对基准电流的生成的控制的配置并不局限于如图15的电路图所示的为第二实施例设计的典型电路。

例如，可以采用普通的恒定电阻电阻器来替代基准电压元件RE。然而，与图15的电路图的情况一样，在采用NMOS晶体管作为基准电压元件RE的情况中，基准电压元件RE的变化具有与图15的电路图所示的基准电压存储单元RC中采用的基准电压晶体管RT的变化相同的方向。因此，图15的电路图所示的典型电路提供了如下优点：基准电压元件RE的变化和基准电压晶体管RT的变化的影响可以被消除。

另一方面，在试图针对基准电压元件RE的变化、基准电压晶体管RT的变化以及由其它原因引起的变化来补偿基准电压VREF时，可以采用可变电阻电阻器来取代基准电压元件RE以调节基准电压REF。

总之，可以采用用于执行对基准电压VREF的生成进行控制的任何配置，只要该配置能够根据恒定电流与该恒定电流流经的元件的电阻之积来生成基准电压VREF即可。

3-5.第五实施例

可变电阻存储器器件的IC芯片的配置并不局限于分别用于第一和第二实施例的图10和图14所示的那些配置。

例如，可以提供这样的配置，其中，可变电阻存储器器件包括各自具有与前述存储器阵列1相同的配置的多个存储器阵列，以及为存储器阵列提供的、用作由存储器阵列共享的共同电路的控制系统电路。

本申请包含与2009年4月22日向日本专利局提交的日本在先专利申请JP 2009-103907中公开的内容有关的主题，该在先申请的全部内容通过引用结合于此。

本领域技术人员应当明白，取决于设计要求和其它因素，可以作出多种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内即可。

Claims

1.一种可变电阻存储器器件，包括：

存储单元，每个存储单元具有包括存取晶体管和串联连接到所述存取晶体管的数据存储元件的电流路径，所述数据存储元件根据由施加到所述存储单元的电压引起的所述数据存储元件的电阻变化来改变数据存储状态；

第一配线，所述第一配线中的每条配线连接到所述电流路径的两端中的特定的一端；

第二配线，所述第二配线连接到所述电流路径的两端中的另一端；

驱动/控制部件，被配置为驱动并控制

数据写操作，该操作通过在所述第一配线和所述第二配线之间施加写脉冲以使得写单元电流流经所述存储单元，来将数据写入所述存储单元，

数据擦除操作，该操作通过在所述第一配线和所述第二配线之间施加擦除脉冲以使得擦除单元电流流经所述存储单元，来从所述存储单元擦除数据，

直接核实操作，该操作在紧邻所述数据写操作之后或紧邻所述数据擦除操作之后使所述第一配线浮置，以使得读单元电流流经所述存储单元；以及

灵敏放大器，用于通过以由所述驱动/控制部件根据所述写脉冲或所述擦除脉冲的操作电压所生成的基准电压作为比较基准，来感测在所述直接核实操作中引起的在所述第一配线上生成的电势改变。

2.根据权利要求1所述的可变电阻存储器器件，还包括：

操作电压生成/控制电路，该操作电压生成/控制电路被包括在所述驱动/控制部件中以用作如下的电压生成/控制电路，该电压生成/控制电路被配置为生成所述写脉冲或所述擦除脉冲，并且根据由所述灵敏放大器基于由所述驱动/控制部件为了驱动所述直接核实操作而执行的所述控制而执行的感测操作的结果，和/或根据到此为止执行的所述感测操作的次数来改变所述写脉冲或所述擦除脉冲的操作电压；以及

基准电压生成/控制电路，该基准电压生成/控制电路也被包括在所述驱动/控制部件中以用作如下的电压生成/控制电路，该电压生成/控制电路被配置为生成将提供给所述灵敏放大器的基准电压并且根据所述操作电压的改变来改变所述基准电压。

3.根据权利要求2所述的可变电阻存储器器件，其中：

所述基准电压生成/控制电路采用电阻器串以及选择电路，所述电阻器串包括彼此串联连接的多个电阻器；

以施加到所述电阻器串的所述操作电压为基础，所述选择电路在位于构成所述电阻器串的每两个电阻器之间的各个连接点处的多个抽头处生成具有彼此不同的大小的多个电压；

所述选择电路从所生成的电压中选择具有与提供给所述选择电路的分压选择信号相对应的大小的电压；以及

所述选择电路将所选电压输出给所述灵敏放大器以作为所述基准电压。

4.根据权利要求2所述的可变电阻存储器器件，其中：

所述基准电压生成/控制电路采用电阻器串，所述电阻器串包括彼此串联连接的多个电阻器；以及

以施加到所述电阻器串的所述操作电压为基础，在构成所述电阻器串的任何两个电阻器之间的抽头处生成的电压被提供给所述灵敏放大器以作为所述基准电压。

5.根据权利要求1所述的可变电阻存储器器件，还包括：

基准线、基准电压单元以及基准电压生成/控制电路，所述基准电压单元连接在所述基准线与所述第二配线之间以包括基准电压晶体管，其中

所述基准电压单元生成将提供给所述灵敏放大器的所述基准电压，并且

所述基准电压生成/控制电路根据所述操作电压来改变所述基准电压。

6.根据权利要求5所述的可变电阻存储器器件，还包括：

操作电压生成/控制电路，该操作电压生成/控制电路被包括在所述驱动/控制部件中以用作如下的电压生成/控制电路，该电压生成/控制电路被配置为生成所述写脉冲或擦除脉冲，并且根据由所述灵敏放大器基于由所述驱动/控制部件为了驱动所述直接核实操作而执行的所述控制而执行的感测操作的结果，和/或根据到此为止执行的所述感测操作的次数来改变所述操作电压，

其中，所述基准电压生成/控制电路也被包括在所述驱动/控制部件中以用作如下的电压生成/控制电路，该电压生成/控制电路被配置为生成将从所述基准电压单元提供给所述灵敏放大器的基准电压并且根据所述操作电压的改变来改变所述基准电压。

7.根据权利要求6所述的可变电阻存储器器件，其中，所述基准电压生成/控制电路：

具有用于生成基准电流的电流源并且具有由所述基准电流驱动的基准元件；并且

基于出现在所述电流源与所述基准元件之间的结点处的电压来控制设置在所述基准线与所述第二配线之间的所述基准电压单元的基准电压晶体管，以调节所述基准电压单元的电阻，从而控制流经所述基准电压单元的单元电流以生成所述基准电压。

8.根据权利要求1所述的可变电阻存储器器件，其中：

所述数据存储元件具有两个电极；

在所述两个电极之间，离子供给层被叠加在存储层上以形成层压体；

所述存储层由绝缘材料构成；以及

所述离子供给层包括Cu、Ag和Zn中的至少一者以及S、Se和Te中的至少一者。

9.一种用于操作可变电阻存储器器件的方法，所述可变电阻存储器器件包括具有电流路径的存储单元，所述电流路径包括数据存储元件，所述数据存储元件根据由施加到所述存储单元的电压引起的所述数据存储元件的电阻变化来改变数据存储状态，所述方法包括：

脉冲施加步骤，该步骤将写脉冲或擦除脉冲施加到第一配线与第二配线之间的所述存储单元以用作引起所述第一配线和所述第二配线之间的电势差的脉冲，所述第一配线连接到所述电流路径的两端中的特定的一端，所述第二配线连接到所述电流路径的两端中的另一端；以及

直接核实步骤，包括：

保持将所述写脉冲或擦除脉冲施加到所述第一配线与所述第二配线之间的所述存储单元的状态，

使所述第一配线进入高阻抗状态，并且

通过保持所述第一配线的所述高阻抗状态并且通过以根据施加到所述存储单元的所述写脉冲或擦除脉冲的操作电压所生成的基准电压作为比较基准，来检测出现在所述第一配线上的电势改变，作为由流经所述数据存储元件的读电流引起的改变。

10.根据权利要求9所述的用于操作可变电阻存储器器件的方法，还包括：

基准电压生成/控制步骤，该步骤生成所述基准电压并且根据施加到所述第一配线和第二配线之间的所述存储单元的所述写脉冲或擦除脉冲的操作电压来改变所述基准电压。

11.根据权利要求10所述的用于操作可变电阻存储器器件的方法，其由

所述基准电压生成/控制步骤被执行以根据所述写脉冲或擦除脉冲被施加到的电位计的所选输出来改变所述基准电压。

12.根据权利要求10所述的用于操作可变电阻存储器器件的方法，其中

所述基准电压生成/控制步骤被执行，以通过如下方式改变所述基准电压：根据施加到所述第一配线和第二配线之间的所述存储单元的所述写脉冲或擦除脉冲的操作电压来控制在生成所述基准电压的节点与所述第二配线之间创建的放电路径的电阻。

13.根据权利要求12所述的用于操作可变电阻存储器器件的方法，其由

改变所述基准电压的所述基准电压生成/控制步骤被执行，以根据用于生成恒定电流的元件的电阻与所述恒定电流的乘积来生成用于控制所述放电路径的电阻的电压。