KR102015637B1 - 가변 저항 메모리 장치 및 그 소거 검증 방법 - Google Patents

가변 저항 메모리 장치 및 그 소거 검증 방법 Download PDF

Info

Publication number
KR102015637B1
KR102015637B1 KR1020120096415A KR20120096415A KR102015637B1 KR 102015637 B1 KR102015637 B1 KR 102015637B1 KR 1020120096415 A KR1020120096415 A KR 1020120096415A KR 20120096415 A KR20120096415 A KR 20120096415A KR 102015637 B1 KR102015637 B1 KR 102015637B1
Authority
KR
South Korea
Prior art keywords
memory cell
bit line
erase
cell block
voltage
Prior art date
Application number
KR1020120096415A
Other languages
English (en)
Other versions
KR20140033563A (ko
Inventor
코지 카나모리
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120096415A priority Critical patent/KR102015637B1/ko
Priority to US14/015,869 priority patent/US9378816B2/en
Publication of KR20140033563A publication Critical patent/KR20140033563A/ko
Application granted granted Critical
Publication of KR102015637B1 publication Critical patent/KR102015637B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Abstract

본 발명의 목적은 빠른 소거 속도를 가지는 가변 저항 메모리 장치 및 그 소거 검증 방법을 제공하는 것에 있다. 본 발명에 의한 가변 저항 메모리 장치의 소거 검증 방법은 메모리 셀 블록과 연결된 복수의 워드 라인들에 제 1 전압을 제공하는 단계, 상기 메모리 셀 블록과 연결된 복수의 비트 라인들에 상기 제 1 전압보다 낮은 제 2 전압을 제공하는 단계, 상기 복수의 비트 라인들을 통해 흐르는 각각의 비트 라인 전류를 센싱하는 단계, 상기 센싱된 각각의 비트 라인 전류와 기준 전류를 비교하는 단계 및 상기 센싱된 각각의 비트 라인 전류가 모두 상기 기준 전류 이하의 값을 가지면 상기 메모리 셀 블록의 소거 동작을 종료하는 단계를 포함한다. 본 발명의 가변 저항 메모리 장치 및 그 소거 검증 방법에 따르면, 소거 검증 속도가 개선된다.

Description

가변 저항 메모리 장치 및 그 소거 검증 방법{VERIABLE RESISTANCE MEMORY DEVICE AND ERASE VERIFYING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 자세히는 가변 저항 메모리 장치 및 그 소거 검증 방법에 관한 것이다.
고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요는 지속적으로 증가되고 있다. 특히 랜덤 액세스(Random access)가 가능하고 향상된 성능을 가진 불휘발성 소자에 대한 연구가 지속되고 있다. 예를 들면, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 그리고 가변 저항 물질막을 데이터 저장매체로 사용하는 저항성 램(Resistive RAM: RRAM) 등이 있다.
특히, 저항성 램(RRAM)에서는 고속, 대용량, 저전력 등의 메모리 특성이 기대된다. 따라서, 이러한 메모리 특성의 향상을 위한 연구가 저항성 램(RRAM) 분야에서 활발히 진행되고 있다. 저항성 램(RRAM)의 가변 저항 물질막은 인가된 펄스의 극성 또는 크기에 따라서 가역적인 저항 변화를 나타낸다. 가변 저항 물질막으로서 페로브스카이트(Perovskite) 구조의 거대 자기저항 물질막(Colossal Magnetro-Resistive material layer: CMR material layer)이나, 전기적 펄스에 의해서 전도성 필라멘트가 생성 또는 소멸되는 금속 산화막(Metal oxide layer) 등이 제안되고 있다. 이하에서는 저항성 램(RRAM)을 포함하여, 가변 저항 물질막을 사용하는 메모리를 가변 저항 메모리라 통칭하기로 한다.
본 발명의 목적은 빠른 소거 속도를 가지는 가변 저항 메모리 장치 및 그 소거 검증 방법을 제공하는 것에 있다.
본 발명에 의한 가변 저항 메모리 장치의 소거 검증 방법은 메모리 셀 블록에 포함된 메모리 셀들에 리셋 펄스를 인가함으로써 상기 메모리 셀 블록에 대한 소거 동작을 수행한 이후에, 소거 검증을 위해 상기 메모리 셀 블록과 연결된 복수의 워드 라인들에 제 1 전압을 제공하는 단계, 상기 메모리 셀 블록과 연결된 복수의 비트 라인들에 상기 제 1 전압보다 낮은 제 2 전압을 제공하는 단계, 상기 복수의 비트 라인들을 통해 흐르는 각각의 비트 라인 전류를 센싱하는 단계, 상기 센싱된 각각의 비트 라인 전류와 기준 전류를 비교하는 단계 및 상기 센싱된 각각의 비트 라인 전류가 모두 상기 기준 전류 이하의 값을 가지면 상기 메모리 셀 블록의 상기 소거 동작을 더 이상 수행함이 없이 종료하는 단계를 포함한다.
실시 예에 있어서, 상기 제 2 전압은 접지 전압이다.
실시 예에 있어서, 상기 메모리 셀 블록과 연결된 복수의 워드 라인들에 제 1 전압을 제공하는 단계는 상기 메모리 셀 블록과 연결된 모든 워드 라인들에 제 1 전압을 제공한다.
실시 예에 있어서, 상기 센싱된 각각의 비트 라인 전류 중 하나 이상이 상기 기준 전류보다 큰 값을 가지면 상기 메모리 셀 블록을 다시 소거하는 단계를 더 포함한다.
실시 예에 있어서, 기 기준 전류는 상기 복수의 워드 라인들의 개수에 대응하여 결정된다.
실시 예에 있어서, 상기 기준 전류는 상기 복수의 워드 라인들의 개수 및 소거 전류의 곱에 기초하여 결정되고, 상기 소거 전류는 소거 저항의 가변 저항값을 가지는 하나의 메모리 셀에 흐르는 전류이며, 상기 소거 저항은 소거 상태로 판정되는 저항의 하한값이다.
실시 예에 있어서, 상기 기준 전류는 상기 복수의 워드 라인들의 개수 및 소거 전류의 곱보다 큰 값을 가진다.
실시 예에 있어서, 상기 기준 전류는 제 1 프로그램 전류보다 작은 값을 가지며, 상기 제 1 프로그램 전류는 제 1 프로그램 저항의 가변 저항값을 가지는 하나의 메모리 셀에 흐르는 전류이며, 상기 제 1 프로그램 저항은 제 1 프로그램 상태로 판정되는 저항의 상한값이다.
실시 예에 있어서, 상기 메모리 셀 블록과 연결된 복수의 비트 라인들에 상기 제 1 전압보다 낮은 제 2 전압을 제공하는 단계는 상기 메모리 셀 블록과 연결된 모든 비트 라인들에 상기 제 2 전압을 제공한다.
본 발명에 의한 가변 저항 메모리 장치의 소거 검증 방법은, 메모리 셀 블록과 연결된 복수의 비트 라인 그룹들을 포함하는 가변 저항 메모리 장치에 있어서, 상기 메모리 셀 블록에 포함된 메모리 셀들에 리셋 펄스를 인가함으로써 상기 메모리 셀 블록에 대한 소거 동작이 수행되도록 한 이후에, 소거 검증을 위해 상기 복수의 비트 라인 그룹들 중 하나를 선택하는 단계, 상기 메모리 셀 블록과 연결된 복수의 워드 라인들에 제 1 전압을 제공하는 단계, 상기 복수의 비트 라인 그룹들 중 선택된 비트 라인 그룹에 상기 제 1 전압보다 낮은 제 2 전압을 제공하는 단계, 상기 선택된 비트 라인 그룹을 통해 흐르는 각각의 비트 라인 전류를 센싱하는 단계 및 상기 센싱된 각각의 비트 라인 전류에 응답하여 상기 메모리 셀 블록의 상기 소거 동작의 완료 여부를 판별하는 단계를 포함한다.
실시 예에 있어서, 상기 복수의 비트 라인 그룹들 중 비선택된 비트 라인 그룹들에 상기 제 1 전압을 제공하는 단계를 더 포함한다.
실시 예에 있어서, 상기 센싱된 각각의 비트 라인 전류에 응답하여 상기 메모리 셀 블록의 상기 소거 동작의 완료 여부를 판별하는 단계는 상기 센싱된 각각의 비트 라인 전류와 기준 전류를 비교하는 단계 및 상기 센싱된 각각의 비트 라인 전류가 모두 상기 기준 전류 이하의 값을 가지면 다음 비트 라인 그룹을 선택하는 단계를 포함한다.
실시 예에 있어서, 상기 센싱된 각각의 비트 라인 전류에 응답하여 상기 메모리 셀 블록의 상기 소거 동작의 완료 여부를 판별하는 단계는 모든 선택된 비트 라인 그룹에 대하여 센싱된 각각의 비트 라인 전류가 모두 상기 기준 전류 이하의 값을 가지면 상기 메모리 셀 블록의 상기 소거 동작을 더 이상 수행함이 없이 종료하는 단계를 포함한다.
실시 예에 있어서, 상기 기준 전류는 상기 복수의 워드 라인들의 개수 및 소거 전류의 곱보다 크고 제 1 프로그램 전류보다 작은 값을 가지며, 상기 소거 전류는 소거 저항의 가변 저항값을 가지는 하나의 메모리 셀에 흐르는 전류이며, 상기 소거 저항은 소거 상태로 판정되는 저항의 하한값이고, 상기 제 1 프로그램 전류는 제 1 프로그램 저항의 가변 저항값을 가지는 하나의 메모리 셀에 흐르는 전류이며, 상기 제 1 프로그램 저항은 제 1 프로그램 상태로 판정되는 저항의 상한값이다.
본 발명에 의한 가변 저항 메모리 장치는 복수의 워드 라인들 및 복수의 비트 라인들을 통해 상기 메모리 셀 블록과 연결된 입출력 드라이버 및 소거 검증 동작시 상기 복수의 워드 라인들에 제 1 전압이 인가되고, 상기 복수의 비트 라인들에 상기 제 1 전압보다 낮은 제 2 전압이 인가되도록 상기 입출력 드라이버를 제어하는 제어 로직을 포함한다.
본 발명의 가변 저항 메모리 장치 및 그 소거 검증 방법에 따르면, 소거 검증 속도가 개선된다.
도 1은 본 발명의 실시 예에 따른 가변 저항 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일실시예를 도시하는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)에 대한 소거 검증 동작을 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록(BLKa)에 포함된 메모리 셀들의 가변 저항 분포를 도시하는 그래프이다.
도 5는 도 1의 가변 저항 메모리 장치의 소거 검증 방법을 도시하는 순서도이다.
도 6은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)에 대한 다른 소거 검증 동작을 설명하기 위한 도면이다.
도 7은 도 6의 소거 검증 방법을 설명하기 위한 순서도이다.
도 8은 도 1의 메모리 셀 어레이의 입체적인 구조를 간략히 보여주는 사시도이다.
도 9은 도 8에서 하나의 층에 형성되는 가변 저항 메모리 셀을 보여주는 단면도이다.
도 10은 도 8의 단면을 보여주는 도면이다.
도 11는 도 8의 메모리 셀 어레이를 간략히 보여주는 회로도이다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 개략적으로 도시하는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
도 1은 본 발명의 실시 예에 따른 가변 저항 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 가변 저항 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 열 디코더(130), 쓰기 드라이버 및 감지 증폭기(140) 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 열 디코더(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들로 구성될 수 있다. 메모리 블록들은 셀 스트링들을 형성하는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 셀 당 하나 또는 그 이상의 비트를 저장할 수 있다. 메모리 셀 어레이(110)의 메모리 블록들은 도 2 내지 3을 통해 더 자세히 설명될 것이다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더는 어드레스(ADDR)를 입력받는다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 따라 워드 라인들(WL)을 선택한다. 어드레스 디코더(120)는 제어 로직(150)으로부터 공급된 전압을 워드 라인들(WL)에 전달할 수 있다.
열 디코더(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 열 디코더(130)는 제어 로직(150)의 제어에 따라 비트 라인들(BL)을 선택한다. 열 디코더(130)는 제어 로직(150)으로부터 공급된 전압을 비트 라인들(BL)에 전달할 수 있다.
쓰기 드라이버 및 감지 증폭기(140)는 데이터 라인들(DL)을 통해 열 디코더(130)와 연결된다. 쓰기 드라이버 및 감지 증폭기(140)는 제어 로직(150)의 제어에 따라 동작한다. 쓰기 드라이버 및 감지 증폭기(140)는 열 디코더(130)에 의해 선택된 비트 라인들(BL)에 연결된 메모리 셀들에 데이터(DATA)를 프로그램 하거나 그들로부터 데이터(DATA)를 읽을 수 있다. 쓰기 드라이버 및 감지 증폭기(140)에 의해 독출된 데이터(DATA)는 외부로 출력될 수 있다.
제어 로직(150)은 가변 저항 메모리 장치(100)의 동작을 제어한다. 제어 로직(150)은 제어 신호(CTRL) 및 커맨드(CMD)를 수신하고, 수신된 제어 신호(CTRL) 및 커맨드(CMD)에 따라 동작할 수 있다. 제어 로직(150)은 저항성 메모리 장치(100)의 읽기, 프로그램, 또는 소거 동작을 제어할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일실시예를 도시하는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 가진다. 각 메모리 블록(BLK)은 기판과 수직한 방향을 따라 신장된 복수의 셀 스트링들을 포함할 수 있다.
하나의 메모리 블록의 셀 스트링들은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들 및 복수의 워드 라인들(WL)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들은 복수의 비트 라인들(BL)을 공유할 수 있다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택될 수 있다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 행 어드레스에 대응하는 메모리 블록을 선택하도록 구성된다.
가변 저항 메모리 장치(100)에서, 소거 동작은 메모리 블록 단위로 수행될 수 있다. 메모리 블록에 대한 소거 동작을 수행하기 위해 메모리 블록에 리셋 펄스(Reset Pulse)가 인가된다. 리셋 펄스가 인가된 후, 메모리 블록의 소거 여부를 검증하기 위한 소거 검증 동작이 수행된다.
본 발명에 의한 가변 저항 메모리 장치(100)는 메모리 블록에 포함된 복수의 워드 라인에 대한 소거 검증을 동시에 수행한다. 가변 저항 메모리 장치(100)는 개별적으로 워드 라인을 선택하지 않으므로 소거 검증에 요구되는 시간이 단축된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)에 대한 소거 검증 동작을 설명하기 위한 도면이다. 도 3을 참조하면, 메모리 블록(BLKa)은 복수의 메모리 셀들을 포함한다. 예시적으로, 메모리 블록(BLKa)은 n개의 워드 라인들(WL1~WLn) 및 m개의 비트 라인들(BL1~BLm)과 연결된 복수의 메모리 셀들로 도시되었다.
소거 검증 동작시, 복수의 워드 라인들에 읽기 전압이 인가된다. 본 실시예에서는 모든 워드 라인들(WL1~WLn)에 읽기 전압(Vread)이 인가된다. 그러나 이는 예시적인 것으로 본 발명이 이에 한정되는 것은 아니다.
비트 라인들(BL1~BLm)에는 접지 전압이 인가된다. 워드 라인(WL1~WLn)들과 비트 라인들(BL1~BLm)에 인가된 전압에 의하여 메모리 셀들의 양단에 전압 차가 발생된다. 상기 전압 차에 의하여 비트 라인들(BL1~BLm)에는 비트 라인 전류(Ic1~Icm)가 생성된다. 제 1 비트 라인(BL1)에 흐르는 제 1 비트 라인 전류(Ic1)는 제 1 비트 라인(BL1)에 병렬로 연결된 복수의 메모리 셀들(MC1~MCn)에 흐르는 전류의 총 합과 같다.
가변 저항 메모리 장치(100)는 비트 라인 전류들(Ic1~Icm)을 센싱한다. 가변 저항 메모리 장치(100)는 센싱된 비트 라인 전류들(Ic1~Icm)과 기준 전류(Iref)를 비교하여 각 비트 라인에 연결된 복수의 메모리 셀들이 모두 소거되었는지 여부를 판정한다.
기준 전류(Iref)는 메모리 블록(BLKa)의 복수의 셀에 대한 소거 여부를 동시에 판정할 수 있도록 설정되어야 한다. 이하 도 4를 참조하여 가변 저항 메모리 장치(100)의 기준 전류(Iref) 설정 방법에 대하여 더 자세히 설명한다.
도 4는 도 3의 메모리 블록(BLKa)에 포함된 메모리 셀들의 가변 저항 분포를 도시하는 그래프이다. 도 4에서 가로축은 메모리 셀들의 저항값을, 세로축은 메모리 셀들의 수를 나타낸다.
도 4를 참조하면, 메모리 블록(BLKa)에 포함된 메모리 셀들은 저항값에 따라 4개의 상태(RESET, P1, P2, P3)를 가진다. 그러나 이는 예시적인 것으로 본 발명은 이에 한정되지 않는다. 예를 들어, 메모리 셀들은 2개의 상태를 가지는 싱글 비트 셀들일 수 있다. 혹은 메모리 셀들은 4개 이상의 상태를 가지는 멀티 비트 셀들일 수 있다.
소거 저항값(Rrst)은 소거 상태(RESET)로 판정되는 저항의 하한값이다. 소거 전류값(Irst)은 메모리 셀의 가변 저항이 소거 저항값(Rrst)을 가질 때 소거 검증 바이어스 조건에서 흐르는 전류값으로 정의된다.
제 1 프로그램 저항값(Rp1)은 제 1 프로그램 상태(P1)로 판정되는 저항의 상한값이다. 제 1 프로그램 전류값(Ip1)은 메모리 셀의 가변 저항이 제 1 프로그램 저항값(Rp1)을 가질 때 소거 검증 바이어스 조건에서 흐르는 전류값으로 정의된다.
마찬가지로, 제 2 및 제 3 프로그램 저항값(Rp2, Rp3)은 제 2 및 제 3 프로그램 상태(P2, P3)로 판정되는 저항의 상한값이다. 제 2 프로그램 전류값(Ip2)은 메모리 셀의 가변 저항이 제 2 프로그램 저항값(Rp2)을 가질 때 소거 검증 바이어스 조건에서 흐르는 전류값으로 정의된다. 제 3 프로그램 전류값(Ip3)은 메모리 셀의 가변 저항이 제 3 프로그램 저항값(Rp3)을 가질 때 소거 검증 바이어스 조건에서 흐르는 전류값으로 정의된다.
본 실시예에서, 메모리 셀은 소거 상태(RESET)에서 가장 큰 저항값을 가진다. 따라서 동일한 바이어스 조건에서, 메모리 셀에 흐르는 전류는 메모리 셀이 소거 상태(RESET)일 때 가장 작은 값을 가질 것이다. 이때 기준 전류(Iref)는 수학식 1의 범위에서 설정된다.
Figure 112012070509907-pat00001
n은 소거 단위가 되는 메모리 블록에 포함된 동시에 측정될 워드 라인의 개수이다. 기준 전류(Iref)는 모든 셀이 소거 상태(RESET)일 때 비트 라인에 흐르는 전류의 최대값보다 크거나 같은 값을 가질 수 있다. 또한 기준 전류(Iref)는 하나의 메모리 셀이 제 1 프로그램 상태에 있을 때 흐르는 제 1 프로그램 전류값(Ip1)보다 작은 값을 가져야 한다.
상술된 조건에서, 비트 라인 전류들(Ic1~Icm)이 모두 기준 전류(Iref)보다 작은 값을 가진다면 메모리 블록의 모든 메모리 셀들은 소거 완료로 판정될 것이다. 비트 라인 전류들(Ic1~Icm) 중 기준 전류(Iref)보다 큰 값을 가지는 비트 라인 전류가 존재한다면, 상기 비트 라인에 연결된 메모리 셀들은 소거 동작이 완료되지 않은 것으로 판정될 것이다.
도 5는 도 1의 가변 저항 메모리 장치(100)의 소거 검증 방법을 도시하는 순서도이다. 도 5의 가변 저항 메모리 장치 소거 검증 방법은 복수의 워드 라인에 대한 소거 검증 동작을 동시에 수행하므로 빠른 소거 검증 속도를 가진다.
S110 단계에서, 선택된 메모리 블록에 대한 소거 동작이 수행된다. 메모리 블록에 대한 소거 동작은 메모리 블록에 포함된 메모리 셀들에 리셋 펄스(Reset Pulse)를 인가하여 수행된다.
S120 단계에서, 메모리 블록에 소거 검증 전압이 인가된다. 메모리 블록의 비트 라인들에는 접지 전압이 인가된다. 메모리 블록의 워드 라인들에는 읽기 전압이 인가된다.
S130 단계에서, 메모리 블록의 비트 라인 전류들이 센싱된다. 센싱된 비트 라인 전류들과 기준 전류가 비교된다. 메모리 블록의 비트 라인 전류들 중 어느 하나라도 기준 전류보다 큰 값을 가지면, 소거되지 않은 메모리 셀들에 대한 소거 동작이 다시 수행된다. 모든 비트 라인 전류들이 기준 전류보다 작은 값을 가지면, 메모리 블록의 소거 동작이 완료된다.
상술된 가변 저항 메모리 장치 소거 검증 방법에 의하면, 가변 저항 메모리 장치는 복수의 워드 라인에 읽기 전압을 인가한다. 가변 저항 메모리 장치는 한번의 비교 동작에 의하여 동시에 복수의 워드 라인에 연결된 메모리 셀들을 소거 검증한다. 따라서 본 발명에 의한 소거 검증 방법은 소거 검증 속도가 빠르다.
도 6은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)에 대한 다른 소거 검증 동작을 설명하기 위한 도면이다. 도 6을 참조하면, 메모리 블록(BLKa)은 복수의 메모리 셀들을 포함한다. 예시적으로, 메모리 블록(BLKa)은 n개의 워드 라인들(WL1~WLn) 및 m개의 비트 라인들(BL1~BLm)과 연결된 복수의 메모리 셀들로 도시되었다. 복수의 비트 라인들(BL1~BLm)은 복수의 그룹으로 구성된다.
소거 검증 동작시, 복수의 워드 라인들에 읽기 전압이 인가된다. 본 실시예에서는 모든 워드 라인들(WL1~WLn)에 읽기 전압(Vread)이 인가된다. 그러나 이는 예시적인 것으로 본 발명이 이에 한정되는 것은 아니다.
소거 검증 동작시, 복수의 비트 라인 그룹 중 하나의 그룹이 선택된다. 선택된 비트 라인 그룹에는 접지 전압이 인가된다. 비선택된 비트 라인 그룹에는 읽기 전압(Vread)이 인가된다.
워드 라인들(WL1~WLn) 및 선택된 비트 라인들에 인가된 전압에 의하여, 선택된 비트 라인들에 연결된 메모리 셀들의 양단에 전압 차가 발생된다. 상기 전압 차에 의하여, 선택된 비트 라인들에는 비트 라인 전류가 생성된다.
워드 라인들(WL1~WLn) 및 비선택된 비트 라인들에는 동일한 읽기 전압(Vread)이 인가되므로, 비선택된 비트 라인들에 연결된 메모리 셀들의 양단 전압은 동일하다. 비선택된 비트 라인들에 연결된 메모리 셀에는 전류가 흐르지 않는다.
가변 저항 메모리 장치(100)는 선택된 비트 라인 그룹에 대한 비트 라인 전류들을 센싱한다. 가변 저항 메모리 장치(100)는 센싱된 비트 라인 전류들과 기준 전류(Iref)를 비교하여 선택된 비트 라인들에 연결된 복수의 메모리 셀들이 모두 소거되었는지 여부를 판정한다.
선택된 비트 라인 그룹의 모든 비트 라인 전류들이 기준 전류보다 작은 값을 가지면, 다음 비트 라인 그룹이 선택된다. 그렇지 않은 경우, 소거되지 않은 메모리 셀들에 대한 소거 동작이 다시 수행된다. 모든 비트 라인 그룹에 대하여 소거 검증 동작이 완료되면 메모리 블록에 대한 소거 동작이 종료된다.
상술된 가변 저항 메모리 장치(100)는 복수의 워드 라인에 읽기 전압을 인가한다. 가변 저항 메모리 장치(100)는 한번의 비교 동작에 의하여 복수의 워드 라인에 연결된 메모리 셀들을 동시에 소거 검증한다. 따라서 본 발명에 의한 소거 검증 방법은 소거 검증 속도가 빠르다.
또한 가변 저항 메모리 장치(100)는 비트 라인들을 복수의 그룹으로 분할하여 소거 검증 동작을 수행한다. 따라서 상술된 소거 검증 방법에 의하면 일 회의 소거 동작에 요구되는 전류가 감소되므로, 정확한 소거 검증을 수행할 수 있다.
도 7은 도 6의 소거 검증 방법을 설명하기 위한 순서도이다.
S210 단계에서, 메모리 블록에 대한 소거 동작이 수행된다. 메모리 블록에 대한 소거 동작은 메모리 블록에 포함된 메모리 셀들에 리셋 펄스(Reset Pulse)를 인가하여 수행된다.
S220 단계에서, 메모리 블록의 복수의 워드 라인들에 읽기 전압이 인가된다. 일실시예로서, 메모리 블록의 모든 워드 라인들에 읽기 전압이 인가될 수 있다.
S230 단계에서, 선택된 비트 라인 그룹에 속한 비트 라인들에 접지 전압이 인가된다. 선택되지 않은 비트 라인들에는 읽기 전압이 인가되므로 전류가 흐르지 않을 것이다.
S240 단계에서, 선택된 비트 라인 그룹에 대한 비트 라인 전류들이 센싱된다. 센싱된 비트 라인 전류들과 기준 전류가 비교된다. 기준 전류보다 작은 값을 가지는 비트 라인 전류가 하나라도 존재하면, 소거되지 않은 메모리 셀들에 대한 소거 동작이 다시 수행된다. 모든 비트 라인 전류들이 기준 전류보다 작은 값을 가지면, S250 단계가 수행된다.
S250 단계에서, 모든 비트 라인 그룹이 선택되었는지 판정된다. 아직 선택되지 않은 비트 라인 그룹이 있으면 S255 단계에서 다음 비트 라인 그룹이 선택된다. 그리고 새롭게 선택된 비트 라인 그룹에 대한 소거 검증 동작이 수행된다. 모든 비트 라인 그룹이 선택되었으면, 메모리 블록에 대한 소거 동작이 종료된다.
상술된 가변 저항 메모리 장치 소거 검증 방법에 의하면, 가변 저항 메모리 장치는 복수의 워드 라인들에 읽기 전압을 인가한다. 가변 저항 메모리 장치는 한번의 비교 동작에 의하여 복수의 워드 라인과 연결된 셀들을 동시에 소거 검증한다. 따라서 본 발명에 의한 소거 검증 방법은 소거 검증 속도가 빠르다. 또한 상술된 소거 검증 방법은 비트 라인들을 복수의 그룹으로 분할하여 소거 검증 동작을 수행한다. 따라서 본 발명에 의한 소거 검증 방법에 의하면 일 회의 소거 동작에 요구되는 전류를 감소시킬 수 있어 보다 정확한 소거 검증을 수행할 수 있다.
도 8은 도 1의 메모리 셀 어레이(110)의 입체적인 구조를 간략히 보여주는 사시도이다. 도 8을 참조하면, 메모리 셀 어레이(110)는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
메모리 셀 어레이(110)를 형성하기 위하여, 먼저 기판(111)이 제공된다. 기판(111)은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 상기 5족 원소는 붕소(B, Boron)일 수 있다.
혹은 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서 기판(111)은 P-웰 인 것으로 가정한다. 그러나 이는 예시적인 것으로 본 발명의 기판(111)이 P-웰에만 한정되는 것은 아니다.
기판(111) 상에, 복수의 도핑 영역들(112a~112c)이 형성된다. 예를 들어, 복수의 도핑 영역들(112a~112c)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 그러나, 복수의 도핑 영역들(112a~112c)이 n 타입을 갖는 것으로 한정되는 것은 아니다.
복수의 도핑 영역들(112a~112c)이 x 방향으로 순차적으로 형성되며, 이러한 구조는 y축 방향으로 반복된다. 복수의 도핑 영역들(112a~112c) 상부에는 복수의 층에 형성되는 메탈 라인들과 연결되는 워드 라인들(113a~113h)이 복수의 도핑 영역들(112a~112c)과 전기적으로 분리되도록 형성된다.
복수의 도핑 영역들(112a~112c) 각각은 x 방향으로 신장되는 복수의 비트 라인들(114a~114c)과 컨택 플러그들(CP1, CP2)에 의해서 연결된다. 그리고 복수의 비트 라인들(114a~114c)과 복수의 필라들(PL1~PL4) 각각의 수직 전극과 연결된다. 따라서, 복수의 도핑 영역들(112a~112c)에 의해서 비트 라인과 필라들(PL1~PL4)의 수직 전극이 전기적으로 연결될 수 있다. 각각의 필라들(PL1~PL4)은 복수 층으로 적층되는 메탈 라인층들(115a, 115b, 116a, 116b)에 연결된다. 복수의 메탈층에서 빗 모양으로 각각의 필라들에 연결되는 메탈 라인(115a)과 메탈 라인(115b)은 각각 글로벌 워드 라인에 연결될 것이다.
상술된 구조로 가변 저항 메모리 장치(100)의 메모리 셀 어레이(110)가 3차원 구조로 형성될 수 있다. 하지만, 상술된 구조는 메모리 셀 어레이(110)의 3차원 구조에 대한 예시에 불과하다. 상술된 구조 이외의 다양한 방식으로 메모리 셀들은 적층될 수 있을 것이다.
도 9은 도 8에서 하나의 층에 형성되는 가변 저항 메모리 셀을 보여주는 단면도이다. 도 9를 참조하면, 메모리 셀(MC)은 제 1 메탈 라인(116a)과 제 2 메탈 라인(116b) 사이에 위치하는 필라(117, 118)를 포함한다.
수평 전극을 구성하는 메탈 라인들(116a, 116b) 사이에 기판에 수직한 방향(z 방향)으로 관통하는 필라가 형성된다. 필라는 원통 형태로 형성되는 데이터 저장막(118)과 수직 전극(117)을 포함한다. 비트 라인에 연결되는 수직 전극(117)과 워드 라인에 연결되는 메탈 라인들(116a, 116b)에 의해서 하나의 가변 저항 메모리 셀을 구성한다. 데이터 저장막(118)은 수직 방향으로의 식각 및 증착 공정을 통해서 형성될 수 있다. 수직 전극(117)은 증착 공정, 예를 들어 PVD, CVD, 또는 AVD 방법으로 형성될 수 있다.
도 10은 도 8의 단면을 보여주는 도면이다. 도 10을 참조하면, 수직 전극과 가변 저항 메모리 셀을 구성하는 필라들(PL1, PL2)과 기판상에 수직 방향으로 적층되는 복수의 수평 전극들(LWL1_e~LWL8_e, LWL1_o~LWL8_o), 그리고 도핑 영역을 통해서 필라들과 연결되는 비트 라인들, 복수의 수평 전극에 워드 라인 전압을 제공하기 위한 글로벌 워드 라인들(GWL1, GWL2)을 포함할 수 있다.
도 11는 도 8의 메모리 셀 어레이(110)를 간략히 보여주는 회로도이다. 도 11을 참조하면, 메모리 셀 어레이(110)는 xz 평면에 하나의 단위를 구성하는 복수의 메모리 블록들(MB1~MB3)을 포함할 수 있다.
메모리 셀 어레이(110)는 z 축 방향으로 나란히 연장되는 복수의 로컬 비트 라인들(LBL) 및 z축 방향에 수직한 y 축 방향으로 나란히 연장되는 복수의 로컬 워드 라인들(LWL1~LWL4)을 포함할 수 있다. 도시되지는 않았지만, 메모리 블록들(MB1~MB3) 각각은 서로 다른 로컬 워드 라인(LWL)에 연결될 수 있다.
또한, 필라의 수직 채널에 의해서 형성되는 로컬 비트 라인들(LBL11~LBL43)각각은 글로벌 비트 라인들(GBL1~GBL4)에 연결된다. 메모리 셀 어레이(110)의 가변 저항 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 또는 로컬 비트 라인들(LBL11~LBL43)에 연결된다. 가변 저항 메모리 셀들은 로컬 워드 라인들(LWL1~LWL4) 또는 로컬 비트 라인들(LBL11~LBL43)에 인가되는 전압에 의해서 프로그램되거나, 센싱될 수 있다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(1100)를 포함하는 컴퓨팅 시스템(1000)을 개략적으로 도시하는 블록도이다. 본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1600)에 전기적으로 연결된 불휘발성 메모리 장치(1100), 마이크로프로세서(1200), 램(1300), 사용자 인터페이스(1400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1500)을 포함한다. 여기서, 불휘발성 메모리 장치(1100)는 도 1의 가변 저항 메모리 장치일 수 있다.
본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 메모리 셀 어레이, 열 디코더, 쓰기 드라이버 및 감지 증폭기의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
100: 가변 저항 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 열 디코더
140: 쓰기 드라이버 및 감지 증폭기
150: 제어 로직

Claims (10)

  1. 메모리 셀 블록에 포함된 메모리 셀들에 리셋 펄스를 인가함으로써 상기 메모리 셀 블록에 대한 소거 동작을 수행한 이후에, 소거 검증을 위해 상기 메모리 셀 블록과 연결된 복수의 워드 라인들에 제 1 전압을 제공하는 단계;
    상기 메모리 셀 블록과 연결된 복수의 비트 라인들에 상기 제 1 전압보다 낮은 제 2 전압을 제공하는 단계;
    상기 복수의 비트 라인들을 통해 흐르는 각각의 비트 라인 전류를 센싱하는 단계;
    상기 센싱된 각각의 비트 라인 전류와 기준 전류를 비교하는 단계; 및
    상기 센싱된 각각의 비트 라인 전류가 상기 기준 전류 이하의 값을 가지면 상기 메모리 셀 블록의 상기 소거 동작을 더 이상 수행함이 없이 종료하는 단계를 포함하고,
    상기 메모리 셀 블록은 소거 단위를 이루는 가변 저항 메모리 장치의 소거 검증 방법.
  2. 제 1항에 있어서,
    상기 메모리 셀 블록과 연결된 복수의 워드 라인들에 제 1 전압을 제공하는 단계는 상기 메모리 셀 블록과 연결된 모든 워드 라인들에 제 1 전압을 제공하는 가변 저항 메모리 장치의 소거 검증 방법.
  3. 제 1항에 있어서,
    상기 센싱된 각각의 비트 라인 전류 중 하나 이상이 상기 기준 전류보다 큰 값을 가지면 상기 메모리 셀 블록을 다시 소거하는 단계를 더 포함하는 가변 저항 메모리 장치의 소거 검증 방법.
  4. 제 1항에 있어서,
    상기 기준 전류는 상기 복수의 워드 라인들의 개수 및 소거 전류의 곱에 기초하여 결정되고,
    상기 소거 전류는 소거 저항의 가변 저항값을 가지는 하나의 메모리 셀에 흐르는 전류이며, 상기 소거 저항은 소거 상태로 판정되는 저항의 하한값인 가변 저항 메모리 장치의 소거 검증 방법.
  5. 제 1항에 있어서,
    상기 기준 전류는 제 1 프로그램 전류보다 작은 값을 가지며,
    상기 제 1 프로그램 전류는 제 1 프로그램 저항의 가변 저항값을 가지는 하나의 메모리 셀에 흐르는 전류이며, 상기 제 1 프로그램 저항은 제 1 프로그램 상태로 판정되는 저항의 상한값인 가변 저항 메모리 장치의 소거 검증 방법.
  6. 소거 단위를 이루는 메모리 셀 블록 및 그와 연결된 복수의 비트 라인 그룹들을 포함하는 가변 저항 메모리 장치에서의 소거 검증 방법에 있어서,
    상기 메모리 셀 블록에 포함된 메모리 셀들에 리셋 펄스를 인가함으로써 상기 메모리 셀 블록에 대한 소거 동작이 수행되도록 한 이후에, 소거 검증을 위해 상기 복수의 비트 라인 그룹들 중 하나를 선택하는 단계;
    상기 메모리 셀 블록과 연결된 모든 워드 라인들에 제 1 전압을 제공하는 단계;
    상기 복수의 비트 라인 그룹들 중 선택된 비트 라인 그룹에 상기 제 1 전압보다 낮은 제 2 전압을 제공하는 단계;
    상기 선택된 비트 라인 그룹을 통해 흐르는 각각의 비트 라인 전류를 센싱하는 단계; 및
    상기 센싱된 각각의 비트 라인 전류에 응답하여 상기 메모리 셀 블록의 상기 소거 동작의 완료 여부를 판별하는 단계를 포함하는 가변 저항 메모리 장치의 소거 검증 방법.
  7. 제 6항에 있어서,
    상기 복수의 비트 라인 그룹들 중 비선택된 비트 라인 그룹들에 상기 제 1 전압을 제공하는 단계를 더 포함하는 가변 저항 메모리 장치의 소거 검증 방법.
  8. 제 6항에 있어서,
    상기 센싱된 각각의 비트 라인 전류에 응답하여 상기 메모리 셀 블록의 상기 소거 동작의 완료 여부를 판별하는 단계는
    상기 센싱된 각각의 비트 라인 전류와 기준 전류를 비교하는 단계; 및
    상기 센싱된 각각의 비트 라인 전류가 모두 상기 기준 전류 이하의 값을 가지면 다음 비트 라인 그룹을 선택하는 단계를 포함하는 가변 저항 메모리 장치의 소거 검증 방법.
  9. 제 8항에 있어서,
    상기 센싱된 각각의 비트 라인 전류에 응답하여 상기 메모리 셀 블록의 상기 소거 동작의 완료 여부를 판별하는 단계는
    모든 선택된 비트 라인 그룹에 대하여 센싱된 각각의 비트 라인 전류가 모두 상기 기준 전류 이하의 값을 가지면 상기 메모리 셀 블록의 상기 소거 동작을 더 이상 수행함이 없이 종료하는 단계를 포함하는 가변 저항 메모리 장치의 소거 검증 방법.
  10. 소거 단위를 이루는 메모리 셀 블록;
    상기 메모리 셀 블록과 연결되는 모든 워드 라인들;
    상기 모든 워드 라인들 및 복수의 비트 라인들을 통해 상기 메모리 셀 블록과 연결된 입출력 드라이버; 및
    소거 검증 동작시 상기 모든 워드 라인들에 제 1 전압이 인가되고, 상기 복수의 비트 라인들에 상기 제 1 전압보다 낮은 제 2 전압이 인가되도록 상기 입출력 드라이버를 제어하는 제어 로직을 포함하는 가변 저항 메모리 장치.
KR1020120096415A 2012-08-31 2012-08-31 가변 저항 메모리 장치 및 그 소거 검증 방법 KR102015637B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120096415A KR102015637B1 (ko) 2012-08-31 2012-08-31 가변 저항 메모리 장치 및 그 소거 검증 방법
US14/015,869 US9378816B2 (en) 2012-08-31 2013-08-30 Variable resistance memory devices and erase verifying methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120096415A KR102015637B1 (ko) 2012-08-31 2012-08-31 가변 저항 메모리 장치 및 그 소거 검증 방법

Publications (2)

Publication Number Publication Date
KR20140033563A KR20140033563A (ko) 2014-03-19
KR102015637B1 true KR102015637B1 (ko) 2019-08-28

Family

ID=50187398

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120096415A KR102015637B1 (ko) 2012-08-31 2012-08-31 가변 저항 메모리 장치 및 그 소거 검증 방법

Country Status (2)

Country Link
US (1) US9378816B2 (ko)
KR (1) KR102015637B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102217243B1 (ko) * 2014-10-28 2021-02-18 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US11048434B2 (en) * 2018-09-28 2021-06-29 Intel Corporation Compute in memory circuits with time-to-digital computation
US10877752B2 (en) 2018-09-28 2020-12-29 Intel Corporation Techniques for current-sensing circuit design for compute-in-memory
US11894103B2 (en) * 2021-04-15 2024-02-06 Micron Technology, Inc. Decoding architecture for word line tiles

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161408A1 (en) 2006-12-08 2009-06-25 Sharp Kabushiki Kaisha Semiconductor memory device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169412B1 (ko) 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
US6512689B1 (en) 2002-01-18 2003-01-28 Motorola, Inc. MRAM without isolation devices
JP4167513B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
JP2005032401A (ja) 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US7443710B2 (en) 2004-09-28 2008-10-28 Spansion, Llc Control of memory devices possessing variable resistance characteristics
KR100642911B1 (ko) 2004-11-30 2006-11-08 주식회사 하이닉스반도체 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증방법
KR100648254B1 (ko) 2004-12-01 2006-11-24 삼성전자주식회사 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법
US7266018B2 (en) 2005-04-11 2007-09-04 Intel Corporation Reducing sneak currents in virtual ground memory arrays
US7414891B2 (en) * 2007-01-04 2008-08-19 Atmel Corporation Erase verify method for NAND-type flash memories
US7382647B1 (en) 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
US7701791B2 (en) * 2007-07-26 2010-04-20 Unity Semiconductor Corporation Low read current architecture for memory
JP5253784B2 (ja) 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
JP2009193627A (ja) * 2008-02-13 2009-08-27 Toshiba Corp 半導体記憶装置
US7826248B2 (en) 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
US7869258B2 (en) 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
US7830701B2 (en) 2008-09-19 2010-11-09 Unity Semiconductor Corporation Contemporaneous margin verification and memory access for memory cells in cross point memory arrays
JP5282607B2 (ja) 2009-02-26 2013-09-04 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
JP5422237B2 (ja) 2009-03-23 2014-02-19 株式会社東芝 不揮発性記憶装置の製造方法
JP5233815B2 (ja) 2009-04-22 2013-07-10 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
KR101591940B1 (ko) 2009-04-23 2016-02-05 삼성전자주식회사 비휘발성 메모리 장치
KR20110032252A (ko) 2009-09-22 2011-03-30 삼성전자주식회사 수직 어레이 트랜지스터를 갖는 저항성 메모리 소자
KR101133392B1 (ko) 2009-12-24 2012-04-19 한양대학교 산학협력단 3차원 입체 구조를 가지는 비휘발성 메모리
KR20120092911A (ko) * 2011-02-14 2012-08-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 데이터 소거 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161408A1 (en) 2006-12-08 2009-06-25 Sharp Kabushiki Kaisha Semiconductor memory device

Also Published As

Publication number Publication date
US20140063914A1 (en) 2014-03-06
US9378816B2 (en) 2016-06-28
KR20140033563A (ko) 2014-03-19

Similar Documents

Publication Publication Date Title
US11101326B2 (en) Methods of forming a phase change memory with vertical cross-point structure
US9922716B2 (en) Architecture for CMOS under array
US9318533B2 (en) Methods and systems to reduce location-based variations in switching characteristics of 3D ReRAM arrays
US8929124B2 (en) Resistive memory device and related method of operation
JP5602175B2 (ja) 不揮発性半導体記憶装置及びそのデータ書き込み方法
TWI575517B (zh) 包含可變阻抗元件的非揮發性半導體記憶裝置
US9672917B1 (en) Stacked vertical memory array architectures, systems and methods
KR101942274B1 (ko) 저항성 메모리 장치
US9691473B2 (en) Adaptive operation of 3D memory
TW201101303A (en) Programming reversible resistance switching elements
KR101959846B1 (ko) 저항성 메모리 장치
US10026478B1 (en) Biasing scheme for multi-layer cross-point ReRAM
JP5948667B2 (ja) 不揮発性半導体記憶装置
US9442663B2 (en) Independent set/reset programming scheme
KR102015637B1 (ko) 가변 저항 메모리 장치 및 그 소거 검증 방법
JP2021007143A (ja) ３ｄ不揮発性メモリのサブブロックサイズ低減
CN113707200B (zh) 存储器及其读、写、擦除方法
JP6229982B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant