KR101591940B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

3차원 구조로 배열된 저항성 메모리 소자들을 포함하는 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 복수 개의 메모리 블록들, 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록 선택 신호를 발생시키는 블록 선택 회로, 각각의 메모리 블록과 연결되며, 블록 선택 신호에 응답하여, 워드 라인 디코더와 연결된 글로벌 워드 라인들과 로컬 워드 라인들을 연결시키는 복수의 로컬 워드 라인 선택부들 및 각각의 메모리 블록과 연결되며, 블록 선택 신호에 응답하여, 센스 앰프와 연결된 글로벌 비트 라인들과 로컬 비트 라인들을 연결시키는 복수의 로컬 비트 라인 선택부들을 포함하되, 각각의 메모리 블록은, 제 1 평면과 수직한 제 2 평면에서, 제 1 방향으로 신장되며, 제 1 방향과 수직한 제 2 방향으로 적층된 복수의 로컬 워드 라인들, 제 2 방향으로 신장되어 로컬 워드 라인들의 측벽들을 가로지르는 로컬 비트 라인들, 및 로컬 워드 라인들과 로컬 비트 라인들의 교차점에 형성된 메모리 셀들을 포함한다.
Figure R1020090035610
3차원, 저항성 메모리 소자, 블록 선택

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 3차원으로 배열된 저항성 메모리 소자들을 효율적으로 구동시킬 수 있는 비휘발성 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory), PRAM(phase-change Random Access Memory) 및 RRAM(Resistive Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 차세대 반도체 메모리 장치들은 집적도를 향상시키기 위해, 3차원 구조로 배열된 저항성 메모리 셀들을 갖는 비휘발성 메모리 장치들이 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 3차원으로 배열된 저항성 메모리 소자들을 효율적으로 구동시킬 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 복수 개의 메모리 블록들, 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록 선택 신호를 발생시키는 블록 선택 회로, 각각의 메모리 블록과 연결되며, 블록 선택 신호에 응답하여, 워드 라인 디코더와 연결된 글로벌 워드 라인들과 로컬 워드 라인들을 연결시키는 복수의 로컬 워드 라인 선택부들 및 각각의 메모리 블록과 연결되며, 블록 선택 신호에 응답하여, 센스 앰프와 연결된 글로벌 비트 라인들과 로컬 비트 라인들을 연결시키는 복수의 로컬 비트 라인 선택부들을 포함하되, 각각의 메모리 블록은, 제 1 평면과 수직한 제 2 평면에서, 제 1 방향으로 신장되며, 제 1 방향과 수직한 제 2 방향으로 적층된 복수의 로컬 워드 라인들, 제 2 방향으로 신장되어 로컬 워드 라인들의 측벽들을 가로지르는 로컬 비트 라인들, 및 로컬 워드 라인들과 로컬 비트 라인들의 교차점에 형성된 메모리 셀들을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치에 따르면, 하나의의 워드 라인 디코더와 하나의 센스 앰프를 이용하여, 3차원으로 배열된 교차점 메모리 셀들을 메모리 블록 단위로 구동시킬 수 있다. 따라서, 선택되지 않은 메모리 셀들을 통한 누설 전류를 줄일 수 있으며, 비휘발성 메모리 장치를 보다 고집적화할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전 문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 메모리 블록들 간의 연결을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 비휘발성 메모리 장치는 복수의 메모리 블록들(BLK0~BLKn), 로컬 워드 라인 선택부(10), 로컬 비트 라인 선택부(20), 워드라인 디코더(30), 센스 앰프(40) 및 블록 선택 회로(50)를 포함한다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 복수의 메모리 블록들(BLK0~BLKn)에 걸쳐, 3차원적으로 배열된 메모리 셀들을 포함한다.
상세하게, 각각의 메모리 블록들(BLK0~BLKn)은 복수 개의 워드 라인들, 비트 라인들 및 메모리 셀들을 포함한다. 특히, 워드 라인은 다수의 글로벌 워드 라인들(GWLi)과 다수의 로컬 워드 라인들(LWLi)을 이용한 계층적 워드 라인 구조를 가질 수 있다. 또한, 비트 라인은 다수의 글로벌 비트 라인(GBLi)과 다수의 로컬 비트 라인(LBLi)을 이용한 계층적 비트 라인 구조를 가질 수 있다. 메모리 셀들은 로컬 워드 라인(LWLi)과 로컬 비트 라인(LBLi)의 교차점(cross-point)들에 연결될 수 있다. 메모리 셀들은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 저항성 메모리 소자를 포함한다. 예를 들어, 저항성 메모리 소자는 상변화 물질(phase change materials), 전이 금속 산화물(complex metal oxide) 또는 자성체 물질(magnetic materials)를 포함한다.
또한, 메모리 블록들(10, BLK0~BLKn)은 각각 로컬 워드 라인 선택부(10) 및 로컬 비트 라인 선택부(20)와 연결된다. 그리고, 각각의 메모리 블록들에 구비된 로컬 워드 라인 선택부(10)들은 워드 라인 디코더(30)를 공유하며, 로컬 비트 라인 선택부(20)들은 센스 앰프(40)를 공유한다.
로컬 워드 라인 선택부(10)는 블록 선택 신호에 따라, 선택된 메모리 블록(10, BLKn)의 로컬 워드라인들과, 워드라인 디코더(30)로부터 제공된 글로벌 워드 라인(GWLi)들을 연결한다. 그리고, 로컬 워드 라인 선택부(10)는 선택된 메모리 블록(10, BLKn)의 로컬 비트 라인 선택부(20)를 구동시키기 위한 바이어스 신호(bias)를 로컬 비트 라인 선택부(20)에 전달할 수 있다.
로컬 비트 라인 선택부(20)는 바이어스 신호(bias)를 제공받아, 선택된 메모리 블록(BLK)의 로컬 비트 라인들(LBLi)과 센스 앰프(40)로부터 제공된 글로벌 비 트 라인(GBLi)을 연결한다.
워드 라인 디코더(30)는 외부에서 입력된 어드레스를 디코딩하여, 글로벌 워드 라인(GBLi)을 선택한다. 글로벌 워드 라인(GWLi)들은 하나의 메모리 블록(10, BLKn)에 구비된 로컬 워드 라인들(LWLi)의 개수만큼 구비된다. 워드라인 디코더(30)는 복수 개의 메모리 블록들(10, BLKn)에 공통으로 연결되며, 블록 선택 회로(50)의 블록 선택 신호(BLK SELn)에 따라 선택된 메모리 블록(10, BLKn)과 연결된 로컬 워드 라인들(LWLi)에 데이터 정보를 제공한다. 이에 따라, 각 메모리 블록들(10, BLK0~BLKn)의 로컬 워드 라인들(LWLi)은 동일한 어드레스에 정보에 의해 선택될 수 있다.
센스 앰프(40)는 읽기 동작시 메모리 셀들에 저장된 데이터를 감지할 수 있으며, 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장할 수도 있다. 센스 앰프(40)는 복수 개의 메모리 블록들(10, BLKn)에 공통으로 연결될 수 있으며, 블록 선택 회로(50)의 블록 선택 신호(BLK SELn)에 의해, 선택된 메모리 블록(10, BLKn)의 메모리 셀들에 저장된 데이터를 감지할 수 있다.
또한, 센스 앰프(40)는 비트라인 디코더(미도시)와 연결될 수 있으며, 비트라인 디코더(미도시)는 어드레스 정보에 따라, 선택된 메모리 셀과 연결된 글로벌 비트 라인(GBLi)을 선택하며, 센스 앰프(40)와 외부장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
블록 선택 회로(50)는 어드레스 정보에 따라 복수 개의 메모리 블록들(BLK0~BLKn) 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호(BLK SELn) 를 발생시킨다. 블록 선택 신호(BLK SELn)는 각각의 메모리 블록들(10, BLK0~BLKn)에 대응되어 구비된 로컬 워드 라인 선택부(10)로 제공된다. 블록 선택 신호(BLK SELn)에 의해 선택된 메모리 블록(10, BLK0~BLKn)의 로컬 워드 라인들(LWLi) 및 로컬 비트 라인들(LBLi)이 글로벌 워드 라인들(GWLi)과 글로벌 비트 라인들(GBLi)에 대응되어 연결된다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 도 4는 하나의 메모리 블록에 연결된 로컬 워드 라인 선택부(10) 및 로컬 비트 라인 선택부(20)의 연결을 보여준다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 각 메모리 블록이 4개의 로컬 워드 라인들 및 로컬 비트 라인들을 갖는 것으로 예시한다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 블록들, 로컬 워드라인들 및 로컬 비트라인들의 수는 비휘발성 메모리 장치의 메모리 용량에 따라 달라질 수 있다.
도 3 및 도 4를 참조하면, 복수 개의 메모리 블록들(BLK0~BLK2)에 걸쳐 메모리 셀(MC)들이 3차원적으로 배열된다.
상세하게, 하나의 메모리 블록(BLK0)은 제 1 평면에 대해 수직인 제 2 평면에 배열된 메모리 셀(MC)들을 포함한다. 그리고, 제 2 평면은 제 1 방향으로 신장된 복수 개의 로컬 워드라인들(LWL0~LWL3)과, 제 1 방향과 수직하는 제 2 방향으로 신장된 복수 개의 로컬 비트라인들(LBL0~LBL3)을 포함한다. 제 2 평면에서, 로컬 워드라인들(LWL0~LWL3)과 로컬 비트라인(LBL0~LBL3)들이 교차하는 교차점들에는 각각 메모리 셀(MC)이 연결된다. 본 발명의 일 실시예에서, 제 1 평면은 x축과 y축이 이루는 xy 평면이며, 제 2 평면은 x축 및 y축에 대해 수직인 z축과 x축이 이루는 xz 평면인 것으로 설명한다. 그리고, 제 1 방향은 x축 방향이며, 제 2 방향은 z축 방향인 것으로 설명한다. 또한, 복수의 메모리 블록들(BLK0~BLK2)은 제 1 및 제 2 방향에 대해 수직하는 제 3 방향(즉, y축 방향)으로 복수 개 배열된다. 즉, 각각의 메모리 블록(BLK0~BLK2) 내에서, 메모리 셀(MC)들은 2차원적으로 배열되며, 복수의 메모리 블록들(BLK0~BLK2)이 y축 방향으로 배열되어 메모리 셀(MC)들은 3차원적으로 배열된 구조를 갖는다.
메모리 셀(MC)은, 하나의 저항성 메모리 소자로 이루어지거나, 하나의 저항성 메모리 소자와 하나의 스위칭 소자로 이루어질 수 있다. 메모리 셀(MC)을 이루는 저항성 메모리 소자는 인가되는 전압에 따라 저항값이 달라지는 전이 금속 산화물로 이루어질 수 있다. 그리고 스위칭 소자는 트랜지스터 또는 다이오드일 수 있다. 본 발명의 실시예들에서 메모리 셀(MC)은 하나의 저항성 메모리 소자로 이루어지는 것으로 설명한다. 즉, 본 발명의 일 실시예에 따른 메모리 셀(MC)의 배열은 각 저항성 메모리 소자에 접근하기 위한 선택 트랜지스터를 요구하지 않는 교점 메모리 어레이(cross point memory array)일 수 있다. 이에 따라, 각각의 메모리 블록들(BLK0~BLK2)에서, x축 방향으로 연장된 로컬 워드 라인들(LWL0~LWL3)과, z축 방향으로 연장된 로컬 비트 라인(LBL0~LBL3)의 교차점들에 저항성 메모리 소자들이 연결된다.
각각의 메모리 블록들(BLK0~BLK2)에서, 로컬 워드 라인들(LWL0~LWL3)은 로컬 워드 라인 선택부(10)에 의해 대응되는 글로벌 워드 라인들(GWL0~GWL3)과 연결된 다. 로컬 워드 라인 선택부(10)는, 복수의 워드 라인 선택 트랜지스터들(WST0~WST3)과, 바이어스 트랜지스터(BTR)를 포함한다. 워드 라인 선택 트랜지스터들(WST0~WST3)은 로컬 워드 라인(LWL0~LWL3)과 글로벌 워드 라인(GWL0~GWL3) 사이에 직렬로 연결된다. 바이어스 트랜지스터(BTR)는 로컬 비트 라인 선택부(20)를 활성화시키기 위한 바이어스 신호(bias)를 전달한다. 워드 라인 선택 트랜지스터들(WST0~WST3)과, 바이어스 트랜지스터(BTR)는 블록 선택 회로(50)에서 출력된 블록 선택 신호들(BLK SEL0~ BLK SEL2)에 의해 제어된다.
또한, 각각의 메모리 블록(BLK0~BLK2)에서, 로컬 비트 라인들(LBL0~LBL3)은 로컬 비트 라인 선택부(20)에 의해 글로벌 비트 라인들(GBL0~GBL3)과 연결된다. 로컬 비트 라인 선택부(20)는 로컬 비트라인(LBL0~LBL3)과 대응되는 글로벌 비트 라인(GBL0~GBL3) 사이에 직렬로 연결된 비트 라인 선택 트랜지스터들(BST0~BST3)을 포함한다. 비트 라인 선택 트랜지스터들(BST0~BST3)은 바이어스 신호(bias)에 의해 턴-온될 수 있다. 바이어스 신호(bias)는 블록 선택 신호(BLK SEL0~BLK SEL2)에 의해 바이어스 트랜지스터(BTR)가 턴-온될 때, 로컬 비트 라인 선택부(20)에 제공된다.
즉, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 서로 다른 메모리 블록들(BLK0~BLK2)에서, 동일한 어드레스에 해당하는 메모리 셀(MC)들은, 동일한 글로벌 워드 라인과 동일한 글로벌 비트 라인에 공통으로 연결되는 구조를 갖는다. 다시 말해, 블록 선택 신호(BLK SEL0~BLK SEL2)에 의해 선택된 메모리 블록의 로컬 워드 라인들(LWL0~LWL3)과 로컬 비트 라인들(LBL0~LBL3)은 각각 대응되는 글로벌 워드 라인들(GWL0~GWL3) 및 글로벌 비트 라인들(GBL0~GBL3)에 연결된다.
이에 따라 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 글로벌 워드 라인들(GWL0~GWL3) 및 글로벌 비트 라인들(GBL0~GBL3)을 디코딩하여, 3차원적으로 배열된 메모리 셀들 중 하나의 메모리 셀을 선택할 수 있다.
구체적으로, 블록 선택 회로(도 1의 50)로부터 제공되는 블록 선택 신호(BLK SEL0)에 의해 선택된 메모리 블록(BLK0)의 로컬 워드 라인들(LWL0~LWL3)은 대응되는 글로벌 워드 라인들(GWL0~GWL3)들과 연결되며, 비선택된 메모리 블록(BLK1, BLK2)의 로컬 워드 라인들(LWL0~LWL3)은 플로팅된다. 선택된 메모리 블록(BLK0)의 로컬 워드 라인들(LWL0~LWL3)은 어드레스 정보에 따라 어느 하나의 로컬 워드 라인이 선택될 수 있다. 또한, 블록 선택 신호(BLK SEL0)에 의해 선택된 메모리 블록(BLK0)의 로컬 비트 라인 선택부(20)가 활성화되어, 선택된 메모리 블록(BLK0)의 로컬 비트 라인들(LBL0~LBL3)은 대응되는 글로벌 비트 라인들(GBL0~GBL3)과 연결된다. 그리고, 비선택된 메모리 블록(BLK1, BLK2)의 로컬 워드 라인들(LWL0~LWL3) 및 로컬 비트 라인들(LBL0~LBL3)은 플로팅된다. 이에 따라, 선택된 메모리 블록(BLK0)에 대한 읽기 및 쓰기 동작이 수행될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 하나의 메모리 블록 내에 구비된 메모리 셀 어레이를 나타내는 개략 사시도이다.
도 5를 참조하면, 각각의 메모리 블록들(도 3의 BLK0~BLK2) 내에 구비된 로컬 워드 라인들(LWL0~LWL3)은 반도체 기판(100)에 대해 수직적으로 인접하게 적층된 배치 구조를 가질 수 있다. 수직적으로 인접한 로컬 워드 라인들(LWL0~LWL3)은 절연막에 의해 절연된다. 그리고, 로컬 비트 라인들(LBL0~LBL3)은 수직으로 적층된 로컬 워드 라인들(LWL0~LWL3)의 측벽들을 가로질러 배치될 수 있다. 또한, 각각의 로컬 워드 라인(LWL0~LWL3)은 반도체 기판(100)에 대해 수평하는 라인들일 수 있으며, 로컬 비트 라인들(LBL0~LBL3)은 반도체 기판(100)에 대해 수직하는 라인들일 수 있다. 이와 같은 배치 구조에서, 로컬 워드 라인들(LWL0~LWL3)과 로컬 비트 라인들(LBL0~LBL3) 사이에는 저항성 메모리 물질막(110)이 개재된다. 저항성 메모리 물질막(110)은 예를 들어, 페로브스카이트(perovskite) 구조를 갖는 거대 자기저항 물질막(colossal magnetro-resistive material layer; CRM 물질막), 고온 초전도 물질막(hightemperature super conducting material layer; HTSC 물질막) 또는 2가지의 안정한 저항성 상태를 갖는 전이 금속 산화막을 포함할 수 있다.
한편, 도면에는 도시되지 않았으나, 메모리 블록들(도 3의 BLK0~BLK2)에 각각 연결된 로컬 워드 라인 선택부(10) 및 로컬 비트 라인 선택부(20)들은 로컬 비트 라인들(LBL0~LBL3)과 반도체 기판(100) 사이에 배치될 수 있다.
이하, 도 6 및 도 7을 참조하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 메모리 블록의 회로도이다. 도 6에서 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 2개의 메모리 뱅크들만을 도시하고 있으나, 메모리 뱅크들의 수는 메모리 용량에 따라 달라질 수 있다. 그리고, 도 7은 하나의 메모리 블록에 연결된 로컬 워드 라인 선택 부(10), 로컬 비트 라인 선택부(20) 및 블록 선택 스위칭 회로(45)의 연결을 보여준다.
도 6 및 도 7을 참조하면, 비휘발성 메모리 장치는 복수 개의 메모리 뱅크들(BANK1, BANK2), 글로벌 워드 라인 선택부(15), 글로벌 비트 라인 선택부(25), 블록 선택 스위칭 회로(45) 및 뱅크 선택 회로(미도시)를 포함한다. 복수 개의 메모리 뱅크들(BANK1, BANK2)은 블록 선택 회로(도 1의 50), 워드 라인 디코더(30), 및 센스 앰프(40)를 공유할 수 있다. 그리고, 각각의 메모리 뱅크들(BANK1, BANK2)은 블록 선택 스위칭 회로(45)와 연결된다. 또한, 각각의 메모리 뱅크들(BANK1, BANK2)은 복수의 메모리 블록들(BLK0~BLK3) 및 이에 대응되는 로컬 워드 라인 선택부(10)와 로컬 비트 라인 선택부(20)를 포함한다. 각각의 메모리 뱅크(BANK1, BANK2)에서, 메모리 블록(BLK0~BLK3)과, 로컬 워드 라인 선택부(10) 및 로컬 비트 라인 선택부(20)와의 연결 구조는 도 3을 참조하여 설명한 바와 설명한 바와 실질적으로 동일하다. 또한, 본 발명의 일 실시예에서 설명한 바와 같이, 메모리 셀(MC들은 복수의 메모리 블록들(BLK0~BLK3) 걸쳐 3차원적으로 배치된다.
뱅크 선택 회로(미도시)는 메모리 뱅크(BANK1, BANK2)를 선택하기 위한 뱅크 선택 신호(BANK SEL0, BANK SEL1)를 발생한다. 뱅크 선택 신호(BANK SEL0, BANK SEL1)는, 각각의 메모리 뱅크(BANK1, BANK2)에 구비된 글로벌 워드 라인 선택부(15), 글로벌 비트 라인 선택부(25) 및 블록 선택 스위칭 회로(45)로 제공된다.
글로벌 워드 라인 선택부(15)는 뱅크 선택 회로(미도시)로부터 제공되는 뱅크 선택 신호(BANK SEL0, BANK SEL1)에 응답하여 글로벌 워드 라인(GWL0~GWL3)을 선택한다. 글로벌 워드 라인 선택부(15)는 다수의 글로벌 워드 라인 선택 트랜지스터들(미도시)을 포함할 수 있다. 여기서, 글로벌 워드 라인 선택 트랜지스터들(미도시)은 뱅크 선택 신호(BANK SEL0, BANK SEL1)에 응답하여, 메모리 뱅크(BANK1, BANK2)의 글로벌 워드 라인들(GWL0~GWL3)과 워드 라인 디코더(30)의 워드 라인들(WLi)을 전기적으로 연결시킨다.
글로벌 비트 라인 선택부(25)는 뱅크 선택 회로(45)로부터 제공되는 뱅크 선택 신호(BANK SEL0, BANK SEL1)에 응답하여 글로벌 비트 라인(GBL0~GBL3)을 선택한다. 글로벌 비트 라인 선택부(25)는 다수의 글로벌 비트 라인 선택 트랜지스터들(미도시)을 포함한다. 여기서, 글로벌 비트 라인 선택 트랜지스터들(미도시)은 뱅크 선택 신호(BANK SEL0, BANK SEL1)에 응답하여, 메모리 뱅크(BANL0, BANK1)의 글로벌 비트 라인들(GBL0~GBL3)과 센스 앰프(40)의 비트 라인들(BLi)을 전기적으로 연결시킨다.
블록 선택 스위칭 회로(45)는, 뱅크 선택 회로(미도시)로부터 제공되는 뱅크 선택 신호(BANK SEL0, BANK SEL1)에 응답하여, 메모리 뱅크들(BANK0, BANK1)에 블록 선택 신호(BLK SEL0 ~ BLK SEL3)를 제공한다. 블록 선택 스위칭 회로(45)는 다수의 블록 선택 트랜지스터들(ST0~ST3)을 포함한다. 블록 선택 트랜지스터들(ST0~ST3)은 뱅크 선택 신호(BANK SEL0, BANK SEL1)에 응답하여, 블록 선택 회로(도 1의 50)의 선택 라인(SL)과, 로컬 워드 라인 선택부(10)의 블록 선택 라인(BSL)을 연결시킨다.
블록 선택 회로(도 1의 50)에서 제공된 블록 선택 신호(BLK SEL0~BLK SEL3) 는, 선택된 메모리 뱅크(BANK0) 내 복수의 메모리 블록들(BLK0~BLK3) 중 어느 하나를 선택한다.
이와 같이 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서, 뱅크 선택 신호(BANK SEL0, BANK SEL1) 및 블록 선택 신호(BLK0~BLK3)에 의해 하나의 메모리 블록이 선택될 수 있다. 즉, 워드 라인 디코더(30)의 워드 라인들(WL0~WL3) 및 센스 앰프(40)의 비트 라인들(BL0~BL3)을 디코딩하여, 3차원적으로 배열된 메모리 셀(MC)들 중 하나의 메모리 셀을 선택할 수 있다.
구체적으로, 뱅크 선택 회로(미도시)에서 발생된 뱅크 선택 신호들(BANK SEL0, BANK SEL1)에 의해, 선택된 메모리 뱅크(BANK0)의 글로벌 워드라인 선택부(15), 글로벌 비트 라인 선택부(25) 및 블록 선택 스위칭 회로(45)를 활성화시킨다. 이에 따라, 선택된 메모리 뱅크(BANK)의 글로벌 워드 라인들(GWL0~GWL3)이 워드 라인(WLi)과 연결되며 글로벌 비트 라인들(GBL0~GBL3)이 비트 라인들(BLi)과 연결된다. 또한, 선택된 메모리 뱅크(BANK0)의 메모리 블록들(BLK0~BLK3)로 블록 선택 신호(BLK SEL0~BLK SEL3)가 전달된다. 그리고, 블록 선택 신호(BLK SEL0~BLK SEL3)에 따라, 복수의 메모리 블록들(BLK0~BLK3) 중 어느 하나의 메모리 블록이 선택될 수 있다. 즉, 선택된 메모리 블록(BLK0)의 로컬 워드 라인 선택부(10)와 로컬 비트 라인 선택부(20)가 활성화되어, 글로벌 워드 라인들(GWL0~GWL3)이 선택된 메모리 블록(BLK0)의 로컬 워드 라인들(LWL0~LWL3)과 연결되며, 글로벌 비트 라인들(GBL0~GBL3)이 선택된 메모리 블록(BLK0)의 로컬 비트 라인들(LBL0~LBL3)과 연결된다. 이에 따라, 선택된 메모리 블록(BLK0)에 대한 읽기 및 쓰기 동작이 수행될 수 있다.
이하, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명한다. 먼저 도 8을 참조하여, 메모리 셀, 즉, 저항성 메모리 소자의 동작 특성에 대해 설명한다.
도 8은 저항성 메모리 소자의 스위칭 특성을 보여주는 전류-전압 특성 곡선이다. 본 발명의 일 실시예에서는, 저항 상태를 스위칭시키기 위해 극성이 동일한 전압을 필요로 하는 단극성(unipolar)의 저항성 메모리 소자를 예로 들어 설명한다. 도 8에서 RL- 곡선은 저항성 메모리 소자가 저저항 상태인 경우를 나타내며, RH 곡선은 저항성 메모리 소자가 고저항 상태인 경우를 나타낸다.
저항성 메모리 소자는 2가지의 안정한 저항성 상태(고저항 상태 및 저저항 상태)를 갖는 물질의 양단에 인가되는 전기적 펄스에 의해 저항성 상태가 가역적으로 스위칭될 수 있다. 이에 따라, 비휘발성 메모리 장치의 쓰기 동작을 위해, 셋 상태(데이터 1이 저장된 상태 또는 ON 상태) 및 리셋 상태(데이터 0이 저장된 상태 또는 OFF 상태) 사이의 스위칭을 위해서, 서로 다른 전압이 저항성 메모리 소자의 양단에 인가된다.
상세히 설명하면, 저항성 메모리 소자의 초기 저항 상태가 높은 경우(즉, 고저항 상태), 저항성 메모리 소자에 인가되는 전압을 0V에서부터 점차 증가시키면, 전류는 곡선 RH를 따라 서서히 증가한다. 그리고, 인가 전압이 일정 전압(셋 전압(Vset)) 이상으로 증가하면, 전류가 급격히 증가되면서 저항성 메모리 소자는 고 저항 상태(리셋 상태)에서 저저항 상태(셋 상태)로 스위칭한다.
한편, 저항성 메모리 소자의 양단에 셋 전압(Vset)을 인가하는 동안, 셋 상태를 갖는 저항성 메모리 소자를 통하여 큰 전류가 흘러 저항성 메모리 소자가 손상되는 것을 방지하기 위해, 셋 전압(Vset)을 인가할 때 저항성 메모리 소자의 최대 허용전류를 제한한다. 즉, 저항 메모리 소자에 최대 허용전류 제한값(Icomp: current compliance)을 적용한다.
저항성 메모리 소자의 저항 상태가 셋 상태로 스위칭된 후, 다시 저항성 메모리 소자의 인가 전압을 서서히 감소시키면, 전류는 서서히 감소되며, 인가 전압이 0V일 경우 전류 또한 흐르지 않는다.
이어서, 셋 상태로 스위칭된 저항성 메모리 소자에 인가 전압을 서서히 증가시키면, 전류는 곡선 RL를 따라 점차 증가한다. 셋 상태의 저항성 메모리 소자에 인가 전압이 일정 전압(리셋 전압(Vreset)) 이상으로 증가하면, 전류가 급격히 감소하면서, 저항성 메모리 소자는 저저항 상태(셋 상태)에서 고저항 상태(리셋 상태)로 돌아간다.
저항성 메모리 소자가 리셋 상태로 스위칭된 후, 다시 저항성 메모리 소자의 인가 전압을 서서히 감소시키면, 전류는 다시 서서히 감소된다.
또한, 저항성 메모리 소자는 소정의 전압 이하에서 각각의 저항 상태는 일정하게 유지 된다. 즉, 고저항 상태에서는 셋 전압(Vset)보다 낮을 경우, 전류-전압 특성은 곡선 RH를 따라 선형적으로 변화하며, 저저항 상태에서는 리셋 전압(Vreset) 보다 낮을 경우, 전류-전압 특성은 곡선 RL을 따라 선형적으로 변화한다. 즉, 리셋 전압(Vreset) 이하의 소정 전압에서, 저항성 메모리 소자에 흐르는 전류 값에 따라, 저항성 메모리 소자의 저항 상태를 알 수 있다. 다시 말해, 리셋 전압(Vreset) 이하의 읽기 전압(Vread)에서, 저항성 메모리 소자에 흐르는 전류 값에 따라 저항성 메모리 소자에 저장된 데이터를 읽을 수 있다.
이어서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서, 선택된 메모리 블록의 메모리 셀들에 데이터의 쓰기 및 읽기 동작에 대해 설명한다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작 방법에서, 하나의 메모리 블록 내에 2차원적으로 배열된 메모리 셀 어레이는 페이지(page) 단위로 데이터의 읽기 및 쓰기 동작이 가능하다. 페이지 단위란, 하나의 워드 라인이 선택될 때, 동시에 선택되는 메모리 셀들을 나타낸다.
이하, 도 9 내지 도 12에서, 워드 라인들(WL0~WL3)은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 로컬 워드 라인들(LWL0~LWL3)일 수 있으며, 비트 라인들(BL0~BL3)은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 로컬 비트 라인들(LBL0~LBL3)일 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 쓰기 동작에서, 메모리 셀을 셋 상태로 스위칭하기 위한 셋 전압(Vs)은 도 8에서 도시한 가변성 저항 메모리 소자의 실제 셋 전압보다 소정 값 이상의 전압일 수 있으며, 전류 제한이 적용된다. 또한, 메모리 셀을 리셋 상태로 스위칭하기 위한 리셋 전압(Vr)은 도 8에서 도시한 가변성 저항 메모리 소자의 실제 셋 전압보다 소정 값 이상의 전압일 수 있다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 수행하기 위한 바이어스 조건을 나타내는 도면이다.
도 9를 참조하면, 선택된 워드 라인(WL1)에 연결된 메모리 셀(MC)들에 데이터를 쓰기 위해, 선택된 워드 라인(WL1)에 0V(GND)가 인가되며, 비트 라인들(BL0~BL3)에는 메모리 셀(MC)들에 쓰여질 데이터에 따라 셋 전압(Vs) 또는 리셋 전압(Vr)이 선택적으로 인가된다. 즉, 데이터 "1"이 저장될 메모리 셀(MC)에 연결된 비트 라인들(BL0, BL1)에 셋 전압(Vs)이 인가되며, 데이터 "0"이 저장될 메모리 셀(MC)에 연결된 비트 라인들(BL2, BL3)에 리셋 전압(Vr)이 인가된다.
그리고, 비선택된 워드 라인들(WL0, WL2, WL3)과 비트 라인들(BL0~BL3)의 교차점에 배치된 메모리 셀(MC)들에는 셋 전압(Vs) 또는 리셋 전압(Vr)이 인가되지 않도록, 비선택된 워드 라인들(WL0, WL2, WL3)에는 더미 전압(Vd)이 인가된다. 여기서, 더미 전압(Vd)은 비선택된 메모리 셀(MC)의 저항 상태가 스위칭되지 않도록, 셋 전압(Vs) 및 리셋 전압(Vr)과 유사한 전압 값을 갖는다. 이상적으로, 비선택된 메모리 셀(MC)들에서 전압 차는 |Vs-Vd|=|Vr-Vd|을 만족하여야 한다. 그러나, 저항성 메모리 소자의 동작 특성상 셋 전압이 리셋 전압보다 크므로, 더미 전압은 |Vs-Vd|<Vreset 및 |Vr-Vd|<Vreset을 만족하여야 한다. 이에 따라, 더미 전압(Vd)은 리셋 전압(Vr)보다 크고, 셋 전압(Vs)보다 작은 소정의 전압 값을 가질 수 있다.
한편, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 방법에서, 선택된 메모리 셀(MC)들은 초기 저항 상태에 관계없이, 메모리 셀(MC)들에 인가되는 전압에 따라 데이터의 쓰기가 가능하다. 상세히 설명하면, 초기 저항 상태가 셋 상태인 메모리 셀(MC)에, 리셋 전압 인가할 경우, 메모리 셀(MC)의 저항 상태가 리셋 상태로 스위칭되며, 셋 전압을 인가할 경우, 리셋 상태로 스위칭되었다가 다시 셋 상태로 스위칭된다. 그리고, 초기 저항 상태가 리셋 상태인 메모리 셀(MC)에, 리셋 전압을 인가할 경우, 메모리 셀(MC)의 저항 상태는 리셋 상태를 유지하며, 셋 전압을 인가할 경우 셋 상태로 스위칭 된다. 즉, 선택된 메모리 셀(MC)들의 초기 저항 상태에 상관 없이, 메모리 셀(MC)들에 쓰기 동작이 동시에 수행될 수 있다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 수행하기 위한 바이어스 조건을 나타내는 도면이다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작은, 선택된 페이지의 모든 메모리 셀들을 리셋 상태로 스위칭시키는 단계와, 선택된 페이지의 메모리 셀들을 선택적으로 셋 상태로 스위칭시키는 단계를 포함한다.
도 10a를 참조하면, 선택된 페이지의 모든 메모리 셀(MC)들을 리셋 상태로 스위칭시킨다. 즉, 선택된 페이지의 모든 메모리 셀(MC)들에 데이터 0이 쓰여질 수 있다. 구체적으로, 선택된 워드 라인(WL1)에 0V(GND)가 인가되며, 비트 라인들(BL0~BL3)에는 리셋 전압(Vr)이 인가된다. 이에 따라 선택된 페이지의 메모리 셀(MC)들 양단에 리셋 전압이 인가되어 메모리 셀(MC)들이 리셋 상태로 스위칭될 수 있다. 즉, 선택된 페이지의 메모리 셀(MC)들에 데이터 "0"이 저장될 수 있다. 그리고, 비선택 워드 라인들(WL0, WL2, WL3)에는 리셋 전압(Vr)이 인가된다. 이에 따라, 비선택된 워드 라인들(WL0, WL2, WL3)과 비트 라인들(BL0~BL3)이 교차하는 지점의 메모리 셀(MC)들에서는 전류 흐름이 발생하지 않는다.
도 10b를 참조하면, 리셋 상태를 갖는 선택된 페이지의 메모리 셀들을 선택적으로 셋 상태로 스위칭시킨다. 즉, 선택된 워드 라인(WL1)에 0V를 인가하고, 선택된 페이지의 메모리 셀들 중, 데이터 "1"을 기록하고자 하는 메모리 셀(MCs)들과 연결된 비트 라인들(BL0, BL1)에 셋 전압(Vs)을 인가한다. 이 때, 셋 전압(Vs)에는 전류 제한을 적용한다. 이에 따라, 선택된 페이지의 메모리 셀들에 데이터 "0" 또는 "1"이 기록될 수 있다. 한편, 선택된 페이지에서, 셋 상태로 스위칭되지 않는 메모리 셀들(MCr)은 리셋 상태로 유지되어야 한다. 그러므로, 선택된 페이지에서, 셋 상태로 스위칭되지 않는 메모리 셀들(MCr)의 저항 상태가 스위칭되지 않도록, 비선택된 비트 라인들(BL2, BL3)에 유지 전압(Vd')이 인가된다. 또한, 비선택된 페이지의 메모리 셀들에서도 저항 상태가 스위칭되지 않도록 하기 위해, 비선택된 워드 라인들(WL0, WL2, WL3)에는 더미 전압(Vd)가 인가된다.
이와 같이, 저항 상태가 스위칭되지 않는 메모리 셀의 양단에 인가되는 더미 전압(Vd)과 유지 전압(Vd')은 다음과 같은 조건을 만족하여야 한다. 즉, 비선택된 워드 라인들(WL0, WL2, WL3)과 셋 전압(Vs)이 인가되는 비트 라인들(BL0, BL1)에 연결된 메모리 셀들이 스위칭되지 않도록 하기 위해서, 더미 전압(Vd)은 Vs-Vd<Vreset을 만족하여야 한다. 그리고, 비선택된 워드 라인들(WL0, WL2, WL3)과 유지 전압(Vd')이 인가되는 비트 라인들(BL2, BL3)에 연결된 메모리 셀들이 스위칭되지 않도록 하기 위해서, 유지 전압(Vd')은 Vd-Vd'<Vreset을 만족하여야 한다. 또 한, 선택 워드 라인(WL1)과 유지 전압(Vd')이 인가되는 비트 라인들(BL2, BL3)에 연결된 메모리 셀들(즉, 리셋 상태의 메모리 셀들(MCr))이 셋 상태로 스위칭되지 않도록 하기 위해서, 유지 전압(Vd')은 셋 전압(Vs)보다 작아야 한다. 이에 따라, 더미 전압(Vd)은 리셋 전압(Vr)보다 크고, 셋 전압(Vs)보다 작은 소정의 전압 값을 가지며, 유지 전압(Vd')은 더미 전압(Vd)보다 크고 셋 전압(Vs)보다 작은 소정의 전압 값을 갖는다.
한편, 본 발명의 다른 실시예의 쓰기 동작과 반대로, 모든 메모리 셀들을 셋 상태로 스위칭시킨 후, 선택된 페이지의 메모리 셀들을 선택적으로 리셋 상태로 스위칭시켜, 쓰기 동작을 수행할 수도 있다. 이에 대해, 도 11a 및 도 11b에 도시되어 있다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 수행하기 위한 단계별 바이어스 조건을 나타내는 도면이다.
도 11a를 참조하면, 선택된 페이지의 모든 메모리 셀(MC)들을 셋 상태로 스위칭시키기 위해, 선택된 워드 라인(WL1)에 0V가 인가되며, 모든 비트 라인들(BL0~BL3)에 전류 제한이 적용된 셋 전압(Vs)이 인가된다. 또한, 비선택된 워드 라인들(WL0, WL2, WL3)에는 더미 전압(Vd)이 인가된다.
도 11b를 참조하면, 셋 상태를 갖는 선택된 페이지의 메모리 셀들을 선택적으로 리셋 상태로 스위칭시킨다. 즉, 리셋 상태로 스위칭하기 위한 메모리 셀들(MCr)과 연결된 비트 라인들(BL0, BL1)에 리셋 전압(Vr)을 인가하고, 셋 상태로 유지되는 메모리 셀들(MCs)과 연결된 비트 라인들(BL2, BL3)에 유지 전압(Vd')이 인가된다. 또한, 비선택된 워드 라인들(WL0, WL2, WL3)에는 메모리 셀의 저항 상태가 스위칭되지 않도록 더미 전압(Vd)이 인가될 수 있다. 본 발명의 또 다른 실시예에서, 워드 라인들(WL0~WL3) 및 비트 라인들(BL0~BL3)에 인가되는 전압 조건은 도 10a 및 도 10b를 참조하여 설명한 바와 동일하게 적용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 읽기 동작을 수행하기 위한 단계별 바이어스 조건을 나타내는 도면이다.
도 12를 참조하면, 선택된 워드 라인(WL1)에 0V(GND)를 인가하고, 모든 비트 라인들(BL0~BL3)에 읽기 전압(Vread)을 인가함으로써, 선택된 페이지의 메모리 셀들에 저장된 데이터들을 읽을 수 있다. 즉, 선택된 페이지의 메모리 셀 양단에 리셋 전압 이하의 전압 차를 인가하고, 선택된 페이지의 메모리 셀(MC)들에 흐르는 전류를 감지한다. 다시 말해, 일정한 레벨의 비트 라인들(BL0~BL3)으로부터 워드 라인(WL1)으로 흐르는 전류에 의해 변화되는 각 비트라인의 레벨을 측정하여 메모리 셀의 데이터를 읽을 수 있다. 한편, 비선택된 워드 라인(WL0, WL2, WL3)에도 읽기 전압(Vread)을 인가하여, 비선택된 페이지의 메모리 셀(MC)들을 통해 전류 흐름이 발생하는 것을 방지한다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정 보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 RRAM(1210)를 장착한다. 본 발명에 따른 메모리 카 드(1200)는 호스트(Host)와 RRAM(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 15는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 RRAM(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 RRAM(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. RRAM(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. RRAM(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, RRAM(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 RRAM(1310)에 안정적으로 저장할 수 있다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 RRAM 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 RRAM 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 메모리 블록들 간의 연결을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 메모리 블록의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 메모리 블록을 나타내는 개략 사시도이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 메모리 블록의 회로도이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 장치의 저항성 메모리 소자의 동작 특성을 나타내는 전류-전압 특성 곡선이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 수행하기 위한 바이어스 조건을 나타내는 도면이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 수행하기 위한 바이어스 조건을 나타내는 도면이다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 수행하기 위한 단계별 바이어스 조건을 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 읽기 동작을 수행하기 위한 단계별 바이어스 조건을 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 15는 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

Claims (10)

  1. 복수 개의 메모리 블록들;
    상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 선택하기 위한 블록 선택 신호를 발생시키는 블록 선택 회로;
    각각의 메모리 블록과 연결되며, 상기 블록 선택 신호에 응답하여, 워드 라인 디코더와 연결된 글로벌 워드 라인들과 로컬 워드 라인들을 연결시키는 복수의 로컬 워드 라인 선택부들; 및
    상기 각각의 메모리 블록과 연결되며, 상기 블록 선택 신호에 응답하여, 센스 앰프와 연결된 글로벌 비트 라인들과 로컬 비트 라인들을 연결시키는 복수의 로컬 비트 라인 선택부들을 포함하되,
    상기 각각의 메모리 블록은,
    기판의 상부면에 대해 평행하며 상기 기판 상에 수직적으로 적층된 복수의 상기 로컬 워드 라인들; 상기 기판의 상부면에 대해 수직적으로 연장되며 상기 로컬 워드 라인들의 측벽들을 가로지르는 상기 로컬 비트 라인들; 및 상기 로컬 워드 라인들과 상기 로컬 비트 라인들의 교차점들에 형성된 메모리 셀들을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 글로벌 워드 라인들은 상기 로컬 워드 라인 선택부들에 공통으로 연결 된 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 글로벌 비트 라인들은 상기 로컬 비트 라인 선택부들에 공통으로 연결된 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 로컬 워드 라인 선택부는, 상기 블록 선택 신호에 의해 제어되는 복수의 워드 라인 선택 트랜지스터들과, 상기 블록 선택 신호에 응답하여 상기 비트 라인 선택부로 상기 비트 라인 선택부를 제어하는 바이어스 신호를 제공하는 바이어스 트랜지스터를 포함하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 로컬 비트 라인 선택부는 상기 바이어스 신호에 의해 제어되는 복수의 비트 라인 선택 트랜지스터들을 포함하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 메모리 블록들, 상기 로컬 워드 라인 선택부들 및 상기 로컬 비트 라인 선택부들을 포함하는 하나의 메모리 뱅크로서, 상기 메모리 뱅크를 복수 개를 포함하며,
    상기 복수의 메모리 뱅크들 중 어느 하나의 메모리 뱅크를 선택하는 메모리 뱅크 선택 신호를 발생시키는 뱅크 선택 회로를 더 포함하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 각각의 메모리 뱅크와 연결되며, 상기 메모리 뱅크 선택 신호에 응답하여 상기 블록 선택 신호를 선택된 메모리 뱅크로 전달하는 블록 선택 스위칭 회로를 더 포함하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 블록 선택 스위칭 회로는 상기 메모리 뱅크 선택 신호에 응답하여 상기 블록 선택 회로와, 상기 로컬 워드 라인 선택부를 연결시키는 복수의 블록 선택 트랜지스터들을 포함하는 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 셀은 하나의 저항성 메모리 소자로 이루어지거나, 하나의 저항성 메모리 소자와 하나의 스위칭 소자로 이루어진 비휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 메모리 셀은 상변화 물질, 전이 금속 산화물 또는 자성체 물질을 포함 하는 비휘발성 메모리 장치.
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