KR102496100B1 - 작은 페이지 버퍼를 이용한 높은 대역폭 동작을 위한 교차점 메모리 아키텍처 - Google Patents

작은 페이지 버퍼를 이용한 높은 대역폭 동작을 위한 교차점 메모리 아키텍처 Download PDF

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Abstract

높은 대역폭 및 비교적 작은 페이지 버퍼를 갖는 메모리 셀들의 교차점 어레이들을 판독하기 위한 장치들 및 기법들이 설명된다. 다수의 교차점 어레이(XPA)들은 XPA의 뱅크에서 병렬로 판독되며, XPA 당 하나의 메모리 셀이 판독된다. 판독 시간을 감소시키기 위해, 행이 XPA들에 대해 선택될 수 있으며, 그 후, 동일한 행이 선택되는 동안, 상이한 열들 내의 메모리 셀들이 한번에 하나의 열씩 판독된다. 이는 각각의 연속적인 판독 동작에서 행을 재선택하기 위한 커맨드들 및 행 어드레스를 송신할 필요성을 회피한다. XPA들은 그룹화되지 않을 수 있거나, 또는 그룹에서 한 번에 하나의 XPA가 액세스가능할 수 있다. 하나의 옵션에서, XPA들은 개별적으로 또는 그룹으로 세트들로 배열되고, 한 번에 하나의 세트가 액세스가능하다.

Description

작은 페이지 버퍼를 이용한 높은 대역폭 동작을 위한 교차점 메모리 아키텍처
본 기술은 저장소 및 메모리 디바이스들의 동작에 관한 것이다.
반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기들, 디지털 카메라들, 개인 휴대 정보 단말기들, 모바일 컴퓨팅 디바이스들, 비모바일 컴퓨팅 디바이스들 및 다른 디바이스들에서 사용된다.
메모리 디바이스들은 교차점 어레이들로 배열되는 메모리 셀들을 포함할 수 있으며, 여기서 각각의 메모리 셀은 비트 라인과 워드 라인의 교점(intersection)에 있다. 그러나, 그러한 메모리 디바이스들을 동작시키는 데 다양한 문제들이 나타난다.
도 1a는 상이한 뱅크들(Bank0... Bank15)에 메모리 셀들의 교차점 어레이들의 그룹들을 포함하는 예시적인 저장 디바이스의 블록도이다.
도 1b는 도 1a의 제어기(120)의 예시적인 구성의 블록도이다.
도 1c는 도 1a의 Bank0의 다른 구성을 도시하며, 여기서 메모리 셀들의 교차점 어레이들은 그룹화되지 않고 개별적으로 액세스가능하다.
도 1d는 도 1a의 Bank0의 다른 구성을 도시하며, 여기서 메모리 셀들의 교차점 어레이들의 그룹들은 세트들(Set(0), Set(1)...Set(M-1))로 배열된다.
도 1e는 도 1a의 Bank0의 다른 구성을 도시하며, 여기서 메모리 셀들의 교차점 어레이들은 그룹화되지 않고, 개별적으로 액세스가능하고, 세트들(Set(0), Set(1)...Set(M-1))로 배열된다.
도 2a는 도 1a의 교차점 어레이 그룹(G0) 및 전압 드라이버들 및 소스들(140)의 예시적인 구성의 블록도이다.
도 2b는 도 1c의 교차점 어레이(X0)의 예시적인 구성의 블록도이다.
도 2c는 회로(270) 내의 도 1a 및 도 1c 내지 도 1e의 교차점 어레이들의 예시적인 직사각형 구성을 도시한다.
도 3은 도 1a의 교차점 어레이(X3), 열 디코더(column decoder)(243), 행 디코더(row decoder)(241), 및 전압 드라이버들 및 소스들(140)을 포함하는 도 2a의 회로(245)의 예시적인 구성을 도시한다.
도 4a는 도 12의 경우들(1) 내지 (4)와 일치하는 메모리 셀들의 뱅크를 수반하는 판독 동작의 예시적인 타임라인을 도시한다.
도 4b는 도 12의 경우들(3) 및 (4)와 일치하는 메모리 셀들의 뱅크를 수반하는 판독 동작의 예시적인 타임라인을 도시한다.
도 5a는 도 1a의 Bank0의 그룹들(G0, G1...G255)의 교차점 어레이(X2) 내의 예시적인 제1 선택된 메모리 셀의 판독을 도시한다.
도 5b는 도 5a의 판독 이후의 도 1a의 Bank0의 그룹들(G0, G1...G255)의 교차점 어레이(X2) 내의 예시적인 제2 선택된 메모리 셀의 판독을 도시한다.
도 6a는 도 1c의 Bank0의 교차점 어레이들(X0, X1...X255) 내의 예시적인 제1 선택된 메모리 셀의 판독을 도시한다.
도 6b는 도 6a의 판독 이후의 도 1c의 Bank0의 교차점 어레이들(X0, X1...X255) 내의 예시적인 제2 선택된 메모리 셀의 판독을 도시한다.
도 7a는 도 1d의 Bank0의 Set(0)의 그룹들(G0(0), G1(0)...G255(0))의 교차점 어레이(X2) 내의 예시적인 제1 선택된 메모리 셀의 판독을 도시한다.
도 7b는 도 7a의 판독 이후의 도 1d의 Bank0의 Set(0)의 그룹들(G0(0), G1(0)...G255(0))의 교차점 어레이(X2) 내의 예시적인 제2 선택된 메모리 셀의 판독을 도시한다.
도 7c는 도 7b의 판독 이후의 도 1d의 Bank0의 Set(1)의 그룹들(G0(1), G1(1)...G255(1))의 교차점 어레이(X2) 내의 예시적인 부가적인 선택된 메모리 셀의 판독을 도시한다.
도 8a는 도 1e의 Bank0의 Set(0)의 교차점 어레이들(X0(0), X1(0)...X255(0)) 내의 예시적인 제1 선택된 메모리 셀의 판독을 도시한다.
도 8b는 도 8a의 판독 이후의 도 1e의 Bank0의 Set(0)의 교차점 어레이들(X0(0), X1(0)...X255(0)) 내의 예시적인 제2 선택된 메모리 셀의 판독을 도시한다.
도 8c는 도 8b의 판독 이후의 도 1e의 Bank0의 Set(1)의 교차점 어레이들(X0(1), X1(1)...X255(1)) 내의 예시적인 부가적인 선택된 메모리 셀의 판독을 도시한다.
도 9a는 도 12의 경우(1)과 일치하는, 교차점 어레이 그룹들 내의 메모리 셀들을 판독하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 9b는 도 12의 경우(2)와 일치하는, 교차점 어레이들 내의 메모리 셀들을 판독하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 10a는 도 12의 경우(3)과 일치하는, 교차점 어레이 그룹들의 상이한 세트들 내의 메모리 셀들을 판독하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 10b는 도 12의 경우(4)와 일치하는, 교차점 어레이들의 상이한 세트들 내의 메모리 셀들을 판독하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 10c는 도 9a의 단계(902), 도 9b의 단계(902a), 도 10a의 단계(1002) 및 도 10b의 단계(1002a)를 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 10d는 도 9a의 단계(904), 도 9b의 단계(904a), 도 10a의 단계(1004) 및 도 10b의 단계(1004a)를 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다.
도 11a는 도 12의 경우들(2) 및 (4)와 일치하는, 행을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스들을 포함하는 시퀀스(1100)를 도시한다.
도 11b는 도 12의 경우들(1) 및 (3)과 일치하는, 메모리 셀들의 행들을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스들을 포함하는 시퀀스(1110)를 도시한다.
도 11c는 도 12의 경우들(1) 및 (2)와 일치하는, 판독 동작을 수행하고 열을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스를 포함하는 시퀀스(1120)를 도시한다.
도 11d는 도 12의 경우(3)과 일치하는, 판독 동작을 수행하고 XPA 그룹들의 세트 및 열을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스들을 포함하는 시퀀스(1130)를 도시한다.
도 11e는 도 12의 경우(4)와 일치하는, 판독 동작을 수행하고 XPA들의 세트 및 열을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스들을 포함하는 시퀀스(1140)를 도시한다.
도 12는 도면들을 교차-참조하여, 그룹들 및 세트들의 사용에 관한 교차점 어레이(XPA)들에 대한 예시적인 경우들을 도시한다.
높은 대역폭 및 비교적 작은 페이지 버퍼를 갖는 메모리 셀들의 교차점 어레이들을 판독하기 위한 장치들 및 기법들이 설명된다.
교차점 어레이(XPA)는 워드 라인들과 비트 라인들의 교점에서 그리드(grid)로 배열되는 메모리 셀들을 포함한다. 예를 들어, 도 3을 참조한다. 예를 들어, 메모리 셀들은 저항 변화 메모리 셀들 또는 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM) 셀들로 또한 지칭되는 위상 변화 메모리(phase change memory, PCM) 셀들일 수 있다. 위상 변화 메모리 셀들은 상이한 저항 레벨들을 갖는 상이한 위상들 또는 상태들로 설정될 수 있는 상변화 재료를 포함한다. 메모리 셀들이 비휘발성이도록 전력이 공급되지 않을 때 상태가 유지된다. 상변화 재료들은 칼코겐화물, 탄소 중합체, 페로브스카이트, 및 소정의 금속 산화물(MeOx) 및 금속 질화물(MeN)을 포함한다. PCM 셀들은 전형적으로 데이터의 하나의 비트를 저장한다.
메모리 셀의 상태는 메모리 셀을 가열하는 전류를 인가함으로써 변화될 수 있다. 후속하여, 메모리 셀에 저장된 데이터 상태를 결정하기 위해 판독 동작이 수행될 수 있다.
그러나, 어레이를 판독할 시의 대역폭은 한 번에 하나의 메모리 셀이 판독되므로 비교적 낮다.
본 명세서에서 제공되는 기법들은 위의 및 다른 문제들을 해결한다. 하나의 접근법에서, 다수의 XPA들이 병렬로 판독되며, 이때 XPA 당 한 번에 하나의 메모리 셀이 판독된다. 판독 동작에서 사용되는 시간을 감소시키기 위해, 행이 XPA들에 대해 선택될 수 있으며, 그 후, 동일한 행이 선택되는 동안, 상이한 열들 내의 메모리 셀들이 한번에 하나의 열씩 판독된다. 이는 각각의 연속적인 판독 동작에서 행을 재선택하기 위한 커맨드들 및 행 어드레스를 송신해야 하는 것을 회피한다.
XPA들은 도 1c 및 도 1e에서와 같이 개별적으로 배열될 수 있거나, 또는 하나의 XPA는 도 1a 및 도 1d에서와 같이 그룹에서 한 번에 액세스가능할 수 있다. 하나의 옵션에서, XPA들은 개별적으로 또는 그룹들로 세트들로 배열된다. 각각의 세트 내의 행이 선택되며, 그 후, 판독 동작들이 한 번에 하나의 세트에서 수행된다. 도 1d의 XPA 그룹들의 세트들 및 도 1e의 개별 XPA들의 세트들을 참조한다. 판독 동작들은 적어도 부분적으로, 전체 판독 시간을 감소시키기 위해 상이한 세트들에 대해 중첩될 수 있다.
부가적으로, 판독 동작들은 제어기가 DRAM 메모리 디바이스들에 대해 사용되는 JEDEC DDR5와 같은 표준과 일치하게 XPA들에 커맨드들을 발행하게 허용한다.
이들 및 다른 특징부들이 아래에서 추가로 논의된다.
도 1a는 상이한 뱅크들(Bank0... Bank15)에 메모리 셀들의 교차점 어레이(XPA)들의 그룹들을 포함하는 예시적인 저장 디바이스의 블록도이다. 각각의 뱅크는 하나의 접근법에서 동일한 수의 그룹들 및 메모리 셀들로 구성될 수 있다. Bank0의 세부사항이 도시된다. Bank0는 256개의 그룹들, 즉 그룹들(G0, G1...G255)을 포함한다. 각각의 그룹은, 예를 들어 X0 내지 X3으로 라벨링된 4개의 XPA들을 포함한다. 그룹들은 제어기(120)에 데이터를 입력 및 출력하기 위해 256 비트 페이지 버퍼(130)에 연결된다. 일반적으로, XPA 그룹, 또는 XPA들의 그룹은 다수의 XPA들을 포함할 수 있다. 그룹을 사용하는 것의 하나의 장점은 페이지 버퍼에 액세스할 수 있는 XPA들의 수를 증가시키는 것이다. 그룹 내에서, 판독 동작을 위해 한 번에 하나의 XPA가 선택될 수 있다. 그룹의 XPA들은 공통 XPA 그룹 디코더(210), 감지 회로(250) 및 I/O 회로(251)를 공유할 수 있다(도 2a).
Bank15의 그룹들은 제어기(120)에 데이터를 입력 및 출력하기 위해 개개의 256 비트 페이지 버퍼(131)에 연결된다. 예를 들어, 뱅크 당 하나의 페이지 버퍼가 제공될 수 있다.
각각의 그룹은 그룹 디코더, 예를 들어, 각각, 그룹들(G0, G1...G255)에 대한 GDec0, GDec1...GDec255를 포함한다. 도 2a의 그룹 디코더(210)를 참조한다. 제어기는 XPA를 선택하고 선택된 XPA에 대한 워드 라인 및 비트 라인을 선택하기 위한 커맨드들 및 어드레스들을 제공하도록 각각의 그룹 디코더에 연결된다. GDec0은 제1 그룹 디코더의 일 예이고, GDec1은 제2 그룹 디코더의 일 예이다.
제어기(120)는 (프로그램 동작에서) 각각의 뱅크에 커맨드들 및 어드레스들 및 기입 데이터를 제공하고, (판독 동작에서) 각각의 뱅크의 페이지 버퍼로부터 판독 데이터를 수신할 수 있다. 어드레스들은 XPA들 내의 메모리 셀들을 선택하는 행 및 열 어드레스들을 포함할 수 있다. 어드레스들은 또한, 그룹 내의 XPA를 선택하는 XPA 어드레스, 및/또는 XPA 그룹들의 세트 또는 XPA들의 세트를 선택하는 세트 어드레스를 포함할 수 있다. 하나의 접근법에서, 제어기는 256 비트 폭 버스에 걸쳐 한 번에 하나의 뱅크씩 페이지 버퍼들을 판독한다. 따라서, 제어기는, 예를 들어 한 번에 256 비트들을 수신한다. 비교적 작은 페이지 버퍼를 사용하는 것은 전력 소비를 감소시키는 것을 돕는다.
256개의 그룹들 및 256 비트 버퍼의 사용은 단지 일 예일 뿐이다. 페이지 버퍼 크기는 비교적 작으며, 하나의 워드 라인에 연결된 메모리 셀들로부터의 데이터의 작은 백분율, 예를 들어, <1%를 유지한다. 예를 들어, 각각의 XPA는 1 kB의 워드 라인들 및 1 kB의 비트 라인들을 갖는 1 kB × 1 kB 단위일 수 있다. 이러한 경우, 메모리 셀들의 1 kB가 각각의 워드 라인에 연결된다. 대조적으로, 판독 프로세스가 하나의 워드 라인에 연결된 메모리 셀들로부터 페이지 버퍼로 데이터 모두를 병렬로 전달하는 것을 수반하므로, DRAM 내의 XPA는 하나의 워드 라인에 연결된 메모리 셀들로부터의 데이터 모두를 유지하는 페이지 버퍼를 갖는다.
제어기는 프로그래밍 및 판독을 위한 커맨드들을 수신하기 위해 호스트(110)에 연결될 수 있다. 또한, 도 1b를 참조한다.
전압 드라이버들 및 소스들(140)은 프로그램 및 판독 동작들을 위한 전압들 및 전류들을 제공하기 위해 뱅크들 사이에서 공유될 수 있다. 또한, 도 2a를 참조한다.
도 1b는 도 1a의 제어기(120)의 예시적인 구성의 블록도이다. 하나의 접근법에서, 제어기는 메모리 셀들의 뱅크들이 형성되는 다이의 외부에 있을 수 있다. 제어기(120)(일 실시예에서, 전기 회로임)는 프로세서(120a), 및 ROM(120b) 및 RAM(120c)과 같은 메모리를 포함할 수 있다.
RAM은, 예를 들어 DRAM일 수 있고, 데이터의 하나 이상의 워드 라인들을 저장할 수 있다. 프로그램 동작에서, 프로그래밍될 데이터의 사본이 호스트로부터 수신되며, 프로그래밍이 메모리 디바이스에서 성공적으로 완료될 때까지 RAM에 일시적으로 저장된다. 판독 동작에서, 판독될 데이터의 사본은 호스트에 출력되기 전에 RAM에 일시적으로 저장될 수 있다.
에러-정정 코드(ECC) 엔진(120d)이 다수의 판독 오류들을 정정하는 데 사용될 수 있다. ROM(120b), RAM(120c) 및 프로세서(120a)와 통신하는 메모리 인터페이스(120e)는 제어기와 하나 이상의 메모리 다이 내의 메모리 셀들의 뱅크들 사이에 전기적 인터페이스를 제공하는 전기 회로이다. 프로세서는 메모리 인터페이스를 통해 그룹들 또는 XPA들에 커맨드들을 발행할 수 있다.
제어기(120) 내의 메모리는 명령어들의 세트와 같은 코드를 포함할 수 있으며, 프로세서는 본 명세서에서 설명되는 기능을 제공하기 위해 명령어들의 세트를 실행하도록 동작가능하다. 대안적으로 또는 부가적으로, 프로세서는 뱅크들의 예약된 부분으로부터 코드에 액세스할 수 있다.
예를 들어, 코드는, 예컨대, 프로그램 및 판독 동작들을 위해 뱅크들에 액세스하도록 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 한 세트의 명령어들)를 포함할 수 있다. 부트 코드는, 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 뱅크들에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 뱅크들을 제어하기 위해 제어기에 의해 사용될 수 있다. 전원 공급 시에, 프로세서(120a)는 실행을 위해 ROM(120b) 또는 뱅크들의 예약된 부분으로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(120c)에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 프로세싱의 우선순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하기 위한 드라이버들을 포함한다.
일반적으로, 제어 코드는, 아래에서 추가로 논의되는 흐름도들의 단계들을 포함하는 본 명세서에 설명되는 기능들을 수행하고, 아래에서 추가로 논의되는 것들을 포함하는 전압 신호들을 제공하기 위한 명령어들을 포함할 수 있다.
일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에 설명되는 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독가능 코드(예를 들어, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능 메모리 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 부가적인 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.
도 1c는 도 1a의 Bank0의 다른 구성을 도시하며, 여기서 메모리 셀들의 교차점 어레이들은 그룹화되지 않고 개별적으로 액세스가능하다. 이러한 경우, XPA들은 그룹들로 배열되지 않으며, 여기서 그룹 내의 하나의 XPA는 판독되도록 주어진 시간에 선택될 수 있다. 대신에, 256개의 XPA들(X0, X1...X255) 각각은 병렬로, 예를 들어 동시에 판독되도록 선택될 수 있다. 이러한 구성은 도 1a의 구성보다 간단하며, 제어기가 그룹 내의 XPA를 선택하는 어드레스, 예컨대 도 11b의 XPA 어드레스(1103)를 발행하는 것을 회피한다. 그러나, 주어진 페이지 버퍼 크기에 대한 그룹 내의 XPA들의 수는 감소된다. 페이지 버퍼(130)는 뱅크 내의 XPA들에 의해 공유된다.
각각의 XPA는 디코더, 예를 들어, 각각, X0, X1...X255에 대한 Dec0, Dec1...Dec255를 포함한다. 도 2b의 디코더(210a)를 참조한다. 제어기는 워드 라인 및 비트 라인을 선택하기 위한 커맨드들 및 어드레스들을 제공하기 위해 각각의 디코더에 연결된다. Dec0은 제1 디코더의 일 예이고, Dec1은 제2 디코더의 일 예이다.
도 1d는 도 1a의 Bank0의 다른 구성을 도시하며, 여기서 메모리 셀들의 교차점 어레이들의 그룹들은 세트들(Set(0), Set(1)...Set(M-1))로 배열된다. 이러한 접근법은 XPA 그룹들의 다수의 세트들을 제공하기 위해 도 1a의 구성을 확장시킨다. 각각의 세트는 다수의 그룹들을 포함한다. 예를 들어, Set(0), Set(1)...Set(M-1)를 포함하는 수(M>1)의 세트들이 제공된다. 페이지 버퍼(130)는 뱅크 내의 세트들에 의해 공유된다. 이러한 접근법은 더 많은 수의 XPA 그룹들이 공통 페이지 버퍼를 공유하게 허용한다.
각각의 그룹은 그룹 디코더, 예를 들어, 각각, 그룹들(G0(0), G1(0)...G255(0))에 대한 GDec0(0), GDec1(0)...GDec255(0), 각각, 그룹들(G0(1), G1(1)...G255(1))에 대한 GDec0(1), GDec1(1)...GDec255(1), 및 각각 그룹들(G0(M-1), G1(M-1)...G255(M-1))에 대한 GDec0(M-1), GDec1(M-1)...GDec255(M-1)를 포함한다. GDec0(0)은 제1 그룹 디코더의 일 예이고, GDec1(0)은 제2 그룹 디코더의 일 예이다. Set(0)는 뱅크 내의 교차점 어레이 그룹들의 제1 세트의 일 예를 제공하고, Set(1)는 뱅크 내의 교차점 어레이 그룹들의 제2 세트의 일 예를 제공한다.
도 1e는 도 1a의 Bank0의 다른 구성을 도시하며, 여기서 메모리 셀들의 교차점 어레이들은 그룹화되지 않고, 개별적으로 액세스가능하고, 세트들(Set(0), Set(1)...Set(M-1))로 배열된다. 이러한 접근법은 XPA들의 다수의 세트들을 제공하기 위해 도 1c의 구성을 확장시킨다. 각각의 세트는 다수의 XPA들을 포함한다. 예를 들어, Set(0), Set(1)...Set(M-1)를 포함하는 수(M>1)의 세트들이 제공된다. 페이지 버퍼(130)와 같은 페이지 버퍼는 뱅크 내의 세트들에 의해 공유된다. 이러한 접근법은 더 많은 수의 XPA들이 공통 페이지 버퍼를 공유하게 허용한다. 또한, 중첩 판독 동작들이 상이한 세트들에서 수행될 수 있다.
각각의 XPA는 디코더, 예를 들어, 각각, X0(0), X1(0)...X255(0)에 대한 Dec0(0), Dec1(0)...Dec255(0), 각각, X0(1), X1(1)...X255(1)에 대한 Dec0(1), Dec1(1)...Dec255(1), 및 각각 X0(M-1), X1(M-1)...X255(M-1)에 대한 Dec0(M-1), Dec1(M-1)...Dec255(M-1)를 포함한다. Set(0)는 뱅크 내의 교차점 어레이 그룹들의 제1 세트의 일 예를 제공하고, Set(1)는 뱅크 내의 교차점 어레이 그룹들의 제2 세트의 일 예를 제공한다.
도 2a는 도 1a의 교차점 어레이 그룹(G0) 및 전압 드라이버들 및 소스들(140)의 예시적인 구성의 블록도이다. 그룹은 4개의 XPA들(X0 내지 X3)을 포함한다. 이러한 예에서, 각각의 XPA는 연관된 행 디코더 및 열 디코더를 갖는다. 예를 들어, X0은 워드 라인들(212)에 연결된 행 디코더(211) 및 비트 라인들(214)에 연결된 열 디코더(213)를 갖는다. X1은 워드 라인들(222)에 연결된 행 디코더(221) 및 비트 라인들(224)에 연결된 열 디코더(223)를 갖는다. X2는 워드 라인들(232)에 연결된 행 디코더(231) 및 비트 라인들(234)에 연결된 열 디코더(233)를 갖는다. X3은 워드 라인들(242)에 연결된 행 디코더(241) 및 비트 라인들(244)에 연결된 열 디코더(243)를 갖는다. 다른 가능한 구성에서, 행 디코더는 2개의 인접한 XPA들 사이에 위치되고 그들에 의해 공유된다. 또한, 열 디코더는 2개의 인접한 XPA들 사이에 위치되고 그들에 의해 공유될 수 있다.
XPA 그룹 디코더(210)는 각각의 그룹에 대해 제공되고, 제어기(120)로부터 커맨드들 및 어드레스들을 수신한다. 예를 들어, 도 4a와 관련하여 논의되는 바와 같이, 어드레스들은 초기에, 그룹 내의 XPA들 중 하나를 선택하는 XPA 어드레스, 및 선택된 XPA들에서 워드 라인을 선택하는 행 어드레스를 포함할 수 있다. 후속하여, 선택된 XPA들에서 비트 라인을 선택하는 열 어드레스와 함께 판독 커맨드가 수신될 수 있다. 그에 의해, 선택된 XPA에서 판독될 선택된 메모리 셀은 선택된 워드 라인과 선택된 비트 라인의 교점에서 정의된다. XPA 그룹 디코더(210)는 도 11a 내지 도 11e에서와 같은 커맨드들 및 어드레스들을 수신할 수 있다.
XPA 그룹 디코더는 선택된 XPA 내의 행 디코더 및 열 디코더에 제어 신호들을 전송할 수 있다. 열 디코더들은 감지 회로(250)에 연결된다. 선택된 XPA 내의 선택된 메모리 셀에 대해, 연관된 제어 회로부는 감지 회로가 판독 동작에서 메모리 셀의 데이터 상태를 판독하게 허용한다. 결국, 감지 회로는 데이터의 비트와 같은 데이터를 경로(252) 상에서 페이지 버퍼(130)에 출력하기 위해 입력/출력(I/O) 회로(251)에 연결된다. 파선은 그룹 G0과 페이지 버퍼 사이의 경계를 표현한다.
예를 들어, 그룹 G0은 판독 동작을 수행하기 위해 전압 드라이버들 및 소스들(140)에 연결된다. 전압 드라이버들 및 소스들은 WL 판독 전압 드라이버(260), WL 디코더 트랜지스터 드라이버(261), WL 격리 트랜지스터 드라이버(262), WL 격리 전압원(263), BL 판독 전압 드라이버(264), BL 디코더 트랜지스터 드라이버(265), BL 격리 트랜지스터 드라이버(266) 및 BL 격리 전압원(267)을 포함할 수 있다. WL 및 BL 판독 전압 드라이버들에 부가하여, WL 및 BL 프로그램 전압 드라이버들이 프로그램 동작을 위해 유사하게 제공될 수 있다. 전압 드라이버들 및 소스들은 도 3과 관련하여 추가로 논의된다.
교차점 어레이(XPA)는 워드 라인들과 비트 라인들의 교점에서 그리드로 배열되는 비휘발성 메모리 셀들의 어레이를 포함할 수 있다. 워드 라인들은 전형적으로 비트 라인들에 직교하여 연장된다. 메모리 셀들은 프로그램 또는 판독 동작들을 위해 한 번에 하나의 메모리 셀에 액세스가능하다. 교차점 어레이에서 사용될 수 있는 메모리 셀들의 일 예는 PCM 메모리 셀들이다. XPA들은 2D 구성으로 나란히 배열될 수 있고 그리고/또는 3D 구성으로 적층될 수 있다.
2D 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2D 메모리 구조물에서, 메모리 요소들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예를 들어, x-y 방향 평면)에 배열된다. 기판은 메모리 요소들의 층이 상부에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은, 복수의 행들 및/또는 열들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 규칙적이지 않은(non-regular) 또는 직교하지 않는(non-orthogonal) 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 접촉 라인들을 가질 수 있다.
3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원들로 (즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 형성한다.
비제한적인 예로서, 3D 메모리 구조물은 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각각의 열이 다수의 메모리 요소들을 갖는 다수의 수직 열들(예를 들어, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 열들)로서 배열될 수 있다. 열들은 2D 구성으로, 예를 들어, x-y 평면에 배열될 수 있어서, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3D 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.
전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.
2D 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 추가로, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.
연관된 회로부가 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 전형적으로 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기입 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 이러한 기술이 설명된 2D 및 3D의 예시적인 구조물들로 제한되는 것이 아니라 본 명세서에서 설명되는 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기술의 사상 및 범주 내의 모든 관련된 메모리 구조들을 포함한다는 것을 인식할 것이다.
회로(245)는 XPA(X3), 열 디코더(243) 및 행 디코더(241)를 포함한다. X3이 그룹 내의 선택된 XPA이면, 열 디코더(243)는 선택된 열 디코더이고, 행 디코더(241)는 선택된 행 디코더이다.
도 2b는 도 1c의 교차점 어레이(X0)의 예시적인 구성의 블록도이다. 도 2a의 컴포넌트들 중 일부는 반복된 참조 번호들에 의해 표시된 바와 같이 반복된다. 주 차이점은 XPA 디코더(210a)가 X0의 행 디코더(211) 및 열 디코더(213)를 단독으로 구성하도록 제공된다는 것이다. 예를 들어, XPA 디코더(210a)는 행 및 열을 선택함으로써 X0에서 메모리 셀을 선택할 수 있다. XPA 디코더(210a)는 도 11a 내지 도 11e에서와 같은 커맨드들 및 어드레스들을 수신할 수 있다.
도 2c는 회로(270) 내의 도 1a 및 도 1c 내지 도 1e의 교차점 어레이들의 예시적인 직사각형 구성을 도시한다. XPA는 정사각형 구성을 가질 수 있으며, 여기서 메모리 셀들의 행들의 수 및 워드 라인들의 수는 메모리 셀들의 열들의 수 및 비트 라인들의 수와 동일하다. 예를 들어, 언급된 바와 같이, XPA는 1 kB × 1 kB일 수 있으며, 이때 1 kB의 워드 라인들 및 1 kB의 메모리 셀들이 각각의 워드 라인에 연결된다. 그러나, 판독 동작을 수행하는 데 요구되는 시간은 XPA 내의 비트 라인 길이와 행들 수의 함수이다. 이는 비트 라인들 상에 판독 전압을 제공하는 데 있어서의 RC 지연들과 같은 인자들에 기인한다. 비트 라인 길이 및 행들 수를 감소시킴으로써, 판독 시간이 감소될 수 있다.
이러한 구성은 DRAM 표준, 즉 JEDEC의 타이밍 가이드라인들을 충족시키는 것을 도울 수 있다. JEDEC는 시간 기간들 tRCD 및 tRL을 포함하는 다양한 타이밍 가이드라인들을 특정한다. 본 명세서에 개시된 기법들에서, tRCD는 제어기로부터 XPA 또는 XPA 그룹 디코더에 활성화 커맨드 및 뱅크, XPA 및 행 어드레스를 전달하는 데 사용된다. tRCD는, 예를 들어 15 nsec 미만일 수 있다. tRL은 판독 커맨드 및 열 어드레스를 전달하는 데 사용된다. tRL은 또한, 메모리 셀, 감지 회로들, ECC 회로들, 열 디코더 로직 및 입력/출력 회로부의 지연을 포함한다. tRL은, 예를 들어 30 nsec 미만일 수 있다. 비-정사각형 구성은, 전압 신호들이 비트 라인들 상에서 더 신속하게 전파될 수 있으므로 tRL 하에서의 지연들을 감소시킬 수 있다.
추가로, XPA의 동일한 저장 용량을 유지하기 위해, 메모리 셀들의 열들의 수가 증가될 수 있다. 이러한 예에서, 회로(270)는 XPA(275), 워드 라인들(272)에 연결된 행 디코더(271), 및 비트 라인들(274)에 연결된 열 디코더(273)를 포함한다. XPA의 높이 y는, XPA가 직사각형 및 비-정사각형 구성을 갖도록 폭 x보다 작을 수 있다. 예를 들어, 열들의 수는 주어진 저장 용량을 유지하기 위해 행들의 수가 절반인 동안 2배로 될 수 있다. 하나의 접근법에서, x = 2y이다. XPA는 1 kB × 1 kB 또는 1 MB(메가바이트)의 용량을 유지하기 위해 500 B(바이트)의 행들 및 2 kB(킬로바이트)의 열들을 가질 수 있다.
도 3은 도 1a의 XPA(X3), 열 디코더(243), 행 디코더(241), 및 전압 드라이버들 및 소스들(140)을 포함하는 도 2a의 회로(245)의 예시적인 구성을 도시한다. 단순화된 예에서, XPA는 4개의 행들 및 4개의 열들로 배열된 16개의 예시적인 메모리 셀들을 포함하며, 여기서 각각의 행은 개개의 워드 라인(WL0 내지 WL3)에 연결되고, 각각의 열은 개개의 비트 라인(BL0 내지 BL3)에 연결된다. 각각의 메모리 셀은, 하나의 단자가 제1 제어 라인(예를 들어, 워드 라인)에 연결되고 다른 단자가 제2 제어 라인(예를 들어, 비트 라인)에 연결되는 2-단자 디바이스일 수 있다. 제어 라인들은, 예를 들어 금속 또는 도핑된 실리콘일 수 있다.
예를 들어, XPA(X3)에서, 메모리 셀들(M00, M01, M02, M03)은 WL0에 그리고 비트 라인들(B0, B1, B2, B3)에 각각 연결되고, 메모리 셀들(M10, M11, M12, M13)은 WL1에 그리고 비트 라인들(B0, B1, B2, B3)에 각각 연결되고, 메모리 셀들(M20, M21, M22, M23)은 WL2에 그리고 비트 라인들(B0, B1, B2, B3)에 각각 연결되고, 메모리 셀들(M30, M31, M32, M33)은 WL3에 그리고 비트 라인들(B0, B1, B2, B3)에 각각 연결된다. WL2 및 BL0에 연결된 M20은 파선에 의해 표기된 바와 같은 예시적인 선택된 메모리 셀이다. 선택된 메모리 셀은 선택된 비트 라인 또는 열과 선택된 워드 라인 또는 행의 교점에 있다.
각각의 비트 라인 및 워드 라인은, 하나의 접근법에서, BL0 및 WL2에 대한 예시적인 단자들(317, 318)을 각각 포함하는 원형 단자들에 의해 도시된 바와 같은 개방 회로에 의해 종단될 수 있다.
하나의 접근법에서, 선택되지 않은 워드 라인들 및 선택되지 않은 비트 라인들 둘 모두에 연결되는 선택되지 않은 메모리 셀들은, 선택되지 않은 메모리 셀들이 판독되는 것을 방지하기 위해 판독 동작 동안 그들의 단자들 둘 모두에서 동일한 포지티브 전압(격리 전압)으로 바이어싱될 수 있다. 선택되지 않은 메모리 셀은 판독 또는 기입 동작을 위해 선택되지 않는 메모리 셀이다. 선택된 메모리 셀은 판독 또는 기입 동작을 위해 선택되는 메모리 셀이다. 선택되지 않은 메모리 셀들 중 일부(예를 들어, M21 내지 M23)는 선택된 워드 라인(WL2) 및 선택되지 않은 비트 라인(BL1 내지 BL3)에 연결될 것인 반면, 다른 선택되지 않은 메모리 셀들(M00, M10, M30)은 선택되지 않은 워드 라인(WL0, WL1, WL3) 및 선택된 비트 라인(BL0)에 연결된다.
선택된 워드 라인 및 선택된 비트 라인에 연결된 XPA 내의 선택된 메모리 셀은 감지 회로에 의해 판독될 수 있는 전류를 생성하기 위해 판독 동작 동안 그의 단자들에 걸쳐 상이한 전압들로 바이어스될 수 있다. 전류의 레벨은 메모리 셀의 데이터 상태의 함수이다. 일부 경우들에서, 데이터의 비트가 메모리 셀에 저장된다.
워드 라인들에 대한 액세스는 워드 라인 디코더 트랜지스터들 및 워드 라인 격리 트랜지스터들에 의해 제어된다.
워드 라인 디코더 트랜지스터들(Wd0 내지 Wd3), 예컨대 p-채널 MOSFET들은 WL0 내지 WL3에 각각 직렬로 연결되어, 개개의 워드 라인을 선택하거나 선택하지 않는다. 워드 라인 디코더 트랜지스터들은 메모리 셀들과 WL 판독 전압 드라이버(260) 사이에 연결된다. 예시적인 선택된 메모리 셀(M20)에 의해, 디코더 트랜지스터(Wd2)는 WL 디코더 트랜지스터 드라이버(261)로부터 0 V와 같은 낮은 제어 게이트 전압을 인가함으로써, 선택되거나 또는 전도성 상태로 제공된다. 이러한 경우, Wd2는 WL 판독 전압 드라이버로부터의 판독 전압이 WL2에 도달하게 허용한다. 대조적으로, 동시에, 워드 라인 디코더 트랜지스터들(Wd0, Wd1, Wd3)은 WL 디코더 트랜지스터 드라이버(261)로부터 4 V와 같은 더 높은 제어 게이트 전압을 인가함으로써, 선택되지 않거나 또는 비전도성 상태로 제공된다. 이러한 경우, Wd0, Wd1 및 Wd3은 판독 전압이 각각 WL0, WL1 및 WL3에 도달하는 것을 방지한다. WL 디코더 트랜지스터들(Wd0 내지 Wd3)의 소스들은 경로(360)를 통해 서로 연결될 수 있다.
각각의 워드 라인(WL0 내지 WL3)은 또한 워드 라인 격리 트랜지스터(W0 내지 W3)에 각각 병렬로 연결되며, 이는 전도성 상태로 제공되어 격리 전압, 예를 들어 경로(363) 상의 4 V를 WL 격리 전압원(263)으로부터의 선택되지 않은 워드 라인들로 전달할 수 있다. 하나의 접근법에서, 이들 트랜지스터들은 n-채널 MOSFET들일 수 있고, 경로(363) 상의 공통 전압에 연결된 소스를 가질 수 있다. 선택된 워드 라인, WL2의 경우, W2는 워드 라인으로부터 격리 전압을 연결해제시키기 위해 비전도성 상태로 제공된다. 선택되지 않은 워드 라인들, WL0, WL1, WL3의 경우, W0, W1, W3은 격리 전압을 개개의 워드 라인에 연결시키기 위해 전도성 상태로 제공된다.
비트 라인들에 대한 액세스는 비트 라인 디코더 트랜지스터들 및 비트 라인 격리 트랜지스터들에 의해 제어된다.
비트 라인 디코더 트랜지스터들(Bd0 내지 Bd3), 예를 들어 n-채널 MOSFET들은 BL0 내지 BL3에 각각 직렬로 연결되어, 개개의 비트 라인을 선택하거나 선택하지 않는다. 비트 라인 디코더 트랜지스터들은 메모리 셀들과 BL 판독 전압 드라이버(264) 사이에 연결된다. 판독 동작 동안, 선택된 비트 라인은 개개의 디코더 트랜지스터를 전도성 상태로 제공함으로써 경로(364)를 통해 비트 라인 판독 전압 드라이버(264)에 연결될 수 있다. 예를 들어, BL0은 Bd0을 전도성 상태로 제공함으로써, 예를 들어 그의 제어 게이트에 4 V를 인가함으로써, 전압 드라이버(264)에 연결될 수 있다. BL1 내지 BL3은 Bd1 내지 Bd3을 비전도성 상태로 제공함으로써, 예를 들어 그들의 제어 게이트들에 0 V를 인가함으로써 전압 드라이버(264)로부터 연결해제될 수 있다. Bd0 내지 Bd3의 드레인들은 경로(364)를 통해 서로 연결될 수 있다.
p-채널 MOSFET들일 수 있는 비트 라인 격리 트랜지스터들(B0 내지 B3)은 비트 라인들(BL0 내지 BL3)에 각각 연결되어, 격리 또는 비선택 전압을 비트 라인들에 전달하거나 비트 라인으로부터 격리 전압을 연결해제시킨다. BL0과 같은 선택된 비트 라인의 경우, 개개의 격리 트랜지스터(B0)는 제어 게이트 상에 4 V와 같은 고전압을 제공함으로써 비전도성 상태로 제공된다. 이는 경로(321) 상의 격리 전압이 BL0에 도달하는 것을 방지한다. BL1 내지 BL3과 같은 선택되지 않은 비트 라인들의 경우, 개개의 격리 트랜지스터들(B1 내지 B3)은 그들의 제어 게이트들 상에 0 V와 같은 저전압을 제공함으로써 전도성 상태로 제공된다. 이는 경로(321) 상의 격리 전압을 BL1 내지 BL3에 각각, 그리고 그들 비트 라인들에 연결된 선택되지 않은 메모리 셀들에 연결시킨다.
회로(245)는 도 2a의 전압 드라이버들 및 소스들(140)에 연결된다. 예를 들어, WL 판독 전압 드라이버(260)는 WL 디코더 트랜지스터들 각각에 연결되는 경로(360) 상에 판독 전압을 제공할 수 있다. WL 디코더 트랜지스터 드라이버(261)는 경로들(361)을 통해 WL 디코더 트랜지스터들에 별개의 전압 신호들을 제공할 수 있다. WL 격리 트랜지스터 드라이버(262)는 경로들(362)을 통해 WL 격리 트랜지스터들에 별개의 전압 신호들을 제공할 수 있다. WL 격리 전압원(263)은 경로(363)를 통해 WL 격리 전압 트랜지스터들에 4 V와 같은 격리 전압을 제공할 수 있다.
BL 판독 전압 드라이버(264)는 BL 디코더 트랜지스터들 각각에 연결되는 경로(364) 상에 판독 전압을 제공할 수 있다. BL 디코더 트랜지스터 드라이버(265)는 경로들(365)을 통해 BL 디코더 트랜지스터들에 별개의 전압 신호들을 제공할 수 있다. BL 격리 트랜지스터 드라이버(266)는 경로들(366)을 통해 BL 격리 트랜지스터들에 별개의 전압 신호들을 제공할 수 있다. BL 격리 전압원(267)은 경로(321)를 통해 BL 격리 전압 트랜지스터들에 4 V와 같은 격리 전압을 제공할 수 있다.
WL 및 BL 판독 전압 드라이버들에 부가하여, WL 및 BL 프로그램 전압 드라이버들이 프로그램 동작을 위해 유사하게 제공될 수 있다.
교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹 내의 각각의 선택된 교차점 어레이에 대해, 행 디코더 및 열 디코더는 제1 그룹 디코더(210)에 연결되고, 워드 라인들은 행 디코더 및 선택된 교차점 어레이의 비휘발성 메모리 셀들에 연결되며, 비트 라인들은 열 디코더 및 선택된 교차점 어레이의 비휘발성 메모리 셀들에 연결된다. 추가로, 워드 라인들은 제1 선택된 메모리 셀에 연결된 선택된 워드 라인을 포함하고, 비트 라인들은 제1 선택된 메모리 셀에 연결된 선택된 비트 라인을 포함한다.
도 4a는 도 12의 경우들(1) 내지 (4)와 일치하는 메모리 셀들의 뱅크를 수반하는 판독 동작의 예시적인 타임라인을 도시한다. 타임라인은 행 디코더들을 구성하는 하나의 인스턴스, 및 판독 커맨드를 발행하고, 열 디코더들을 구성하고, 페이지 버퍼에 대한 데이터를 판독하고, 페이지 버퍼로부터 제어기에 데이터를 출력하는 다수의 인스턴스들을 포함한다. t0 내지 t1에서의 행 디코더들의 구성은, 제어기(120)가 메모리 셀들의 하나 이상의 선택된 뱅크들에 활성화 커맨드 및 행 어드레스를 발행하는 것을 수반할 수 있다. 행 어드레스는 선택된 행 디코더들에서 행 또는 워드 라인을 선택한다. 제어기는 또한, 도 1a와 일치하게, XPA들의 그룹 내의 선택된 XPA를 식별하기 위해 XPA 어드레스를 하나 이상의 선택된 뱅크에 발행할 수 있다. XPA 그룹 디코더(210)는 XPA 어드레스에 응답하여, 그룹 내의 선택된 XPA의 행을 선택하지만, 선택되지 않은 XPA들에서는 선택하지 않는다.
시간 기간 t1 내지 t3은 제1 판독 동작을 나타낸다. 시간 기간 t1 내지 t2에서, 제어기는 판독 커맨드를 발행하고 열 디코더들을 구성한다. 열 디코더들의 구성은, 제어기가 하나 이상의 선택된 뱅크들에 제1 열 어드레스를 발행하는 것을 수반할 수 있다. 제1 열 어드레스는 하나 이상의 선택된 뱅크들의 열 디코더들에서 제1 열 또는 비트 라인을 선택한다. 제어기는 또한, 도 1d와 일치하는 XPA 그룹들의 선택된 세트 또는 도 1e와 일치하는 XPA들의 선택된 세트를 식별하기 위해 세트 어드레스를 하나 이상의 선택된 뱅크들에 발행할 수 있다. XPA 그룹 디코더(210)는 세트 어드레스에 응답하여, 선택된 세트의 열을 선택하지만, 선택되지 않은 세트들에서는 선택하지 않는다.
각각의 선택된 뱅크는 메모리 셀들의 다수의, 예를 들어 256개의 선택된 XPA들을 포함한다. 각각의 선택된 XPA에 대해, 행 어드레스 및 제1 열 어드레스는 판독될 제1 선택된 메모리 셀을 식별한다. 시간 기간 t2 내지 t3에서, 감지 회로들은 제1 선택된 메모리 셀들로부터 데이터를 판독하고, 각각의 선택된 뱅크에 대한 페이지 버퍼에 데이터를 저장한다. 후속하여, 데이터는 제어기에 출력될 수 있다. 제어기는, 버퍼 내의 데이터 모두를 한 번에, 예를 들어 병렬로 판독하거나 한 번에 하나의 부분씩 데이터의 연속적인 부분들을 판독하기 위한 커맨드들을 페이지 버퍼에 발행할 수 있다.
시간 기간 t3 내지 t5는 제2 판독 동작을 나타낸다. 시간 기간 t3 내지 t4는 t1 내지 t2와 유사하지만, 제어기가 하나 이상의 선택된 뱅크들에 제2 열 어드레스를 발행하는 것을 수반한다. 제2 열 어드레스는 하나 이상의 선택된 뱅크들의 열 디코더들에서 제2 열 또는 비트 라인을 선택한다. 이전의 세트 어드레스와 동일하거나 상이한 세트 어드레스가 또한 제공될 수 있다. t1 내지 t2에서의 세트 어드레스는 제1 세트 어드레스일 수 있고, t3 내지 t4에서의 세트 어드레스는 제2 세트 어드레스일 수 있다.
각각의 선택된 XPA에 대해, 행 어드레스 및 열 어드레스는 판독될 제2 선택된 메모리 셀을 식별한다. 시간 기간 t4 내지 t5에서, 감지 회로들은 제2 선택된 메모리 셀들로부터 데이터를 판독하고, 각각의 선택된 뱅크에 대한 페이지 버퍼에 데이터를 저장한다. 후속하여, 데이터는 제어기에 출력될 수 있다. 제어기는 언급된 바와 같이, 버퍼에서 데이터를 판독하기 위한 커맨드를 페이지 버퍼에 발행할 수 있다.
행 디코더들을 재구성하지 않으면서, 선택된 워드 라인에 연결된 메모리 셀들에 대해 부가적인 판독 동작들이 수행될 수 있다. 일단 행 디코더들이, 예를 들어 t0 내지 t1에서 워드 라인을 선택하도록 구성되면, 행 디코더들은 그들의 구성을 t1 내지 t5로부터 그리고 그 후에 유지할 수 있다.
도 4b는 도 12의 경우들(3) 및 (4)와 일치하는 메모리 셀들의 뱅크를 수반하는 판독 동작의 예시적인 타임라인을 도시한다. XPA들 또는 XPA 그룹들의 상이한 세트들이 사용될 때, 전체 판독 시간이 감소되도록 개개의 판독 동작들에 대한 시간 기간들이 중첩되는 것이 가능하다. 부가적으로, 전력 소비는 중첩 판독 동작들의 수를 제한함으로써 제한된다. 이러한 예에서, t1 내지 t3에서의 제1 판독 동작은 t2 내지 t4에서의 제2 판독 동작과 중첩된다. 제1 판독 동작과 제2 판독 동작 사이의 중첩은 이러한 단순화된 예에서 t2 내지 t3에 있다. 중첩은 실제로 t2 이전에 또는 이후에 시작될 수 있다. 2개 초과의 판독 동작들이 중첩되도록 부가적인 판독 동작들이 또한 병렬로 수행될 수 있다. 예를 들어, t3 내지 t5에서의 제3 판독 동작은 t2 내지 t4에서 제2 판독 동작과 중첩될 수 있다.
중첩은, 제어기(120)가 XPA 그룹 디코더들 또는 XPA 디코더들에 커맨드 및 어드레스들을 전송하면서 또한 페이지 버퍼로부터 판독 데이터를 검색하도록 구성될 수 있기 때문에 가능하다.
시간 기간 t1 내지 t2에서, 제어기는 판독 커맨드를 발행하고, XPA 그룹들 또는 XPA들의 제1 세트에 대한 열 디코더들을 구성한다. 제어기는, 도 1d와 일치하는 XPA 그룹들의 선택된 세트 또는 도 1e와 일치하는 XPA들의 선택된 세트를 식별하기 위해 세트 어드레스를 하나 이상의 선택된 뱅크들에 발행한다. 시간 기간 t2 내지 t3에서, 감지 회로들은 XPA 그룹들 또는 XPA들의 제1 세트의 선택된 메모리 셀들로부터 데이터를 판독하고, 각각의 선택된 뱅크에 대한 페이지 버퍼에 데이터를 저장한다. 시간 기간 t2 내지 t3에서, 제어기는 또한 판독 커맨드를 발행하고, XPA 그룹들 또는 XPA들의 제2 세트에 대한 열 디코더들을 구성한다. 제어기는, 도 1d와 일치하는 XPA 그룹들의 선택된 세트 또는 도 1e와 일치하는 XPA들의 선택된 세트를 식별하기 위해 세트 어드레스를 하나 이상의 선택된 뱅크들에 발행한다. 시간 기간 t3 내지 t4에서, 감지 회로들은 XPA 그룹들 또는 XPA들의 제2 세트의 선택된 메모리 셀들로부터 데이터를 판독하고, 각각의 선택된 뱅크에 대한 페이지 버퍼에 데이터를 저장한다.
도 4a 및 도 4b에 도시된 시간 축을 따른 시간 기간들 사이의 간격이 단순화된 예라는 것을 유의한다. 시간 축 상의 지점들은 반드시 동일하게 이격될 필요는 없다.
도 5a 내지 도 8c에서, 각각의 XPA는 메모리 셀들의 4개의 행들에 연결된 4개의 워드 라인들 및 메모리 셀들의 4개의 열들에 연결된 4개의 비트 라인들을 갖는 것으로 단순화된 방식으로 도시된다. 워드 라인은 얇은 수평으로 연장되는 직사각형에 의해 표현되고, 비트 라인은 얇은 수직으로 연장되는 직사각형에 의해 표현된다. 부가적으로, 선택된 행 또는 열은 흑색으로 채워진 직사각형에 의해 표기되는 반면, 선택되지 않은 행 또는 열은 개방 직사각형에 의해 표기된다. 선택된 메모리 셀은 선택된 워드 라인과 선택된 비트 라인의 교점에서 흑색으로 채워진 정사각형에 의해 표기된다. 선택되지 않은 메모리 셀은 선택된 워드 라인과 선택되지 않은 비트 라인의 교점에, 또는 선택되지 않은 워드 라인과 선택된 비트 라인의 교점에 있다. 부가적으로, 페이지 버퍼(130)는, bit0, bit1...bit255로 라벨링된 비트들이 판독 동작에서 버퍼 내의 개개의 위치들로 판독되는 것으로 도시되어 있다.
도 5a는 도 1a의 Bank0의 그룹들(G0, G1...G255)의 교차점 어레이(X2) 내의 예시적인 제1 선택된 메모리 셀의 판독을 도시한다. 각각의 그룹은 언급된 바와 같이 4개의 XPA들(X0 내지 X3)을 포함한다. X2는 각각의 그룹 내의 선택된 XPA이다. G0에서, 행(510)은 선택된 행이고, 열(511)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(512)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. G1에서, 행(520)은 선택된 행이고, 열(521)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(522)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. G255에서, 행(530)은 선택된 행이고, 열(531)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(532)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 나머지 그룹들(G2 내지 G254) 각각에서 하나의 선택된 메모리 셀로부터 버퍼에 비트가 유사하게 제공될 수 있다.
그룹들(G0 내지 G255)에서, 판독 동작을 위해 동일한 XPA(X2)가 선택된다. 따라서, 선택된 XPA들은 그룹들 각각 내의 동일한 상대적 위치에 위치된다. 이러한 위치는 그룹의 좌측 하부이다. 유사하게, 각각의 선택된 XPA 내에서, 동일한 워드 라인 및 비트 라인이 선택된다. 따라서, 선택된 메모리 셀들은 선택된 XPA들 각각 내의 동일한 상대적 위치에 위치된다. 이러한 위치는 XPA의 좌측 하부이다.
따라서, XPA들의 그룹 내에서, 행이 선택된 XPA에서 활성화되고 선택된다.
도 5b는 도 5a의 판독 이후의 도 1a의 Bank0의 그룹들(G0, G1...G255)의 교차점 어레이(X2) 내의 예시적인 제2 선택된 메모리 셀의 판독을 도시한다. 일련의 연속적인 판독 동작에서, 선택된 행은 새로운 행을 선택하는 데 수반되는 시간을 절약하기 위해 유지된다. 따라서, G0, G1...G255에서, 선택된 행은 행(510, 520...530)으로서 유지된다. 그러나, 선택된 열은 선택된 메모리 셀이 도 5a에서와는 상이하도록 상이하다.
G0에서, 열(513)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(514)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. G1에서, 열(523)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(524)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. G255에서, 열(533)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(534)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다.
도 5a에서, X2의 좌측의 제1 열이 제1 판독 동작에서 선택되고, 도 5b에서, X2의 제2 열이 제2 판독 동작에서 선택된다. 그러나, 이는 단지 일 예일 뿐인데, 그 이유는 제어기가 뱅크에 열 어드레스를 제공할 때 임의의 열이 각각의 판독 동작에서 선택될 수 있기 때문이다.
도 6a는 도 1c의 Bank0의 교차점 어레이들(X0, X1...X255) 내의 예시적인 제1 선택된 메모리 셀의 판독을 도시한다. X0에서, 행(610)은 선택된 행이고, 열(611)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(612)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼(130)에 제공된다. X1에서, 행(620)은 선택된 행이고, 열(621)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(622)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. X255에서, 행(630)은 선택된 행이고, 열(631)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(632)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 나머지 XPA들(X2 내지 X254) 각각에서 하나의 선택된 메모리 셀로부터 버퍼에 비트가 유사하게 제공될 수 있다.
도 6b는 도 6a의 판독 이후의 도 1c의 Bank0의 교차점 어레이들(X0, X1...X255) 내의 예시적인 제2 선택된 메모리 셀의 판독을 도시한다. 선택된 행은 행(510)으로서 유지된다. X0에서, 열(613)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(614)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. X1에서, 열(623)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(624)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. X255에서, 열(633)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(634)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 이전과 같이, 제1 및 제2 열들이 각각 도 6a 및 도 6b의 제1 및 제2 판독 동작들에서 선택되지만, 제어기가 뱅크에 열 어드레스를 제공할 때 임의의 열이 각각의 판독 동작에서 선택될 수 있다.
도 7a는 도 1d의 Bank0의 Set(0)의 그룹들(G0(0), G1(0)...G255(0))의 교차점 어레이(X2) 내의 예시적인 제1 선택된 메모리 셀의 판독을 도시한다. Bank0의 Set(1)의 그룹들(G0(1), G1(1)...G255(1))이 또한 도시되어 있다. Set(2) 내지 Set(M-1)는 도시되지 않는다. 언급된 바와 같이, 판독 동작은 XPA 그룹들 세트에 대해 수행될 수 있으며, 여기서 다수의 세트들이 뱅크에서 제공된다. 이러한 예에서, 현재 판독 동작이 세트들 중 단지 하나만을 수반하더라도, XPA 및 행이 뱅크의 각각의 세트에서 선택된다. 예를 들어, X2는 각각의 그룹 및 세트 내의 선택된 XPA이다. 제1 행이 또한 각각의 그룹 및 세트에서 선택된다. 즉, 행들(710, 720...730)은 Set(0)의 G0(0), G1(0)...G255(0) 내의 선택된 행들이고, 행들(740, 750...760)은 Set(1)의 G0(1), G1(1)...G255(1) 내의 선택된 행들이다. 행들은 행을 선택하는 행 어드레스, 및 그룹 내의 XPA를 선택하는 XPA 어드레스를 XPA 그룹 디코더(210)에 제공함으로써 제어기에 의해 선택될 수 있다. XPA 그룹 디코더는 그룹 내의 선택된 XPA의 행 디코더를 사용하여 행을 선택하기 위해 제어 신호들을 전송하도록 어드레스들을 해석한다. 하나의 접근법에서, 이는 선택된 그리고 선택되지 않은 모든 세트들 둘 모두에 대해 발생할 수 있다.
이러한 제1 판독 동작은 Set(0)를 수반한다. G0(0)에서, 열(711)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(712)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. G1(0)에서, 열(721)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(722)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. G255(0)에서, 열(731)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(732)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 열들은 열을 선택하는 열 어드레스 및 Set(0)를 선택하는 세트 어드레스를 XPA 그룹 디코더(210)에 제공함으로써 제어기에 의해 선택될 수 있다. XPA 그룹 디코더는 선택된 그룹 내의 선택된 XPA의 열 디코더를 사용하여 열을 선택하기 위해 제어 신호들을 전송하도록 어드레스들을 해석한다. XPA 그룹 디코더는, 수신된 세트 어드레스에 기초하여 그것이 선택되는지 여부를 알기 위한 세트 식별자로 구성될 수 있다. 하나의 접근법에서, XPA 디코더가 선택되지 않으면, 그것은 XPA에서 열을 선택하지 않는다.
도 7b는 도 7a의 판독 이후의 도 1d의 Bank0의 Set(0)의 그룹들(G0(0), G1(0)...G255(0))의 교차점 어레이(X2) 내의 예시적인 제2 선택된 메모리 셀의 판독을 도시한다. 동일한 행이 각각의 그룹에서 계속 선택된다. 그러나, 동일한 세트(Set(0))에서 새로운 열이 선택된다.
이러한 제2 판독 동작은 Set(0)를 수반한다. G0(0)에서, 열(713)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(714)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. G1(0)에서, 열(723)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(724)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. G255(0)에서, 열(733)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(734)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 열들은 열을 선택하는 열 어드레스 및 Set(0)를 선택하는 세트 어드레스를 XPA 그룹 디코더에 제공함으로써 제어기에 의해 선택될 수 있다.
도 7c는 도 7b의 판독 이후의 도 1d의 Bank0의 Set(1)의 그룹들(G0(1), G1(1)...G255(1))의 교차점 어레이(X2) 내의 예시적인 부가적인 선택된 메모리 셀의 판독을 도시한다. 동일한 행이 각각의 그룹에서 계속 선택된다. 그러나, 새로운 세트(Set(1))에서 새로운 열이 선택된다.
이러한 제3 판독 동작은 Set(1)를 수반한다. G0(1)에서, 열(741)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(742)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. G1(1)에서, 열(751)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(752)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. G255(1)에서, 열(761)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(762)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 열들은 열을 선택하는 열 어드레스 및 Set(1)를 선택하는 세트 어드레스를 XPA 그룹 디코더에 제공함으로써 제어기에 의해 선택될 수 있다.
일반적으로, 다수의 세트들에 대한 판독 동작들은 임의의 순서로 발생할 수 있다. 예를 들어, 판독 동작들은 하나의 세트에서 발생하고, 이어서 다른 세트로 진행할 수 있다. 다른 접근법에서, 판독 동작들은 상이한 세트들 사이에서 전후로 점프한다.
도 7a에서, 열들(711, 721, 731)은 제1 열 어드레스에 의해 선택되며, 제1 판독 커맨드에 응답하여 수행되는 제1 판독 동작에서 제1 선택된 비트 라인들을 표현한다. 도 7b에서, 열들(713, 723, 733)은 제2 열 어드레스에 의해 선택되며, 제2 판독 커맨드에 응답하여 수행되는 제2 판독 동작에서 제2 선택된 비트 라인들을 표현한다. 도 7c에서, 열들(741, 751, 761)은 부가적인 열 어드레스에 의해 선택되며, 부가적인 판독 커맨드에 응답하여 수행되는 부가적인 판독 동작에서 부가적인 선택된 비트 라인들을 표현한다.
도 7a 내지 도 7c는 한 번에 하나의 세트씩 상이한 세트들에서 그룹들을 판독하는 일 예를 제공한다. 세트들은 제어기가 세트 어드레스를 뱅크에 제공할 때 임의의 순서로 선택될 수 있다. 이러한 접근법은, 행의 선택을 유지하면서 메모리 셀들의 상이한 세트들에 걸쳐 많은 판독 동작들을 수행함으로써 판독 시간을 감소시킬 수 있으며, 따라서 새로운 행의 선택을 회피함으로써 시간을 절약한다. 추가로, 페이지 버퍼 및 연관된 I/O 회로부는 비교적 작게 유지될 수 있는데, 그 이유는 그들이 메모리 셀들의 하나의 세트에 대해 크기설정될 수 있기 때문이다.
도 7a 내지 도 7c에서, Set(0)는 뱅크 내의 교차점 어레이 그룹들의 제1 세트의 일 예를 제공하며, 여기서 메모리 셀들(712, 722, 732)은 제1 선택된 메모리 셀들이다. Set(1)은 뱅크 내의 교차점 어레이 그룹들의 제2 세트의 일 예를 제공하며, 여기서 메모리 셀들(742, 752, 762)은 제2 선택된 메모리 셀들이다.
도 8a는 도 1e의 Bank0의 Set(0)의 교차점 어레이들(X0(0), X1(0)...X255(0)) 내의 예시적인 제1 선택된 메모리 셀의 판독을 도시한다. Bank0의 Set(1)의 XPA들(X0(1), X1(1)...X255(1)), 및 Bank0의 Set(2)의 XPA들(X0(2), X1(2)...X255(2))이 또한 도시되어 있다. Set(3) 내지 Set(M-1)는 도시되지 않는다.
이러한 예에서, 현재 판독 동작이 세트들 중 단지 하나만을 수반하더라도, 행이 뱅크의 각각의 세트에서 선택된다. 예를 들어, 제1 행이 각각의 그룹 및 세트에서 선택된다. 즉, 행들(810, 820...830)은 Set(0)의 X0(0), X1(0)...X255(0) 내의 선택된 행들이고, 행들(840, 850...860)은 Set(1)의 X0(1), X1(1)...X255(1) 내의 선택된 행들이며, 행들(870, 880...890)은 Set(2)의 X0(2), X1(2)...X255(2) 내의 선택된 행들이다. 행들은 행을 선택하는 행 어드레스를 XPA 디코더(210a)에 제공함으로써 제어기에 의해 선택될 수 있다.
이러한 제1 판독 동작은 Set(0)를 수반한다. X0(0)에서, 열(811)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(812)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. X1(0)에서, 열(821)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(822)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. X255(0)에서, 열(831)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(832)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 열들은 열을 선택하는 열 어드레스 및 Set(0)를 선택하는 세트 어드레스를 XPA 디코더(210a)에 제공함으로써 제어기에 의해 선택될 수 있다.
도 8b는 도 8a의 판독 이후의 도 1e의 Bank0의 Set(0)의 교차점 어레이들(X0(0), X1(0)...X255(0)) 내의 예시적인 제2 선택된 메모리 셀의 판독을 도시한다. 행 선택이 유지된다. 이러한 제2 판독 동작은 또한 Set(0)를 수반한다. X0(0)에서, 열(813)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(814)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. X1(0)에서, 열(823)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(824)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. X255(0)에서, 열(833)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(834)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 열들은 열을 선택하는 열 어드레스 및 Set(0)를 선택하는 세트 어드레스를 제공함으로써 제어기에 의해 선택될 수 있다.
도 8c는 도 8b의 판독 이후의 도 1e의 Bank0의 Set(1)의 교차점 어레이들(X0(1), X1(1)...X255(1)) 내의 예시적인 부가적인 선택된 메모리 셀의 판독을 도시한다. 행 선택이 유지된다. 이러한 제3 판독 동작은 Set(1)를 수반한다. X0(1)에서, 열(841)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(842)을 식별하고, 그로부터 비트(bit0)가 페이지 버퍼에 제공된다. X1(1)에서, 열(851)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(852)을 식별하고, 그로부터 비트(bit1)가 페이지 버퍼에 제공된다. X255(1)에서, 열(861)은 선택된 열이며, 그에 의해, 선택된 메모리 셀(862)을 식별하고, 그로부터 비트(bit255)가 페이지 버퍼에 제공된다. 열들은 열을 선택하는 열 어드레스 및 Set(1)를 선택하는 세트 어드레스를 XPA 디코더(210a)에 제공함으로써 제어기에 의해 선택될 수 있다.
제3 세트(Set(2))는 도 8a 내지 도 8c의 예들에서 판독되지 않는다. 뱅크 내의 다른 세트에 대해 판독 동작이 발생하는 동안, 워드 라인이 선택되지만 판독 동작이 발생하지 않는 뱅크 내의 세트를 갖는 것이 가능하다.
도 9a는 도 12의 경우(1)과 일치하는, 교차점 어레이 그룹들 내의 메모리 셀들을 판독하기 위한 예시적인 프로세스의 흐름도를 도시한다. 단계(900)에서, 제어기는 판독을 위해 뱅크, 교차점 어레이(XPA), 행 및 열을 선택한다. 이것은, 예를 들어 호스트로부터 수신된 판독 커맨드에 응답하여 이루어질 수 있다. 이러한 단계는, 예를 들어 XPA 그룹 디코더들에서, 관련 커맨드들 및 어드레스들을 메모리 셀들의 뱅크들에 전송하기 전에 제어기 내에서 내부적으로 수행될 수 있다. 단계(901)에서, 제어기는 활성화 커맨드 및 XPA 및 행 어드레스들을 선택된 뱅크에 발행한다. 활성화 커맨드는, 행 어드레스가 제공되고 있고 행 디코더가 대응하는 워드 라인을 선택하도록 구성되어야 한다는 것을 선택된 뱅크에 통지한다. 활성화 커맨드는 DRAM 표준, 즉 JEDEC DDR5에 사용되는 것과 유사할 수 있다.
단계(902)에서, 선택된 뱅크 내의 각각의 XPA 그룹에 대한 XPA 그룹 디코더(210)는, 워드 라인 판독 전압(VWL)을 선택된 워드 라인(WL)에 전달하고 나머지 WL들을 격리시키도록, 선택된 XPA의 행 디코더를 구성한다. 예를 들어, XPA 그룹 디코더는 도 2a와 관련하여 논의된 바와 같이 워드 라인 디코더 트랜지스터들 및 격리 트랜지스터들을 구성할 수 있다. 단계(903)에서, 제어기는, 예를 들어 XPA 그룹 디코더들에서 판독 커맨드 및 열 어드레스를 선택된 뱅크에 발행한다. 단계(904)에서, 이에 응답하여, 선택된 뱅크 내의 각각의 XPA 그룹에 대한 XPA 그룹 디코더는, 비트 라인 판독 전압(VBL)을 선택된 비트 라인(BL)에 전달하고 나머지 BL들을 격리시키도록, 선택된 XPA의 열 디코더를 구성한다. 단계(905)에서, 선택된 뱅크 내의 각각의 XPA 그룹의 감지 회로는 선택된 WL 및 선택된 BL에 연결된 선택된 메모리 셀을 판독하고, 데이터, 예를 들어 비트를 페이지 버퍼에 저장한다. 단계(906)에서, 제어기는 선택된 뱅크에 대한 페이지 버퍼로부터, 각각의 XPA 그룹으로부터 하나의 비트씩 비트들을 판독한다.
결정 단계(907)는 선택된 행 내의 다른 메모리 셀이 판독되어야 하는지 여부를 결정한다. 결정 단계(907)가 참이면, 단계(908)에서 제어기는 판독을 위해 다른 열을 선택하고, 단계(903)가 수행된다. 결정 단계(907)가 거짓이면, 결정 단계(909)는 다른 행 내의 다른 메모리 셀이 판독되어야 하는지 여부를 결정한다. 결정 단계(909)가 거짓이면, 단계(910)에서 판독 동작들이 완료된다. 결정 단계(909)가 참이면, 단계(900)가 반복되며, 여기서 제어기는 판독을 위해 뱅크, 교차점 어레이(XPA), 행 및 열을 선택한다.
도 9b는 도 12의 경우(2)와 일치하는, 교차점 어레이들 내의 메모리 셀들을 판독하기 위한 예시적인 프로세스의 흐름도를 도시한다. 프로세스는 반복된 참조 번호들(903, 907 내지 910)에 의해 표시된 바와 같이 도 9a로부터의 일부 반복된 단계들을 포함한다. 단계들(900a 내지 902a, 904a 내지 906a)은 도 9a의 단계들(900 내지 902, 904 내지 906)과 각각 유사하다.
단계(900a)에서, 제어기는 판독을 위해 뱅크, 행 및 열을 선택한다. 하나의 접근법에서, XPA는 모든 XPA들이 수반되기 때문에 선택되지 않는다. 단계(901)에서, 제어기는, 예를 들어 XPA 디코더들(210a)에서 활성화 커맨드 및 행 어드레스들을 선택된 뱅크에 발행한다. 하나의 접근법에서, XPA 어드레스는 생략될 수 있다.
단계(902a)에서, 선택된 뱅크 내의 각각의 XPA에 대한 디코더(210a)는, 워드 라인 판독 전압(VWL)을 선택된 워드 라인(WL)에 전달하고 나머지 WL들을 격리시키도록 행 디코더를 구성한다. 단계(904a)에서, 선택된 뱅크 내의 각각의 XPA에 대한 디코더는, 비트 라인 판독 전압(VBL)을 선택된 비트 라인(BL)에 전달하고 나머지 BL들을 격리시키도록 열 디코더를 구성한다. 단계(905a)에서, 선택된 뱅크 내의 각각의 XPA의 감지 회로는 선택된 WL 및 선택된 BL에 연결된 선택된 메모리 셀을 판독하고, 데이터, 예를 들어 비트를 페이지 버퍼에 저장한다. 단계(906)에서, 제어기는 선택된 뱅크에 대한 페이지 버퍼로부터, 각각의 XPA로부터 하나의 비트씩 비트들을 판독한다.
도 10a는 도 12의 경우(3)과 일치하는, 교차점 어레이 그룹들의 상이한 세트들 내의 메모리 셀들을 판독하기 위한 예시적인 프로세스의 흐름도를 도시한다. 단계(1000)에서, 제어기는 판독을 위해 뱅크, XPA 그룹들의 세트, 각각의 그룹 내의 XPA, 행 및 열을 선택한다. 이것은, 예를 들어 호스트로부터 수신된 판독 커맨드에 응답하여 이루어질 수 있다. 이러한 단계는 관련 커맨드들 및 어드레스들을 메모리 셀들의 뱅크들에 전송하기 전에 제어기 내에서 내부적으로 수행될 수 있다. 단계(1001)에서, 제어기는, 예를 들어 XPA 그룹 디코더들에서 활성화 커맨드 및 XPA 및 행 어드레스들을 선택된 뱅크 내의 XPA 그룹들의 각각의 세트에 발행한다.
단계(1002)에서, XPA 그룹들의 각각의 세트 내의 각각의 XPA 그룹에 대한 XPA 그룹 디코더(210)는, VWL을 선택된 WL에 전달하고 나머지 WL들을 격리시키도록, 선택된 XPA의 행 디코더를 구성한다. 단계(1003)에서, 제어기는 판독 커맨드 및 열 어드레스를 XPA 그룹들의 선택된 세트에 발행한다. 단계(1004)에서, XPA 그룹들의 선택된 세트 내의 각각의 XPA 그룹에 대한 XPA 그룹 디코더는, VBL을 선택된 BL에 전달하고 나머지 BL들을 격리시키도록, 선택된 XPA의 열 디코더를 구성한다. 단계(1005)에서, XPA 그룹들의 선택된 세트 내의 각각의 XPA 그룹의 감지 회로는 선택된 WL 및 선택된 BL에 연결된 선택된 메모리 셀을 판독하고, 데이터, 예를 들어 비트를 페이지 버퍼에 저장한다. 단계(1006)에서, 제어기는 선택된 뱅크에 대한 페이지 버퍼로부터, 각각의 XPA 그룹으로부터 하나의 비트씩 비트들을 판독한다.
결정 단계(1007)는 XPA 그룹들의 현재 선택된 세트 내의 선택된 행 내의 다른 메모리 셀이 판독되어야 하는지 여부를 결정한다. 결정 단계(1007)가 참이면, 단계(1008)에서 제어기는 판독을 위해 다른 열을 선택한다. 이어서, 단계(1003)가 반복되며, 여기서 제어기는 판독 커맨드 및 새로운 열 어드레스를 XPA 그룹들의 현재 세트에 발행한다.
결정 단계(1007)가 거짓이면, 결정 단계(1009)는 XPA 그룹들의 다른 세트 내의 선택된 행 내의 다른 메모리 셀이 판독되어야 하는지 여부를 결정한다. 결정 단계(1009)가 참이면, 단계(1010)에서 제어기는 선택된 뱅크에서 XPA 그룹들의 다른 세트를 선택한다. 이어서, 단계(1003)가 반복되며, 여기서 제어기는 판독 커맨드 및 열 어드레스를 XPA 그룹들의 새로운 세트에 발행한다. 결정 단계(1009)가 거짓이면, 결정 단계(1011)는 다른 행 내의(XPA 그룹들의 현재 선택된 세트 내의 또는 XPA 그룹들의 다른 세트 내의) 다른 메모리 셀이 판독되어야 하는지 여부를 결정한다. 결정 단계(1011)가 거짓이면, 단계(1012)에서 판독 동작들이 완료된다. 단계(1011)가 참이면, 단계(1000)가 반복된다.
결정 단계들(1007, 1009, 1011)은 다음 판독 동작의 3개의 상이한 경우들을 표현한다. 결정 단계(1007)는 다음 판독 동작이 이전 판독 동작과 동일한 행, XPA 그룹 및 세트에서 이루어지는지를 결정한다. 결정 단계(1009)는 다음 판독 동작이 이전 판독 동작과 동일한 행에서 이루어지지만 XPA 그룹들의 새로운 세트에서 이루어지는지를 결정한다. 결정 단계(1011)는 다음 판독 동작이 이전 판독 동작의 행과는 상이한 행에서 이루어지는지를 결정한다.
도 10b는 도 12의 경우(4)와 일치하는, 교차점 어레이들의 상이한 세트들 내의 메모리 셀들을 판독하기 위한 예시적인 프로세스의 흐름도를 도시한다. 프로세스는 반복된 참조 번호들(1008, 1012)에 의해 표시된 바와 같이 도 10a로부터의 일부 반복된 단계들을 포함한다. 단계들(1000a 내지 1007a, 1009a 내지 1011a)은 도 10a의 단계들(1000 내지 1007, 1009 내지 1011)과 각각 유사하다.
단계(1000a)에서, 제어기는 판독을 위해 뱅크, XPA들의 세트들, 및 행 및 열을 선택한다. 이것은, 예를 들어 호스트로부터 수신된 판독 커맨드에 응답하여 이루어질 수 있다. 이러한 단계는 관련 커맨드들 및 어드레스들을 메모리 셀들의 뱅크들에 전송하기 전에 제어기 내에서 내부적으로 수행될 수 있다. 단계(1001a)에서, 제어기는 활성화 커맨드 및 XPA 및 행 어드레스들을 선택된 뱅크 내의 XPA들의 각각의 세트에 발행한다.
단계(1002a)에서, 이에 응답하여, XPA들의 각각의 세트 내의 각각의 XPA에 대한 XPA 디코더(210a)는, VWL을 선택된 WL에 전달하고 나머지 WL들을 격리시키도록 행 디코더를 구성한다. 단계(1003a)에서, 제어기는 판독 커맨드 및 열 어드레스를 XPA들의 선택된 세트에 발행한다. 단계(1004a)에서, 이에 응답하여, XPA들의 각각의 선택된 세트에 대한 XPA 디코더는, VBL을 선택된 BL에 전달하고 나머지 BL들을 격리시키도록 열 디코더를 구성한다. 단계(1005a)에서, XPA들의 선택된 세트 내의 각각의 XPA의 감지 회로는 선택된 WL 및 선택된 BL에 연결된 선택된 메모리 셀을 판독하고, 데이터, 예를 들어 비트를 페이지 버퍼에 저장한다. 단계(1006a)에서, 제어기는 선택된 뱅크에 대한 페이지 버퍼로부터, 각각의 XPA로부터 하나의 비트씩 비트들을 판독한다.
결정 단계(1007a)는 XPA들의 현재 선택된 세트 내의 선택된 행 내의 다른 메모리 셀이 판독되어야 하는지 여부를 결정한다. 결정 단계(1007a)가 참이면, 단계(1008)에서 제어기는 판독을 위해 다른 열을 선택한다. 이어서, 단계(1003a)가 반복되며, 여기서 제어기는 판독 커맨드 및 새로운 열 어드레스를 XPA들의 현재 세트에 발행한다. 결정 단계(1007a)가 거짓이면, 결정 단계(1009a)는 XPA들의 다른 세트 내의 선택된 행 내의 다른 메모리 셀이 판독되어야 하는지 여부를 결정한다. 결정 단계(1009a)가 참이면, 단계(1010a)에서 제어기는 선택된 뱅크에서 XPA들의 다른 세트를 선택한다. 이어서, 단계(1003a)가 반복되며, 여기서 제어기는 판독 커맨드 및 열 어드레스를 XPA들의 새로운 세트에 발행한다. 결정 단계(1009a)가 거짓이면, 결정 단계(1011a)는 다른 행 내의(XPA들의 현재 선택된 세트 내의 또는 XPA들의 다른 세트 내의) 다른 메모리 셀이 판독되어야 하는지 여부를 결정한다. 결정 단계(1011a)가 거짓이면, 단계(1012)에서 판독 동작들이 완료된다. 결정 단계(1011a)가 참이면, 단계(100a)가 반복된다.
결정 단계들(1007a, 1009a, 1011a)은 다음 판독 동작의 3개의 상이한 경우들을 표현한다. 결정 단계(1007a)는 다음 판독 동작이 이전 판독 동작과 동일한 행 및 XPA들의 세트에서 이루어지는지를 결정한다. 결정 단계(1009a)는 다음 판독 동작이 이전 판독 동작과 동일한 행에서 이루어지지만 XPA들의 새로운 세트에서 이루어지는지를 결정한다. 결정 단계(1011a)는 다음 판독 동작이 이전 판독 동작의 행과는 상이한 행에서 이루어지는지를 결정한다.
도 11a 내지 도 11e의 커맨드 및 어드레스들은 제어기(120)에 의해 XPA 디코더(210 또는 210a)에 제공될 수 있다.
도 10c는 도 9a의 단계(902), 도 9b의 단계(902a), 도 10a의 단계(1002) 및 도 10b의 단계(1002a)를 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다. 단계(1020)는 선택된 워드 라인에 대한 워드 라인 디코더 트랜지스터를 전도성 상태로 제공하는 단계를 포함한다. 단계(1021)는 선택되지 않은 워드 라인들에 대한 워드 라인 디코더 트랜지스터들을 비전도성 상태로 제공하는 단계를 포함한다. 단계(1022)는 선택된 워드 라인에 대한 워드 라인 격리 트랜지스터를 비전도성 상태로 제공하는 단계를 포함한다. 단계(1023)는 선택되지 않은 워드 라인들에 대한 워드 라인 격리 트랜지스터들을 전도성 상태로 제공하는 단계를 포함한다.
도 10d는 도 9a의 단계(904), 도 9b의 단계(904a), 도 10a의 단계(1004) 및 도 10b의 단계(1004a)를 수행하기 위한 예시적인 프로세스의 흐름도를 도시한다. 단계(1030)는 선택된 비트 라인에 대한 비트 라인 디코더 트랜지스터를 전도성 상태로 제공하는 단계를 포함한다. 단계(1031)는 선택되지 않은 비트 라인들에 대한 비트 라인 디코더 트랜지스터들을 비전도성 상태로 제공하는 단계를 포함한다. 단계(1032)는 선택된 비트 라인에 대한 비트 라인 격리 트랜지스터를 비전도성 상태로 제공하는 단계를 포함한다. 단계(1033)는 선택되지 않은 비트 라인들에 대한 비트 라인 격리 트랜지스터들을 전도성 상태로 제공하는 단계를 포함한다.
도 11a는 도 12의 경우들(2) 및 (4)와 일치하는, 행을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스들을 포함하는 시퀀스(1100)를 도시한다. 제어기는 활성화 커맨드(1101)를 뱅크들에 발행하여, 예를 들어 판독 동작을 위해 선택될 행들을 식별하는 어드레스들이 뒤따를 것이라는 것을 그 뱅크들에게 지시할 수 있다. 뱅크 어드레스(1102)는 동작을 위해 선택된 하나 이상의 뱅크들을 식별한다. 행 어드레스(1104)는 뱅크 내의 XPA들의 행을 식별한다.
도 11b는 도 12의 경우들(1) 및 (3)과 일치하는, 메모리 셀들의 행들을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스들을 포함하는 시퀀스(1110)를 도시한다. 제어기는 활성화 커맨드(1101)을 발행할 수 있다. 뱅크 어드레스(1102)는 동작을 위해 선택된 하나 이상의 뱅크들을 식별한다. XPA 어드레스(1103)는 XPA들의 그룹 내의 선택된 XPA를 식별한다. 행 어드레스(1104)는 선택된 XPA의 행을 식별한다.
도 11c는 도 12의 경우들(1) 및 (2)와 일치하는, 판독 동작을 수행하고 열을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스를 포함하는 시퀀스(1120)를 도시한다. 판독 커맨드(1131)은, 예를 들어 판독 동작을 위해 선택될 열들을 식별하는 어드레스가 뒤따를 것이라는 것을 뱅크들에게 통지한다. 열 어드레스(1132)는 열을 선택한다.
도 11d는 도 12의 경우(3)과 일치하는, 판독 동작을 수행하고 XPA 그룹들의 세트 및 열을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스들을 포함하는 시퀀스(1130)를 도시한다. 판독 커맨드(1131)가 발행된다. XPA 그룹 어드레스의 세트(1141)는 뱅크 내의 다수의 이용가능한 XPA 그룹 중에서 XPA 그룹들의 세트를 선택한다. 열 어드레스(1132)는 열을 선택한다.
도 11e는 도 12의 경우(4)와 일치하는, 판독 동작을 수행하고 XPA들의 세트 및 열을 선택하기 위해 제어기에 의해 제공되는 커맨드 및 어드레스들을 포함하는 시퀀스(1140)를 도시한다. 판독 커맨드(1131)가 발행된다. XPA 어드레스의 세트(1151)는 뱅크 내의 XPA들의 다수의 이용가능한 세트들 중에서 XPA들의 세트를 선택한다. 열 어드레스(1132)는 열을 선택한다.
도 12는 도면들을 교차-참조하여, 그룹들 및 세트들의 사용에 관한 교차점 어레이(XPA)들에 대한 예시적인 경우들을 도시한다. 경우(1)에서, XPA들은 그룹화되고 세트들로 그룹화되지 않는다. 이러한 경우는 도 1a, 도 5a, 도 5b, 도 9a, 도 11b 및 도 11c와 일치한다. 경우(2)에서, XPA들은 그룹화되지 않고 세트들로 그룹화되지 않는다. 이러한 경우는 도 1c, 도 6a, 도 6b, 도 9b, 도 11a 및 도 11c와 일치한다. 경우(3)에서, XPA들은 그룹화되고 세트들로 그룹화된다. 이러한 경우는 도 1d, 도 7a 내지 도 7c, 도 10a, 도 11b 및 도 11d와 일치한다. 경우(4)에서, XPA들은 그룹화되는 것이 아니라 세트들로 그룹화된다. 이러한 경우는 도 1e, 도 8a, 도 8b, 도 10b, 도 11a 및 도 11e와 일치한다.
따라서, 일 구현예에서, 장치가,
뱅크 내의 교차점 어레이 그룹들의 제1 세트 - 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹은 제1 그룹 디코더 및 선택된 교차점 어레이를 포함하고, 각각의 선택된 교차점 어레이는 비휘발성 메모리 셀들을 포함함 -; 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹 내의 각각의 선택된 교차점 어레이에 대해, 제1 그룹 디코더에 연결된 행 디코더 및 열 디코더, 행 디코더 및 선택된 교차점 어레이의 비휘발성 메모리 셀들에 연결된 워드 라인들, 및 열 디코더 및 선택된 교차점 어레이의 비휘발성 메모리 셀들에 연결된 비트 라인들 - 워드 라인들은 제1 선택된 메모리 셀에 연결된 선택된 워드 라인을 포함하고, 비트 라인들은 제1 선택된 메모리 셀에 연결된 선택된 비트 라인을 포함함 -; 및 각각의 제1 그룹 디코더에 연결된 제어기를 포함한다는 것을 알 수 있다.
제어기는, 각각의 제1 선택된 메모리 셀을 판독하기 위해, 워드 라인 판독 전압을 선택된 워드 라인에 전달하도록 선택된 교차점 어레이의 행 디코더를 구성하기 위해 활성화 커맨드, 행 어드레스 및 교차점 어레이 어드레스를 제1 그룹 디코더에 발행하고 - 선택된 교차점 어레이는 교차점 어레이 어드레스에 의해 식별되고, 선택된 워드 라인은 행 어드레스에 의해 식별됨 -; 비트 라인 판독 전압을 선택된 비트 라인에 전달하도록 선택된 교차점 어레이의 열 디코더를 구성하기 위해 제1 판독 커맨드 및 제1 열 어드레스를 제1 그룹 디코더에 발행하도록 - 선택된 비트 라인은 제1 열 어드레스에 의해 식별됨 - 구성된다.
다른 구현예에서, 방법은, 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에서 활성화 커맨드, 행 어드레스 및 교차점 어레이 어드레스를 수신하는 단계 - 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹은 비휘발성 메모리 셀들을 포함하며, 워드 라인들은 행 디코더에 연결되고, 비트 라인들은 열 디코더에 연결됨 -; 활성화 커맨드, 행 어드레스 및 교차점 어레이 어드레스의 수신에 응답하여, 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에 대해, 워드 라인 판독 전압을 행 어드레스에 의해 식별된 선택된 워드 라인에 전달하도록 교차점 어레이 어드레스에 의해 식별된 선택된 교차점 어레이의 행 디코더를 구성하는 단계; 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에서 제1 판독 커맨드 및 제1 열 어드레스를 수신하는 것에 응답하여, 비트 라인 판독 전압을 제1 열 어드레스에 의해 식별된 선택된 비트 라인에 전달하도록 선택된 교차점 어레이의 열 디코더를 구성하고, 선택된 워드 라인 및 선택된 비트 라인에 연결된 제1 선택된 메모리 셀을 판독하는 단계; 및 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에서 행 어드레스를 다시 수신하지 않으면서, 적어도 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹 내의 제2 선택된 메모리 셀의 판독까지, 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹 내의 제1 선택된 메모리 셀의 판독 이후 행 디코더의 구성을 계속하는 단계 - 제2 선택된 메모리 셀은 선택된 워드 라인에 연결됨 - 를 포함한다.
다른 구현예에서, 장치는 제어기를 포함하며, 제어기는, 교차점 어레이들의 제1 세트 및 교차점 어레이들의 제2 세트에 대한 행 디코더들을 구성하기 위한 커맨드를 발행하고; 교차점 어레이들의 제1 세트 내의 선택된 비휘발성 메모리 셀들을 판독하기 위해 교차점 어레이들의 제1 세트에 대한 열 디코더들을 구성하기 위한 제1 커맨드를 발행하고; 행 디코더들을 구성하기 위한 커맨드를 교차점 어레이들의 제2 세트에 재발행하지 않으면서, 교차점 어레이들의 제2 세트 내의 선택된 비휘발성 메모리 셀들을 판독하기 위해 교차점 어레이들의 제2 세트에 대한 열 디코더들을 구성하기 위한 제2 커맨드를 발행하도록 구성된다. 장치는, 행 디코더들을 구성하기 위한 커맨드에 응답하여 판독을 위해 교차점 어레이들의 제1 세트의 개개의 행 디코더들을 구성하기 위한 수단; 행 디코더들을 구성하기 위한 커맨드에 응답하여 판독을 위해 교차점 어레이들의 제2 세트의 개개의 행 디코더들을 구성하기 위한 수단; 제1 커맨드에 응답하여 판독을 위해 교차점 어레이들의 제1 세트의 개개의 열 디코더들을 구성하기 위한 수단; 및 제2 커맨드에 응답하여 판독을 위해 교차점 어레이들의 제2 세트의 개개의 열 디코더들을 구성하기 위한 수단을 더 포함한다.
개개의 행 디코더들을 구성하기 위한 수단은, 예를 들어 XPA 그룹 디코더(210) 또는 XPA 디코더(210a), 워드 라인 디코더 트랜지스터들(Wd0 내지 Wd3) 및 워드 라인 격리 트랜지스터들(W0 내지 W3)을 포함할 수 있다. 개개의 행 디코더들을 구성하기 위한 수단은 도 10c의 흐름도의 프로세스를 수행할 수 있다.
개개의 열 디코더들을 구성하기 위한 수단은, 예를 들어 XPA 그룹 디코더(210) 또는 XPA 디코더(210a), 비트 라인 디코더 트랜지스터들(Bd0 내지 Bd3) 및 비트 라인 격리 트랜지스터들(B0 내지 B3)을 포함할 수 있다. 개개의 열 디코더들을 구성하기 위한 수단은 도 10d의 흐름도의 프로세스를 수행할 수 있다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적들을 위해 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 위의 교시들을 고려하여 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (15)

  1. 장치로서,
    뱅크(Bank0...Bank15) 내의 교차점 어레이 그룹들의 제1 세트(Set(0)) - 상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹(G0, G1...G255, G0(0) 내지 G255(0), G0(1) 내지 G255(1), G0(M-1) 내지 G255(M-1))은 제1 그룹 디코더(210, GDec0 내지 GDec255, GDec0(0) 내지 GDec255(0), GDec0(1) 내지 GDec255(1), GDec0(M-1) 내지 GDec255(M-1)) 및 선택된 교차점 어레이(X0 내지 X3, X0(0) 내지 X255(0))를 포함하고, 각각의 선택된 교차점 어레이는 비휘발성 메모리 셀들(M00, M01, M02, M03; M10, M11, M12, M13; M20, M21, M22, M23; M30, M31, M32, M33)을 포함함 -;
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹 내의 각각의 선택된 교차점 어레이에 대해, 상기 제1 그룹 디코더에 연결된 행 디코더(row decoder)(211, 221, 231, 241) 및 열 디코더(column decoder)(213, 223, 233, 243), 상기 행 디코더 및 상기 선택된 교차점 어레이의 비휘발성 메모리 셀들에 연결된 워드 라인들(212, 222, 232, 242), 및 상기 열 디코더 및 상기 선택된 교차점 어레이의 비휘발성 메모리 셀들에 연결된 비트 라인들(214, 224, 234, 244) - 상기 워드 라인들은 제1 선택된 메모리 셀에 연결된 선택된 워드 라인(WL2)을 포함하고, 상기 비트 라인들은 상기 제1 선택된 메모리 셀에 연결된 선택된 비트 라인(BL0)을 포함함 -; 및
    각각의 제1 그룹 디코더에 연결된 제어기(120)를 포함하며,
    상기 제어기는, 각각의 제1 선택된 메모리 셀을 판독하기 위해,
    워드 라인 판독 전압을 상기 선택된 워드 라인에 전달하도록 상기 선택된 교차점 어레이의 상기 행 디코더를 구성하기 위해 활성화 커맨드, 행 어드레스 및 교차점 어레이 어드레스를 상기 제1 그룹 디코더에 발행하고 - 상기 선택된 교차점 어레이는 상기 교차점 어레이 어드레스에 의해 식별되고, 상기 선택된 워드 라인은 상기 행 어드레스에 의해 식별됨 -;
    비트 라인 판독 전압을 상기 선택된 비트 라인에 전달하도록 상기 선택된 교차점 어레이의 상기 열 디코더를 구성하기 위해 제1 판독 커맨드 및 제1 열 어드레스를 상기 제1 그룹 디코더에 발행하도록 - 상기 선택된 비트 라인은 상기 제1 열 어드레스에 의해 식별됨 - 구성되는, 장치.
  2. 제1항에 있어서,
    상기 제1 판독 커맨드와 관련하여 각각의 제1 선택된 메모리 셀로부터 데이터의 비트를 병렬로 수신하도록 구성된 페이지 버퍼(130)를 더 포함하는, 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 선택된 교차점 어레이에 대해, 상기 제어기는, 상기 선택된 워드 라인 및 제2 선택된 비트 라인에 연결된 제2 선택된 메모리 셀의 판독을 수행하기 위해,
    비트 라인 판독 전압을 상기 제2 선택된 비트 라인에 전달하도록 상기 열 디코더를 구성하기 위해 제2 판독 커맨드 및 제2 열 어드레스를 상기 제1 그룹 디코더에 발행하도록 - 상기 제2 선택된 비트 라인은 상기 제2 열 어드레스에 의해 식별됨 - 구성되는, 장치.
  4. 제3항에 있어서,
    상기 제어기에 의해 판독되기 위해 상기 제1 판독 커맨드와 관련하여 상기 교차점 어레이 그룹들의 제1 세트의 각각의 그룹의 상기 제1 선택된 메모리 셀로부터 데이터의 비트를 병렬로 수신하고, 후속하여, 상기 제어기에 의해 판독되기 위해 상기 제2 판독 커맨드와 관련하여 상기 교차점 어레이 그룹들의 제1 세트의 각각의 그룹의 상기 제2 선택된 메모리 셀로부터 데이터의 비트를 병렬로 수신하도록 구성된 페이지 버퍼(130)를 더 포함하는, 장치.
  5. 제3항에 있어서,
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 선택된 교차점 어레이에 대해,
    상기 제1 선택된 메모리 셀의 상기 판독 이후, 상기 선택된 교차점 어레이의 상기 행 디코더는, 상기 제어기가 다른 활성화 커맨드를 상기 교차점 어레이 그룹들의 제1 세트에 발행하지 않으면서, 적어도 상기 제2 선택된 메모리 셀의 상기 판독 이후까지 상기 워드 라인 판독 전압을 상기 선택된 워드 라인에 전달하도록 자신의 구성을 유지하는, 장치.
  6. 제3항에 있어서,
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 선택된 교차점 어레이에 대해,
    상기 제1 선택된 메모리 셀의 상기 판독 이후, 상기 선택된 교차점 어레이의 상기 행 디코더는, 상기 제어기가 상기 행 어드레스를 상기 교차점 어레이 그룹들의 제1 세트에 재발행하지 않으면서, 적어도 상기 제2 선택된 메모리 셀의 상기 판독 이후까지 상기 워드 라인 판독 전압을 상기 선택된 워드 라인에 전달하도록 자신의 구성을 유지하는, 장치.
  7. 제3항에 있어서,
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 선택된 교차점 어레이에 대해,
    상기 제어기는, 상기 워드 라인 판독 전압을 전달하도록 상기 선택된 교차점 어레이의 상기 행 디코더를 구성하기 위해, 상기 선택된 워드 라인과 직렬로 연결된 워드 라인 디코더 트랜지스터(Wd2)를 전도성 상태로 제공하고, 선택되지 않은 워드 라인들과 직렬로 연결된 워드 라인 디코더 트랜지스터들(Wd0, Wd1, Wd3)을 비전도성 상태로 제공하도록 구성되고;
    상기 제1 선택된 메모리 셀의 상기 판독 이후, 상기 선택된 교차점 어레이의 상기 행 디코더는, 상기 선택된 워드 라인과 직렬로 연결된 상기 워드 라인 디코더 트랜지스터를 상기 전도성 상태로 유지함으로써 그리고 상기 선택되지 않은 워드 라인들과 직렬로 연결된 상기 워드 라인 디코더 트랜지스터들을 상기 비전도성 상태로 유지함으로써, 적어도 상기 제2 선택된 메모리 셀의 상기 판독 이후까지 상기 워드 라인 판독 전압을 상기 선택된 워드 라인에 전달하도록 자신의 구성을 유지하는, 장치.
  8. 제3항에 있어서,
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 선택된 교차점 어레이에 대해,
    상기 제어기는, 상기 워드 라인 판독 전압을 전달하도록 상기 선택된 교차점 어레이의 상기 행 디코더를 구성하기 위해, 격리 전압원과 상기 선택된 워드 라인 사이에 연결된 격리 트랜지스터(W2)를 비전도성 상태로 제공하고, 상기 격리 전압원과 선택되지 않은 워드 라인들 사이에 연결된 격리 트랜지스터들(W0, W1, W3)을 전도성 상태로 제공하도록 구성되고;
    상기 제1 선택된 메모리 셀의 상기 판독 이후, 상기 선택된 교차점 어레이의 상기 행 디코더는, 상기 선택된 워드 라인에 연결된 상기 격리 트랜지스터를 상기 비전도성 상태로 유지함으로써 그리고 상기 선택되지 않은 워드 라인들에 연결된 상기 격리 트랜지스터들을 상기 전도성 상태로 유지함으로써, 적어도 상기 제2 선택된 메모리 셀의 상기 판독 이후까지 상기 워드 라인 판독 전압을 상기 선택된 워드 라인에 전달하도록 자신의 구성을 유지하는, 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 뱅크 내의 교차점 어레이 그룹들의 제2 세트(Set(1)) - 상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 그룹은 제2 그룹 디코더(GDec0(1) 내지 GDec255(1)) 및 선택된 교차점 어레이(X0(1) 내지 X255(1))를 포함하고, 상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 선택된 교차점 어레이는 비휘발성 메모리 셀들의 교차점 어레이를 포함함 -;
    상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 그룹 내의 각각의 선택된 교차점 어레이에 대해, 상기 제2 그룹 디코더에 연결된 행 디코더 및 열 디코더, 상기 행 디코더 및 상기 선택된 교차점 어레이의 비휘발성 메모리 셀들에 연결된 워드 라인들, 및 상기 열 디코더 및 상기 선택된 교차점 어레이의 비휘발성 메모리 셀들에 연결된 비트 라인들 - 상기 워드 라인들은 제1 선택된 메모리 셀에 연결된 선택된 워드 라인을 포함하고, 상기 비트 라인들은 상기 제1 선택된 메모리 셀에 연결된 선택된 비트 라인을 포함함 -; 을 더 포함하며,
    상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 선택된 교차점 어레이에 대해, 상기 제어기는, 각각의 제2 선택된 메모리 셀을 판독하기 위해,
    상기 워드 라인 판독 전압을 상기 행 어드레스에 의해 식별된 선택된 워드 라인에 전달하도록 상기 행 디코더를 구성하기 위해 상기 활성화 커맨드, 상기 행 어드레스 및 상기 교차점 어레이 어드레스를 상기 제2 그룹 디코더에 발행하도록 구성되고;
    상기 활성화 커맨드, 상기 행 어드레스 및 상기 교차점 어레이 어드레스를 상기 제2 그룹 디코더들에 발행하는 것은 상기 활성화 커맨드, 상기 행 어드레스 및 상기 교차점 어레이 어드레스를 상기 제1 그룹 디코더들에 발행하는 것과 병렬로 이루어지는, 장치.
  10. 제9항에 있어서,
    상기 제어기는, 상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 선택된 교차점 어레이에 대해 상기 선택된 워드 라인 및 부가적인 선택된 비트 라인에 연결된 선택된 메모리 셀을 판독하기 위해, 상기 부가적인 선택된 비트 라인에 대한 판독을 위해 비트 라인 전압을 전달하도록 상기 선택된 교차점 어레이의 상기 열 디코더를 구성하기 위해 부가적인 판독 커맨드 및 부가적인 열 어드레스를 상기 제2 그룹 디코더에 발행하도록 - 상기 부가적인 선택된 비트 라인은 상기 부가적인 열 어드레스에 의해 식별됨 - 구성되는, 장치.
  11. 제10항에 있어서,
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에 대한 상기 제1 선택된 메모리 셀의 상기 판독은 상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 그룹에 대한 상기 제2 선택된 메모리 셀의 상기 판독과 중첩되는, 장치.
  12. 제1항 또는 제2항에 있어서,
    각각의 교차점 어레이 그룹은 한 번에 하나의 메모리 셀을 판독하도록 구성되는, 장치.
  13. 방법으로서,
    교차점 어레이 그룹들의 제1 세트(Set(0)) 내의 각각의 그룹에서 활성화 커맨드, 행 어드레스 및 교차점 어레이 어드레스를 수신하는 단계 - 상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹은 비휘발성 메모리 셀들을 포함하며, 상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹 내의 각각의 교차점 어레이에 대해, 워드 라인들(212, 222, 232, 242)은 행 디코더(211, 221, 231, 241)에 연결되고, 비트 라인들(214, 224, 234, 244)은 열 디코더(213, 223, 233, 243)에 연결됨 -;
    상기 활성화 커맨드, 상기 행 어드레스 및 상기 교차점 어레이 어드레스의 상기 수신에 응답하여, 상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에 대해, 워드 라인 판독 전압을 상기 행 어드레스에 의해 식별된 선택된 워드 라인에 전달하도록 상기 교차점 어레이 어드레스에 의해 식별된 선택된 교차점 어레이의 행 디코더를 구성하는 단계;
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에서 제1 판독 커맨드 및 제1 열 어드레스를 수신하는 것에 응답하여, 비트 라인 판독 전압을 상기 제1 열 어드레스에 의해 식별된 선택된 비트 라인에 전달하도록 상기 선택된 교차점 어레이의 열 디코더를 구성하고, 상기 선택된 워드 라인 및 상기 선택된 비트 라인에 연결된 제1 선택된 메모리 셀을 판독하는 단계; 및
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에서 상기 행 어드레스를 다시 수신하지 않으면서, 적어도 상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹 내의 제2 선택된 메모리 셀의 판독까지, 상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹 내의 상기 제1 선택된 메모리 셀의 상기 판독 이후 상기 행 디코더의 상기 구성을 계속하는 단계 - 상기 제2 선택된 메모리 셀은 상기 선택된 워드 라인에 연결됨 - 를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 교차점 어레이 그룹들의 제1 세트 내의 각각의 그룹에 대해, 상기 제2 선택된 메모리 셀의 상기 판독은,
    제2 판독 커맨드 및 제2 열 어드레스를 수신하는 것; 및
    상기 제2 판독 커맨드 및 상기 제2 열 어드레스의 상기 수신에 응답하여, 비트 라인 판독 전압을 상기 제2 열 어드레스에 의해 식별된 제2 선택된 비트 라인에 전달하도록 상기 선택된 교차점 어레이의 상기 열 디코더를 구성하는 것 - 상기 제2 선택된 메모리 셀은 상기 제2 선택된 비트 라인에 연결됨 - 를 포함하는, 방법.
  15. 제13항 또는 제14항에 있어서,
    교차점 어레이 그룹들의 제2 세트(Set(1)) 내의 각각의 그룹에서 상기 활성화 커맨드, 상기 행 어드레스 및 상기 교차점 어레이 어드레스를 수신하는 단계 - 상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 그룹은 교차점 어레이들을 포함하고, 각각의 교차점 어레이는 비휘발성 메모리 셀들의 교차점 어레이를 포함하며, 상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 그룹 내의 각각의 교차점 어레이에 대해, 행 디코더는 워드 라인들에 연결되고, 열 디코더는 비트 라인들에 연결됨 -;
    상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 그룹에 대해, 상기 활성화 커맨드, 상기 행 어드레스 및 상기 교차점 어레이 어드레스의 상기 수신에 응답하여, 워드 라인 판독 전압을 상기 행 어드레스에 의해 식별된 선택된 워드 라인에 전달하도록 상기 교차점 어레이 어드레스에 의해 식별된 선택된 교차점 어레이의 행 디코더를 구성하는 단계; 및
    상기 교차점 어레이 그룹들의 제2 세트 내의 각각의 그룹에서, 제2 판독 커맨드 및 제2 열 어드레스를 수신하는 것에 응답하여, 비트 라인 판독 전압을 상기 제2 열 어드레스에 의해 식별된 제2 선택된 비트 라인에 전달하도록 상기 선택된 교차점 어레이의 열 디코더를 구성하고, 상기 선택된 워드 라인 및 상기 제2 선택된 비트 라인에 연결된 제2 선택된 메모리 셀을 판독하는 단계를 더 포함하는, 방법.
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