JP5568370B2 - 半導体装置 - Google Patents
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Description
本実施の形態は、一つのダイオードと二対の相変化型チェインセルとで構成される相変化型ストリングを行列状に配置したメモリセルアレー構成の例について説明する。相変化型チェインセルは、複数のメモリセルがシリコン基板に垂直な方向に積層された構造の上に、一方の相変化型チェインセルを選択するためのトランジスタが更に直列に接続された構成である。また、メモリセルは、選択トランジスタと相変化素子が並列接続された構成である。以下では、メモリセルアレーの回路構成と構造について述べた後、各種制御線と駆動回路の配置方法やメモリセルアレーの動作を詳細に説明する。
図1は、本実施の形態によるメモリセルアレー回路を示している。メモリセルアレーMAは、m行n列に配置された相変化型ストリングPS00〜PSmnで構成される。これらの相変化型ストリングPS00〜PSmnは、(m+1)本のワード線WL0〜WLmと(n+1)本のビット線BL0〜BLnとの各交点に夫々配置される。また、相変化型ストリングPS00〜PSmnは、相変化型チェインセル制御信号群PCCMSによって制御される。相変化型チェインセル制御信号群PCCMSは櫛型の配線構造をなしている。これらの歯は、ワード線WL0〜WLmに夫々平行に形成される。
図2は前述した図1のうち、特にメモリセルアレーMAの部分を抜き出して示した図である。金属膜を最小加工寸法Fの二倍のピッチでパターニングして形成した複数のワード線が形成される金属膜2(以下、単にワード線2と記す場合がある)の上に、ポリシリコンダイオードPDがワード線2の延在方向に周期的に形成されている。ここで、同図では省略されているが、ワード線を形成する金属膜はシリコン基板上に堆積された絶縁膜上に成膜されている。ポリシリコンダイオードPDは、p型不純物がドープされたポリシリコン層4pと低濃度の不純物がドープされたポリシリコン層5pとn型不純物がドープされたポリシリコン層6pが積層された構造である。
図3は、図1に示したようにワード線WL0とビット線BL0との交点に形成された相変化型ストリングPS00の回路構成を示している。この回路構成は、ワード線WL0に接続されたポリシリコンダイオードPDに、平行に並んだ二つの相変化型チェインセルPCCE、PCCOが直列接続された構成である。このような回路構成について、図2に示した構造に対応させながら、以下に詳細に説明する。
図6は図1に示したメモリセルアレー回路に対応させて、これまで説明してきた各種制御線と駆動回路の配置を立体的に示したものである。同図では、ワード線が延伸する方向をX軸、ビット線が延伸する方向をY軸、メモリセルが積層される方向をZ軸と夫々定義している。また、図2に示したメモリセルアレーMAをシリコン基板に投影した領域をメモリセルアレー領域MAARと呼ぶことにする。
次に、メモリセルアレーの動作について説明する。図9には、書換え動作と読出し動作が示されている。選択されるメモリセルは、図1および図3に示した相変化型ストリングPS00の相変化型チェインPCCEにおけるメモリセルMC0である。図9におけるメモリセルアレー動作の特徴は、立体構造のメモリセルアレーの中から一つのメモリセルを選択する際に、Z座標を確定してから、Y座標とX座標を確定する点にある。この点を明らかにするために、同図では、書換え動作におけるZ選択期間をTZW、Y選択およびX選択期間において全ての相変化型ストリングを非選択状態とする期間をTUSW0、TUSW1、Y選択およびX選択期間において一つの相変化型ストリングを選択する期間をTSWと夫々表現している。また、読出し動作におけるZ選択期間をTZR、Y選択およびX選択期間において全ての相変化型ストリングを非選択状態とする期間をTUSR0、TUSR1、Y選択およびX選択期間において一つの相変化型ストリングを選択する期間をTSRと夫々表現している。
以上の構成と動作により、下記の三つの効果が得られる。第一の効果は、図2に示したように接続孔の側壁にメモリセルを形成することにより、一つのメモリセルを形成するのに必要な底面積を縮小することができる点にある。このようなメモリセルを積層することにより、更に底面積を縮小することが可能となる。第二の効果は、図6に示したようにゲート線GL0〜GLkや相変化型チェインセル制御信号群PCCMSを共通化することによって、制御線数を抑制し、かつ制御線毎に配置される駆動回路台数、すなわち駆動回路面積を抑制することができる点にある。第三の効果は図6や図8に示したように、最小加工寸法Fの二倍のピッチで形成される配線に接続されるような、対称性の高い駆動回路をメモリセルアレー領域MAARに隣接配置することによって、効率の良いレイアウト配置を実現できる点にある。第四の効果は図9に示したように、Z座標を確定させてから、相変化型ストリングを決定するY座標およびX座標の選択動作を行うことによって、読書き回路を用いて動作に応じた期間だけ、電流パルスを印加することができる点にある。
先の実施の形態1では、図8に示したように、メモリセルアレー領域MAARの周囲に駆動回路などを配置していた。しかし、前述した通り、メモリセルアレー領域MAAR直下のシリコン基板は空き地になっているので、この領域に、ワードドライバ群WDBK、相変化型チェインセル制御回路PCCCTLや、非選択ビット線電圧供給回路USBVSの一部を形成することが可能である。図10は、このような配置を模式的に示したレイアウト図である。このようなレイアウトによって、チップ面積を縮小することができる。この結果、低コストの相変化メモリを実現することが可能となる。
本実施の形態では、相変化メモリの別のメモリセルアレー構成について説明する。本実施の形態の特徴は、次の二つの点にある。第一の特徴は、メモリセルアレーが複数のメモリタイルで構成されている点にある。第二の特徴は、複数のメモリタイルが読書き回路を共有する点にある。
本実施の形態では、相変化メモリの更に別のメモリセルアレー構成について説明する。図13は、本実施の形態におけるメモリセルアレー構成を示している。本構成の特徴は図11に示したメモリセルアレー構成と比べると、次の二つの点にある。第一の特徴は、メモリタイルにおいて、ワードドライバ群WDBKと相変化型チェインセル制御回路PCCCTLが、メモリセルアレーMAを挟んで向かい合って配置されている点にある。第二の特徴は、ビット線選択回路BSLCと非選択ビット線電圧給電回路USBVSがメモリセルアレーMAを挟んで向かい合って配置されている点にある。
本実施の形態では、相変化メモリの更に別のメモリセルアレー構成について説明する。図17は、本実施の形態におけるメモリセルアレー構成を示している。本構成の特徴は図11に示したメモリセルアレー構成と比べると、次の二つの点にある。第一の特徴は、二つのメモリセルアレーCAL0〜CAL1が積層されている点にある。第二の特徴は、前述のメモリセルアレーCAL0〜CAL1が、共通のワード線WL0〜WLmとビット線BL0〜BLnに接続されている点にある。
本実施の形態では、先に実施の形態1〜5で説明した相変化メモリのセルアレーを適用したメモリモジュールの構成例について、図20を参照しながら説明する。本メモリモジュールPCMMDLは、相変化メモリPCM0〜PCM3、外付けのランダム・アクセス・メモリRAM1、コントローラブロックCTLRBLKで構成される。相変化メモリPCM0〜PCM3の各々は、相変化メモリアレーPCMAと周辺回路PERIとで構成される。相変化メモリアレーPCMAは例えば、図1、図11、図13に示した回路構成である。周辺回路PERIは、記憶情報やアドレス、コマンドの授受を行う入出力回路や、アドレスのデコード回路、電源回路などを有する。
MT00〜MT11 メモリタイル
PS00〜PSmn 相変化型ストリング
PCCE、PCCO 相変化型チェインセル
LYG 層選択ゲート
CCG チェインセル選択ゲート
MC0〜MCk メモリセル
TG 伝達ゲート
SD 記憶素子
PD ポリシリコンダイオード
WL0〜WLm ワード線
BL0〜BLn ビット線
LYS0、LYS1 層選択信号
CCGL0〜CCGL1 チェインセル選択ゲート線
GL0〜GLk ゲート線
GWDBK グローバルワードドライバ群
GPCCCTL グローバル相変化型チェインセル制御回路
WDBK ワードドライバ群
PCCCTL 相変化型チェインセル制御回路
BSLC ビット線選択回路
USBVS 非選択ビット線電圧給電回路
RW 読書き回路
SA センスアンプ
WCD 書込み回路
RWSLC 読書き選択回路
GWLMS0〜GWLMS1 グローバルワード線群
GPCCMS0〜GPCCMS1 グローバル相変化型チェインセル制御信号群
GBL、GBL0、GBL1 グローバルビット線
PCCMS 相変化型チェインセル制御信号群
CNTX、720〜727 X系コンタクト
CNTY0、CNTY1 Y系コンタクト
CNTP 相変化型チェインセル制御信号駆動回路群系コンタクト
MAAR メモリセルアレー領域
700〜707 金属配線パターン
710〜717 P型拡散層領域
1 半導体基板
2 ワード線が形成される金属膜
3 ビット線が形成される金属膜
4p p型不純物がドープされたポリシリコン層
5p 低濃度の不純物がドープされたポリシリコン層
6p n型不純物がドープされたポリシリコン層
21p、22p、23p、24p、61p ゲートポリシリコン層
7 相変化材料層
8p チャネルポリシリコン層
9 ゲート絶縁膜
10、11、12、13、14、15、33、71、91、92 絶縁膜層
38p n型ポリシリコン層
GBL グローバルビット線
STI 素子分離溝
GATE トランジスタのゲート
GOX ゲート絶縁膜
DIF 拡散層
ILD1、ILD2、ILD3、ILD4、ILD5、ILD6、31 層間絶縁膜
M1、M2 配線層
C1、C2、BLC コンタクト孔
TZW、TZR Z選択期間
TUSW0、TUSW1、TUSR0、TUSR1 全ての相変化型ストリングを非選択状態とする期間
TSW、TSR 一つの相変化型ストリングを選択する期間
VDH 昇圧電圧
VDD 電源電圧
VSS 接地電圧
VRST、VSET、VRD 正の電圧
IRST、ISET、IR0、IR1 電流
PCMMDL メモリモジュール
PCM0〜PCM3 相変化メモリ
RAM0 ランダム・アクセス・メモリ
RAM1 外付けのランダム・アクセス・メモリ
CTLRBLK コントローラブロック
PCMA 相変化メモリアレー
PERI 周辺回路
MPU マイクロ・プロセッサ・ユニット
ROM 読出し専用メモリ(リード・オンリー・メモリ)
PCMIF 相変化メモリインタフェイス
HOSTIF ホスト機器インタフェイス
PCMIF 相変化メモリインタフェイス
PCMSIG 相変化メモリ信号群
RAMSIG RAM信号群
HOSTSIG ホスト機器信号群
HOST ホスト機器
Claims (12)
- 複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された複数のメモリセル群を有し、
前記複数のメモリセル群の各々は、直列接続された第一乃至第二のメモリセルを有し、
前記第一乃至第二のメモリセルの各々は、選択トランジスタと抵抗性記憶素子とを有し、
前記ワード線は、前記直列接続されたメモリセル群の一方の端と直接、あるいは選択デバイスを介して接続され、
前記ビット線は、前記直列接続されたメモリセル群の他方の端と直接、あるいは選択デバイスを介して接続され、
前記選択トランジスタと前記抵抗性記憶素子とは並列接続されており、
前記第一のメモリセルにおける前記選択トランジスタのゲート電極は、第一のゲート線に接続され、
前記第二のメモリセルにおける前記選択トランジスタのゲート電極は、第二のゲート線に接続され、
前記複数のワード線を駆動する第一の回路ブロックは、前記第一乃至第二のゲート線を駆動する第二の回路ブロックと、前記複数のメモリセル群との間に配置されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第一のゲート線同士は、互いに短絡され、
前記第二のゲート線同士は、互いに短絡されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数のメモリセル群のそれぞれは、前記第一乃至第二のメモリセルと直列に接続されるチェイン選択トランジスタをさらに有し、
前記半導体装置は、前記チェイン選択トランジスタのそれぞれのゲートに接続される複数のチェイン選択ゲート線をさらに有し、
前記複数のチェイン選択ゲート線のうち、最も外側に配置されたものから数えて偶数本目のチェイン選択ゲート線同士は、互いに短絡され、
前記複数のチェイン選択ゲート線のうち、最も外側に配置されたものから数えて奇数本目のチェイン選択ゲート線同士は、互いに短絡されることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記奇数本目のチェイン選択ゲート線の本数は、前記偶数本目のチェイン選択ゲート線の本数より1本多く、
前記奇数本目のチェイン選択ゲート線のうち最も外側にある2本のチェイン選択ゲート線は、前記偶数本目のチェイン選択ゲート線のどれよりも外側に配置されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数のワード線は、最小加工寸法Fの二倍のピッチで形成されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記抵抗性記憶素子は、カルコゲナイド材料で形成されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数のメモリセル群は、ダイオードと前記第一乃至第二のメモリセルとを有し、
前記複数のワード線は第一の状態において、第一の電圧に駆動されており、
前記複数のビット線は前記第一の状態において、前記第一の電圧に駆動されており、
前記複数のビット線は第一の動作が開始されると、前記第一乃至第二のメモリセルの何れか一方が選択されてから、第二の電圧に駆動されて、
前記複数のメモリセル群における前記ダイオードが第二の状態となることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記ダイオードと前記第一乃至第二のメモリセルとは直列接続されており、
前記第一乃至第二のメモリセルの各々は、前記選択トランジスタと前記抵抗性記憶素子とを有し、
前記選択トランジスタと前記抵抗性記憶素子とは並列接続されており、
前記第一乃至第二のメモリセルの各々は、前記選択トランジスタがカットオフされることによって選択状態となることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記第二の電圧となっている前記複数のビット線の中の第一のビット線が、前記第一の電圧に駆動され、
かつ前記第一の電圧となっている前記複数のワード線の中の第一のワード線が、前記第二の電圧に駆動されることによって、
前記第一のビット線と前記第一のワード線との交点に配置されたメモリセル群における前記ダイオードが、第三の状態となることを特徴とする半導体装置。 - 複数のグローバルワード線と、前記複数のグローバルワード線と交差する複数のグローバルビット線との交点に配置された複数のメモリタイルを有し、
前記複数のメモリタイルの各々は、
複数のワード線と、前記複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセル群を有し、
前記複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有し、
前記ワード線は、前記直列接続されたメモリセル群の一方の端と直接、あるいは選択デバイスを介して接続され、
前記ビット線は、前記直列接続されたメモリセル群の他方の端と直接、あるいは選択デバイスを介して接続されていることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記複数のメモリタイルの各々は、前記複数のワード線を駆動する第一の回路ブロックを有し、
前記第一の回路ブロックは、前記複数のメモリセル群の周囲に配置されることを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記複数のメモリタイルの各々は、前記第一の回路ブロックが接するような向きに配置されることを特徴とする半導体装置。
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