JP5982565B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関する。
近年、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリの一種である。
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態においては抵抗が高く、結晶状態においては抵抗が低い。したがって、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより、メモリセルから情報を読み出すことができる。
相変化メモリにおいては、相変化素子を流れる電流が生じさせるジュール熱によって相変化膜の電気抵抗を異なる状態に変化させることにより、データを書き換える。リセット動作、すなわち相変化素子を高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより実施する。一方、セット動作、すなわち相変化素子を低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことにより実施する。相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに実施されている。
下記特許文献１には、相変化メモリを高集積化する方法として、ゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造内に、全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜する構成が開示されている。個々のメモリセルは、並列接続されたセルトランジスタと相変化素子で構成され、メモリセルは縦方向、すなわち半導体基板に対する法線方向に複数個直列接続され、相変化メモリチェインを形成している。特許文献１のアレイ構成においては、縦型の選択トランジスタによって個々の相変化メモリチェインを選択する。各選択トランジスタのチャネル半導体層は、相変化メモリチェインごとに分離された構造をしている。
上述のセット動作、リセット動作の特徴により、相変化メモリはリセット動作については高速に実施することができるが、それと比較してセット動作は低速である。下記特許文献２は、セット動作が低速という相変化メモリの課題を補うための技術として、物理的に隣接する複数の相変化メモリチェインに対して一括でセット動作を実施する方法を記載している。
下記特許文献３は、チェインセルの上下電極をともにプレート状にすることにより、リセット動作を実施する際に用いる大電流を駆動し易くした構造を有し、半導体基板主面内で直交する多段の選択トランジスタを用いてチェインを選択する構成例を記載している。
特開２００８−１６０００４号公報 ＷＯ２０１２／０３２７３０号公報 ＷＯ２０１２／１６８９８１号公報
特許文献１、２に記載されている半導体記憶装置においては、相変化メモリチェインの両端に接続される配線の少なくともどちらか一方がメモリセルのピッチ程度の幅の細い複数の配線で形成されている。相変化メモリにおいては、リセット動作は高速であるが消費電流が大きいので、幅の狭い金属配線部を用いると電圧降下が大きくなるので望ましくない。また複数の金属配線へ給電する各周辺回路がリセット動作のために必要な大電流を駆動する必要があるので、各配線へ給電する回路の面積がチップ面積に対して占める割合が大きくなり、ビットコストが増加する。セット動作においても、リセット動作ほどではないが大きな電流が必要となり、特許文献２に記載されている複数のチェインに対して一括でセット動作を実施する際の合計電流は、単一セルのリセット電流を上回る。このため、リセット動作、セット動作においてはなるべく幅の太い配線を用いて電流を供給することが望ましい。したがって以上の観点においては、特許文献３のようにメモリチェインの上下電極をプレート状に構成することが好ましいと考えられる。
特許文献３においては、メモリチェインの上下電極がプレート状であるため、ＸＹ方向それぞれにおいていずれかのメモリチェインを選択する選択トランジスタをＸＹ方向それぞれに延伸させて配置している。ＸＹ方向それぞれにおいて１以上のメモリチェインを選択して電流を流すことにより、選択したメモリチェイン内に含まれるメモリセルに対して並列に情報を書き込むことができる。このとき、メモリチェインを流れる電流値を読み取る必要はない。
他方、特許文献３において情報を読み出す際には、先に説明したようにメモリチェインを流れる電流を読み取る必要がある。このとき、ＸＹ方向それぞれにおいて複数のメモリチェインを選択したとしても、プレート電極によって各選択トランジスタが並列接続されることになるので、いずれのメモリチェインを流れる電流を読み取ったのか区別することができない。したがって特許文献３においては、読み出し動作の際にメモリマトリックス内の１つのメモリチェインだけしか同時に選択することができない。すなわち、読出動作はリセット動作、セット動作と比較して小電流で実施することができるにも関わらず、読出動作の並列度を高めることができず、読出転送レートが低くなってしまう。
本発明は、上記のような課題に鑑みてなされたものであり、メモリチェインに大電流を流す際の電圧降下を抑制し、給電のための周辺回路の個数を減らしてチップ面積を低減しつつ、読出動作を並列実施して読出転送レートを高めることができる、半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、平板状の上下電極、第１および第２方向にそれぞれ延伸する第１および第２選択トランジスタ、第１選択トランジスタと第２選択トランジスタの間に配置された配線を備え、前記配線と下部電極の間は第１選択トランジスタをＯＦＦすることによって互いに電気的に絶縁されるように構成されている。
本発明に係る半導体記憶装置によれば、メモリセルアレイを高密度化するとともに、読出性能を高めることができる。
上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかになるであろう。
実施形態１に係る半導体記憶装置の機能ブロック図である。 実施形態１に係る半導体記憶装置のメモリセルアレイ部の構成を示す立体模式図である。 図２のうちＰＣＭＣＨＡＩＮのアレイとその上下の部位を抜き出して示した図である。 実施形態１に係るメモリセルアレイの一部分を示す側断面図である。 読出動作を説明する等価回路図である。 セット動作を説明する等価回路図である。 図６に示す一括セット動作結果を検証するベリファイ動作を説明する等価回路図である。 リセット動作を説明する等価回路図である。 図１〜４で説明したＰＣＭＣＨＡＩＮアレイの構造の変形例を示す図である。 図９（ａ）の半導体記憶装置の読出動作を説明する等価回路図である。 Ｎ×Ｎ個のＰＣＭＣＨＡＩＮからなるバンドル消去単位に対して、全て同じ電流を流してジュール熱を発生させたときのジュール熱分布を示す図である。 バンドル消去単位内の発熱量を調整する手法を説明する図である。 バンドル消去単位内の発熱量を調整する第２手法を説明する図である。 実施形態３に係る半導体記憶装置におけるＰＣＭＣＨＡＩＮアレイを半導体基板主面へ投影した図である。 実施形態４に係る半導体記憶装置がバンドル消去を実施する際の動作フローである。 熱ディスターブが生じるメモリチェインの位置を例示する図である。 実施形態５に係る半導体記憶装置がバンドル消去を実施する際の動作フローである。 実施形態６に係る半導体記憶装置がバンドル消去を実施する際の動作フローである。 １つのバンドル消去単位内に含まれるブロック数について説明する上面図である。 ブロック内に含まれるページ数のトレードオフについて説明する図である。 ブロックサイズとページ読出時間の関係を示す図である。 実施形態８におけるブロック消去動作について説明する図である。 実施形態９におけるブロック消去動作について説明する図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
＜実施の形態１＞
図１は、本発明の実施形態１に係る半導体記憶装置の機能ブロック図である。本実施形態１に係る半導体記憶装置は、Ｉ／Ｏインタフェース１００１、メモリセルアレイ１００２、電圧源１００３〜１００６、電圧セレクタ１００７、配線セレクタ１００８、制御部１００９を備える。配線セレクタ１００８は、センスアンプ等を有する読み取り部１０１０を備える。Ｉ／Ｏインタフェース１００１は、半導体記憶装置の外部との間でデータをやり取りするための入出力バッファなどを備える。電圧源１００３〜１００６は、それぞれ異なる電圧を供給する。電圧セレクタ１００７は、電圧源１００３〜１００６が供給する電圧を選択する。配線セレクタ１００８は、電圧セレクタ１００７の出力先をメモリセルアレイ１００２のビット線やワード線などの配線から選択する。制御部１００９は半導体記憶装置の全体動作を制御する。メモリセルアレイ１００２の中には、半導体記憶装置の種々の情報を記録するための管理領域１０１１が設けられている。
外部装置からＩ／Ｏインタフェース１００１に対してデータ入力があると、制御部１００９は、電圧セレクタ１００７によってデータ書込用の電圧を選び、電源１００３〜１００６によって電圧パルスを生成し、配線セレクタ１００８によってメモリセルアレイ１００２の所定の配線に対して電圧パルスを供給する。これにより、メモリセルアレイの相変化メモリセルに対して、入力されたデータを書き込む。
外部装置からＩ／Ｏインタフェース１００１に対してデータ読出信号が入力されると、制御部１００９は、電圧セレクタ１００７によってデータ読出用の電圧を選び、電源１００３〜１００６によって電圧パルスを生成し、配線セレクタ１００８によってメモリセルアレイ１００２の所定の配線に対して電圧パルスを供給する。電圧パルスを供給することにより読み出された電流は、読み取り部１０１０によって読み取られ、これが記憶されたデータの読出結果となり、制御部１００９、Ｉ／Ｏインタフェース１００１を介して、外部装置に対して出力される。
制御部１００９は、その機能を実現する回路デバイスなどのハードウェアを用いて構成することもできるし、その機能を実装したソフトウェアをＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの演算装置が実行することによって構成することもできる。
図２は、本実施形態１に係る半導体記憶装置のメモリセルアレイ部の構成を示す立体模式図である。図２において、プレート状の電極ＢＬＰＬＡＴＥおよびＷＬＰＬＡＴＥ、Ｘ方向に延伸するＷＬＲ（後述する電極３に相当）、相変化メモリチェインセルＰＣＭＣＨＡＩＮ、Ｙ方向に延伸しＸ方向においてＰＣＭＣＨＡＩＮを選択するＸ選択トランジスタＳＴＴｒＸ、Ｘ方向に延伸しＹ方向においてＰＣＭＣＨＡＩＮを選択するＸ選択トランジスタＳＴＴｒＹが示されている。また、ＳＴＴｒＸ、ＳＴＴｒＹのゲートはそれぞれＳＴＴＧＸ、ＳＴＴＧＹである。
図２はさらに、ＢＬＰＬＡＴＥと半導体基板上の回路を接続するＢＬＰＬＡＴＥＣ、ＷＬＰＬＡＴＥと半導体基板上の回路を接続するＷＬＰＬＡＴＥＣ、ＳＴＴＧＸに至るコンタクトＳＴＴＧＸＣ、ＳＴＴＧＸＣを介してＳＴＴＧＸに給電するための配線ＳＴＴＧＸＬ、ＳＴＴＧＸＬと半導体基板上の回路を接続するＳＴＴＧＸＬＣ、ＳＴＴＧＹに至るコンタクトＳＴＴＧＹＣ、ＳＴＴＧＹＣを介してＳＴＴＧＹに給電するための配線ＳＴＴＧＹＬ、ＳＴＴＧＹＬと半導体基板上の回路を接続するＳＴＴＧＹＬＣを示している。
図３は、図２のうちＰＣＭＣＨＡＩＮのアレイとその上下の部位を抜き出して示した図である。電極３は、Ｘ方向に延伸し、読出動作においてＰＣＭＣＨＡＩＮをＹ方向において選択するワード線ＷＬＲとして動作する。電極３の上方には、Ｘ選択トランジスタＳＴＴｒＸが形成されている。ＳＴＴｒＸのゲートＳＴＴＧＸは電極３と直交するＹ方向に延伸しており、ゲート絶縁膜２０（後述の図４で示す）を介してチャネル半導体層５１ｐがゲート間スペースに形成されている。チャネル半導体層５１ｐはＮ型半導体層４２ｐを介して電極３と接続されている。チャネル半導体層５１ｐの上方は、ＰＣＭＣＨＡＩＮを形成するチャネル半導体層８ｐと接続されている。チャネル半導体層５１ｐは、個々のＰＣＭＣＨＡＩＮごとに、Ｘ方向、Ｙ方向に分離されている。ＳＴＴｒＸの上方には、ＰＣＭＣＨＡＩＮが形成されている。ＰＣＭＣＨＡＩＮの詳細は後述の図４で改めて説明する。
電極３の下方には、電極３と対になってＹ選択トランジスタＳＴＴｒＹが形成されている。ＳＴＴｒＹのゲートＳＴＴＧＹは電極３と平行なＸ方向に延伸しており、ゲート絶縁膜を介してチャネル半導体層５０ｐがゲート間スペースに形成されている。チャネル半導体層５０ｐの上方は、Ｎ型半導体層４１ｐを介して電極３と接続されている。チャネル半導体層５０ｐの下方は、Ｎ型半導体層４０ｐを介してプレート状電極ＷＬＰＬＡＴＥと接続されている。チャネル半導体層５０ｐのソース／ドレイン拡散層はＮ型半導体層４０ｐと４１ｐなので、チャネル半導体層５０ｐのＸ方向における長さはＳＴＴｒＹのチャネル幅となる。チャネル幅が大きいほどＳＴＴｒＹは大きなオン電流を駆動できる。必要なオン電流に応じて、チャネル半導体層５０ｐを電極３の下部で適切な間隔でＸ方向に分離しても良い。
図３において、Ｘ方向に延伸する電極３、Ｘ方向に延伸するＳＴＴｒＹのゲート電極ＳＴＴＧＹ、Ｙ方向に延伸するＳＴＴｒＸのゲート電極ＳＴＴＧＸは、最小加工寸法をＦとして２Ｆピッチで形成することができる。すなわち、ＸＹ面内における投影面積４Ｆ２のメモリセルを形成することができる。
選択トランジスタＳＴＴｒＸ、ＳＴＴｒＹの構造について補足する。ＳＴＴｒＹに注目すると、Ｘ方向に延伸し２ＦピッチでＹ方向に並ぶゲートＳＴＴＧＹの側壁にゲート絶縁膜を介してチャネル半導体層５０ｐが形成されている。１つのチャネル半導体層５０ｐに注目すると、そのＹ方向の両面がゲート絶縁膜を介してＳＴＴＧＹと接している。また、１つのＳＴＴＧＹに注目すると、そのＹ方向の両面がゲート絶縁膜を介してチャネル半導体層５０ｐと接している。
Ｙ選択トランジスタＳＴＴｒＹのチャネル半導体層５０ｐのＹ方向の厚さが厚い（シリコンの場合１０ｎｍ程度以上）場合には、チャネル半導体層にゲート絶縁膜を介して接する２つのＳＴＴＧＹにおいてそれぞれ独立な反転層が形成される。その結果、２つのゲートのどちらか一方、あるいは両方にオン電圧が印加されると、チャネル半導体層５０ｐはオン状態となり、プレート状電極ＷＬＰＬＡＴＥと電極３の間を導通させる。
２つのゲートにともにオフ電圧が印加されると、チャネル半導体層５０ｐはオフ状態となりプレート状電極ＷＬＰＬＡＴＥと電極３の間を絶縁させる。この場合、１つのＳＴＴＧＹにオン電圧を印加するとその両側にある２つのチャネル半導体層５０ｐが必ずオン状態となるため、チャネル半導体層５０ｐの１つだけをオン状態にすることができないようにも思われる。しかしチャネル半導体層５０ｐが充分に薄い（シリコンの場合１０ｎｍ程度以下）場合には、両側にあるＳＴＴＧＹの一方にオン電圧を印加しても、他方に強いオフ電圧（ＮＭＯＳの場合、ソース電位を基準に負電圧）を印加することによってオフ状態にすることができる。空乏層がチャネル半導体５０ｐの膜厚方向に完全に広がり、一方のＳＴＴＧＹからの電界によってチャネル半導体５０ｐの裏面側の反転層のキャリア密度が制御されるからである。
したがって、１つのＳＴＴＧＹにオン電圧を印加してもその両側のチャネル半導体層５０ｐは必ずオン状態になるわけではなく、ゲート絶縁膜１０を介して接するもう１つのＳＴＴＧＹに強いオフ電圧を印加することによりオフ状態にできる。この現象を利用して、チャネル半導体層の１つだけを選択してオン状態にすることができる。Ｙ方向に連続した複数のチャネル半導体層５０ｐを同時にオン状態にすることもできる。ただし、１つおきにオン状態にするなどの特定パターンの選択を実現することは困難である。ＳＴＴＧＸについても同様である。図３においては、チャネル半導体層５０ｐ、５１ｐをシリコンで形成し、チャネル半導体層５０ｐのＹ方向の膜厚、チャネル半導体層５１ｐのＸ方向の膜厚を例えば５ｎｍ程度以下にする。
図４は、本実施形態１に係るメモリセルアレイの一部分を示す側断面図である。図２、３においてはわかり易さのために省いていたが、ＰＣＭＣＮＡＩＮの構成要素であるゲートポリシリコン層２１ｐ〜２４ｐ、絶縁膜１１〜１５、ゲート絶縁膜９、チャネルポリシリコン層８ｐ、Ｎ型ポリシリコン層３８ｐ、相変化材料７、絶縁膜９１を示している。また、ＳＴＴｒＸのゲート絶縁膜２０も示している。図４中央図は、１つのゲートポリシリコン層２１ｐの上面図である。図４右図は、１つのＰＣＭＣＨＡＩＮの等価回路図である。
チャネル半導体層８ｐの上部にはＮ型半導体層３８ｐからなる拡散層が形成され、上部電極となるプレート状の電極ＢＬＰＬＡＴＥに接続されている。ＰＣＭＣＨＡＩＮは、セルゲート電極となるゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと、絶縁膜１１、１２、１３、１４、１５とが交互に積層された積層体に形成されたＺ方向の孔内に形成されている。
リセット動作／セット動作は、例えば以下のように実施することができる。選択セルＳＭＣが接続されているゲート線ＧＬ１に対して０Ｖを印加し、チャネルポリシリコン８ｐをチャネルとするトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣが接続されているゲート線ＧＬ２、ＧＬ３、ＧＬ４に対して５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬＰＬＡＴＥには０Ｖを印加する。ＳＴＴｒＸ／ＳＴＴｒＹをオン状態にし、ＷＬＰＬＡＴＥに対して５Ｖ、４Ｖをそれぞれ印加する。ＷＬＲは浮遊状態にする。非選択セルＵＳＭＣはトランジスタがＯＮ状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン８ｐを流れる。ＵＳＭＣ部分における相変化材料７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣはトランジスタがＯＦＦ状態であるため、電流は相変化材料７を流れる。ＳＭＣにおいて、相変化材料７を流れる電流によって相変化材料７の抵抗値を変化させてリセット動作／セット動作を実施する。
読出動作時には、ＳＴＴｒＸをオン状態、ＳＴＴｒＹをオフ状態にし、ＷＬＲに１Ｖを印加する。非選択セルＵＳＭＣはトランジスタがＯＮ状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン８ｐを流れる。ＵＳＭＣ部分における相変化材料７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣはトランジスタがＯＦＦ状態であるため、電流は相変化材料７を流れる。ＳＭＣにおいて、相変化材料７を流れる電流値をＷＬＲに接続されたセンス回路を用いて検出することにより、読出動作を実施する。
相変化材料層７としては、例えばＧｅ２Ｓｂ２Ｔｅ５などのように、アモルファス状態における抵抗値と結晶状態における抵抗値が異なることを利用して情報を記憶する材料を用いることができる。高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０−６秒程度以上保持して結晶状態にすることにより実施する。結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することにより、アモルファス状態にすることができる。また、相変化材料は、同じＧｅ、Ｓｂ、Ｔｅからなる材料であっても異なる組成比の材料を用いることにより、結晶化温度、融点を変えることができる。また、Ｇｅ、Ｓｂ、Ｔｅからなる材料に第４の元素を添加することによっても結晶化温度、融点を変えることができる。後述する一括セット動作（バンドル消去動作）を用いる場合、結晶化温度が高い材料を選ぶのが望ましい。結晶化温度が高くセット速度が遅い材料を選択したとしても多数のセルを並列にセット動作できるため、消去スループットを充分に保つことができる。このため、高速なリセット動作時の熱ディスターブに対して充分な耐性のあるメモリセルを形成できる。バンドル消去自体の熱ディスターブに対する対策については後述する。
図５〜８は、図３の半導体記憶装置の等価回路図であり、それぞれ読出動作／セット動作／セットベリファイ動作／リセット動作を説明している。Ｘ選択トランジスタＳＴＴｒＸ、Ｙ選択トランジスタＳＴＴｒＹは、チャネル半導体層５０ｐ、５１ｐが薄膜なので両側のゲートにともにオン電圧が印加される場合にはオン状態となり、どちらか一方にオン電圧が印加されても他方に強いオフ電圧が印加されるとオフ状態となる。このことを等価回路として示すため、図５〜８においてはＹ選択トランジスタＳＴＴｒＹを直列された２つのトランジスタによって表すとともに、対向するトランジスタが並列接続されているように記載した。
図５は、読出動作を説明する等価回路図である。読出動作においては、Ｙ選択トランジスタＳＴＴｒＹは全てオフ状態とし、プレート電極ＷＬＰＬＡＴＥと電極３を電気的に絶縁する。ＰＣＭＣＨＡＩＮの両側にある電極配線３とＢＬＰＬＡＴＥの間の電流を検出することにより、選択メモリセルＳＭＣが低抵抗のセット状態／高抵抗のリセット状態のいずれであるかを判定する。この時に流す電流は、相変化メモリの抵抗状態が変化しない程度の小さい電流、すなわちセット電流、リセット電流よりも充分に小さい電流である。これにより、非破壊読出を実施することができる。
電極配線３はＹ方向にＰＣＭＣＨＡＩＮと同じピッチで並んでいて、半導体基板上の抵抗センス回路に接続されている。例えば電極配線３をそれぞれ独立のセンス回路に接続することにより、図５のようにＹ方向に並んだ複数のＰＣＭＣＨＡＩＮを同時に選択し、並列読出を実施することができる。これに対し特許文献３のように上下電極がプレート状であって各Ｙ選択トランジスタＳＴＴｒＹがＷＬＰＬＡＴＥに対して並列接続されている場合は、各Ｙ選択トランジスタＳＴＴｒＹを介して読み出した電流を区別することができないため、１つのＰＣＭＣＨＡＩＮだけしか同時選択することができない。本実施形態１に係る半導体記憶装置によれば、並列読出によって単位時間に読み出すビット数を格段に増やすことができる。
図５においては、Ｙ方向に連続するＷＬＲを同時に用いて読出動作を実施しているが、隣接するＷＬＲ間の静電容量により生じるノイズを抑制するため、例えば１つおきのＷＬＲごとに読出動作を実施し、読出動作を実施していないＷＬＲは一定の電位に固定しておくこともできる。
図６は、セット動作を説明する等価回路図である。セット動作においては、電極３とセンス回路の間を周辺回路によって絶縁する。すなわち、電極３をＳＴＴｒＸ、ＳＴＴｒＹ以外から絶縁する。セット動作は、ＷＬＰＬＡＴＥ／ＢＬＰＬＡＴＥ間でＰＣＭＣＨＡＩＮを介して電流を流し、ＰＣＭＣＨＡＩＮ上でジュール熱を発生させることによって実施する。図６においては、互いに隣接する複数のＰＣＭＣＨＡＩＮに対して並列に電流を流し、さらに各ＰＣＭＣＨＡＩＮ内の全メモリセルを同時に選択して発熱させてセット動作を実施している（バンドル消去）。これによりＰＣＭＣＨＡＩＮ間で熱が伝わり合うため、メモリセルを１つずつ選択してセット動作を実施する場合やＰＣＭＣＨＡＩＮを１つずつ選択してセット動作を実施する場合と比較して、単位消費電力当り多くのメモリセルに対してセット動作を実施することができる。すなわち消去動作の転送速度を向上することができる。
図６は、Ｘ方向、Ｙ方向にそれぞれ連続した３つのＰＣＭＣＨＡＩＮ、すなわち合計９つのＰＣＭＣＨＡＩＮに対して電流を流してセット動作を実施する場合を示している。セット動作を高速に実施するため、セット動作については上述のように一括消去とし、後述するリセット動作において各メモリセルに対してデータを書き込む。
相変化メモリを含む抵抗変化型メモリにおいては、セット動作を実施する際に抵抗変化素子に電流を流す必要があるため、リセット動作の際にメモリセルが高抵抗になり過ぎた場合は以後電流を充分に流すことができずセット動作を実施できなくなったり、電流を流すために通常のセット動作よりも高い電圧を印加する必要が生じたりする場合がある。ＰＣＭＣＨＡＩＮにおいて、各メモリセルは相変化材料層とセルトランジスタを並列接続した構成を有し、各メモリセルは直列接続されている。このためセット動作の際、ＰＣＭＣＨＡＩＮ内で流れる電流は相変化材料層を流れる成分とセルトランジスタを流れる成分を有する。セット動作は１マイクロ秒程度で実施するので、セルトランジスタのチャネルにおいて発生するジュール熱はチャネルと接している相変化材料層に伝わる。セルトランジスタのゲートに適切なオン電圧（ハーフオン電圧: ＶＨＯＮ）を印加し、チャネルを適切なオン抵抗状態に調節してＷＬＰＬＡＴＥ／ＢＬＰＬＡＴＥ間に電位差を与えると、チャネル部において発生したジュール熱が相変化材料層に伝わってセット動作を実施することができる。このため、リセット動作によって相変化材料層が高抵抗になり過ぎたとしても、メモリセルに大きな電圧を印加して電流を流さなくてもセット動作を実施することができる。図６に示すＶＨＯＮは、この動作を例示したものである。
バンドル消去においては、複数のＰＣＭＣＨＡＩＮに対して並列に電流を流すので、各メモリセルを１つずつ選択してセット動作を実施する場合やＰＣＭＣＨＡＩＮを１つずつ選択してセット動作を実施する場合と比較して、セット動作時に流れる合計電流は大きくなる。しかし、低抵抗のプレート状電極ＷＬＰＬＡＴＥ、ＢＬＰＬＡＴＥを用いて電流を供給するため、合計電流が大きくても各電極における電圧降下を充分に抑制することができる。また、プレート状電極ＷＬＰＬＡＴＥ、ＢＬＰＬＡＴＥはＸ方向、Ｙ方向に並ぶ複数のＰＣＭＣＨＡＩＮ間で共有するため、例えば電極３のように分離された電極と比較して個数を減らすことができる。これにより、セット電流を駆動するための周辺回路の個数、すなわち図１の配線セレクタ１００８の面積を低減することができる。そのため低コスト化に有利である。
バンドル消去においては、ＰＣＭＣＨＡＩＮ間で伝わる熱を使ってセット動作の消費電力を低減するので、バンドル消去を実施するＰＣＭＣＨＡＩＮに隣接する、消去したくないＰＣＭＣＨＡＩＮにも熱が伝わり、意図しないセット動作が起こる可能性がある。このようなバンドル消去の熱ディスターブに対する対策技術については後述する。
図７は、図６に示す一括セット動作結果を検証するベリファイ動作を説明する等価回路図である。図６に示す一括セット動作により、ＰＣＭＣＨＡＩＮ内の全てのセルは低抵抗状態になっているはずである。図５と同様の読出動作を実施することにより、これを確認することができる。具体的には、複数層のゲートを同時にオフ状態にしてＰＣＭＣＨＡＩＮ内の直列接続された複数のセルを同時に選択して読み出し動作を実施する。あるいは図７に示すように、全層のゲートを同時にオフ状態にして読み出しを実施してもよい。ＰＣＭＣＨＡＩＮ内の全てのセルが低抵抗状態であれば、直列接続された複数セルを同時に選択して読出動作を実施しても、リセット状態のセルが含まれる場合と比較して充分に低抵抗であるため、個々の層を区別しなくとも全層が低抵抗状態になっていることを判別できるからである。
ベリファイ動作の結果、セット状態にできていないメモリセルがＰＣＭＣＨＡＩＮ内に含まれることが判明した場合は、再び図６で説明したバンドル消去を実施する。この場合は、セット状態にできていないメモリセルが含まれるＰＣＭＣＨＡＩＮに対してのみ一括セット動作を実施するか、またはセット状態にできていないメモリセルが含まれるＰＣＭＣＨＡＩＮに対して１セルずつセット動作を実施する。
図７においては、Ｙ方向に連続するＷＬＲを同時に用いてベリファイ動作を実施しているが、隣接するＷＬＲ間の静電容量により生じるノイズを抑制するため、例えば１つおきのＷＬＲごとにベリファイ動作を実施し、ベリファイ動作を実施していないＷＬＲは一定の電位に固定しておくこともできる。
図８は、リセット動作を説明する等価回路図である。リセット動作においては、セット動作と同様に電極３とセンス回路の間を周辺回路によって絶縁する。すなわち、電極３をＳＴＴｒＸ、ＳＴＴｒＹ以外から絶縁する。リセット動作は、セット動作と同様に、ＷＬＰＬＡＴＥ、ＢＬＰＬＡＴＥ間でＰＣＭＣＨＡＩＮを介して電流を流すことにより実施する。ただし、セット動作は一括消去であるのに対して、リセット動作はデータ書込動作であるため、各メモリセルに対して選択的に実施する。
選択するＰＣＭＣＨＡＩＮと接続されたＸ選択トランジスタＳＴＴｒＸをオン状態にするとともに、電極３を介して接続されたＹ選択トランジスタＳＴＴｒＹをオン状態とする。選択セルＳＭＣのセルトランジスタゲートにはオフ電圧を印加し、非選択セルＵＳＭＣのセルトランジスタゲートにはオン電圧を印加する。この状態で、ＷＬＰＬＡＴＥ、ＢＬＰＬＡＴＥ間に電位差を印加すると、選択セルＳＭＣの相変化材料層に電流が流れる。ＷＬＰＬＡＴＥ、ＢＬＰＬＡＴＥ間の電圧を１０ｎｓ程度のパルス状とし、特に立ち下げを急峻にすることにより、通常の相変化メモリと同様に、ＳＭＣの相変化材料層を低抵抗の結晶状態（セット状態）から高抵抗の非晶質状態（リセット状態）に変化させることができる。セット動作と同様に、ＰＣＭＣＨＡＩＮはプレート電極ＷＬＰＬＡＴＥ、ＢＬＰＬＡＴＥ間で１つだけ選択することもできるし、複数個を同時選択することもできる。読み出し動作と異なり、各ＰＣＭＣＨＡＩＮに流れる電流を検出する必要は無いからである。
複数のＰＣＭＣＨＡＩＮ間で共用するプレート電極間、すなわちＷＬＰＬＡＴＥ−ＢＬＰＬＡＴＥ間の電流によってリセット動作を実施するので、リセット電流を駆動するための周辺回路の個数、すなわち図１の配線セレクタ１００８の面積を低減することができ、低コスト化に有利である。
＜実施の形態１：配線構造の変形例＞
図９は、図１〜４で説明したＰＣＭＣＨＡＩＮアレイの構造の変形例を示す図である。図１〜４で説明した構造とは異なり、電極３とＹ選択トランジスタＳＴＴｒＹはＰＣＭＣＨＡＩＮの上側に配置され、Ｙ選択トランジスタＳＴＴｒＹはＢＬＰＬＡＴＥと接続されている。ＢＬＰＬＡＴＥとＷＬＰＬＡＴＥは反対でもよい。
ＰＣＭＣＨＡＩＮの下方において、チャネル半導体層８ｐがＸ選択トランジスタＳＴＴｒＸのチャネル半導体層５１ｐに接続され、チャネル半導体層５１ｐの下方はＮ型半導体層４０ｐを介してプレート状電極ＷＬＰＬＡＴＥに接続されている。ＰＣＭＣＨＡＩＮの上方において、チャネル半導体層８ｐがＮ型半導体層４１ｐを介して電極３と接続され、電極３の上方はＮ型半導体層４２ｐを介してＹ選択トランジスタＳＴＴｒＹのチャネル半導体層５０ｐに接続される。チャネル半導体層５０ｐは上方でプレート状電極ＢＬＰＬＡＴＥに接続される。図９（ａ）において、Ｙ選択トランジスタＳＴＴｒＹのチャネル半導体層５０ｐは、図１〜４と同様に電極３と同じＸ方向に延伸している。ＰＣＭＣＨＡＩＮとＷＬＰＬＡＴＥを接続するＸ選択トランジスタＳＴＴｒＸのチャネル半導体層５１ｐは、図１〜４とは異なり、Ｙ方向に完全には分離されておらず、下半分がＹ方向に沿って隣接するＰＣＭＣＨＡＩＮ間で共有され、上半分には隣接するＰＣＭＣＨＡＩＮ間の間隙部分において凹部が形成されている。
図９（ｂ）は、図９（ａ）に示すチャネル半導体層５１ｐのＹＺ断面図である。図９（ａ）に示すようにチャネル半導体層５１ｐをＹ方向に連結すると、ＳＴＴｒＸのチャネル幅が大きくなるため大電流を駆動することができる反面、選択チェインＳＰＣＭＣＨＡＩＮと非選択チェインＵＳＰＣＭＣＨＡＩＮの間でリーク電流が流れ、動作を阻害する。このリーク電流を許容値以下に抑制するためには、リーク電流が流れる経路ＬＥＡＫＰＡＴＨの長さをある程度以上に確保する必要がある。例えば、ソース／ドレイン間耐圧を確保することができる最小値ＬＣＨＭＩＮ以上にする必要がある。具体的には、凹部の深さをＬＣＨＭＩＮの半分以上にすればよい。
図１０は、図９（ａ）の半導体記憶装置の読出動作を説明する等価回路図である。電極３と下部電極ＷＬＰＬＡＴＥ間でＰＣＭＣＨＡＩＮを介して電流を流してメモリセルの相変化材料層の抵抗を検出することにより、読出動作を実施する。図５の場合と同様に、各電極３をセンス回路に個別に接続することにより、並列読出を実施することができる。したがって読出動作のデータ転送速度を向上させることができる。
セット動作は図６と同様に、電極３をセンス回路から絶縁し、ＢＬＰＬＡＴＥ／ＷＬＰＬＡＴＥ間で複数のＰＣＭＣＨＡＩＮに対して並列に電流を流すことによって実施することができる。図６と同様のバンドル消去動作を実施することにより、高速な消去転送レートが実現できる。ベリファイ動作は図７と同様に、ＰＣＭＣＨＡＩＮ内で直列接続された複数のセルを同時選択し、かつ複数のＰＣＭＣＨＡＩＮに対して並列に実施することができる。リセット動作は図８と同様に、ＢＬＰＬＡＴＥ／ＷＬＰＬＡＴＥ間でＰＣＭＣＨＡＩＮを介して電流を流すことにより実施できる。
図２〜１０においては、Ｘ選択トランジスタＳＴＴｒＸ、Ｙ選択トランジスタＳＴＴｒＹを薄膜チャネル半導体層５１ｐ、５０ｐの両側に配置された独立に給電可能な２つのゲートによってオン／オフ制御をしたが、通常のサラウンドゲート型の縦型トランジスタなどを用いることもできる。
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係る半導体記憶装置は、プレート状の上下電極を用いることにより、セット動作／リセット動作において必要な大電流を駆動しつつ、配線や周辺回路の面積を抑制してビットコストを向上させることができる。また、プレート電極は抵抗が小さいため、セット動作／リセット動作のパフォーマンスを高めることができる。
また、本実施形態１に係る半導体記憶装置は、Ｘ選択トランジスタＳＴＴｒＸとＹ選択トランジスタＳＴＴｒＹの間に、ＳＴＴｒＹと対になって設けられた電極３を備え、読出動作の際にはＳＴＴｒＹをＯＦＦにして下部電極と電極３を絶縁した上で、複数の電極３を同時に使用して並列読出を実施する。これにより、読出動作のパフォーマンスを高めることができる。すなわち、セット動作／リセット動作／読出動作の全てについて、パフォーマンスを最大限に引き出すことができる。
＜実施の形態２＞
実施形態１で説明したように、メモリセルに対してセット動作／リセット動作を実施するときは、メモリセルに電流を流す必要があるため、ジュール熱が発生する。このジュール熱が周辺のＰＣＭＣＨＡＩＮへ伝搬すると、そのＰＣＭＣＨＡＩＮにおいて情報が意図せず書き換えられる可能性がある。このように周辺ＰＣＭＣＨＡＩＮ（またはメモリセル）に対して意図せずジュール熱が伝搬する現象を、熱ディスターブと呼ぶ。
熱ディスターブが発生する回数が多くなると、メモリセルが意図せず書き換えられる可能性が高まる。したがって、熱ディスターブ回数はできる限り少なく抑えることが望ましい。そこで本発明の実施形態２においては、熱ディスターブによる影響をできる限り抑えることのできる構成例を説明する。本実施形態２に係る半導体記憶装置の構成は、実施形態１と同様のものでもよいし、相変化素子とセルトランジスタを並列接続したメモリセルを有するＰＣＭＣＨＡＩＮをＸＹ方向に複数配列したものであればその他の構成でもよい。
あるＰＣＭＣＨＡＩＮに対してセット動作／リセット動作を実施するとき、その両側に配置されたＰＣＭＣＨＡＩＮに対して熱ディスターブが発生する。ただし、熱ディスターブを受けるＰＣＭＣＨＡＩＮが情報を保持していないのであれば、熱ディスターブの影響は無視することができる。これを実現するためには、情報書込（リセット動作）を実施する前にその周辺のＰＣＭＣＨＡＩＮが保持する情報をいったん消去しておき（バンドル消去）、ＸＹＺ各方向においてシーケンシャルに情報を書き込めばよい。
例としてＸ方向における情報書込を考える。本実施形態２において制御部１００９は、Ｘ方向に隣接するＰＣＭＣＨＡＩＮに対していったんバンドル消去を実施し、Ｘ方向に沿って順次リセット動作を実施する。あるＰＣＭＣＨＡＩＮに対してリセット動作を実施するとき、その両側のＰＣＭＣＨＡＩＮに対して熱ディスターブが生じるが、未だリセット動作を実施していないＰＣＭＣＨＡＩＮは情報を保持していないので、熱ディスターブの影響は無視することができる。すなわち、熱ディスターブを受けるのは先に情報を書き込んだＰＣＭＣＨＡＩＮのみであるため、ＸＹＺ各方向において熱ディスターブを受ける回数はそれぞれ１回ずつとなり、各ＰＣＭＣＨＡＩＮが熱ディスターブを受ける回数は合計３回となる。
これに対し、ランダム順序でリセット動作を実施するとＸＹＺ各方向において両側から熱ディスターブを受けるので、各ＰＣＭＣＨＡＩＮが熱ディスターブを受ける回数はリセット動作の６倍となる。例えば１００万回のデータ書込を実施する場合、各メモリセルはＸＹＺ各方向において両側から１００万回ずつリセット動作による熱ディスターブを受け、合計６００万回の熱ディスターブを受ける可能性がある。上記のようにバンドル消去とリセット動作をペアにして実施することにより、各メモリセルが熱ディスターブを受ける回数を抑制することができる。
他方、上記のようにバンドル消去とリセット動作をペアにして実施する場合、バンドル消去自体による熱ディスターブが生じる。リセット動作による熱ディスターブは、結晶化速度が遅い相変化材料を用いることによってある程度抑制することができる。しかしバンドル消去においては、結晶化速度が遅い相変化材料を用いたとしても、それに応じてバンドル消去に要する時間が長くなり熱ディスターブ時間も長くなるので、相変化材料を適切に選択することによっては熱ディスターブを充分に抑制できないと考えられる。
バンドル消去単位内の複数のＰＣＭＣＨＡＩＮに同じ電流を流してジュール熱を等しくすると、バンドル消去単位内の中央部のＰＣＭＣＨＡＩＮの温度は、隅のＰＣＭＣＨＡＩＮの温度と比較して高くなる。隅のＰＣＭＣＨＡＩＮを結晶化に充分な温度にまで昇温すると、バンドル消去単位の周辺のＰＣＭＣＨＡＩＮにも熱が伝わり強いディスターブが生じる。また、中央部のＰＣＭＣＨＡＩＮは温度が高くなり過ぎて劣化が早まる。図１１を用いてこのことを説明する。
図１１は、Ｎ×Ｎ個のＰＣＭＣＨＡＩＮからなるバンドル消去単位に対して、全て同じ電流を流してジュール熱を発生させたときのジュール熱分布を示す図である。図１１（ａ）はＮ＝４の場合におけるＰＣＭＣＨＡＩＮの上面図である。バンドル消去単位内の温度は中央部が最も高く、４隅が最も低くなる。バンドル消去単位周辺のＰＣＭＣＨＡＩＮのうちバンドル消去単位に最も近いものは第１隣接最高温度に達し、その隣のＰＣＭＣＨＡＩＮは第２隣接最高温度に達する。
図１１（ｂ）は、バンドル消去単位内のＰＣＭＣＨＡＩＮに全て同じ電流を流し、４隅の温度が結晶化温度を充分に超えるようにしたときの図１１（ａ）各点における温度を、Ｎの値を変えて測定した結果を示す。バンドル消去単位内のＰＣＭＣＨＡＩＮ数（＝Ｎ）が増加すると、消費電力当りの消去スループットが向上するという利点がある一方、バンドル消去単位の中央部の温度が高くなりすぎる、バンドル消去単位の隣接領域の温度が上昇し熱ディスターブにより信頼性が低下する、といった欠点が生じることが分かる。
そこで本実施形態２において、制御部１００９は、バンドル消去を実施するＰＣＭＣＨＡＩＮにおいて発生するジュール熱を制御するため、バンドル消去単位の中央においては単位時間当たりの発熱量を少なくするとともに、周辺部においては発熱量を多くする。これにより、バンドル消去単位内のＰＣＭＣＨＡＩＮの温度を均一に結晶化温度以上に昇温し、周辺のバンドル消去を行わないＰＣＭＣＨＡＩＮが昇温することを抑制する。
なお、周辺部の発熱量を多くすると周辺のＰＣＭＣＨＡＩＮに対する熱ディスターブの影響が増大するようにも思われるが、中央部の発熱量は周辺部と比較して極端に多いため、中央部の発熱量を抑えるほうが全体としては周辺に対する熱ディスターブをより抑制することができる。
図１２は、バンドル消去単位内の発熱量を調整する手法を説明する図である。図１２（ａ）は、バンドル消去単位内の各ＰＣＭＣＨＡＩＮに対して供給する電流パルスの波形を示す。バンドル消去を複数回の周期的パルス電流によって実施し、バンドル消去単位内の中央部においてはパルスのオンデューティー比を小さくし、隅部においてはオンデューティー比を大きくする。電流パルスの振幅は場所によらず一定である。このパルス波形により、単位時間当たりのジュール熱が中央部においては小さくなり、隅部においては大きくなる。その結果、バンドル消去単位内の温度を図１１の場合と比較して均一にし、周辺ＰＣＭＣＨＡＩＮに対する熱ディスターブを低減できる。
図１２（ｂ）は、実施形態１の半導体記憶装置を用いて図１２（ａ）のパルスを実現する場合における各選択トランジスタのオン／オフタイミングチャートである。ここでは４×４個のＰＣＭＣＨＡＩＮからなるバンドル消去単位を例示しているが、Ｎ×Ｎのバンドル消去単位に拡張することも容易である。
実施形態１の半導体記憶装置を用いる場合、ＳＴＴｒＸ１〜ＳＴＴｒＸ４とＳＴＴｒＹ１〜ＳＴＴｒＹ４のオン／オフ状態を組み合わせることによってＰＣＭＣＨＡＩＮを選択する。中央のＰＣＭＣＨＡＩＮのＸ選択はＳＴＴｒＸ２とＳＴＴｒＸ３、Ｙ選択はＳＴＴｒＹ２とＳＴＴｒＹ３によって実施する。Ｘ方向端部のＰＣＭＣＨＡＩＮのＸ選択はＳＴＴｒＸ１とＳＴＴｒＸ４、Ｙ選択はＳＴＴｒＹ２とＳＴＴｒＹ３によって実施する。Ｙ方向端部のＰＣＭＣＨＡＩＮのＸ選択はＳＴＴｒＸ２とＳＴＴｒＸ３、Ｙ選択はＳＴＴｒＹ１とＳＴＴｒＹ４によって実施する。隅のＰＣＭＣＨＡＩＮのＸ選択はＳＴＴｒＸ１とＳＴＴｒＸ４、Ｙ選択はＳＴＴｒＹ１とＳＴＴｒＹ４によって実施する。
図１２（ａ）（ｂ）の時刻ｔ１からｔ７を見ると、中央のセルはＳＴＴｒＸ２、ＳＴＴｒＸ３、ＳＴＴｒＹ２、ＳＴＴｒＹ３がオン状態となる時刻ｔ３からｔ４の間だけ電流が流れる。Ｘ方向端部のＰＣＭＣＨＡＩＮは、ＳＴＴｒＸ１、ＳＴＴｒＸ４、ＳＴＴｒＹ２、ＳＴＴｒＹ３がオン状態となる時刻ｔ３からｔ５の間だけ電流が流れる。Ｙ方向端部のＰＣＭＣＨＡＩＮは、ＳＴＴｒＸ２、ＳＴＴｒＸ３、ＳＴＴｒＹ１、ＳＴＴｒＹ４がオン状態となる時刻ｔ２からｔ４の間だけ電流が流れる。隅のＰＣＭＣＨＡＩＮは、ＳＴＴｒＸ１、ＳＴＴｒＸ４、ＳＴＴｒＹ１、ＳＴＴｒＹ４がオン状態となる時刻ｔ１からｔ６の間だけ電流が流れる。
図１３は、バンドル消去単位内の発熱量を調整する第２手法を説明する図である。図１３（ａ）は、バンドル消去単位内の各ＰＣＭＣＨＡＩＮに対して供給する電流パルスの波形を示す。バンドル消去単位内の中央部における電流振幅を小さくし、隅部においては電流振幅を大きくする。電流パルス幅は場所によらず一定である。図１３（ａ）に示すパルス波形によっても図１２と同様の効果を発揮することができる。
図１３（ｂ）は、実施形態１の半導体記憶装置を用いて図１３（ａ）のパルスを実現する場合における各選択トランジスタのオン／オフタイミングチャートである。図１２と同様にＮ×Ｎのバンドル消去単位に拡張することができる。
実施形態１の半導体記憶装置を用いる場合、ＳＴＴｒＸ１〜ＳＴＴｒＸ４とＳＴＴｒＹ１〜ＳＴＴｒＹ４のオン／ハーフオン／オフ状態を組み合わせることによってＰＣＭＣＨＡＩＮを選択する。本実施形態２において、トランジスタのゲートに閾電圧よりは高いがオン状態よりは低い電圧が印加されており、オン状態よりは抵抗が高くオフ状態よりは抵抗が低い状態のことを、ハーフオン状態と呼ぶ。
図１３（ｂ）に示すように、中央のセルはＳＴＴｒＸ２、ＳＴＴｒＸ３、ＳＴＴｒＹ２、ＳＴＴｒＹ３にはゲートにハーフオン電圧ＶＨＯＮを印加するためともにハーフオン状態となるので電流が流れるものの、ＳＴＴｒＸ、ＳＴＴｒＹの両方における電圧降下のためＰＣＭＣＨＡＩＮに印加される電圧が小さくなり流れる電流が小さい。Ｘ方向端部のＰＣＭＣＨＡＩＮは、ＳＴＴｒＸ１、ＳＴＴｒＸ４のゲートにはオン電圧ＶＯＮを印加するので完全なオン状態であるが、ＳＴＴｒＹ２、ＳＴＴｒＹ３がハーフオン状態となるのでＳＴＴｒＹにおける電圧降下のためにＰＣＭＣＨＡＩＮに印加される電圧が低減し電流がやや少ない。Ｙ方向端部のＰＣＭＣＨＡＩＮは、ＳＴＴｒＹ１、ＳＴＴｒＹ４は完全なオン状態となるものの、ＳＴＴｒＸ２、ＳＴＴｒＸ３がハーフオン状態であるのでＳＴＴｒＸにおける電圧降下のためにＰＣＭＣＨＡＩＮに印加される電圧が低減し電流がやや少ない。隅のＰＣＭＣＨＡＩＮは、ＳＴＴｒＸ１、ＳＴＴｒＸ４、ＳＴＴｒＹ１、ＳＴＴｒＹ４が完全なオン状態となるので、ＷＬＰＬＡＴＥ／ＢＬＰＬＡＴＥ間の電圧のほとんどがＰＣＭＣＨＡＩＮに印加されて大きな電流が流れる。
以上の説明においては、ジュール熱をＸＹ方向において均一にする手法を説明したが、Ｚ方向においてもジュール熱を均一にすることもできる。ＰＣＭＣＨＡＩＮのＺ方向における温度分布は、ジュール熱の発生が均一な場合、最上層と最下層のメモリセルの温度が低くなる。そこで温度が下がり易い最上層と最下層のセルトランジスタゲートの電圧を他よりも低くしチャネルの抵抗を高くすることにより、ＰＣＭＣＨＡＩＮに電流を流したときのジュール熱を最上層と最下層のメモリセルのセルトランジスタチャネルにおいて多く発生させ、ＰＣＭＣＨＡＩＮ内の温度を均一にすることができる。
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係る半導体記憶装置は、ＰＣＭＣＨＡＩＮに対して供給する電流を調整することにより、バンドル消去単位内の中央部分において生じるジュール熱を低くし、バンドル消去単位内の周辺部分において生じるジュール熱を高くする。これにより、バンドル消去単位内のジュール熱を均一にし、バンドル消去動作時に周辺ＰＣＭＣＨＡＩＮに対して生じる熱ディスターブを抑制することができる。
＜実施の形態３＞
実施形態２においては、バンドル消去単位内において発生するジュール熱を、中央部では少なくし端部では多くすることにより、周囲のＰＣＭＣＨＡＩＮに対する熱ディスターブを抑制することを説明した。本発明の実施形態３では、ＰＣＭＣＨＡＩＮの配置によって熱ディスターブを抑制する構成例を説明する。半導体記憶装置のその他の構成は実施形態１〜２と同様であるため、以下では熱ディスターブを抑制するための構成について中心に説明する。
図１４は、本実施形態３に係る半導体記憶装置におけるＰＣＭＣＨＡＩＮアレイを半導体基板主面へ投影した図である。白円はＰＣＭＣＨＡＩＮである。黒円は、情報書込や読出を実施しないダミーチェインである。情報を記憶しないダミーチェインがあるため、半導体記憶装置の記憶容量は減少するが、ダミーチェイン内のセルは熱ディスターブを受けても影響がないので、情報を記憶しているＰＣＭＣＨＡＩＮ間において熱ディスターブの緩衝領域としての役割を果たす。
図１４においては、加害ＰＣＭＣＨＡＩＮ（熱ディスターブを発生させるメモリチェイン）と被害ＰＣＭＣＨＡＩＮ（熱ディスターブを受けるメモリチェイン）の間にダミーチェインを配置することによって両者の間の距離を広げたが、ダミーチェインを配置せずに単純に両者の間の距離を広げることによって、同様の効果を発揮することもできる。
＜実施の形態４＞
実施形態２〜３においては、熱ディスターブを抑制することによってその影響を緩和する構成例を説明した。一方、バンドル消去による熱ディスターブの影響を受けるＰＣＭＣＨＡＩＮの場所はバンドル消去を実施する時点であらかじめ分かっているので、バンドル消去を実施する前にメモリセルから情報を読み出して退避することができる。本発明の実施形態４では、その具体的な動作例について説明する。半導体記憶装置の構成は実施形態１〜３と同様であるため、以下では情報を退避する動作について主に説明する。
図１５は、本実施形態４に係る半導体記憶装置がバンドル消去を実施する際の動作フローである。ここではバンドル消去にともなう熱ディスターブの影響を抑制する２つの手法として図１５（ａ）（ｂ）を示した。制御部１００９は、図１５（ａ）（ｂ）いずれかの動作フローにしたがってバンドル消去を実施する。以下、図１５の各ステップについて説明する。
ステップＡ１において、制御部１００９は、被害ＰＣＭＣＨＡＩＮ内のデータを読み出して一時的にバッファメモリなどの記憶装置へ保存する。ステップＡ２において、制御部１００９は、加害ＰＣＭＣＨＡＩＮに対してバンドル消去を実施する。ステップＡ３において、制御部１００９は、ステップＡ１においてリセット状態だったメモリセルに対して改めてリセット動作を実施し、メモリセルの状態を復元する。以上の動作により、加害ＰＣＭＣＨＡＩＮに対してバンドル消去を実施したことにより熱ディスターブが発生しても、被害ＰＣＭＣＨＡＩＮ内のデータが消失することを防止できる。
ステップＢ１において、制御部１００９は、被害ＰＣＭＣＨＡＩＮ内のデータを読み出して一時的にバッファメモリなどの記憶装置へ保存する。ステップＢ２において、制御部１００９は、加害ＰＣＭＣＨＡＩＮに対してバンドル消去を実施する。ステップＢ３において、制御部１００９は、再び被害ＰＣＭＣＨＡＩＮ内のデータを読み出してステップＢ１で読み出したデータと比較する。比較の結果、ステップＢ１においてリセット状態だったメモリセルがセット状態に変化している場合、制御部１００９はそのメモリセルに対してリセット動作を改めて実施してメモリセルの状態を復元する（Ｂ４）。
図１５（ａ）に示す動作フローは読出動作を１回だけ（Ａ１）実施するので、図１５（ｂ）に示す動作フローと比較して動作が高速である。図１５（ｂ）に示す動作フローは、データが書き換わっているメモリセルに対してのみリセット動作を実施するため、図１５（ａ）に示す動作フローと比較してリセット動作による熱ディスターブの影響が小さくなるので信頼性が向上する。
＜実施の形態５＞
実施形態４においては、１回のバンドル消去によって生じる熱ディスターブにより、リセット状態のセルがセット状態に変化し、データが消失することを説明した。一方、１回のバンドル消去による熱ディスターブによってはデータが消失しないが、バンドル消去を繰り返すことによってリセット状態のメモリセルの抵抗が次第に低下し、セット状態に変化してデータが消失する場合もある。本発明の実施形態５では、これを防止するための動作例について説明する。半導体記憶装置の構成は実施形態４と同様であるため、以下ではデータ消失を防止するための動作について実施形態４とは異なる点を中心に説明する。
図１６は、熱ディスターブが生じるＰＣＭＣＨＡＩＮの位置を例示する図である。熱ディスターブは、バンドル消去単位の境界で生じる。本実施形態５においては、バンドル消去自体による熱ディスターブと、実施形態４で説明したように熱ディスターブを受けたメモリセルに対して改めてリセット動作を実施する際に生じる熱ディスターブの両方について考慮する。図１６に示すモニターセルは、被害ＰＣＭＣＨＡＩＮ内のいずれかに配置することができる。モニターセルの役割については図１７（ｂ）で説明する。
図１７は、本実施形態５に係る半導体記憶装置がバンドル消去を実施する際の動作フローである。ここではバンドル消去にともなう熱ディスターブの影響を抑制する２つの手法として図１７（ａ）（ｂ）を示した。制御部１００９は、図１７（ａ）（ｂ）いずれかの動作フローにしたがってバンドル消去を実施する。以下、図１７の各ステップについて説明する。
図１７（ａ）に示す動作フローにおいて、制御部１００９は、加害ＰＣＭＣＨＡＩＮに対してバンドル消去を実施する（Ａ１）。制御部１００９は、被害ＰＣＭＣＨＡＩＮがバンドル消去による熱ディスターブを受けた回数を記録するカウンタを読み出す（Ａ２）。カウンタが所定値未満であればカウンタを１増やし（Ａ３）、カウンタが所定値以上であれば被害ＰＣＭＣＨＡＩＮ内のリセット状態のメモリセルに対して改めてリセット動作を実施する（Ａ４）。これにより、バンドル消去の熱ディスターブによって抵抗が下がりセット状態に変化しかかっているメモリセルをリセット状態に戻す（リフレッシュする）ことができる。制御部１００９は、カウンタ値を０にする（Ａ５）。ディスターブ回数を記録しておくカウンタは、例えば図１で説明した管理領域１０１１内のメモリに格納することもできるし、図１の外部に設けられたメモリに格納することもできる。
図１７（ｂ）に示す動作フローにおいては、例えば図１６に示すモニターセルを被害ＰＣＭＣＨＡＩＮ内に設け、モニターセルの状態が熱ディスターブによって変化した時点でリフレッシュを実施する。モニターセルはあらかじめリセット状態にしておく。制御部１００９は、加害ＰＣＭＣＨＡＩＮに対してバンドル消去を実施し（Ｂ１）、モニターセルの状態を読み出す（Ｂ２）。制御部１００９は、モニターセルがセット状態に変化している場合は被害ＰＣＭＣＨＡＩＮに対してステップＡ４と同様にリフレッシュ動作を実施し（Ｂ３）、モニターセルに対してリセット動作を実施する（Ｂ４）。
図１７で説明した動作フローにおいては、被害ＰＣＭＣＨＡＩＮ内の全メモリセルをリフレッシュしているが、熱ディスターブによって状態が変化したメモリセルを特定することができるのであれば、そのメモリセルのみに対してリフレッシュ動作を実施することもできる。具体的には、データにＥＣＣ（エラー訂正）用のビットを追加してエラー個所を特定できるようにすることが考えられる。この場合、データ記録に必要なセル数が増加するが、ＥＣＣ符号によって訂正できる範囲内においてはデータ処理によってエラーを訂正できる。さらには、エラーが生じたビット位置を特定することにより、熱ディスターブの影響を受けたメモリセルを特定できる。
上記の他、メモリセルの抵抗値を読み出し、リセット状態のセルの抵抗値がセット状態と判定される直前まで低抵抗化していることが検出された場合、そのメモリセルに対してリセット動作を実施してメモリセルの状態をリフレッシュすることもできる。
本実施形態５で説明したリフレッシュ動作は、図１７で説明したように制御部１００９によって自動的に実施することもできるし、リフレッシュ動作を実施するよう指示するコマンドを半導体記憶装置の外部から明示的に与えて実施することもできる。
＜実施の形態６＞
実施形態５においては、バンドル消去を繰り返し実施することにより生じる熱ディスターブによってリセット状態のセルがセット状態に変化するデータ消去を防止する動作例を説明した。本発明の実施形態６では、これとは逆にセット状態のメモリセルがリセット状態に変化する現象によるデータ消失を防止する動作例を説明する。本実施形態６においては実施形態５と同様に、バンドル消去自体の熱によるディスターブと、実施形態４で説明したように熱ディスターブを受けたメモリセルに対して改めてリセット動作を実施する際に生じる熱ディスターブの両方について考慮する。
相変化メモリは、セット状態に移行する際に相変化材料の結晶化が充分でなかった場合は、熱ディスターブを受けることによって抵抗が増加することがある。このような動作によりデータが消失することを防止するためには、熱ディスターブの影響を受ける領域のデータを読み出し、別領域に退避することが考えられる。本実施形態６に係る半導体記憶装置の構成は実施形態４〜５と同様であるため、以下ではデータを別領域に退避する動作について中心に説明する。
図１８は、本実施形態６に係る半導体記憶装置がバンドル消去を実施する際の動作フローである。ここではバンドル消去にともなう熱ディスターブの影響を抑制する２つの手法として図１８（ａ）（ｂ）を示した。制御部１００９は、図１８（ａ）（ｂ）いずれかの動作フローにしたがってバンドル消去を実施する。以下、図１８の各ステップについて説明する。
図１８（ａ）に示す動作フローにおいて、制御部１００９は、加害ＰＣＭＣＨＡＩＮに対してバンドル消去を実施する（Ａ１）。制御部１００９は、被害ＰＣＭＣＨＡＩＮがバンドル消去による熱ディスターブを受けた回数を記録するカウンタを読み出す（Ａ２）。カウンタが所定値未満であればカウンタを１増やす（Ａ３）。カウンタが所定値以上であれば、被害ＰＣＭＣＨＡＩＮ内のデータを別領域に移動し（Ａ４）、被害ＰＣＭＣＨＡＩＮをバンドル消去する。制御部１００９は、カウンタ値を０にする（Ａ５）。ディスターブ回数を記録しておくカウンタは、例えば図１で説明した管理領域１０１１内のメモリに格納することもできるし、図１の外部に設けられたメモリに格納することもできる。
図１８（ｂ）に示す動作フローにおいては、図１７（ｂ）と同様にモニターセルを用いる。モニターセルはあらかじめセット状態にしておく。制御部１００９は、加害ＰＣＭＣＨＡＩＮに対してバンドル消去を実施し（Ｂ１）、モニターセルの状態を読み出す（Ｂ２）。制御部１００９は、モニターセルがリセット状態に変化している場合はステップＡ４と同様に被害ＰＣＭＣＨＡＩＮ内のデータを別領域に移動し（Ｂ３）、モニターセルを含む領域に対してバンドル消去を実施する（Ｂ４）。モニターセルは被害ＰＣＭＣＨＡＩＮと同時にバンドル消去し、最も抵抗増大現象が生じやすい場所に配置するとよい。
本実施形態６で説明したデータ移動動作は、図１８で説明したように制御部１００９によって自動的に実施することもできるし、データ移動動作を実施するよう指示するコマンドを半導体記憶装置の外部から明示的に与えて実施することもできる。
＜実施の形態７＞
本発明の実施形態７では、半導体記憶装置が記憶している情報に対してアクセスを受け付ける論理的単位であるブロックを利用して、熱ディスターブ対策を実施する種々の動作例について説明する。半導体記憶装置の構成は、特に言及しない限りは実施形態１〜６と同様である。
＜実施の形態７：ブロック単位の一括消去動作について＞
実施形態２において、あらかじめバンドル消去を実施した上でリセット動作を実施することにより、熱ディスターブの回数を抑制できることを説明した。同様の動作は、ブロックを利用して実施することもできる。すなわち、隣接する複数のバンドル消去単位からなるブロック内のデータを一括消去した上でブロックに対して順次データを書き込むことにより、実施形態２と同様の動作をブロックレベルで実施することができる。この場合、個々のバンドル消去単位境界のＰＣＭＣＨＡＩＮに対して実施形態２〜６で説明したような熱ディスターブ対策は必要ない。これに代えて、同様の対策をブロックの境界で実施すればよい。
＜実施の形態７：ブロック内に含まれるページ数について＞
各ブロックは、半導体記憶装置内部においてデータ書込またはデータ読出を処理する内部的な処理単位であるページを１以上含む。データ読出とデータ書込はページ単位で実施し、データ消去はブロック単位で実施する。ブロック内に複数のページが含まれる場合、ブロック消去を実施しようとしたとき、消去すべきでないデータが記憶されているページがそのブロック内に存在する場合がある。この場合、当該ブロックに対して消去動作を実施する前に、必要なデータが保存されているページを他のブロック内のページに移動することが必要である。このような動作はガーベッジコレクションと呼ばれ、半導体記憶装置の性能低下の原因となる。ガーベッジコレクションを発生させないようにするためは、ブロックを単一ページのみで構成するのが好ましい。一方でページ読出動作のスループットを考えると、ページ内の複数のメモリセルをなるべく高い並列度で読み出すことが好ましい。実施形態１の半導体記憶装置であれば、各ページはなるべく多くの電極配線３と接続されることが好ましい。各電極配線３は同時に１つのメモリセルに対してしかアクセスできないからである。
＜実施の形態７：ブロック内に含まれるバンドル消去単位数数について＞
図１９は、１つのブロック内に含まれるバンドル消去単位数について説明する上面図である。ここではバンドル消去単位内に、Ｘ方向に４つ、Ｙ方向に４つそれぞれ隣接した４×４＝１６個のＰＣＭＣＨＡＩＮが含まれる例を示した。先に説明したように、ブロック消去を実施する際には当該ブロック内に消去すべきでないデータを保持するページが含まれているか否かを確認する必要があるので、あらかじめ当該ブロック内の全ページを読み取る必要がある。そのため、ブロックからデータを読み出す際の並列度はできる限り高いほうが望ましい。
図１９（ａ）は、１つのブロックを形成するバンドル消去単位がメモリマトリックス（ＭＭＡＴ）中にランダムに配置される例を示している。図１９（ｂ）は、１つのブロック内において、Ｙ方向に複数のバンドル消去単位を配置して読出の並列度を高めた例を示している。実施形態１の半導体記憶装置を用いる場合は、Ｙ方向に沿って複数のＰＣＭＣＨＡＩＮに対して並列に読出動作を実施することができるので、これを利用してブロックからデータを読み出す際の並列度を高めている。なお、１つのブロック内において、Ｘ方向に複数のバンドル消去単位を配置してブロック消去の効率を高めることもできる。
＜実施の形態７：ブロック境界における熱対策について＞
上述のように、ブロックからデータを読み出す際の並列度を高めるため、１つのブロック内においてＹ方向に複数のＰＣＭＣＨＡＩＮを配置した場合、Ｘ方向端部のブロック境界はＹ方向端部のブロック境界よりも多くのＰＣＭＣＨＡＩＮが配置されることになる。そうすると、Ｘ方向端部にダミーセルを配置するなどして物理的にＰＣＭＣＨＡＩＮ間距離を大きくして熱ディスターブ対策を施した場合、メモリマトリックス（ＭＭＡＴ）面積の増加（すなわちビットコストの増加）が著しい。他方、Ｘ方向端部のブロック境界におけるＰＣＭＣＨＡＩＮは電極配線３によって並列に読み出すことができるので、実施形態４〜５で説明した動作を短時間で実施することができる。したがって、ダミーセルなどを用いて物理的にＰＣＭＣＨＡＩＮ間の距離を大きくすることにより熱ディスターブ対策を施すよりも、実施形態４〜５で説明した動作によって熱ディスターブ対策を施すほうが望ましい。
一方、Ｙ方向端部のブロック境界は、Ｘ方向端部のブロック境界よりもＰＣＭＣＨＡＩＮ数が少ないので、ダミーセルを配置するなどして物理的にＰＣＭＣＨＡＩＮ間距離を大きくして熱ディスターブ対策を施したとしても、メモリマトリックス（ＭＭＡＴ）面積の増加（すなわちビットコストの増加）はわずかである。反面、Ｙ方向端部のブロック境界のＰＣＭＣＨＡＩＮは電極配線３によって並列に読み出すことができないので、実施形態４〜５で説明した動作を短時間で実施することができない。したがって、ダミーセルなどを用いて物理的にＰＣＭＣＨＡＩＮ間の距離を大きくすることにより熱ディスターブ対策を施すほうが望ましい。
＜実施の形態７：ブロック内に含まれるページ数のトレードオフについて＞
図２０は、ブロック内に含まれるページ数のトレードオフについて説明する図である。図２０（ａ）のように１ブロック内に１ページのみが含まれる場合、ガーベッジコレクションは無くすことができるが、１ページからデータを読み出すために複数回の読出動作が必要になる。バンドル消去単位がＸ方向において複数のＰＣＭＣＨＡＩＮを含んでいるからである。
図２０（ｂ）は、１ブロック内に複数ページが含まれ、各ページ内にはＹ方向に沿って複数のＰＣＭＣＨＡＩＮが含まれ、Ｘ方向に沿って１つのＰＣＭＣＨＡＩＮが含まれる例を示す。これにより、同一ページ内の全てのメモリセルをそれぞれ別の電極配線３に接続して並列に読み出すことができる。この場合、ガーベッジコレクションが生じるが、１ページの読み出しを１回の読出動作で実施ことができるため、ページ読出のスループットは高い。
図２１は、ブロックサイズとページ読出時間の関係を示す図である。ここではバンドル消去単位内にＸ方向４個、Ｙ方向４個、合計１６個のＰＣＭＣＨＡＩＮが含まれ、ＰＣＭＣＨＡＩＮ内にはＺ方向において８個メモリセルが含まれる場合の例を示した。図２１に示すように、ブロック内に含まれるページ数が増えるのにともなって読出性能が低下する傾向がある。そこで、頻繁に書き換える必要があるデータか、それとも専ら読み出すためのデータか、などのデータ種別に応じて、１ブロック内に含まれるページ数を変更することが望ましい。
１ブロック内に含まれるページ数、バンドル消去単位内に含まれるＰＣＭＣＨＡＩＮの数や配置、ブロックやページの配置、ダミーＰＣＭＣＨＡＩＮの配置などについては、制御部１００９が決定することができる。そこで、これらの構成を指示するコマンドを半導体記憶装置の外部から明示的に与えて、動的に変更することもできる。
＜実施の形態８＞
実施形態２において、バンドル消去を実施した後に各方向に沿って順次リセット動作を実施することにより、熱ディスターブを受ける回数を抑制することを説明した。同様の動作は、ブロックとページの関係においても実施することができる。すなわち、１つのブロックが複数のページを含む場合、ページに対するリセット動作により生じるブロック内の他のページに対する熱ディスターブを抑制するため、ブロック内におけるページ書込順序をあらかじめ決めておくことが有効である。本発明の実施形態８では、その動作例について説明する。半導体記憶装置のその他の構成は実施形態１〜７と同様である。
図２２は、本実施形態８におけるブロック消去動作について説明する図である。ブロック消去を実施するとき、バンドル消去などによりブロック内のセルを全てセット状態にした（一括消去）後、各ページに対して書き込み（リセット動作）を実施する。このとき、ページ書込は図２２（ａ）に示すように、１番目のページからＸ方向に沿って２番目、３番目の順で実施する。Ｘ方向端部に達するとＹ方向に１つ移動して同様に書込みを実施する。さらに図２２（ｂ）に示すように、Ｚ方向に隣接するメモリセルについても同様に、１番目のページから順に書き込みを実施する。
図２２に示すように書き込み順序を決めることにより、１つのページに対するリセット動作による熱ディスターブは、各方向に隣接するページから１回ずつ、合計３回だけとなる。これに対し書き込み順序を指定しない場合、各方向の両側のページからそれぞれ１回ずつ、合計６回の熱ディスターブを受ける。したがって、ブロック内に含まれるページに対してリセット動作を実施する際にも、あらかじめ一括消去を実施した上で各方向に沿って順次書き込むことが有用である。
＜実施の形態９＞
熱ディスターブを受ける回数を抑制する動作は、ブロック消去において実施することもできる。ブロック消去をランダムに実施すると、例えば１００万回のブロック消去動作によって最大でＸ方向に隣接する両側のブロックの消去動作時にそれぞれ１００万回、Ｙ方向に隣接する両側のブロックの消去動作時にそれぞれ１００万回、合計４００万回の熱ディスターブを受ける場合が生じる。そこで本発明の実施形態９では、ブロック消去による熱ディスターブを受ける回数を抑制する動作例について説明する。半導体記憶装置のその他の構成は実施形態１〜８と同様である。
図２３は、本実施形態９におけるブロック消去動作について説明する図である。本実施形態９において、ＸＹ方向に沿って座標の小さい方から順にブロック消去を実施する。これにより、ブロック消去時の熱ディスターブを各方向の片側から１回ずつ、合計２回に抑制することができる。各ブロックはＸＹ方向それぞれにおいて隣接するブロックから２回目のブロック消去ディスターブを受ける前にブロック消去され、データが更新されるからである。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。上記実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることもできる。また、ある実施形態の構成に他の実施形態の構成を加えることもできる。また、各実施形態の構成の一部について、他の構成を追加・削除・置換することもできる。
１００１：Ｉ／Ｏインタフェース
１００２：メモリセルアレイ
１００３、１００４、１００５、１００６：電圧源
１００７：電圧セレクタ
１００８：配線セレクタ
１００９：制御部
１０１０：読み取り部
１０１１：管理領域
２１ｐ、２２ｐ、２３ｐ、２４ｐ：ゲートポリシリコン層
３：電極
７：相変化材料層
８ｐ、５０ｐ、５１ｐ：チャネル半導体層
９、２０：ゲート絶縁膜
４０ｐ、４１ｐ、４２ｐ：Ｎ型半導体層
１１、１２、１３、１４、１５：絶縁膜層
９１：絶縁膜層
ＳＴＴｒＸ：Ｘ選択トランジスタ
ＳＴＴｒＹ：Ｙ選択トランジスタ
ＳＴＴＧＸ：Ｘ選択トランジスタのゲート
ＳＴＴＧＹ：Ｙ選択トランジスタのゲート
ＳＴＴＧＸＣ：ＳＴＴＧＸへのコンタクト
ＳＴＴＧＹＣ：ＳＴＴＧＹへのコンタクト
ＳＴＴＧＸＬ：ＳＴＴＧＸへの給電用の配線
ＳＴＴＧＹＬ：ＳＴＴＧＹへの給電用の配線
ＳＴＴＧＸＬＣ：ＳＴＴＧＸへのコンタクト
ＳＴＴＧＹＬＣ：ＳＴＴＧＹへのコンタクト
ＷＬＣ：ＷＬＰＬＡＴＥと周辺回路を接続するコンタクト
ＢＬＣ：ＢＬＰＬＡＴＥと周辺回路を接続するコンタクト
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４：ゲートに給電する端子
ＳＴＸｍ−１、ＳＴＸｍ、ＳＴＸｍ：選択トランジスタゲート
ＳＴＹｎ−２、ＳＴＹｎ−１、ＳＴＹｎ、ＳＴＹｎ＋１、ＳＴＹｎ＋２：選択トランジスタゲート
ＢＬＰＬＡＴＥ：上部電極
ＷＬＲ、ＷＬＲｎ−１、ＷＬＲｎ、ＷＬＲｎ＋１：読出し動作用ワード線
ＷＬＰＬＡＴＥ：下部電極
Ｎｚ：ＰＣＭＣＨＡＩＮのＺ方向に接続されたセル数
ＭＭＡＴ：メモリマトリックス

Claims (11)

  1. 平板状の下部電極および平板状の上部電極と、
    前記下部電極と前記上部電極の間に配置され、第１方向に延伸し、前記第１方向とは異なる第２方向に沿って複数設けられた第１選択トランジスタと、
    前記第１選択トランジスタを介して前記下部電極と接続され、各前記第１選択トランジスタと対になって設けられた複数の配線と、
    前記配線と前記上部電極の間に配置され、前記配線と前記第１選択トランジスタを介して前記下部電極と接続され、前記第２方向に延伸し、前記第１方向に沿って複数設けられた第２選択トランジスタと、
    前記下部電極および前記上部電極に対する法線方向に直列接続された１以上のメモリセルを有し、前記第１方向および前記第２方向に沿ってそれぞれ複数設けられ、一端が前記上部電極と接続されるとともに他端が前記第２選択トランジスタと接続されたメモリチェインと、
    を備え、
    前記配線と前記下部電極は、前記第１選択トランジスタをＯＦＦにすることによって互いに電気的に絶縁されるように構成されており、
    前記第１選択トランジスタは、前記第１方向に延伸する第１チャネル半導体層と、ゲート絶縁膜を介して前記第１チャネル半導体層と接する第１ゲート電極と、を備え、
    前記メモリセルは、相変化材料層とセルトランジスタを並列接続することによって構成されており、
    前記第２選択トランジスタは、前記第２方向に延伸する第２ゲート電極と、ゲート絶縁膜を介して前記第２ゲート電極と接する第２チャネル半導体層と、を備える
    ことを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記半導体記憶装置は、
    前記第１選択トランジスタ、前記第２選択トランジスタ、前記下部電極、および前記上部電極に対して電位を供給する制御回路と、
    前記配線を流れる電流を検出するセンサと、
    を備え、
    前記制御回路は、
    前記メモリセルが格納している情報を読み出すときは、
    情報を読み出す前記メモリセルを含む１以上の前記メモリチェインに対応する前記第１選択トランジスタをＯＦＦにするとともに前記第２選択トランジスタをＯＮにした後、
    情報を読み出す前記メモリセルを含む１以上の前記メモリチェインを介して前記配線と前記上部電極の間を流れる電流を前記センサによって検出することにより、１以上の前記メモリチェイン内に含まれる前記メモリセルが格納している情報を並列に読み出す
    ことを特徴とする半導体記憶装置。
  3. 請求項２において、
    前記制御回路は、
    前記メモリチェイン内に含まれる全ての前記メモリセルが格納している情報を一括消去するときは、
    情報を消去する前記メモリチェインに対応する１以上の前記第１選択トランジスタおよび１以上の前記第２選択トランジスタをＯＮにした後、前記上部電極と前記下部電極の間で前記メモリチェインを介して電流を流すことにより、
    前記第１方向に沿った１以上の前記メモリチェイン内に含まれる全ての前記メモリセルおよび前記第２方向に沿った１以上の前記メモリチェイン内に含まれる全ての前記メモリセルがそれぞれ格納している情報を一括消去する
    ことを特徴とする半導体記憶装置。
  4. 請求項３において、
    前記メモリセルは、相変化素子と前記制御回路によって駆動されるセルトランジスタを並列接続することによって形成されており、
    前記制御回路は、
    前記一括消去の結果を確認するときは、
    前記一括消去を実施した前記メモリチェイン内の全ての前記メモリセルの前記セルトランジスタをＯＦＦにし、さらに前記一括消去を実施した前記メモリチェインに対応する前記第１選択トランジスタをＯＦＦにするとともに前記一括消去を実施した前記メモリチェインに対応する前記第２選択トランジスタをＯＮにした後、
    前記一括消去を実施した前記メモリチェインを介して前記配線と前記上部電極の間を流れる電流を前記センサによって検出することにより、前記一括消去を実施した前記メモリチェイン内の全ての前記相変化素子が低抵抗状態にセットされたか否かを判定し、これにより前記一括消去の結果を確認する
    ことを特徴とする半導体記憶装置。
  5. 請求項２において、
    前記制御回路は、
    前記メモリセルに対して情報を書き込むときは、
    情報を書き込む前記メモリセルを含む１以上の前記メモリチェインに対応する前記第１選択トランジスタと前記第２選択トランジスタをＯＮにした後、
    前記上部電極と前記下部電極の間で前記メモリチェインを介して電流を流すことにより、１以上の前記メモリチェイン内に含まれる前記メモリセルに対して並列に情報を書き込む
    ことを特徴とする半導体記憶装置。
  6. 請求項１において、
    前記第２選択トランジスタは、前記メモリチェインと前記上部電極の間に配置され、
    前記第２選択トランジスタのチャネルは、前記第２方向に沿って隣接する前記メモリチェイン間の間隔部分において、前記法線方向に陥没する凹部を有しており、
    前記凹部を経由して前記第２方向に沿って隣接する前記メモリチェイン間を流れるリーク電流の経路長は、前記第２選択トランジスタのソース−ドレイン間の耐圧を確保できる最小距離以上となるように構成されている
    ことを特徴とする半導体記憶装置。
  7. 請求項２において、
    前記制御回路は、
    前記半導体記憶装置が記憶している情報に対するアクセスを受け付ける論理的単位であり複数の前記メモリチェインによって構成されているブロックが格納している情報を一括消去するときは、
    前記ブロックに対して一括消去を実施する前に、前記一括消去を実施する前記ブロック内に含まれる各前記メモリチェインのうち前記第２方向に沿って隣接して配置されているものから並列に情報を読み出して退避保存しておき、
    前記一括消去を実施した後に前記退避保存しておいた情報を前記メモリチェインの周辺に配置されている他のメモリチェイン内のメモリセルへ書き戻す
    ことを特徴とする半導体記憶装置。
  8. 請求項７において、
    前記半導体記憶装置は、
    前記制御回路が情報を書き込みまたは情報を読み出さないダミーチェインを備え、
    または、
    前記メモリチェイン間の間隔が他の前記メモリチェイン間の間隔よりも広い幅広部分を有し、
    前記ダミーチェインまたは前記幅広部分は、前記第２方向に沿って隣接する前記メモリチェイン間に設けられている
    ことを特徴とする半導体記憶装置。
  9. 請求項７において、
    前記制御回路は、
    前記半導体記憶装置が記憶している情報に対するアクセスを受け付ける論理的単位であるブロックと、前記半導体記憶装置が情報を記憶する内部的な処理単位であるページとを一致させ、
    または、
    複数の前記ページを用いて前記ブロックを構成するとともに、前記第２方向に隣接する１以上の前記メモリチェインを用いて前記ページを構成する
    ことを特徴とする半導体記憶装置。
  10. 請求項９において、
    前記半導体記憶装置は、前記制御回路が情報を書き込みまたは情報を読み出さないダミーチェインを備え、
    前記制御回路は、
    前記一括消去を実施する前記メモリチェインの配置、前記ブロックおよび前記ページを構成する前記メモリチェインの配置、および前記ダミーチェインの配置のうち少なくともいずれかについて指示する命令を受け付け、その命令にしたがって前記メモリチェインを使用する
    ことを特徴とする半導体記憶装置。
  11. 請求項９において、
    前記制御回路は、
    前記ページに対して情報を書き込むときは、前記ブロックを構成する前記ページのうち前記第１方向の端部および前記第２方向の端部に配置されているものから書き込みを開始し、前記第１方向および前記第２方向に沿って隣接する前記ページに対して前記第１方向および前記第２方向に沿って順次情報を書き込み、
    前記ブロックに対して前記一括消去を実施するときは、前記第１方向の端部および前記第２方向の端部に配置されている前記ブロックから前記一括消去を開始し、前記第１方向および前記第２方向に沿って隣接する前記ブロックに対して前記第１方向および前記第２方向に沿って順次前記一括消去を実施する
    ことを特徴とする半導体記憶装置。
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