JP5228021B2

JP5228021B2 - 半導体記憶装置

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Publication number: JP5228021B2
Application number: JP2010219988A
Authority: JP
Inventors: 潤藤木; 究佐久間; 直樹安田; 幸雄中林; 真澄齋藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-09-29
Filing date: 2010-09-29
Publication date: 2013-07-03
Anticipated expiration: 2030-09-29
Also published as: JP2012074633A; US8467241B2; US20120075928A1

Description

本発明の実施形態は、半導体記憶装置に関する。

現在フラッシュメモリはＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ（通称ＳＳＤ）の中に組み込まれ、ＨａｒｄＤｉｓｋＤｒｉｖｅ（ＨＤＤ）を代替する高速で大容量のストレージを提供している。ＳＳＤにはコントローラーチップ、キャッシュメモリチップ（たとえばＤＲＡＭ）、複数のフラッシュメモリチップが内蔵されている。フラッシュメモリの各メモリ素子は書き換え回数に限度があり、そのデータ保持能力を維持するためにコントローラーチップがＷｅａｒｌｅｖｅｌｉｎｇやＷｒｉｔｅｃａｓｈｉｎｇといった動作を行っている。

これらの信頼性維持システムを運用するためにはＳＳＤが大容量のキャッシュメモリを搭載している必要がある。一方で、ＳＳＤに組み込まれているキャッシュメモリとプロセッサで演算する際に用いられるＤＲＡＭが冗長である。従って、プロセッサのＤＲＡＭがＳＳＤのキャッシュメモリを代行するＥｍｂｅｄｄｅｄ型ＳＳＤも提唱されている。しかし、大容量の記録情報のキャッシュ動作を行った場合、プロセッサの処理速度を圧迫してしまう問題がある。そこで不揮発大容量メモリでありながら、揮発メモリとしても動作可能ないわゆるＵｎｉｆｉｅｄｍｅｍｏｒｙの開発が求められている。

特開２００９−２６５９１２号公報特開２００１−１６７５９０号公報

ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，ＶＯＬ．５７，ＮＯ．３，ＭＡＲＣＨ２０１０，ｐｐ６０１−ｐｐ６０７

本発明は、プロセッサの処理速度を低下させることなく、フラッシュメモリの信頼性を維持する半導体記憶装置を提供する。

本発明の一態様に係る半導体記憶装置は第１の方向に延在する半導体層と、前記第１の方向であって前記半導体層の一端及び他端に設けられた第１及び第２の電極と、前記半導体層を挟み、前記第１の方向と直交する第２の方向に設けられた第１及び第２のブロック絶縁膜と、前記第１のブロック絶縁膜と前記半導体層との間に設けられた第１の電荷蓄積膜と、前記第２のブロック絶縁膜と前記半導体層との間に設けられた第２の電荷蓄積膜と、前記第１の電荷蓄積膜と前記半導体層との間に設けられた第１のトンネル絶縁膜と、前記第２の電荷蓄積膜と前記半導体層との間に設けられた第２のトンネル絶縁膜と、前記第１の方向に互いに絶縁して設けられ前記第１のブロック絶縁膜の前記第１の電荷蓄積膜が設けられた側とは反対側に設けられた第１乃至第ｎのフロントゲート電極（ｎは２以上の自然数）と、前記第１の方向に互いに絶縁して設けられ前記第２のブロック絶縁膜の前記第２の電荷蓄積膜が設けられた側とは反対側に設けられた第１乃至第ｎのバックゲート電極と、前記第１乃至第ｎのフロントゲート電極を互いに絶縁しているフロントゲート絶縁膜と、前記第１乃至第ｎのバックゲート電極を互いに絶縁しているバックゲート絶縁膜と、前記第１及び第２の電極との間で、かつ前記フロントゲート絶縁膜及び前記バックゲート絶縁膜との間であって前記半導体層中に離間して設けられた複数の拡散領域と、を備え、前記第１の電極に正の第１の電位を与え、全ての前記バックゲート電極に前記第１の電位よりも低い負の第２の電位を与え、前記第１乃至第ｉ−１のフロントゲート電極（ｉは２以上ｎ以下の自然数）に前記第１の電位よりも高い正の第３の電位を与え、第ｉのフロントゲート電極に０Ｖの第４の電位を与えることでインパクトイオン化により発生した正孔を前記半導体層の前記第ｉのバックゲート電極側に保持し、前記半導体層に情報を書き込むことを特徴とする。

本発明の第１の実施形態に係る半導体記憶装置を示す図。半導体記憶装置の断面図を示す図。半導体記憶装置の上面図を示す図。半導体記憶装置の配線の取り回しを説明するための図。半導体記憶装置の等価回路を示す図。半導体記憶装置の動作を説明するための図。半導体記憶装置の動作を説明するための図。半導体記憶装置の動作を説明するための図。半導体記憶装置の動作を説明するための図。半導体記憶装置の動作を説明するための図。半導体記憶装置の変形例を示す図。半導体記憶装置の等価回路を示す図。

以下図面を参照して、本発明の各実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。なお、電圧を電位差で表現してもよい。
（第１の実施形態）

図１は、半導体記憶装置２０の概略図を示す図である。配線等は省略している。

半導体基板１０上に、半導体記憶装置２０が設けられている。半導体基板１０上にｙ軸方向（第１の方向）に延在する絶縁膜３０と半導体層４０とが交互に積層された積層体が設けられている。ｙ軸方向と直交するｘ軸方向（第２の方向）において半導体基板１０上の積層体を挟み込むようにトンネル絶縁膜５０、電荷蓄積膜６０、ブロック絶縁膜７０、ゲート電極８０が設けられている。

ゲート電極８０は複数の絶縁膜９０でｙ軸方向に絶縁されている。ｚ軸方向は半導体基板１０の表面に対して垂直な方向を示す。ｚ軸方向は、ｘ軸方向及びｙ軸方向に直交する方向である。

図２は、ｘ軸方向から半導体基板１０上に絶縁膜３０と半導体層４０とを交互に積層した積層体を眺めた図である。図２に示すようにｙ軸方向において積層体の一端が階段状に形成されている。それぞれ延在した半導体層４０の部分から電気的な接続をとる。ｙ軸方向において積層体の他端は側面がそろっている。すなわち、積層体の一端はドレイン端子として用いられ、積層体の他端はソース端子として用いられる。ソース端子側は積層体を構成する全ての半導体層４０の電圧が一定となる。ドレイン端子側は積層体を構成するそれぞれの半導体層４０が個別に電圧が制御される。

図３は、半導体記憶装置２０を半導体基板１０の表面に垂直な方向から眺めた図である。図３に示すように、ｙ軸方向に延在する半導体層４０中に拡散領域１００が複数離間して設けられている。なお、図３の紙面右側の絶縁膜９０をフロントゲート絶縁膜、紙面左側の絶縁膜９０をバックゲート絶縁膜という。拡散領域１００はフロントゲート絶縁膜とバックゲート絶縁膜との間に存在する。ｙ軸方向に延在する半導体層４０をｘ軸方向において、トンネル絶縁膜５０、電荷蓄積膜６０、ブロック絶縁膜７０、ゲート電極８０が挟んでいる。ゲート電極８０には、ｘ軸方向から拡散領域１００を挟むように絶縁膜９０が設けられている。絶縁膜９０はｙ軸方向においてゲート電極８０を絶縁する。ｙ軸方向はＮＡＮＤ列方向に相当する。メモリセルとは、半導体層４０をトンネル絶縁膜５０、電荷蓄積膜６０、ブロック絶縁膜７０、ゲート電極８０で挟んだ構造をいう。図３において、点線で囲まれた領域がメモリセルに相当する。また、半導体層４０をトンネル絶縁膜５０、電荷蓄積膜６０、ブロック絶縁膜７０で挟んだ構造を記憶領域という。必要に応じてセレクトゲートを設置してもよい（ＮＡＮＤ列の両端）。

図４は、図３に示すゲート電極８０の電極の引き回しを説明するための図である。

初めに半導体記憶装置２０のＦｉｎ状の凸部上に絶縁膜が設けられる。絶縁膜を通じてゲート電極８０に相当する位置に孔をあける。その孔から電極を引き回して図４のようにｙ軸方向に複数のワード線ＷＬを設ける。

また、等価回路図で示すと図５（Ａ）のようになる。図５（Ａ）に示すように、記憶領域がソース端子とドレイン端子間で直列に接続されている。記憶領域は、ソース端子とドレイン端子が接続されている方向に直交する方向（上下方向）において２つのゲート電極８０によって接続されている。図５（Ｂ）にメモリセルの構成を説明する図を示す。

半導体基板１０には、Ｓｉ基板、ＳｉＧｅ基板、ＳＯＩ基板等を用いることができる。

絶縁膜３０には、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸化物（ＳｉＯ_２）、アルミ酸化物（Ａｌ_２Ｏ_３）等を用いることができる。絶縁膜３０の膜厚は、例えば１０ｎｍ以上７０ｎｍ以下である。

半導体層４０には、例えばＳｉ、ポリシリコン、ＳｉＧｅ、Ｇｅ等を用いることができる。本実施形態では、ｐ型の半導体層４０を想定している。半導体層４０の膜厚は、例えば５ｎｍ以上６０ｎｍ以下である。

トンネル絶縁膜５０には、例えばシリコン酸化物（ＳｉＯ_２）、アルミ酸化物（Ａｌ_２Ｏ_３）等を用いることができる。トンネル絶縁膜５０の膜厚は、例えば例えば１ｎｍ以上１０ｎｍ以下である。である。

電荷蓄積膜６０には、例えばシリコン窒化物（ＳｉＮ）を用いることができる。電荷蓄積膜６０の膜厚は、例えば１ｎｍ以上１０ｎｍ以下である。

ブロック絶縁膜７０には、例えばシリコン酸化物（ＳｉＯ_２）、アルミ酸化物（Ａｌ_２Ｏ_３）等を用いることができる。ブロック絶縁膜７０の膜厚は、例えば１ｎｍ以上１０ｎｍ以下である。
トンネル絶縁膜５０および電荷蓄積膜６０、さらにブロック絶縁膜７０は、それぞれ積層構造を有していてもよく、例えばシリコン窒化膜（ＳｉＮ）とシリコン酸化膜（ＳｉＯ_２）との積層膜やシリコン酸化膜（ＳｉＯ_２）とアルミ酸化膜（Ａｌ_２Ｏ_３）との積層膜を適用してもよい。

ゲート電極８０には、例えば半導体材料又は金属材料を用いることができる。半導体材料としては、ポリシリコン、ＳｉＧｅ、又はＧｅ等を用いることができる。金属材料としては、ＴａＮ、ＴｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＡｌＮ等を用いることができる。

絶縁膜９０には、例えばシリコン酸化物（ＳｉＯ_２）、アルミ酸化物（Ａｌ_２Ｏ_３）等を用いることができる。

拡散領域１００は、ｎ型の半導体となっている。

次に半導体記憶装置２０の動作原理について説明する。半導体記憶装置２０は、揮発性データの書き込み・消去等の動作や不揮発性データの書き込み・消去等の動作を任意のメモリセルで実現できる。

以下は、半導体装置２０を構成する積層体のうち、一番上層の半導体層４０を用いて動作を行うものとして説明する。なお、一番上層の半導体層４０を選択するには、選択したい半導体層４０に電圧を印加すればよい。

不揮発性データにおける書き込み・消去動作について説明する。
（書き込み・消去）

図６は、半導体記憶装置２０のＮＡＮＤ列における書き込み動作を説明するための図である。３２個のメモリセルが直列に接続されているものとして説明する。メモリセルが接続される個数は３２個には限られない。図６の左側のゲート電極８０をフロントゲート（フロントゲート電極ともいう）、右側のゲート電極８０をバックゲート（バックゲート電極ともいう）と称する。１番目のメモリセル（Ｃｅｌｌ［１］）に接続された端子をドレイン端子とし、３２番目のメモリセル（Ｃｅｌｌ［３２］）に接続された端子をソース端子とする。ドレイン端子とソース端子には電圧（Ｖｄ＝０Ｖ、Ｖｓ＝０Ｖ）は印加されていない。

ｉ番目のメモリセル（Ｃｅｌｌ［ｉ］）にデータを書き込むとする（ｉは自然数である）。

まず、全てのメモリセルのバックゲートに対して正の電圧（Ｖｂａｃｋ）を印加する。Ｖｂａｃｋの電圧値は例えば１０Ｖである。このとき、ドレイン端子・ソース端子の電圧は０Ｖである。

次に、メモリセルＣｅｌｌ［ｉ］のバックゲートに対してさらに電圧を印加する。このときの、Ｖｂａｃｋの電圧値は例えば２０Ｖである。これは、一般的にトンネル電界が１５ＭＶ／ｃｍ程度でなければならないからである。

このようにすることで、Ｃｅｌｌ［１］〜Ｃｅｌｌ［ｉ］のチャネルが導通しチャネル電位が固定され、半導体層４０中の電子がバックゲート側の電荷蓄積膜５０に蓄積され、メモリセルＣｅｌｌ［ｉ］にデータが書き込まれることになる。すなわち、電荷蓄積膜５０に情報が書き込まれることになる。なお、バックゲートではなく、フロントゲートに電圧を印加した場合にはフロントゲート側の電荷蓄積膜５０に電子を蓄積し、メモリセルにデータを書き込むことができる。

メモリセルのデータを消去する動作を行う場合、全てのメモリセルのバックゲート・フロントゲートの電圧は０Ｖとして、ソース端子・ドレイン端子に正の電圧を印加することでＮＡＮＤ列に書き込まれたデータを一括消去するこができる。

揮発性データにおける動作について説明する。
（書き込み）

図７は、半導体記憶装置２０のＮＡＮＤ列における書き込み動作を説明するための図である。３２個のメモリセルが直列に接続されているとして説明する。メモリセルが接続される個数は３２個には限られない。図７の左側のゲート電極８０をフロントゲート、右側のゲート電極８０をバックゲートと称する。１番目のメモリセル（Ｃｅｌｌ［１］）に接続された端子をドレイン端子とし、３２番目のメモリセル（Ｃｅｌｌ［３２］）に接続された端子をソース端子とする。ドレイン端子には正の電圧（Ｖｄ）が印加されている。ソース端子には電圧（Ｖｓ＝０Ｖ）は印加されていない。Ｖｄの電圧値は０．１Ｖ以上１０Ｖ以下である。

ｉ番目のメモリセル（Ｃｅｌｌ［ｉ］）にデータを書き込むとする。（ｉは自然数である）。

まず、ＮＡＮＤ列に属する全てのメモリセルのバックゲートに負の電圧（−Ｖｂａｃｋ）を印加して保持する。Ｖｂａｃｋの電圧値は０．１Ｖ以上１０Ｖ以下である。

次に、メモリセルＣｅｌｌ［１］からメモリセルＣｅｌｌ［ｉ−１］のフロントゲートに対して正の電圧（Ｖｐａｓｓ）を印加する。Ｖｐａｓｓの電圧値は、０．１Ｖ以上１０Ｖ以下である。

ＶｐａｓｓをメモリセルＣｅｌｌ［１］からメモリセルＣｅｌｌ［ｉ−１］まで印加することで、半導体層４０のフロントゲート側に反転層チャネルが形成され、メモリセルＣｅｌｌ［ｉ］に隣接する拡散領域１００の電位はドレイン端子に印加された電圧Ｖｄと等しくなる。

このとき、メモリセルＣｅｌｌ［ｉ−１］とメモリセル［ｉ］との間の拡散領域１００とメモリセルＣｅｌｌ［ｉ］の半導体層４０との境界付近でインパクトイオン化によって電子・正孔対が発生する。インパクトイオン化とは、電界により加速された電子が、結晶格子との衝突により電子・正孔対を発生する現象をいう。

境界付近で発生した電子は、メモリセルＣｅｌｌ［１］からメモリセルＣｅｌｌ［ｉ−１］までに形成された反転層チャネルを通じてドレイン端子側へと放出されていく。一方で、境界付近で発生した正孔は、メモリセルＣｅｌｌ［ｉ］の半導体層４０のバックゲート側に引き寄せられて保持される。これは、全てのバックゲートに負の電圧（−Ｖｂａｃｋ）が印加されているからである。

このように、半導体層４０に正孔を保持することで書き込みを行う。すなわち、半導体層４０に情報を書き込むことができる。
（消去）

半導体層４０に保持された正孔を消失することで消去が可能となる。すなわち、バックゲートに対して０Ｖ又は正の電圧を印加する。このとき、ソース端子・ドレイン端子の電圧は０Ｖに設定する。正孔は、ソース端子・ドレイン端子から供給される反転層電荷（電子）と再結合することで消失する。
（読み出し）

図８は、半導体記憶装置２０のＮＡＮＤ列における読み出し動作を説明するための図である。図７で説明した構成と同様である点の説明は省略する。

ｉ番目のメモリセル（Ｃｅｌｌ［ｉ］）のデータを読み出すとする。

まず、ＮＡＮＤ列に属する全てのメモリセルのバックゲートに対して負の電圧（−Ｖｂａｃｋ）を印加して保持する。Ｖｂａｃｋの電圧値は０．１Ｖ以上１０Ｖ以下である。

次に、メモリセルＣｅｌｌ［ｉ］以外の全てのメモリセルのフロントゲートに対して正の電圧（Ｖｐａｓｓ）を印加する。Ｖｐａｓｓの電圧値は０．１Ｖ以上１０Ｖ以下である。

ＶｐａｓｓをメモリセルＣｅｌｌ［ｉ］以外の全てのメモリセルに印加することで、半導体層４０のフロントゲート側に反転層チャネルが形成される。

次に、メモリセルＣｅｌｌ［ｉ］のフロントゲートに読み出し電圧（Ｖｒｅａｄ）を印加して電流が流れるかどうかを半導体記憶装置２０に接続された制御部（図示せず）が判定する。このとき、Ｃｅｌｌ［ｉ］の半導体層４０内に正孔の存在により閾値が変動する。Ｖｒｅａｄの電圧値は０．１Ｖ以上１０Ｖ以下である。Ｖｒｅａｄの電圧はＶｐａｓｓの電圧よりも低い。

このようにして、半導体記憶装置２０の読み出しを行う。
（データ保持）

次に、メモリセルにデータを書き込んだ後にデータを保持する動作について説明する。この動作をリフレッシュ動作という。半導体層４０に保持された正孔は、一定期間が経過すると徐々に消失してしまうからである。

図９は、半導体記憶装置２０のＮＡＮＤ列におけるデータ保持の動作を説明するための図である。図７で説明した構成と同様である点の説明は省略する。

ｉ番目のメモリセル（Ｃｅｌｌ［ｉ］）のデータを保持することを考える。

まず、全てのメモリセルのバックゲートに対して負の電圧（−Ｖｂａｃｋ）を印加することで、半導体層４０に保持された正孔を保持する。Ｖｂａｃｋの電圧値は、０．１Ｖ以上１０Ｖ以下である。このとき、全てのメモリセルのフロントゲートの電圧（Ｖｐａｓｓ）は０Ｖである。ドレイン端子・ソース端子の電圧は０Ｖである。

次に、図６を用いて説明した読み出し動作終了後に周期的に図７を用いて説明した書き込み動作を行う。
（初期化）

図１０は、半導体記憶装置２０のＮＡＮＤ列におけるデータの初期化動作を説明するための図である。図７で説明した構成と同様である点の説明は省略する。

ｉ番目のメモリセル（Ｃｅｌｌ［ｉ］）を初期化することを考える。また、ｉ番目のメモリセル（Ｃｅｌｌ［ｉ］）には、不揮発性データが格納されているとする。すなわち、バックゲート側の電荷蓄積膜６０に電子が蓄積されている。このとき、半導体層４０においてバックゲート側が負の電界を帯びている。ドレイン端子には正の電圧（Ｖｄ）が印加されている。Ｖｄの電圧値は、０．１Ｖ以上１０Ｖ以下である。

まず、メモリセルＣｅｌｌ［ｉ］を除くすべてのメモリセルのバックゲートに負の電圧（−Ｖｂａｃｋ）を印加する。これは、初期化中にも他のセルの揮発データを保持するためである。

次に、メモリセルＣｅｌｌ［１］からメモリセルＣｅｌｌ［ｉ−１］のフロントゲートに正の電圧（Ｖｐａｓｓ）を印加して半導体層４０のフロントゲート側に反転層チャネルを形成する。このとき、メモリセルＣｅｌｌ［ｉ］とメモリセルＣｅｌｌ［ｉ−１］との拡散領域１００の電位がドレイン端子の電圧Ｖｄと等しくなる。

よって、メモリセルＣｅｌｌ［ｉ−１］とメモリセルＣｅｌｌ［ｉ］との間の拡散領域１００とメモリセルＣｅｌｌ［ｉ］の半導体層４０との境界付近でインパクトイオン化が発生し、電子・正孔対が発生する。

境界付近で発生した電子は、反転層チャネルを通じてドレイン端子側へと放出される。

一方、境界付近で発生した正孔は、メモリセルＣｅｌｌ［ｉ］のバックゲート側の電荷蓄積膜６０に注入され、電荷蓄積膜６０内の電子が消失する。なお、電荷蓄積膜６０に電子が蓄積されていない場合には、半導体層４０のバックゲート側は負の電界を帯びていないため、インパクトイオン化は発生しない。従って、半導体層４０にデータが書き込まれることはない。

半導体記憶装置２０によれば、ＷｒｉｔｅＣａｓｈｉｎｇ動作を行うのに必要な情報を半導体記憶装置内で処理することができるので、半導体装置の大きさを縮小することができる。また、半導体記憶装置２０を揮発性と不揮発性に切替えることができる。よって、プロセッサの処理速度を低下させることなく、フラッシュメモリの信頼性を維持することができる。なお、メモリセル［１］のバックゲート及びフロントゲートはセレクトゲートであってもよい。
（変形例）

図１１は、半導体記憶装置２０の変形例を示す図である。図１１に示すよに半導体記憶装置２０を複数並べてもよい。なお、ｘ軸方向において半導体装置２０は絶縁されている。

図１１に示す半導体記憶装置２０の等価回路図を示すと図１２のようになる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ … 半導体基板、２０ … 半導体記憶装置、３０、９０ … 絶縁膜、４０ … 半導体層、５０ … トンネル絶縁膜、６０ … 電荷蓄積膜、７０ … ブロック絶縁膜、８０ … ゲート電極、１００ … 拡散領域

Claims

第１の方向に延在する半導体層と、
前記第１の方向であって前記半導体層の一端及び他端に設けられた第１及び第２の電極と、
前記半導体層を挟み、前記第１の方向と直交する第２の方向に設けられた第１及び第２のブロック絶縁膜と、
前記第１のブロック絶縁膜と前記半導体層との間に設けられた第１の電荷蓄積膜と、
前記第２のブロック絶縁膜と前記半導体層との間に設けられた第２の電荷蓄積膜と、
前記第１の電荷蓄積膜と前記半導体層との間に設けられた第１のトンネル絶縁膜と、
前記第２の電荷蓄積膜と前記半導体層との間に設けられた第２のトンネル絶縁膜と、
前記第１の方向に互いに絶縁して設けられ前記第１のブロック絶縁膜の前記第１の電荷蓄積膜が設けられた側とは反対側に設けられた第１乃至第ｎのフロントゲート電極（ｎは２以上の自然数）と、
前記第１の方向に互いに絶縁して設けられ前記第２のブロック絶縁膜の前記第２の電荷蓄積膜が設けられた側とは反対側に設けられた第１乃至第ｎのバックゲート電極と、
前記第１乃至第ｎのフロントゲート電極を互いに絶縁しているフロントゲート絶縁膜と、
前記第１乃至第ｎのバックゲート電極を互いに絶縁しているバックゲート絶縁膜と、
前記第１及び第２の電極との間で、かつ前記フロントゲート絶縁膜及び前記バックゲート絶縁膜との間であって前記半導体層中に離間して設けられた複数の拡散領域と、
を備え、
前記第１の電極に正の第１の電位を与え、全ての前記バックゲート電極に前記第１の電位よりも低い負の第２の電位を与え、前記第１乃至第ｉ−１のフロントゲート電極（ｉは２以上ｎ以下の自然数）に前記第１の電位よりも高い正の第３の電位を与え、第ｉのフロントゲート電極に０Ｖの第４の電位を与えることでインパクトイオン化により発生した正孔を前記半導体層の前記第ｉのバックゲート電極側に保持し、前記半導体層に情報を書き込む半導体記憶装置。
前記第１の電極に前記第１の電位を与え、全ての前記バックゲート電極に前記第１の電極に与えられる電位と同じか当該電位よりも高い第５の電位を与えることで前記半導体層中に書き込まれた前記正孔を消去し、前記半導体層に書き込まれた情報を消去する請求項１に記載の半導体記憶装置。
前記第ｉのフロントゲート電極と前記第ｉのバックゲート電極に挟まれた前記第２の電荷蓄積膜に情報が書き込まれた状態で、前記第１の電極に前記第１の電位を与え、前記第ｉ以外の全てのバックゲート電極に前記第２の電位を与え、前記第１乃至第ｉ−１のフロントゲート電極に前記第３の電位を与えて前記前記第２の電荷蓄積膜の情報を消去する請求項１に記載の半導体記憶装置。
前記第１乃至第ｎのバックゲート電極に前記第２の電位を与えることで前記半導体層に書き込まれた情報を保持する請求項１に記載の半導体記憶装置。
全ての前記バックゲート電極に前記第２の電位を与え、前記第ｉ以外の全てのフロントゲート電極に前記第３の電位を与え、前記第ｉのフロントゲート電極に前記第１の電位と前記第３の電位との間の第６の電位を与え前記第１の電極と前記第２の電極との間で前記半導体層中に通電することで前記半導体層に書き込まれた情報を読み出す請求項１に記載の半導体記憶装置。
前記拡散領域は前記半導体層とは異なる導電型を有する請求項１乃至請求項５のいずれかに記載の半導体記憶装置。
前記第１の電極に与えられる電位よりも低い電位を第２の電極に与える請求項１乃至請求項６のいずれかに記載の半導体記憶装置。