JPWO2006059361A1 - 不揮発性記憶装置、およびその製造方法 - Google Patents
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Abstract
Description
13A、13B 拡散層
15 ゲート酸化膜(第1絶縁層)
16、16B フィールド酸化膜
17 窒化膜(電荷蓄積層)
17A、17B 電荷蓄積層
19 酸化膜(第2絶縁膜)
19A、19B 第2絶縁層
21 導電性材料膜(制御ゲート層)
21A、21B、21B_、21A+ 制御ゲート層
22A,22B、22B_、22A+ 配線引き出し基部
31 トランジスタ領域
41 酸化膜
43 窒化膜
44 窒化膜
45 レジスト
BL1、BL2 ビット線
D11、D21、D22、D13、D23 拡散層
G1、G2 ギャップ
L1、L2 L3、L4 引き出し線
SL1、SL2 ソース線
WL11、WL12、WL21、WL22 ワード線
尚、図示しないがメモリセルAにおいて、ワード線WL11およびWL21に接続されている制御ゲート層下の電荷蓄積層に電荷が蓄積されていない場合、ビット線BL1側およびソース線SL1側の両者において、制御ゲート層の3V電位がチャネル領域に対向して、充分なゲートバイアスが印加されることにより、チャネルには前記図6の第1電流値よりも大きな第4電流が流れることとなる。
読み出し対象の電荷蓄積層に電荷が蓄積されていなければ、引き出し線L1側では、3V電位がチャネル領域に対向して、ゲート・ソース間に3Vが印加され充分なゲートバイアスが印加されることにより、チャネルには前記図7の第2電流よりも大きく最も大きな第4電流が流れることとなる。読み出し対象の電荷蓄積層に電荷が蓄積されていなく、且つ隣接する電荷蓄積層に電荷が蓄積されていれば、前述の図6同様に、前記図7の第2電流よりも大きく且つ前記第4電流よりも少ない第1電流が流れる。
また、ページ消去方法はこの方法に限られず、図23には図示しないが、任意ワード線の電荷蓄積層に蓄積されている電荷を基板に向かって放出するチャネルイレーズを行うこともできる。ページ消去するワード線に第12電圧である0Vを、ページ消去しないワード線に第16電圧である6Vを、基板に第14電圧である9Vを印加する。
また、メモリセルA、Cの各片側の電荷蓄積層、すなわち、ワード線WL11下の電荷蓄積層のみを消去する場合は、ワード線WL11を第15電圧である0Vとし、ワード線WL21を第16電圧である6Vとすることにより、ワード線WL21と拡散層との間、ワード線WL21と基板との間で電界を制限して、ワード線WL21下の電荷蓄積層に対する消去動作が行われないようにバイアスされる。
尚、ワード線を共有するメモリセルのうち、消去しないメモリセルの引き出し線を0Vとすることにより、ビット単位の消去動作を行うことができる。
また、チップまたはセクター内のメモリセルを一括して消去する場合においても、
消去対象でないワード線を6Vとすることにより、同様に、ページ単位の消去が可能である。
この場合、引き出し線L1乃至L3をワード線に直交する方向に連続する複数のメモリセル間で共有する拡散層(これを埋め込み拡散層と定義する)とすることにより、ソース/ビット線として引き出すことができる。
この原理構造の特徴は、離散的な電荷のトラップを有する電荷蓄積層17は、図1の原理構造と同様そのままとし、2つの制御ゲート層21A、21Bを一部重ねて配置した点であり、一部の重なり部分の間には、絶縁層が配置される。
図1の原理構造で備えるギャップG1をなくすことができる上、一部重ねて配置することにより、前記1.5Fの間隔を有して一対の拡散層13A、13B間を大幅に狭めることができるので、セルサイズの縮小のみならず、チャネル抵抗を低減できるなど書き込み動作や読み出し動作時の電気的特性を向上させることができる。
には、制御ゲートおよび拡散層領域を備える構成である。このため、浮遊ゲート間に制御
ゲートや拡散層領域を配置するための間隔を備える必要がある。
【課題を解決するための手段】
[0016]
本発明は前記背景技術の少なくとも1つの問題点を解消するためになされたものであり、
小さなセルサイズであって、書き込み時の消費電流が少なくまたは/および高速な書き込
み動作が可能なメモリセルを備える不揮発性記憶装置、およびその製造方法を提供するこ
とを目的とする。
[0017]
前記目的を達成するためになされた本発明の不揮発性記憶装置は、基板表面に所定間隔で
配置される一対の拡散層と、基板表面上であって、一対の拡散層に挟まれる領域に、互い
に対向するサイドウォール構造の曲面を有して離間する2つの制御ゲート層と、制御ゲー
ト層と基板表面との間に形成され、制御ゲート層ごとに、固有に電荷が注入または/およ
び放出される領域を有する電荷蓄積層と、を有して構成されるメモリセルを備えることを
特徴とする。
[0018]
本発明の不揮発性記憶装置では、一対の拡散層に挟まれた基板表面上の領域に、互いに対
向するサイドウォール構造の曲面を有して離間する2つの制御ゲート層が形成され、制御
ゲート層と基板表面との間に備えられる電荷蓄積層は、制御ゲート層ごとに固有な電荷蓄
積領域が形成される。
[0019]
これにより、制御ゲート層ごとに固有に形成される電荷蓄積領域に対して、電荷の注入/
放出、つまり、電子またはホールの注入/放出を行うことができ、各制御ゲート層に固有
に備えられる、電荷が注入または/および放出される領域における電荷有無の状態の組み
合わせ数に応じた数のデータビットを記憶することができる。電荷の注入/放出を行うべ
き制御ゲート層を選択することで多値記憶を行うことができ、書き込むべきデータ値に応
じて制御ゲート層に印加する第1電圧を変える必要がなく、また、1回の書き込み動作で
多値記憶を行うことができる。
[0020]
また、2つの制御ゲート層数に応じたビット数のデータ値を記憶することができる。メモ
リトランジスタ部のほかに、記憶すべきビット数分のスイッチトランジスタ部が必要とな
る特許文献1に比して、メモリセルの占有面積の縮小を図ることができる。また、マスク
層の側壁に形成されるサイドウォール構造をもって、制御ゲート層をチャネル領域の中間
部で分離することができ、メモリセルサイズの縮小を図ることができる。また、対向する
サイドウォール構造の曲面を有して離間する2つの制御ゲートは、異方性エッチング工程
により形成されるサイドウォール構造を利用すれば、同時に形成することができる。少な
い工程数で、一対の拡散層に挟まれた基板表面上の領域に、互いに離間する2つの制御ゲ
ート層を形成することができる。
[0021]
また、電荷蓄積層への電荷注入については、第1電圧が印加される制御ゲート層下の基板
よりFNトンネリング現象に基づくチャネル注入動作とすることの他、第9電
Claims (33)
- 基板表面に配置され、所定長のチャネル領域で隔てられた一対の拡散層と、
前記チャネル領域上に、互いに離間して形成される複数の制御ゲート層と、
前記制御ゲート層と前記基板表面との間に形成され、前記制御ゲート層ごとに固有に電荷が注入または/および放出される領域を有する電荷蓄積層と、
を有して構成されるメモリセルを備えることを特徴とする不揮発性記憶装置。 - 前記基板表面と前記電荷蓄積層との間に形成される第1絶縁層、または/および前記電荷蓄積層と前記制御ゲート層との間に形成される第2絶縁層とを、更に備えることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記電荷蓄積層は離散的な電荷トラップを有し、固有に電荷が注入または/および放出される前記領域が区画されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記電荷蓄積層は、前記制御ゲート層ごとに相互に離間して備えられることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記電荷蓄積層は、導電性材料により構成されていることを特徴とする請求項4に記載の不揮発性記憶装置。
- 所定数の前記メモリセルごとに、同じビット線に接続され、
前記複数の制御ゲート層の各々に接続される複数の制御線は、前記所定数のメモリセル間では、メモリセルごとに別配線とされることを特徴とする請求項1に記載の不揮発性記憶装置。 - 前記メモリセルの複数の制御ゲート層は、前記メモリセルにおける前記一対の拡散層に接続されるビット線と交差する方向に連続するメモリセル間で共有される複数の制御線を構成することを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記複数の制御線は、前記ビット線と交差すると共に、互いに隣接・並行して配線されることを特徴とする請求項6または請求項7に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層の各々に印加される第1電圧により、前記制御ゲート層ごとに固有に電荷が注入または/および放出される領域を有する前記電荷蓄積層に、電荷の注入または/および放出が行われることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記領域ごとの電荷の有無の組み合わせ数に応じて、前記メモリセルに記憶されるデータビット数が定まることを特徴とする請求項9に記載の不揮発性記憶装置。
- 前記メモリセルからのデータの読み出しは、前記複数の制御ゲート層に第6電圧を印加した上で、前記一対の拡散層の間に流れる電流値に応じて行われることを特徴とする請求項9に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層は、前記一対の拡散層を結ぶチャネル径路方向に前記基板表面を2つに区切る一対の制御ゲート層を、少なくとも1組備えて配置されると共に、前記制御ゲート層ごとに異なるアドレスが割り当てられ、
前記異なるアドレスにより選択される前記制御ゲート層に印加される第9電圧により、前記制御ゲート層下に固有な前記領域に、電荷の注入または/および放出がなされ、書き込みが行なわれることを特徴とする請求項1に記載の不揮発性記憶装置。 - 前記制御ゲート層ごとに備えられる前記電荷蓄積層での電荷の有無に応じて、前記メモリセルにおいて、前記制御ゲート層ごとに1ビットが記憶されることを特徴とする請求項12に記載の不揮発性記憶装置。
- 書き込みの際、前記選択される制御ゲート層と対をなす前記制御ゲート層に対しては、前記第9電圧に比して低電圧の第10電圧が印加されることを特徴とする請求項12に記載の不揮発性記憶装置。
- 書き込みの際、前記選択される制御ゲート層と対をなす前記制御ゲート層に隣接する前記拡散層から、電荷が入力されることを特徴とする請求項12に記載の不揮発性記憶装置。
- 書き込みの際、書き込まれる電荷は、前記第10電圧に応じて、前記選択される制御ゲート層に向かって加速されることを特徴とする請求項14に記載の不揮発性記憶装置。
- 前記制御ゲート層ごとに記憶されているデータの読み出しは、前記選択される制御ゲート層に隣接する前記拡散層をソース端子とした上で、前記一対の制御ゲート層に第6電圧を印加して行われることを特徴とする請求項12に記載の不揮発性記憶装置。
- 前記電荷蓄積層の電荷の注入または/および放出は、少なくとも前記メモリセルに対して一括して行われることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記制御ゲート層が2つ備えられる場合、
前記制御ゲート層は、
前記一対の拡散層が形成される前記基板表面の領域を含んで、前記基板表面上に前記拡散層ごとに一対のマスク層が形成された上で、
前記一対のマスク層を含む前記基板表面上の全面に渡って、前記制御ゲート層の形成材料であるゲート堆積層が堆積され、
前記ゲート堆積層に対する異方性エッチングが行われて、
前記ゲート堆積層が前記一対の拡散層間の中間部で離間して、前記マスク層の側壁に形成されるサイドウォール構造として形成されることを特徴とする請求項1に記載の不揮発性記憶装置。 - 前記ゲート堆積層の下層には、前記一対のマスク層を含む前記基板表面上の全面に渡って、前記電荷蓄積層の形成材料である電荷蓄積堆積層が更に堆積されることを特徴とする請求項19に記載の不揮発性記憶装置。
- 前記異方性エッチングは、前記ゲート堆積層に加えて、前記電荷蓄積堆積層に対して行われ、
前記電荷蓄積堆積層は、前記一対のマスク層間の中間部で離間して、前記制御ゲート層ごとに独立した前記電荷蓄積層として形成されることを特徴とする請求項19に記載の不揮発性記憶装置。 - 前記一対のマスク層は、前記一対の拡散層が形成される領域と、該領域から前記メモリセルのチャネル幅方向に延伸された領域とをマスクして形成され、
前記一対のマスク層の側壁に形成されるサイドウォール構造の前記ゲート堆積層は、前記一対の拡散層に隣接して前記制御ゲート層を構成する部分と、前記制御ゲート層からの配線引き出し基部を構成する部分とを残して、除去されることを特徴とする請求項19に記載の不揮発性記憶装置。 - 前記配線引き出し基部は、前記制御ゲート層が、前記メモリセルのチャネル幅方向に延伸されて引き出された上で、前記メモリセルのチャネル長方向に屈曲されて形成されることを特徴とする請求項22に記載の不揮発性記憶装置。
- 前記制御ゲート層は、前記拡散層の両端辺に形成され、各々の前記制御ゲート層に対して、前記配線引き出し基部が備えられることを特徴とする請求項22に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層のうち、一方の制御ゲート層を第1電圧とし、他方の制御ゲート層を前記第1電圧よりも低い第2電圧とし、前記基板を前記第1電圧よりも低い第5電圧として、前記一方の制御ゲート層下の前記電荷蓄積層に電荷が注入または/および放出されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層を第1電圧とし、前記基板を前記第1電圧よりも低い第5電圧として、前記複数の制御ゲート層下のそれぞれの前記電荷蓄積層に電荷が注入または/および放出されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層のうち、一方の制御ゲート層を第9電圧とし、他方の制御ゲート層を第9電圧よりも低い第10電圧とし、前記一対の拡散層のうち、前記一方の制御ゲート層に隣接する一方の拡散層を第11電圧、前記他方の制御ゲートに隣接する他方の拡散層を前記第11電圧よりも低い第7電圧とし、前記一方の制御ゲート層下の前記電荷蓄積層に電荷が注入または/および放出されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層を第6電圧とし、前記一対の拡散層のうち、一方の拡散層を第8電圧、他方の拡散層を前記第8電圧よりも低い第7電圧として、前記一対の拡散層間に流れる電流の多寡に応じて読み出し動作が行われることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層を第6電圧とし、前記複数の制御ゲート層のうち一方の制御ゲート層に隣接する、前記一対の拡散層のうち一方の拡散層を第8電圧、前記複数の制御ゲート層のうち他方の制御ゲートに隣接する、前記一対の拡散層のうち他方の拡散層を前記第8電圧よりも低い第7電圧として、前記一対の拡散層間に流れる電流の多寡に応じて読み出し動作が行われることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層を第12電圧とし、前記基板を前記第12電圧よりも高い第14電圧として、前記複数の制御ゲート層下のそれぞれの前記電荷蓄積層に電荷が注入または/および放出されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 前記複数の制御ゲート層のうち、選択された一方の制御ゲート層を第15電圧とし、非選択の制御ゲート層を前記第15電圧よりも高い第16電圧とし、前記一対の拡散層または前記基板を、前記第15電圧よりも高い第17電圧として、前記選択された一方の制御ゲート層下の前記電荷蓄積層に電荷が注入または/および放出されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 選択される前記メモリセルに備えられる前記複数の制御ゲート層を第15電圧とし、前記一対の拡散層または前記基板を、前記第15電圧よりも高い第17電圧として、選択される前記メモリセルにおける前記複数の制御ゲート層下の前記電荷蓄積層に、電荷が注入または/および放出されることを特徴とする請求項1に記載の不揮発性記憶装置。
- 一対の拡散層に挟まれる基板表面上に、互いに離間して形成される2つの制御ゲート層と、前記制御ゲート層ごとに固有に電荷が注入または/および放出される領域を有する電荷蓄積層とを備えて構成されるメモリセルを備える不揮発性記憶装置の製造方法であって、
前記一対の拡散層が形成される領域を含む前記基板表面上に、一対のマスク層を形成するステップと、
前記一対のマスク層を含む前記基板表面上の全面に渡って、前記制御ゲート層の形成材料であるゲート堆積層を堆積するステップと、
前記ゲート堆積層に対して異方性エッチングを行い、前記ゲート堆積層を前記一対のマスク層間の中間部で離間すると共に、前記一対のマスク層の側壁にサイドウォール構造として残留させることにより、前記2つの制御ゲート層を形成するステップと、
を有することを特徴とする不揮発性記憶装置の製造方法。
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