JPH06275790A - 半導体装置の動作方法 - Google Patents
半導体装置の動作方法Info
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- JPH06275790A JPH06275790A JP5060625A JP6062593A JPH06275790A JP H06275790 A JPH06275790 A JP H06275790A JP 5060625 A JP5060625 A JP 5060625A JP 6062593 A JP6062593 A JP 6062593A JP H06275790 A JPH06275790 A JP H06275790A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【構成】４つの入力電極４１，４２，４３，４４への入
力電圧によってチャネル領域２３の電位が変調されるほ
か、フローティングゲート２５内の蓄積電荷の有無によ
ってもチャネル領域２３の電位が変調される。たとえ
ば、５つの入力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を処
理する際に、まず、第５の信号Ｓ５に対応するように、
フローティングゲート２５の電荷蓄積状態が制御され
る。そして、第１〜第４の信号Ｓ１〜Ｓ４に対応した入
力電圧が入力電極４１〜４４にそれぞれ印加される。こ
のときに、ソース・ドレイン間が導通するかどうかが、
情報検出部３３によって検出される。 【効果】４つの入力電極４１，４２，４３，４４を備え
た構成で、５つの入力信号Ｓ１〜Ｓ５を処理できる。
力電圧によってチャネル領域２３の電位が変調されるほ
か、フローティングゲート２５内の蓄積電荷の有無によ
ってもチャネル領域２３の電位が変調される。たとえ
ば、５つの入力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を処
理する際に、まず、第５の信号Ｓ５に対応するように、
フローティングゲート２５の電荷蓄積状態が制御され
る。そして、第１〜第４の信号Ｓ１〜Ｓ４に対応した入
力電圧が入力電極４１〜４４にそれぞれ印加される。こ
のときに、ソース・ドレイン間が導通するかどうかが、
情報検出部３３によって検出される。 【効果】４つの入力電極４１，４２，４３，４４を備え
た構成で、５つの入力信号Ｓ１〜Ｓ５を処理できる。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばフローティン
グゲート型のニューロトランジスタのように、ゲートが
複数の入力電極で構成されている半導体装置を動作させ
る方法に関する。
グゲート型のニューロトランジスタのように、ゲートが
複数の入力電極で構成されている半導体装置を動作させ
る方法に関する。
【０００２】
【従来の技術】ニューロ素子は、人間の脳や眼などを構
成する神経細胞（ニューロン）と等価な機能を電気回路
によって実現した装置である。すなわち、ニューロ素子
は、複数の入力信号に対してそれぞれ重み付けを与え、
重み付けされた信号の加算結果が所定値に達したとき
に、所定の信号を出力するものである。このようなニュ
ーロ素子は、たとえば、複数の入力信号に重み付けを与
えるための重み付け手段と、複数の入力電極からなるゲ
ートへの入力電圧の総和が所定値に達したときにソース
・ドレイン間が導通するニューロトランジスタとで構成
される。重み付け手段は神経細胞のシナプスに相当し、
たとえば、抵抗体や電界効果トランジスタで構成され
る。ニューロトランジスタは、神経細胞の細胞体に相当
する。
成する神経細胞（ニューロン）と等価な機能を電気回路
によって実現した装置である。すなわち、ニューロ素子
は、複数の入力信号に対してそれぞれ重み付けを与え、
重み付けされた信号の加算結果が所定値に達したとき
に、所定の信号を出力するものである。このようなニュ
ーロ素子は、たとえば、複数の入力信号に重み付けを与
えるための重み付け手段と、複数の入力電極からなるゲ
ートへの入力電圧の総和が所定値に達したときにソース
・ドレイン間が導通するニューロトランジスタとで構成
される。重み付け手段は神経細胞のシナプスに相当し、
たとえば、抵抗体や電界効果トランジスタで構成され
る。ニューロトランジスタは、神経細胞の細胞体に相当
する。
【０００３】ニューロトランジスタの１つの構成例は、
図７に示されている。このニューロトランジスタは、フ
ローティングゲート型と呼ばれるものである。たとえば
Ｐ型の半導体基板１には所定の間隔を開けてソースおよ
びドレインに対応する一対のＮ+ 型不純物拡散層２，３
が形成され、その間の領域がチャネル領域４とされる。
チャネル領域４上には、ゲート酸化膜５、フローティン
グゲート６、層間絶縁膜７が順に積層されている。層間
絶縁膜７上には、重み付けされた複数の入力信号がそれ
ぞれ与えられる複数個の入力電極１１，１２，１３，１
４，１５が形成されている。
図７に示されている。このニューロトランジスタは、フ
ローティングゲート型と呼ばれるものである。たとえば
Ｐ型の半導体基板１には所定の間隔を開けてソースおよ
びドレインに対応する一対のＮ+ 型不純物拡散層２，３
が形成され、その間の領域がチャネル領域４とされる。
チャネル領域４上には、ゲート酸化膜５、フローティン
グゲート６、層間絶縁膜７が順に積層されている。層間
絶縁膜７上には、重み付けされた複数の入力信号がそれ
ぞれ与えられる複数個の入力電極１１，１２，１３，１
４，１５が形成されている。
【０００４】図３は、上記のニューロトランジスタのゲ
ート近傍の等価回路を示す電気回路図である。すなわ
ち、上記のニューロトランジスタは、半導体基板１、ゲ
ート酸化膜５およびフローティングゲート６で構成され
るキャパシタＣOXと、ゲートを構成する複数の上部電極
１１，１２，１３，１４，１５、層間絶縁膜７およびフ
ローティングゲート６で構成される可変容量キャパシタ
ＣM との直列回路に相当する。
ート近傍の等価回路を示す電気回路図である。すなわ
ち、上記のニューロトランジスタは、半導体基板１、ゲ
ート酸化膜５およびフローティングゲート６で構成され
るキャパシタＣOXと、ゲートを構成する複数の上部電極
１１，１２，１３，１４，１５、層間絶縁膜７およびフ
ローティングゲート６で構成される可変容量キャパシタ
ＣM との直列回路に相当する。
【０００５】たとえば、上部電極１１，１２，１３，１
４，１５のそれぞれに、０Ｖまたは５Ｖの電圧を印加す
る場合を想定する。この場合に、５Ｖの電圧が印加され
る上部電極の数（０〜５個）に応じて、可変容量キャパ
シタＣM の容量は６種類に変化する。これにより、キャ
パシタＣM ，ＣOXのカップリング比が変化するから、チ
ャネル領域４の表面の電位を６種類に変調することがで
きる。
４，１５のそれぞれに、０Ｖまたは５Ｖの電圧を印加す
る場合を想定する。この場合に、５Ｖの電圧が印加され
る上部電極の数（０〜５個）に応じて、可変容量キャパ
シタＣM の容量は６種類に変化する。これにより、キャ
パシタＣM ，ＣOXのカップリング比が変化するから、チ
ャネル領域４の表面の電位を６種類に変調することがで
きる。
【０００６】たとえば、不純物拡散領域２，３間を導通
させるためにゲート酸化膜５の上面に印加すべき電圧の
閾値が３Ｖであるとする。この場合、上部電極１１に５
Ｖの電圧を印加し、残余の上部電極１２，１３，１４，
１５には０Ｖの電圧を印加したときには、チャネル領域
４への実質的な印加電圧はたとえば１Ｖとなり、不純物
拡散領域２，３間は導通しない。一方、上部電極１１，
１３，１５にそれぞれ５Ｖの電圧を印加し、残余の上部
電極１２，１４に０Ｖを印加すると、チャネル領域４へ
の実質的な印加電圧はたとえば３Ｖとなり、不純物拡散
領域２，３間は導通する。
させるためにゲート酸化膜５の上面に印加すべき電圧の
閾値が３Ｖであるとする。この場合、上部電極１１に５
Ｖの電圧を印加し、残余の上部電極１２，１３，１４，
１５には０Ｖの電圧を印加したときには、チャネル領域
４への実質的な印加電圧はたとえば１Ｖとなり、不純物
拡散領域２，３間は導通しない。一方、上部電極１１，
１３，１５にそれぞれ５Ｖの電圧を印加し、残余の上部
電極１２，１４に０Ｖを印加すると、チャネル領域４へ
の実質的な印加電圧はたとえば３Ｖとなり、不純物拡散
領域２，３間は導通する。
【０００７】このようにして、上部電極１１，１２，１
３，１４，１５への印加電圧の総和が１５Ｖ以上である
ときに、不純物拡散領域２，３間が導通することにな
る、すなわち、このトランジスタは神経細胞の細胞体と
同様な機能を有する。上述のようなニューロトランジス
タを用いれば、たとえば５入力ＮＡＮＤゲートを１つの
トランジスタで構成することができる。したがって、こ
のニューロトランジスタを用いて集積回路を構成すれ
ば、少ない素子で高機能の集積回路を作成することがで
きる。
３，１４，１５への印加電圧の総和が１５Ｖ以上である
ときに、不純物拡散領域２，３間が導通することにな
る、すなわち、このトランジスタは神経細胞の細胞体と
同様な機能を有する。上述のようなニューロトランジス
タを用いれば、たとえば５入力ＮＡＮＤゲートを１つの
トランジスタで構成することができる。したがって、こ
のニューロトランジスタを用いて集積回路を構成すれ
ば、少ない素子で高機能の集積回路を作成することがで
きる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ニューロトランジスタは素子数の減少には有効である
が、配線が多いため、このニューロトランジスタを用い
て集積回路を構成すると、配線数が非常に多くなり、基
板面積が大きくなるという問題がある。そこで、本発明
の目的は、上述の技術的課題を解決し、配線数を減少さ
せることができる半導体装置の動作方法を提供すること
である。
ニューロトランジスタは素子数の減少には有効である
が、配線が多いため、このニューロトランジスタを用い
て集積回路を構成すると、配線数が非常に多くなり、基
板面積が大きくなるという問題がある。そこで、本発明
の目的は、上述の技術的課題を解決し、配線数を減少さ
せることができる半導体装置の動作方法を提供すること
である。
【０００９】
【課題を解決するための手段および作用】上記の目的を
達成するための請求項１記載の半導体装置の動作方法
は、半導体基板に形成されたソース領域と、上記半導体
基板に形成されたドレイン領域と、上記半導体基板のソ
ース領域とドレイン領域との間の領域であるチャネル領
域と、上記チャネル領域上に設けられ、入力電圧がそれ
ぞれ与えられる複数の入力電極を含むゲートと、上記チ
ャネル領域とゲートとの間に設けられ、上記チャネル領
域の電位を異なる値に変調する２種類以上の状態をとる
ことができ、各状態を保持することができる電位変調用
膜とを備えた半導体装置を動作させる方法であって、上
記電位変調用膜の状態をいずれかの状態に設定する工程
と、その後に、上記複数の入力電極に入力電圧を供給す
る工程とを含むことを特徴とする。
達成するための請求項１記載の半導体装置の動作方法
は、半導体基板に形成されたソース領域と、上記半導体
基板に形成されたドレイン領域と、上記半導体基板のソ
ース領域とドレイン領域との間の領域であるチャネル領
域と、上記チャネル領域上に設けられ、入力電圧がそれ
ぞれ与えられる複数の入力電極を含むゲートと、上記チ
ャネル領域とゲートとの間に設けられ、上記チャネル領
域の電位を異なる値に変調する２種類以上の状態をとる
ことができ、各状態を保持することができる電位変調用
膜とを備えた半導体装置を動作させる方法であって、上
記電位変調用膜の状態をいずれかの状態に設定する工程
と、その後に、上記複数の入力電極に入力電圧を供給す
る工程とを含むことを特徴とする。
【００１０】上記の方法によれば、電位変調用膜の状態
をいずれかの状態に設定することで、チャネル領域の電
位が変調される。すなわち、入力電極への電圧の印加だ
けでなく、電位変調用膜の状態の制御によってもチャネ
ル領域の電位が変調される。したがって、複数の入力信
号のうちのいずれかを電位変調用膜の状態の制御に対応
付け、残余の入力信号を入力電極への入力電圧に対応付
ければ、従来より入力電極数を少なくすることができ
る。したがって、配線数も少なくなる。
をいずれかの状態に設定することで、チャネル領域の電
位が変調される。すなわち、入力電極への電圧の印加だ
けでなく、電位変調用膜の状態の制御によってもチャネ
ル領域の電位が変調される。したがって、複数の入力信
号のうちのいずれかを電位変調用膜の状態の制御に対応
付け、残余の入力信号を入力電極への入力電圧に対応付
ければ、従来より入力電極数を少なくすることができ
る。したがって、配線数も少なくなる。
【００１１】請求項２記載の半導体装置の動作方法は、
上記入力電極に入力電圧を供給している状態で、上記ソ
ース領域とドレイン領域との間が導通するかどうかを検
出する工程をさらに含むことを特徴とする。このように
して、電位変調用膜の状態と入力電極への入力電圧との
それぞれに対応した複数種類の入力信号を処理した結果
が、ソース領域とドレイン領域との導通／非導通を調べ
ることにより、検出される。
上記入力電極に入力電圧を供給している状態で、上記ソ
ース領域とドレイン領域との間が導通するかどうかを検
出する工程をさらに含むことを特徴とする。このように
して、電位変調用膜の状態と入力電極への入力電圧との
それぞれに対応した複数種類の入力信号を処理した結果
が、ソース領域とドレイン領域との導通／非導通を調べ
ることにより、検出される。
【００１２】請求項３記載の半導体装置の動作方法は、
上記ソース領域とドレイン領域との間が導通するかどう
かを検出する工程の後に、上記電位変調用膜の状態を所
定の初期状態に戻す工程をさらに含むことを特徴とす
る。このようにすれば、電位変調用膜を初期状態に戻す
ことができるから、次の信号処理を引続き行うことがで
きる。
上記ソース領域とドレイン領域との間が導通するかどう
かを検出する工程の後に、上記電位変調用膜の状態を所
定の初期状態に戻す工程をさらに含むことを特徴とす
る。このようにすれば、電位変調用膜を初期状態に戻す
ことができるから、次の信号処理を引続き行うことがで
きる。
【００１３】請求項４記載の半導体装置の動作方法は、
上記電位変調用膜は強誘電体膜であり、上記半導体装置
は、上記電位変調用膜の上記ゲート側の表面に設けられ
た金属層と、この金属層と上記ゲートとの間に設けられ
た層間絶縁膜とをさらに含むものであることを特徴とす
る。この場合には、強誘電体膜の分極状態を制御するこ
とで、チャネル領域の電位を変調することができる。し
かも、強誘電体膜の分極状態は高速に変化させることが
できるから、高速に変化する信号をも強誘電体膜の分極
状態の制御に対応付けることができる。
上記電位変調用膜は強誘電体膜であり、上記半導体装置
は、上記電位変調用膜の上記ゲート側の表面に設けられ
た金属層と、この金属層と上記ゲートとの間に設けられ
た層間絶縁膜とをさらに含むものであることを特徴とす
る。この場合には、強誘電体膜の分極状態を制御するこ
とで、チャネル領域の電位を変調することができる。し
かも、強誘電体膜の分極状態は高速に変化させることが
できるから、高速に変化する信号をも強誘電体膜の分極
状態の制御に対応付けることができる。
【００１４】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図２は本発明の一実施例の方法
が適用される半導体装置であるニューロトランジスタの
構造と、このニューロトランジスタを本発明の一実施例
の方法に従って動作させるための電気的構成とを示す概
念図である。このニューロトランジスタは、Ｐ型半導体
基板２０の表面付近の領域にＮ型不純物を高濃度に拡散
して形成したＮ+ 型ドレイン拡散領域２１（以下「ドレ
イン領域２１」という。）およびＮ+ 型ソース拡散領域
２２（以下「ソース領域２２」という。）を備えてい
る。ドレイン領域２１とソース領域２２とは所定の間隔
を開けて形成されており、これらの間の領域がチャネル
領域２３とされる。
照して詳細に説明する。図２は本発明の一実施例の方法
が適用される半導体装置であるニューロトランジスタの
構造と、このニューロトランジスタを本発明の一実施例
の方法に従って動作させるための電気的構成とを示す概
念図である。このニューロトランジスタは、Ｐ型半導体
基板２０の表面付近の領域にＮ型不純物を高濃度に拡散
して形成したＮ+ 型ドレイン拡散領域２１（以下「ドレ
イン領域２１」という。）およびＮ+ 型ソース拡散領域
２２（以下「ソース領域２２」という。）を備えてい
る。ドレイン領域２１とソース領域２２とは所定の間隔
を開けて形成されており、これらの間の領域がチャネル
領域２３とされる。
【００１５】チャネル領域２３上には、トンネル酸化膜
２４、電位変調用膜としてのフローティングゲート２
５、層間絶縁膜２６が順に積層されている。層間絶縁膜
２６上にはゲート４０が設けられている。このゲート４
０は、４個の入力電極４１，４２，４３，４４を有して
いる。入力電極４１，４２，４３，４４には、５種類の
信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を含む入力信号ＳIN
の第１〜第４の信号Ｓ１，Ｓ２，Ｓ３，Ｓ４に対応した
電圧が、入力制御部３１から印加される。また、ドレイ
ン領域２１には、このドレイン領域２１に電圧を印加す
るためのドレイン電圧印加部３２と、ドレイン領域２１
とソース領域２２との間が導通しているか否かをドレイ
ンＤの電位変化に基づいて検出するための情報検出部３
３とが接続されている。さらに、ソース領域２２には、
このソース領域２２に電圧を印加するためのソース電圧
印加部３４が接続されている。
２４、電位変調用膜としてのフローティングゲート２
５、層間絶縁膜２６が順に積層されている。層間絶縁膜
２６上にはゲート４０が設けられている。このゲート４
０は、４個の入力電極４１，４２，４３，４４を有して
いる。入力電極４１，４２，４３，４４には、５種類の
信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を含む入力信号ＳIN
の第１〜第４の信号Ｓ１，Ｓ２，Ｓ３，Ｓ４に対応した
電圧が、入力制御部３１から印加される。また、ドレイ
ン領域２１には、このドレイン領域２１に電圧を印加す
るためのドレイン電圧印加部３２と、ドレイン領域２１
とソース領域２２との間が導通しているか否かをドレイ
ンＤの電位変化に基づいて検出するための情報検出部３
３とが接続されている。さらに、ソース領域２２には、
このソース領域２２に電圧を印加するためのソース電圧
印加部３４が接続されている。
【００１６】このニューロトランジスタのゲート４０の
近傍の等価回路は上述の図３に示された回路となる。す
なわち、ゲート４０の近傍には、半導体基板２０、トン
ネル酸化膜２４およびフローティングゲート２５で構成
されるキャパシタＣOXと、複数の上部電極４１，４２，
４３，４４、層間絶縁膜２６およびフローティングゲー
ト２５で構成される可変容量キャパシタＣM との直列回
路が形成されている。
近傍の等価回路は上述の図３に示された回路となる。す
なわち、ゲート４０の近傍には、半導体基板２０、トン
ネル酸化膜２４およびフローティングゲート２５で構成
されるキャパシタＣOXと、複数の上部電極４１，４２，
４３，４４、層間絶縁膜２６およびフローティングゲー
ト２５で構成される可変容量キャパシタＣM との直列回
路が形成されている。
【００１７】このような構成において、以下に説明する
本実施例の方法を適用することにより、４つの入力電極
４１〜４４を用いつつ、図７に示された５つの入力電極
を有するニューロトランジスタと同様な機能が達成され
る。より具体的には、フローティングゲート２５におけ
る電荷の蓄積状態が、入力信号ＳINの第５の信号Ｓ５に
対応付けられる。
本実施例の方法を適用することにより、４つの入力電極
４１〜４４を用いつつ、図７に示された５つの入力電極
を有するニューロトランジスタと同様な機能が達成され
る。より具体的には、フローティングゲート２５におけ
る電荷の蓄積状態が、入力信号ＳINの第５の信号Ｓ５に
対応付けられる。
【００１８】詳細な動作について、以下に説明する。な
お、入力制御部３１は、入力電極４１，４２，４３，４
４に入力信号ＳINに対応した電圧を印加する際に、それ
ぞれに重み付けした電圧を入力電極４１，４２，４３，
４４に与えることもできるが、説明を簡単にするため
に、以下では、入力制御部３１は、０Ｖまたは５Ｖの電
圧を各入力電極に印加するものとする。
お、入力制御部３１は、入力電極４１，４２，４３，４
４に入力信号ＳINに対応した電圧を印加する際に、それ
ぞれに重み付けした電圧を入力電極４１，４２，４３，
４４に与えることもできるが、説明を簡単にするため
に、以下では、入力制御部３１は、０Ｖまたは５Ｖの電
圧を各入力電極に印加するものとする。
【００１９】図１は本実施例の動作方法を詳細に説明す
るための概念図である。この説明では、信号ＳINがそれ
ぞれハイレベルまたはローレベルをとる５つの二値入力
信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５で構成されている場
合を想定する。まず、ニューロトランジスタに信号を入
力する以前には、ニューロトランジスタは図１(a) に示
すリセット状態にある。
るための概念図である。この説明では、信号ＳINがそれ
ぞれハイレベルまたはローレベルをとる５つの二値入力
信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５で構成されている場
合を想定する。まず、ニューロトランジスタに信号を入
力する以前には、ニューロトランジスタは図１(a) に示
すリセット状態にある。
【００２０】この状態から、入力電極４１〜４４に対応
付けられていない信号Ｓ５に基づいて、フローティング
ゲート２５の電荷蓄積状態を制御するための前動作が行
われる。たとえば、信号Ｓ５がローレベルならフローテ
ィングゲート２５への電子の注入が行われ、信号Ｓ５が
ハイレベルなら電子の注入は行われない。図１(b) には
電子の注入が行われる場合の動作の概要が示されてい
る。すなわち、入力制御部３１は、入力電極４１，４
２，４３にそれぞれ１２Ｖ〜２０Ｖの電圧ＶW を印加す
る。その結果、半導体基板２０内の電子が、ＦＮトンネ
リングによってトンネル酸化膜２４を通過し、フローテ
ィングゲート２５内に注入される。
付けられていない信号Ｓ５に基づいて、フローティング
ゲート２５の電荷蓄積状態を制御するための前動作が行
われる。たとえば、信号Ｓ５がローレベルならフローテ
ィングゲート２５への電子の注入が行われ、信号Ｓ５が
ハイレベルなら電子の注入は行われない。図１(b) には
電子の注入が行われる場合の動作の概要が示されてい
る。すなわち、入力制御部３１は、入力電極４１，４
２，４３にそれぞれ１２Ｖ〜２０Ｖの電圧ＶW を印加す
る。その結果、半導体基板２０内の電子が、ＦＮトンネ
リングによってトンネル酸化膜２４を通過し、フローテ
ィングゲート２５内に注入される。
【００２１】フローティングゲート２５内の電子の有無
によりチャネル領域２３の電位を変調することができる
から、これによって、チャネル領域２３におけるチャネ
ル形成状態を制御できる。次に、図１(c) に示されてい
るように、入力電極４１，４２，４３，４４に入力信号
Ｓ１〜Ｓ４にそれぞれ対応した電圧が入力制御部３１か
ら印加される。たとえば、入力信号Ｓ１〜Ｓ３がハイレ
ベルで、入力信号Ｓ４がローレベルなら、入力電極４
１，４２，４３にはそれぞれ５Ｖの電圧が印加され、入
力電極４４には０Ｖの電圧が印加される。
によりチャネル領域２３の電位を変調することができる
から、これによって、チャネル領域２３におけるチャネ
ル形成状態を制御できる。次に、図１(c) に示されてい
るように、入力電極４１，４２，４３，４４に入力信号
Ｓ１〜Ｓ４にそれぞれ対応した電圧が入力制御部３１か
ら印加される。たとえば、入力信号Ｓ１〜Ｓ３がハイレ
ベルで、入力信号Ｓ４がローレベルなら、入力電極４
１，４２，４３にはそれぞれ５Ｖの電圧が印加され、入
力電極４４には０Ｖの電圧が印加される。
【００２２】このとき、５Ｖの電圧が印加されている入
力電極の下面の総面積に応じて、チャネル領域２３の電
位が変調される。すなわち、図３のキャパシタＣOX，Ｃ
M のカップリング比が５Ｖの電圧が印加された入力電極
の総数によって決まり、このカップリング比に応じた電
圧がトンネル酸化膜２４の上面に印加される。ただし、
トンネル酸化膜２４に印加される電圧は、フローティン
グゲート２５における電荷の有無の影響をも受ける。
力電極の下面の総面積に応じて、チャネル領域２３の電
位が変調される。すなわち、図３のキャパシタＣOX，Ｃ
M のカップリング比が５Ｖの電圧が印加された入力電極
の総数によって決まり、このカップリング比に応じた電
圧がトンネル酸化膜２４の上面に印加される。ただし、
トンネル酸化膜２４に印加される電圧は、フローティン
グゲート２５における電荷の有無の影響をも受ける。
【００２３】たとえば、フローティングゲート２５に電
子が蓄積されていないときには、５Ｖの電圧が与えられ
る入力電極の個数ＮONに応じて、トンネル酸化膜２４に
は１．５・ＮONＶの電圧が印加されるとする。そして、
フローティングゲート２５に電子が蓄積されているとき
には、トンネル酸化膜２４に印加される電圧は１．５Ｖ
だけ減じられ、１．５・（ＮON−１）Ｖとなるものとす
る。
子が蓄積されていないときには、５Ｖの電圧が与えられ
る入力電極の個数ＮONに応じて、トンネル酸化膜２４に
は１．５・ＮONＶの電圧が印加されるとする。そして、
フローティングゲート２５に電子が蓄積されているとき
には、トンネル酸化膜２４に印加される電圧は１．５Ｖ
だけ減じられ、１．５・（ＮON−１）Ｖとなるものとす
る。
【００２４】さらに、ソース・ドレイン間を導通させる
ためにトンネル酸化膜２４の上面と半導体基板２０との
間に印加すべき電圧の閾値が３Ｖであるものと仮定す
る。この場合に、図１(c) のように２つの入力電極４
１，４２に５Ｖの電圧が与えられ、フローティングゲー
ト２５に電子が蓄積されているときには、１．５（＝
１．５×（２−１））Ｖの電圧がトンネル酸化膜２４の
上面に印加される。したがって、チャネル領域２３の表
面に反転層が形成されることはなく、ソース・ドレイン
間が導通することはない。すなわち、信号Ｓ１，Ｓ２の
２つがハイレベルであり、信号Ｓ３，Ｓ４，Ｓ５がロー
レベルであれば、ニューロトランジスタは遮断状態とな
る。
ためにトンネル酸化膜２４の上面と半導体基板２０との
間に印加すべき電圧の閾値が３Ｖであるものと仮定す
る。この場合に、図１(c) のように２つの入力電極４
１，４２に５Ｖの電圧が与えられ、フローティングゲー
ト２５に電子が蓄積されているときには、１．５（＝
１．５×（２−１））Ｖの電圧がトンネル酸化膜２４の
上面に印加される。したがって、チャネル領域２３の表
面に反転層が形成されることはなく、ソース・ドレイン
間が導通することはない。すなわち、信号Ｓ１，Ｓ２の
２つがハイレベルであり、信号Ｓ３，Ｓ４，Ｓ５がロー
レベルであれば、ニューロトランジスタは遮断状態とな
る。
【００２５】一方、２個の入力電極４１，４２に５Ｖの
電圧が与えられ、かつ、フローティングゲート２５に電
子が蓄積されていなければ、トンネル酸化膜２４の上面
に印加される電圧は３（＝１．５×２）Ｖであるから、
ソース・ドレイン間は導通する。すなわち、信号Ｓ１，
Ｓ２およびＳ５の３つがハイレベルで、信号Ｓ３，Ｓ４
がローレベルであるときには、ニューロトランジスタは
導通する。
電圧が与えられ、かつ、フローティングゲート２５に電
子が蓄積されていなければ、トンネル酸化膜２４の上面
に印加される電圧は３（＝１．５×２）Ｖであるから、
ソース・ドレイン間は導通する。すなわち、信号Ｓ１，
Ｓ２およびＳ５の３つがハイレベルで、信号Ｓ３，Ｓ４
がローレベルであるときには、ニューロトランジスタは
導通する。
【００２６】同様にして、信号Ｓ１〜Ｓ５のうちの少な
くとも３つがハイレベルであるときには、ソース・ドレ
イン間が導通し、それ以外の場合にはソース・ドレイン
間は遮断状態となることが確かめられる。入力電極４１
〜４４に入力信号Ｓ１〜Ｓ４に対応した電圧を印加した
状態で、ドレイン電圧印加部３２は図示しない抵抗を介
してドレインＤにセンス電圧ＶSE NSE （たとえば１Ｖ）
を印加する。そして、ソース電圧印加部３４は、ソース
Ｓに接地電位を与える。このとき、情報検出部３３は、
ドレインＤの電位が降下するか否かを検出する。すなわ
ち、ソース・ドレイン間が遮断されていればドレインＤ
の電位はセンス電圧ＶSENSE に保持され、ソース・ドレ
イン間が導通していればドレインＤの電位は接地電位に
降下する。したがって、ドレインＤの電位の降下の有無
を調べれば、ソース・ドレイン間の導通／非導通を知る
ことができる。
くとも３つがハイレベルであるときには、ソース・ドレ
イン間が導通し、それ以外の場合にはソース・ドレイン
間は遮断状態となることが確かめられる。入力電極４１
〜４４に入力信号Ｓ１〜Ｓ４に対応した電圧を印加した
状態で、ドレイン電圧印加部３２は図示しない抵抗を介
してドレインＤにセンス電圧ＶSE NSE （たとえば１Ｖ）
を印加する。そして、ソース電圧印加部３４は、ソース
Ｓに接地電位を与える。このとき、情報検出部３３は、
ドレインＤの電位が降下するか否かを検出する。すなわ
ち、ソース・ドレイン間が遮断されていればドレインＤ
の電位はセンス電圧ＶSENSE に保持され、ソース・ドレ
イン間が導通していればドレインＤの電位は接地電位に
降下する。したがって、ドレインＤの電位の降下の有無
を調べれば、ソース・ドレイン間の導通／非導通を知る
ことができる。
【００２７】このようにして、信号Ｓ１〜Ｓ５のうちの
少なくとも３つがハイレベルであるときには情報検出部
３３はローレベル（接地電位）の信号を検出することに
なり、それ以外の場合には情報検出部３３はハイレベル
（センス電圧ＶSENSE ）の信号を検出することになる。
この信号が、ニューロトランジスタの出力に相当する。
少なくとも３つがハイレベルであるときには情報検出部
３３はローレベル（接地電位）の信号を検出することに
なり、それ以外の場合には情報検出部３３はハイレベル
（センス電圧ＶSENSE ）の信号を検出することになる。
この信号が、ニューロトランジスタの出力に相当する。
【００２８】引き続いて別の入力信号Ｓ１〜Ｓ５に対す
る処理を行う場合には、図１(d) に示すポスト動作が行
われる。すなわち、入力制御部３１は、上部電極４１，
４２，４３，４４にそれぞれ−１５Ｖの電圧を印加す
る。これにより、フローティングゲート２５内の電子
は、ＦＮトンネリングによって半導体基板２０に引き抜
かれる。これにより、ニューロトランジスタは、図１
(a) のリセット状態に復帰する。
る処理を行う場合には、図１(d) に示すポスト動作が行
われる。すなわち、入力制御部３１は、上部電極４１，
４２，４３，４４にそれぞれ−１５Ｖの電圧を印加す
る。これにより、フローティングゲート２５内の電子
は、ＦＮトンネリングによって半導体基板２０に引き抜
かれる。これにより、ニューロトランジスタは、図１
(a) のリセット状態に復帰する。
【００２９】信号Ｓ５には、信号ＳINを処理するための
処理サイクル中不変であるような信号や最も低速なクロ
ックに基づいて変化する信号を割り当てることが好まし
い。この場合、或る処理サイクルにおいて、信号Ｓ１〜
Ｓ４のハイレベル／ローレベルが高速なクロックに同期
して変化すれば、そのクロックに同期して変化する信号
がニューロトランジスタのドレインＤに現れる。
処理サイクル中不変であるような信号や最も低速なクロ
ックに基づいて変化する信号を割り当てることが好まし
い。この場合、或る処理サイクルにおいて、信号Ｓ１〜
Ｓ４のハイレベル／ローレベルが高速なクロックに同期
して変化すれば、そのクロックに同期して変化する信号
がニューロトランジスタのドレインＤに現れる。
【００３０】以上のように本実施例によれば、４つの入
力電極４１，４２，４３，４４を有するニューロトラン
ジスタを用いて、５つの入力信号Ｓ１〜Ｓ５に対する処
理を行える。これにより、配線数が減少するから、ニュ
ーロトランジスタを用いて集積回路を構成する場合に、
基板面積を大幅に削減することができる。なお、上記の
図１(d) に示されたポスト動作は入力信号に対する処理
を行うのに先立つリセット動作として行われてもよく、
また、このポスト動作が省かれてもよい。この場合に
は、電源遮断後であっても、信号Ｓ５に対応する情報は
フローティングゲート２５における電荷蓄積状態として
不揮発に記憶されることになる。そのため、バックアッ
プが必要な情報を信号Ｓ５に対応させておくことによ
り、ニューロ素子にバックアップ機能を付加することが
できる。なお、複数ビットの情報の保持が必要なときに
は、複数個のニューロトランジスタを並列に用い、複数
のニューロトランジスタの各１入力（信号Ｓ５に対応す
る入力）をバックアップ用とすればよい。
力電極４１，４２，４３，４４を有するニューロトラン
ジスタを用いて、５つの入力信号Ｓ１〜Ｓ５に対する処
理を行える。これにより、配線数が減少するから、ニュ
ーロトランジスタを用いて集積回路を構成する場合に、
基板面積を大幅に削減することができる。なお、上記の
図１(d) に示されたポスト動作は入力信号に対する処理
を行うのに先立つリセット動作として行われてもよく、
また、このポスト動作が省かれてもよい。この場合に
は、電源遮断後であっても、信号Ｓ５に対応する情報は
フローティングゲート２５における電荷蓄積状態として
不揮発に記憶されることになる。そのため、バックアッ
プが必要な情報を信号Ｓ５に対応させておくことによ
り、ニューロ素子にバックアップ機能を付加することが
できる。なお、複数ビットの情報の保持が必要なときに
は、複数個のニューロトランジスタを並列に用い、複数
のニューロトランジスタの各１入力（信号Ｓ５に対応す
る入力）をバックアップ用とすればよい。
【００３１】図４は本発明の第２実施例に係る動作方法
を説明するための図である。本実施例の説明では、上記
の図２を再び参照する。図４(a) のリセット状態から、
図４(b) の前動作に移る。前動作では、入力制御部３１
は、入力電極４１，４２，４３に１２Ｖの高電圧を印加
し、ドレイン電圧印加部３２はドレインＤに５Ｖの電圧
を印加し、ソース電圧印加部３４はソースＳに接地電位
を与える。これにより、チャネル領域２３ではソース領
域２１からソース領域２２の近傍にまで至るチャネルが
形成される。そのため、チャネル領域２３では、ソース
領域２２の近傍に強電界が印加されることになり、この
領域でホットエレクトロンが発生する。このホットエレ
クトロンが上部電極４１，４２，４３に印加された高電
圧によって誘導され、トンネル酸化膜２４を通過してフ
ローティングゲート２５内に注入される。
を説明するための図である。本実施例の説明では、上記
の図２を再び参照する。図４(a) のリセット状態から、
図４(b) の前動作に移る。前動作では、入力制御部３１
は、入力電極４１，４２，４３に１２Ｖの高電圧を印加
し、ドレイン電圧印加部３２はドレインＤに５Ｖの電圧
を印加し、ソース電圧印加部３４はソースＳに接地電位
を与える。これにより、チャネル領域２３ではソース領
域２１からソース領域２２の近傍にまで至るチャネルが
形成される。そのため、チャネル領域２３では、ソース
領域２２の近傍に強電界が印加されることになり、この
領域でホットエレクトロンが発生する。このホットエレ
クトロンが上部電極４１，４２，４３に印加された高電
圧によって誘導され、トンネル酸化膜２４を通過してフ
ローティングゲート２５内に注入される。
【００３２】その後は、図４(c) に示されているよう
に、入力信号Ｓ１〜Ｓ４に対応した電圧が入力電極Ｓ１
〜Ｓ４に与えられ、ドレイン電圧印加部３２はドレイン
Ｄにセンス電圧ＶSENSE を印加し、さらに、さらに情報
検出部３３がニューロトランジスタの出力を検出する。
そして、別の信号に対する処理を行うために、図４(d)
に示すポスト動作が行われる。本実施例では、入力制御
部３１は入力電極４１〜４４に負の電圧−５Ｖを印加
し、ソース電圧印加部３４はソースＳに１０Ｖの高電圧
を印加する。これによって、フローティングゲート２５
内の電子は、ＦＮトンネリングによってソース領域２２
に引き抜かれる。
に、入力信号Ｓ１〜Ｓ４に対応した電圧が入力電極Ｓ１
〜Ｓ４に与えられ、ドレイン電圧印加部３２はドレイン
Ｄにセンス電圧ＶSENSE を印加し、さらに、さらに情報
検出部３３がニューロトランジスタの出力を検出する。
そして、別の信号に対する処理を行うために、図４(d)
に示すポスト動作が行われる。本実施例では、入力制御
部３１は入力電極４１〜４４に負の電圧−５Ｖを印加
し、ソース電圧印加部３４はソースＳに１０Ｖの高電圧
を印加する。これによって、フローティングゲート２５
内の電子は、ＦＮトンネリングによってソース領域２２
に引き抜かれる。
【００３３】このように、本実施例では、フローティン
グゲート２５への電子の注入をホットエレクトロン注入
により行い、フローティングゲート２５から電子の放出
をＦＮトンネリングで行わせている以外は上記の第１実
施例と同様である。したがって、本実施例によっても、
上述の第１実施例と同様な作用および効果が得られる。
グゲート２５への電子の注入をホットエレクトロン注入
により行い、フローティングゲート２５から電子の放出
をＦＮトンネリングで行わせている以外は上記の第１実
施例と同様である。したがって、本実施例によっても、
上述の第１実施例と同様な作用および効果が得られる。
【００３４】図４(d) に示すポスト動作を任意の処理の
開始前にリセット動作として行ってもよく、また、この
ポスト動作を省いてもよいことは、上記の第１実施例と
同様である。図５は、上述の第１実施例または第２実施
例を応用して、３入力ＮＡＮＤゲートを構成した応用例
を示す図である。ニューロトランジスタは、図５(a) に
示されているように、２つの入力電極４１，４２を有す
る。なお、図５(a) において、上記の図２に示された各
部に対応する部分には同一の参照符号を付して示す。こ
のニューロトランジスタに上記第１または第２実施例の
動作方法を適用することで、図５(b) に示されている３
入力ＮＡＮＤゲートが構成される。
開始前にリセット動作として行ってもよく、また、この
ポスト動作を省いてもよいことは、上記の第１実施例と
同様である。図５は、上述の第１実施例または第２実施
例を応用して、３入力ＮＡＮＤゲートを構成した応用例
を示す図である。ニューロトランジスタは、図５(a) に
示されているように、２つの入力電極４１，４２を有す
る。なお、図５(a) において、上記の図２に示された各
部に対応する部分には同一の参照符号を付して示す。こ
のニューロトランジスタに上記第１または第２実施例の
動作方法を適用することで、図５(b) に示されている３
入力ＮＡＮＤゲートが構成される。
【００３５】３入力ＮＡＮＤゲートの３つの入力信号
は、入力信号ＩＮ１に対応した電圧が入力電極４１に与
えられ、入力信号ＩＮ２に対応した電圧が入力電極４２
に与えられ、入力信号ＩＮ３がフローティングゲート２
５における蓄積電荷の有無に対応付けられる。入力信号
ＩＮ１，ＩＮ２，ＩＮ３に対応する出力信号ＯＵＴを得
る動作は、大きく２段階に別れる。第１段階の動作は、
入力信号ＩＮ３がハイレベルかローレベルかに対応して
フローティングゲート２５の電荷蓄積状態を制御する前
動作である。すなわち、入力信号ＩＮ３がハイレベルな
らフローティングゲート２５への電子の注入は行われな
い。一方、入力信号ＩＮ３がローレベルならフローティ
ングゲート２５に電子が注入される。ＦＮトンネリング
によって電子を注入する場合であれば（第１実施例の方
法に相当する。）、たとえば、電極４１に電圧１５Ｖが
印加され、電極４２には０Ｖが印加される。
は、入力信号ＩＮ１に対応した電圧が入力電極４１に与
えられ、入力信号ＩＮ２に対応した電圧が入力電極４２
に与えられ、入力信号ＩＮ３がフローティングゲート２
５における蓄積電荷の有無に対応付けられる。入力信号
ＩＮ１，ＩＮ２，ＩＮ３に対応する出力信号ＯＵＴを得
る動作は、大きく２段階に別れる。第１段階の動作は、
入力信号ＩＮ３がハイレベルかローレベルかに対応して
フローティングゲート２５の電荷蓄積状態を制御する前
動作である。すなわち、入力信号ＩＮ３がハイレベルな
らフローティングゲート２５への電子の注入は行われな
い。一方、入力信号ＩＮ３がローレベルならフローティ
ングゲート２５に電子が注入される。ＦＮトンネリング
によって電子を注入する場合であれば（第１実施例の方
法に相当する。）、たとえば、電極４１に電圧１５Ｖが
印加され、電極４２には０Ｖが印加される。
【００３６】フローティングゲート２５の電荷蓄積状態
が制御された後に、第２段階の動作に移る。すなわち、
入力電極４１，４２に対して、入力信号ＩＮ１，ＩＮ２
に対応した電圧がそれぞれ与えられる。たとえば、入力
信号ＩＮがハイレベルなら、入力電極４１には５Ｖの電
圧が印加され、ローレベルなら０Ｖが印加される。電極
４２に関しても同様である。一方、ドレイン電圧印加部
３１（図２参照）は電圧Ｖcc（たとえば５Ｖ）を抵抗Ｒ
１を介してドレインＤに供給する。ソースＳは接地電位
とされる。この状態で、ドレインＤの電圧が出力信号Ｏ
ＵＴとして検出される。
が制御された後に、第２段階の動作に移る。すなわち、
入力電極４１，４２に対して、入力信号ＩＮ１，ＩＮ２
に対応した電圧がそれぞれ与えられる。たとえば、入力
信号ＩＮがハイレベルなら、入力電極４１には５Ｖの電
圧が印加され、ローレベルなら０Ｖが印加される。電極
４２に関しても同様である。一方、ドレイン電圧印加部
３１（図２参照）は電圧Ｖcc（たとえば５Ｖ）を抵抗Ｒ
１を介してドレインＤに供給する。ソースＳは接地電位
とされる。この状態で、ドレインＤの電圧が出力信号Ｏ
ＵＴとして検出される。
【００３７】たとえば、フローティングゲート２５に電
子が注入されていない状態では、５Ｖの電圧が与えられ
た入力電極４１，４２の個数がＮONであるとき、トンネ
ル酸化膜２４の上面に印加される電圧は２・ＮONＶで与
えられるとする。そして、フローティングゲート２５に
電子が注入されている状態では、トンネル酸化膜２４に
上面に印加される電圧は、２Ｖだけ減じられ２・（ＮON
−１）Ｖとなるものとする。さらに、ソース・ドレイン
間を導通させるためにトンネル酸化膜２４の上面に印加
すべき電圧の閾値は３Ｖであるとする。
子が注入されていない状態では、５Ｖの電圧が与えられ
た入力電極４１，４２の個数がＮONであるとき、トンネ
ル酸化膜２４の上面に印加される電圧は２・ＮONＶで与
えられるとする。そして、フローティングゲート２５に
電子が注入されている状態では、トンネル酸化膜２４に
上面に印加される電圧は、２Ｖだけ減じられ２・（ＮON
−１）Ｖとなるものとする。さらに、ソース・ドレイン
間を導通させるためにトンネル酸化膜２４の上面に印加
すべき電圧の閾値は３Ｖであるとする。
【００３８】この場合には、入力電極４１，４２の両方
に５Ｖの電圧が印加され、かつ、フローティングゲート
２５に電子が注入されてない場合にのみ、ソース・ドレ
イン間が導通する。すなわち、入力信号ＩＮ１，ＩＮ
２，ＩＮ３の全部がハイレベルであるときにのみ、出力
信号ＯＵＴはローレベルとなる。したがって、真理値表
は下記表１のとおりとなる。これは、３入力ＮＡＮＤゲ
ートの真理値表にほかならない。なお、表１において、
記号「Ｈ」はハイレベル（Ｖcc＝５Ｖ）を表し、記号
「Ｌ」はローレベル（０Ｖ）を表す。
に５Ｖの電圧が印加され、かつ、フローティングゲート
２５に電子が注入されてない場合にのみ、ソース・ドレ
イン間が導通する。すなわち、入力信号ＩＮ１，ＩＮ
２，ＩＮ３の全部がハイレベルであるときにのみ、出力
信号ＯＵＴはローレベルとなる。したがって、真理値表
は下記表１のとおりとなる。これは、３入力ＮＡＮＤゲ
ートの真理値表にほかならない。なお、表１において、
記号「Ｈ」はハイレベル（Ｖcc＝５Ｖ）を表し、記号
「Ｌ」はローレベル（０Ｖ）を表す。
【００３９】
【表１】
【００４０】このようにして、２つの入力電極を有する
ニューロトランジスタ１個を用いて３入力ＮＡＮＤゲー
トを構成できる。図６は、本発明の第３実施例の動作方
法が適用されるニューロトランジスタの構造と、このニ
ューロトランジスタを動作させるための周辺回路の構成
とを示す概念図である。この図６において、上述の図２
に示された各部と同等の機能を有する部分には同一の参
照符号を付して示す。
ニューロトランジスタ１個を用いて３入力ＮＡＮＤゲー
トを構成できる。図６は、本発明の第３実施例の動作方
法が適用されるニューロトランジスタの構造と、このニ
ューロトランジスタを動作させるための周辺回路の構成
とを示す概念図である。この図６において、上述の図２
に示された各部と同等の機能を有する部分には同一の参
照符号を付して示す。
【００４１】本実施例では、フローティングゲートの代
わりに、ＰＺＴ(lead Zirconate Titanate) などからな
る強誘電体膜５５が、電位変調用膜として、層間絶縁膜
２６とトンネル酸化膜２４との間に挟持されている。強
誘電体膜５５の上面および下面には、それぞれバリアメ
タル層５６，５７が設けられている。この構成では、入
力電極４１，４２，４３，４４のうち５Ｖの電圧が与え
られる電極の個数に応じて、入力電極とバリアメタル層
５６との間に層間絶縁膜２６を挟んで構成されるキャパ
シタと、トンネル酸化膜２４を半導体基板２０とバリア
メタル層５７との間に挟んで構成されるキャパシタとの
カップリング比が変化する。これにより、チャネル領域
２３の電位を、５Ｖの電圧が印加される入力電極の個数
に応じて変調することができる。
わりに、ＰＺＴ(lead Zirconate Titanate) などからな
る強誘電体膜５５が、電位変調用膜として、層間絶縁膜
２６とトンネル酸化膜２４との間に挟持されている。強
誘電体膜５５の上面および下面には、それぞれバリアメ
タル層５６，５７が設けられている。この構成では、入
力電極４１，４２，４３，４４のうち５Ｖの電圧が与え
られる電極の個数に応じて、入力電極とバリアメタル層
５６との間に層間絶縁膜２６を挟んで構成されるキャパ
シタと、トンネル酸化膜２４を半導体基板２０とバリア
メタル層５７との間に挟んで構成されるキャパシタとの
カップリング比が変化する。これにより、チャネル領域
２３の電位を、５Ｖの電圧が印加される入力電極の個数
に応じて変調することができる。
【００４２】さらに、チャネル領域２３の電位は、強誘
電体膜５５の分極状態によっても変調される。すなわ
ち、強誘電体膜５５が図６に示されているように、ゲー
ト４０から半導体基板２０に向かう方向に分極している
ときには、チャネル領域２３の表面には電子が誘導され
る。また、図６の方向とは逆の分極が生じているときに
は、チャネル領域２３の表面にはホールが誘導されるこ
とになる。したがって、図６に示された分極が生じてい
れば、５Ｖの電圧が与えられる入力電極の個数が少なく
てもソース・ドレイン間は導通するが、図６の場合とは
逆の分極が生じているときにはソース・ドレイン間は容
易には導通しない。
電体膜５５の分極状態によっても変調される。すなわ
ち、強誘電体膜５５が図６に示されているように、ゲー
ト４０から半導体基板２０に向かう方向に分極している
ときには、チャネル領域２３の表面には電子が誘導され
る。また、図６の方向とは逆の分極が生じているときに
は、チャネル領域２３の表面にはホールが誘導されるこ
とになる。したがって、図６に示された分極が生じてい
れば、５Ｖの電圧が与えられる入力電極の個数が少なく
てもソース・ドレイン間は導通するが、図６の場合とは
逆の分極が生じているときにはソース・ドレイン間は容
易には導通しない。
【００４３】たとえば、入力信号Ｓ１〜Ｓ５に対する処
理を行う場合には、まず、入力制御部３１は信号Ｓ５に
対応した電圧を入力電極４１，４２，４３，４４に印加
し、強誘電体膜５５を図６の方向またはその逆方向に分
極させる。たとえば、図６の方向に分極させるときに
は、入力電極４１，４２，４３，４４には、正の高電圧
（たとえば１５Ｖ）が印加される。また、図６とは逆方
向に分極させる場合には、負の高電圧（たとえば−１５
Ｖ）が入力電極４１，４２，４３，４４に印加される。
強誘電体膜５５の分極状態は、その残留分極によって、
入力電極４１，４２，４３，４４への印加電圧を取り去
った後にも残留する。
理を行う場合には、まず、入力制御部３１は信号Ｓ５に
対応した電圧を入力電極４１，４２，４３，４４に印加
し、強誘電体膜５５を図６の方向またはその逆方向に分
極させる。たとえば、図６の方向に分極させるときに
は、入力電極４１，４２，４３，４４には、正の高電圧
（たとえば１５Ｖ）が印加される。また、図６とは逆方
向に分極させる場合には、負の高電圧（たとえば−１５
Ｖ）が入力電極４１，４２，４３，４４に印加される。
強誘電体膜５５の分極状態は、その残留分極によって、
入力電極４１，４２，４３，４４への印加電圧を取り去
った後にも残留する。
【００４４】このようにして、強誘電体膜５５の分極方
向を信号Ｓ５に対応させた後に、入力制御部３１は、入
力電極４１，４２，４３，４４に、それぞれ、信号Ｓ
１，Ｓ２，Ｓ３，Ｓ４に対応した電圧（５Ｖまたは０
Ｖ）を与える。この状態で、ドレイン電圧印加部３２
は、図示しない抵抗を介してセンス電圧ＶSENSE をドレ
インＤに印加する。このときに、情報検出部３３は、ド
レインＤの電圧降下の有無を検出する。
向を信号Ｓ５に対応させた後に、入力制御部３１は、入
力電極４１，４２，４３，４４に、それぞれ、信号Ｓ
１，Ｓ２，Ｓ３，Ｓ４に対応した電圧（５Ｖまたは０
Ｖ）を与える。この状態で、ドレイン電圧印加部３２
は、図示しない抵抗を介してセンス電圧ＶSENSE をドレ
インＤに印加する。このときに、情報検出部３３は、ド
レインＤの電圧降下の有無を検出する。
【００４５】以上のように、本実施例では、フローティ
ングゲートにおける電荷の有無によってチャネル領域２
３の電位を変調させる代わりに、強誘電体膜５５の分極
方向を制御することでチャネル領域２３の電位を制御し
ている。これにより、上述の第１および第２実施例と同
様な作用および効果を達成できる。しかも、強誘電体膜
５５の分極の反転速度は極めて速く、ＭＯＳトランジス
タのスイッチング速度程度である（たとえば１０ナノ秒
〜１００ナノ秒）。そのため、強誘電体膜５５の分極状
態に対応付けられる信号Ｓ５には、処理サイクル中不変
な信号や最も低速なクロックに基づいて変化する信号な
どを割り当てる必要がない。すなわち、速いクロックに
基づいて変化する信号を強誘電体膜５５の分極状態に対
応付けることも可能である。そのため、ニューロトラン
ジスタを用いる際の自由度が格段に向上する。
ングゲートにおける電荷の有無によってチャネル領域２
３の電位を変調させる代わりに、強誘電体膜５５の分極
方向を制御することでチャネル領域２３の電位を制御し
ている。これにより、上述の第１および第２実施例と同
様な作用および効果を達成できる。しかも、強誘電体膜
５５の分極の反転速度は極めて速く、ＭＯＳトランジス
タのスイッチング速度程度である（たとえば１０ナノ秒
〜１００ナノ秒）。そのため、強誘電体膜５５の分極状
態に対応付けられる信号Ｓ５には、処理サイクル中不変
な信号や最も低速なクロックに基づいて変化する信号な
どを割り当てる必要がない。すなわち、速いクロックに
基づいて変化する信号を強誘電体膜５５の分極状態に対
応付けることも可能である。そのため、ニューロトラン
ジスタを用いる際の自由度が格段に向上する。
【００４６】また、本実施例においても、上記の図５に
示された構成と同様な構成のＮＡＮＤゲートを構成する
ことができる。本発明の実施例の説明は以上のとおりで
あるが、本発明は上記の実施例に限定されるものではな
い。たとえば、上記の実施例では、入力電極４１，４
２，４３，４４には、入力信号に対応する電圧として０
Ｖまたは５Ｖが印加される場合について説明したが、こ
のような二値電圧の代わりに、各入力電極毎に所定の重
み付けをした任意の値の電圧が入力電極４１，４２，４
３，４４に印加されてもよい。
示された構成と同様な構成のＮＡＮＤゲートを構成する
ことができる。本発明の実施例の説明は以上のとおりで
あるが、本発明は上記の実施例に限定されるものではな
い。たとえば、上記の実施例では、入力電極４１，４
２，４３，４４には、入力信号に対応する電圧として０
Ｖまたは５Ｖが印加される場合について説明したが、こ
のような二値電圧の代わりに、各入力電極毎に所定の重
み付けをした任意の値の電圧が入力電極４１，４２，４
３，４４に印加されてもよい。
【００４７】さらには、フローティングゲート２５の電
荷蓄積状態や強誘電体膜５５の分極状態を、蓄積電荷量
等の制御によって３種類以上に制御すれば、第５の信号
Ｓ５に対する重み付けも可能になる。また、入力信号に
対する重み付けは、入力電極４１，４２，４３，４４の
下面の面積を相互に異ならせることによっても行える。
荷蓄積状態や強誘電体膜５５の分極状態を、蓄積電荷量
等の制御によって３種類以上に制御すれば、第５の信号
Ｓ５に対する重み付けも可能になる。また、入力信号に
対する重み付けは、入力電極４１，４２，４３，４４の
下面の面積を相互に異ならせることによっても行える。
【００４８】さらに、上記の第１および第２実施例で
は、フローティングゲート２５には電子が注入されてい
るが、フローティングゲート２５へのホールの注入／放
出によってチャネル領域２３の電位を変調してもよい。
また、上記の実施例では、ニューロトランジスタはいず
れもＮチャネル型の構成となっているが、半導体基板２
０ならびにソース領域２１およびドレイン領域２２の導
電型を図１や図６の場合の反対の導電型にすることによ
り、Ｐチャネルのニューロトランジスタを構成すること
もできる。
は、フローティングゲート２５には電子が注入されてい
るが、フローティングゲート２５へのホールの注入／放
出によってチャネル領域２３の電位を変調してもよい。
また、上記の実施例では、ニューロトランジスタはいず
れもＮチャネル型の構成となっているが、半導体基板２
０ならびにソース領域２１およびドレイン領域２２の導
電型を図１や図６の場合の反対の導電型にすることによ
り、Ｐチャネルのニューロトランジスタを構成すること
もできる。
【００４９】その他、本発明の要旨を変更しない範囲で
種々の変更を施すことができる。
種々の変更を施すことができる。
【００５０】
【発明の効果】以上のように本発明の半導体装置の動作
方法によれば、入力電極への電圧の印加だけでなく、電
位変調用膜の状態の制御によってもチャネル領域の電位
が変調される。したがって、複数の入力信号のうちのい
ずれかを電位変調用膜の状態の制御に対応付けることに
より、入力電極数を少なくすることができる。これによ
り、配線数を減少させることができる。
方法によれば、入力電極への電圧の印加だけでなく、電
位変調用膜の状態の制御によってもチャネル領域の電位
が変調される。したがって、複数の入力信号のうちのい
ずれかを電位変調用膜の状態の制御に対応付けることに
より、入力電極数を少なくすることができる。これによ
り、配線数を減少させることができる。
【００５１】また、電位変調用膜として強誘電体膜を用
い、この強誘電体膜の分極状態を制御することでチャネ
ル領域の電位を変調する構成の場合には、電位変調用膜
の状態の制御を高速に行える。そのため、高速に変化す
る信号をも強誘電体膜の分極状態の制御に対応付けるこ
とができるから、信号の対応付けに関する自由度が増大
する。
い、この強誘電体膜の分極状態を制御することでチャネ
ル領域の電位を変調する構成の場合には、電位変調用膜
の状態の制御を高速に行える。そのため、高速に変化す
る信号をも強誘電体膜の分極状態の制御に対応付けるこ
とができるから、信号の対応付けに関する自由度が増大
する。
【図１】本発明の第１実施例の半導体装置の動作方法を
説明するための図である。
説明するための図である。
【図２】上記実施例が適用されるニューロトランジスタ
の構造と、このニューロトランジスタを動作させるため
の周辺回路の構成とを示す概念図である。
の構造と、このニューロトランジスタを動作させるため
の周辺回路の構成とを示す概念図である。
【図３】上記ニューロトランジスタのゲート近傍の等価
回路図である。
回路図である。
【図４】本発明の第２実施例の半導体装置の動作方法を
説明するための図である。
説明するための図である。
【図５】上記第１実施例または第２実施例を応用して３
入力ＮＡＮＤゲートを構成した場合の応用例を示す図で
ある。
入力ＮＡＮＤゲートを構成した場合の応用例を示す図で
ある。
【図６】本発明の第３実施例の半導体装置の動作方法が
適用されるニューロトランジスタの構造と周辺回路の構
成とを示す概念図である。
適用されるニューロトランジスタの構造と周辺回路の構
成とを示す概念図である。
【図７】ニューロトランジスタの構成を示す断面図であ
る。
る。
２０ Ｐ型半導体基板 ２１ Ｎ+ 型ドレイン拡散領域 ２２ Ｎ+ 型ソース拡散領域 ２３ チャネル領域 ２４ トンネル酸化膜 ２５ フローティングゲート ２６ 層間絶縁膜 ３１ 入力制御部 ３２ ドレイン電圧印加部 ３３ 情報検出部 ３４ ソース電圧印加部 ４０ ゲート ４１ 入力電極 ４２ 入力電極 ４３ 入力電極 ４４ 入力電極 ５５ 強誘電体膜 ５６ バリアメタル層 ５７ バリアメタル層
Claims (4)
- 【請求項１】半導体基板に形成されたソース領域と、 上記半導体基板に形成されたドレイン領域と、 上記半導体基板のソース領域とドレイン領域との間の領
域であるチャネル領域と、 上記チャネル領域上に設けられ、入力電圧がそれぞれ与
えられる複数の入力電極を含むゲートと、 上記チャネル領域とゲートとの間に設けられ、上記チャ
ネル領域の電位を異なる値に変調する２種類以上の状態
をとることができ、各状態を保持することができる電位
変調用膜とを備えた半導体装置を動作させる方法であっ
て、 上記電位変調用膜の状態をいずれかの状態に設定する工
程と、 その後に、上記複数の入力電極に入力電圧を供給する工
程とを含むことを特徴とする半導体装置の動作方法。 - 【請求項２】上記入力電極に入力電圧を供給している状
態で、上記ソース領域とドレイン領域との間が導通する
かどうかを検出する工程をさらに含むことを特徴とする
請求項１記載の半導体装置の動作方法。 - 【請求項３】上記ソース領域とドレイン領域との間が導
通するかどうかを検出する工程の後に、 上記電位変調用膜の状態を所定の初期状態に戻す工程を
さらに含むことを特徴とする請求項２記載の半導体装置
の動作方法。 - 【請求項４】上記電位変調用膜は強誘電体膜であり、 上記半導体装置は、上記電位変調用膜の上記ゲート側の
表面に設けられた金属層と、この金属層と上記ゲートと
の間に設けられた層間絶縁膜とをさらに含むものである
ことを特徴とする請求項１乃至３のいずれかに記載の半
導体装置の動作方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060625A JP2942088B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置の動作方法、および半導体装置 |
| US08/212,719 US5498888A (en) | 1993-03-19 | 1994-03-14 | Semiconductor device and method for processing multiple input signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060625A JP2942088B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置の動作方法、および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275790A true JPH06275790A (ja) | 1994-09-30 |
| JP2942088B2 JP2942088B2 (ja) | 1999-08-30 |
Family
ID=13147674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060625A Expired - Fee Related JP2942088B2 (ja) | 1993-03-19 | 1993-03-19 | 半導体装置の動作方法、および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5498888A (ja) |
| JP (1) | JP2942088B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003050404A (ja) * | 2001-08-06 | 2003-02-21 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| JP2003179485A (ja) * | 2001-12-10 | 2003-06-27 | Nippon Telegr & Teleph Corp <Ntt> | 可変しきい値しきい素子回路、関数機能再構成可能集積回路および回路状態保持方法 |
| US6847071B2 (en) | 2001-06-06 | 2005-01-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3505758B2 (ja) * | 1993-12-28 | 2004-03-15 | ローム株式会社 | 不揮発性半導体メモリ |
| JP3460095B2 (ja) * | 1994-06-01 | 2003-10-27 | 富士通株式会社 | 強誘電体メモリ |
| JP3279453B2 (ja) * | 1995-03-20 | 2002-04-30 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ |
| US6037626A (en) * | 1996-01-25 | 2000-03-14 | Siemens Aktiengesellschaft | Semiconductor neuron with variable input weights |
| US6048738A (en) * | 1997-03-07 | 2000-04-11 | Sharp Laboratories Of America, Inc. | Method of making ferroelectric memory cell for VLSI RAM array |
| KR100218275B1 (ko) * | 1997-05-09 | 1999-09-01 | 윤종용 | 벌크형 1트랜지스터 구조의 강유전체 메모리소자 |
| US6011295A (en) * | 1997-07-22 | 2000-01-04 | Foveonics, Inc. | Neural network active pixel cell |
| JP3627640B2 (ja) * | 2000-09-22 | 2005-03-09 | 松下電器産業株式会社 | 半導体メモリ素子 |
| US6706599B1 (en) * | 2003-03-20 | 2004-03-16 | Motorola, Inc. | Multi-bit non-volatile memory device and method therefor |
| KR100626912B1 (ko) * | 2004-04-23 | 2006-09-20 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 수직 전극 셀과 수직 전극 셀을 이용한불휘발성 강유전체 메모리 장치 및 그 수직 전극 셀 제조방법 |
| KR101100427B1 (ko) * | 2005-08-24 | 2011-12-30 | 삼성전자주식회사 | 이온 전도층을 포함하는 불휘발성 반도체 메모리 장치와 그제조 및 동작 방법 |
| US7973366B2 (en) * | 2006-02-13 | 2011-07-05 | Macronix International Co., Ltd. | Dual-gate, sonos, non-volatile memory cells and arrays thereof |
| KR101016437B1 (ko) * | 2009-08-21 | 2011-02-21 | 한국과학기술연구원 | 스핀 축적과 확산을 이용한 다기능 논리 소자 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3832700A (en) * | 1973-04-24 | 1974-08-27 | Westinghouse Electric Corp | Ferroelectric memory device |
| JPS5440043A (en) * | 1977-09-05 | 1979-03-28 | Toshiba Corp | Semiconductor memory |
| JPS59175770A (ja) * | 1983-03-25 | 1984-10-04 | Toshiba Corp | 半導体論理素子 |
| JP2555027B2 (ja) * | 1986-05-26 | 1996-11-20 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| JPH0336763A (ja) * | 1989-07-03 | 1991-02-18 | Hitachi Ltd | 半導体集積回路装置 |
| JP3251625B2 (ja) * | 1992-02-24 | 2002-01-28 | ローム株式会社 | 電界効果トランジスタ |
-
1993
- 1993-03-19 JP JP5060625A patent/JP2942088B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-14 US US08/212,719 patent/US5498888A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2942088B2 (ja) | 1999-08-30 |
| US5498888A (en) | 1996-03-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |