JP2003179485A - 可変しきい値しきい素子回路、関数機能再構成可能集積回路および回路状態保持方法 - Google Patents

Abstract

(57)【要約】 【課題】 しきい値を不揮発的に保持し経時的誤動作の
問題を解消する。 【解決手段】 νＭＯＳインバータＩＮＶのフローティ
ングゲートＦＧに、入力変数用端子input1〔１〕〜inpu
t1〔ｋ〕を常誘電体容量Ｃ₁ 〜Ｃｋを介して結合し、制
御変数用端子input2をしきい値データ保持回路ＨＬＤを
介して結合する。しきい値データ保持回路ＨＬＤは強誘
電体容量Ｃｐと常誘電体容量Ｃｖとの直列接続回路によ
って構成する。また、しきい値データ保持回路ＨＬＤに
おいて、強誘電体容量Ｃｐの端子Ｐ１，Ｐ２間に第１の
スイッチＳＷ１を接続し、制御変数用入力端子input2
〔１〕と強誘電体容量Ｃｐの端子Ｐ１との間に第２のス
イッチＳＷ２を接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、しきい値を不揮
発的に保持する機能を有する可変しきい値しきい素子回
路、この可変しきい値しきい素子回路を用いて構成され
回路作製後であっても関数機能を構成することの可能な
関数機能再構成可能集積回路および可変しきい値しきい
素子回路に適用される回路状態保持方法に関するもので
ある。

【０００２】

【従来の技術】ＣＭＯＳプロセス技術により作製される
しきい素子（非線形素子）として、例えば文献１（特許
第２６６２５５９号：半導体装置）に開示されたニュー
ロンＭＯＳトランジスタ（νＭＯＳトランジスタ）によ
って構成されたインバータがある。以降、このインバー
タをνＭＯＳインバータと呼ぶ。

【０００３】このνＭＯＳインバータのしきい値を可変
にする回路と方法については、文献２（特開２００１−
４４８２３号：ニューロンＭＯＳ回路における可変閾値
生成方法およびその方法を用いたニューロンＭＯＳ回
路）によって開示されている。

【０００４】〔しきい値可変機能を備えたしきい素子回
路（可変しきい値しきい素子回路）〕図２３は、しきい
値可変機能を備えたしきい素子回路（可変しきい値しき
い素子回路）として、典型的なｋ入力変数のνＭＯＳイ
ンバータ回路を示す回路図である。このνＭＯＳインバ
ータ回路２３００においては、しきい値の可変性を持た
ないνＭＯＳインバータＩＮＶの電気的にフローティン
グ状態とされたゲート電極（以下、フローティングゲー
トと呼ぶ）ＦＧに、入力変数用の信号入力端子（以下、
入力変数用端子と呼ぶ）input1〔１〕〜input1〔ｋ〕、
しきい値を制御する制御変数用の入力端子（以下、制御
変数用端子と呼ぶ）input2、電源電位Ｖddに接続された
固定電位端子Ｐvdd 、グランド電位に接続された固定電
位端子Ｐgnd を容量結合している。

【０００５】νＭＯＳインバータＩＮＶのしきい値は、
制御変数用端子input2とフローティングゲートＦＧとの
間の容量値Ｃv と、固定電位端子Ｐvdd とフローティン
グゲートＦＧとの間の容量値Ｃvdd と、固定電位端子Ｐ
gnd とフローティングゲートＦＧとの間の容量値Ｃgnd
と、入力変数用端子input1〔１〕〜input1〔ｋ〕とフロ
ーティングゲートＦＧとの間の容量値Ｃ₁ 〜Ｃ_k と、制
御変数用入力端子input2に印加する電位Ｖv とによって
決まる。このνＭＯＳインバータ回路２３００において
は、制御変数用端子input2に印加する電位Ｖv を電源電
位Ｖdd（論理値「１」）とするかグランド電位（論理値
「０」）とするかによって、入力変数の組合せが形成す
る入力状態上の任意の値に論理しきい値を設定すること
が可能である。以降、特に他のしきい値と区別する必要
のない場合は、論理しきい値をしきい値と略す。

【０００６】〔回路状態保持機能を備えた可変しきい値
しきい素子回路〕文献３（特開２００１−１９６９２０
号：関数機能構成データ保持方法及びその方法を用いた
集積回路）には、νＭＯＳインバータ回路固有の構造を
利用し、設定されたしきい値を保持する方法とその方法
を利用した回路構成が開示されている。図２４は回路状
態保持機能を備えたｋ入力変数のνＭＯＳインバータ回
路の代表的な回路構成を示す図である。

【０００７】このνＭＯＳインバータ回路２４００にお
いては、フローティングゲートＦＧとグランド側の固定
電位端子Ｐgnd との間に、状態制御端子ctl2からの制御
信号によってオン／オフされるＮＭＯＳ型のパストラン
ジスタｓｗｎを付加している。また、制御変数用端子in
put2とフローティングゲートＦＧに容量結合される端子
（以下、この端子を制御変数用入力端子と呼ぶ）input2
ａとの間にトランスミッションゲートtginを設け、制御
変数用入力端子input2ａと電源側の固定電位端子Ｐvdd
との間にＰＭＯＳ型のパストランジスタｓｗｐを設けて
いる。また、状態制御端子ctl1とトランスミッションゲ
ートtginとの間にインバータinv1を設けている。トラン
スミッションゲートtginおよびパストランジスタｓｗｐ
は状態制御端子ctl1からの制御信号によってオン／オフ
される。

【０００８】このような回路構成とすることにより、制
御変数用端子input2に与えられる電位Ｖv （以下、この
電位Ｖv を構成データと呼ぶ）によって選択されるしき
い値を設定し、保持することが可能となる。

【０００９】〔回路状態保持動作〕図２４におけるしき
い値の保持動作について簡単に説明する。先ず、状態制
御端子ctl2を論理値「１」である電源電位にし、パスト
ランジスタｓｗｎを導通ささせ、フローティングゲート
ＦＧの電位をグランド電位にする。次に、状態制御端子
ctl1を電源電位にし、パストランジスタｓｗｐを遮断
し、トランスミッションゲートtginを導通させる。この
時、入力変数用端子input1〔１〕〜input1〔ｋ〕から入
力される入力変数は全て論理値「０」であるグランド電
位にする。

【００１０】今、第１の状態制御端子ctl1と第２の状態
制御端子ctl2とが論理値「１」である時を初期化時と呼
ぶ。また、完全フローティングゲートを持つ図２３のν
ＭＯＳインバータ回路２３００の制御変数用端子input2
から論理値「１」が入力された場合のフローティングゲ
ートＦＧの電位を第１のフローティングゲート電位と呼
び、同様に、論理値「０」が入力された場合の電位を第
２のフローティングゲート電位と呼ぶ。

【００１１】初期化時に前記の操作を行い、制御変数用
端子input2に論理値「０」を入力し続ける。この時、フ
ローティングゲートＦＧに容量結合する制御変数用入力
端子input2ａには制御変数用端子input2の入力と同様に
論理値「０」が与えられる。即ち、フローティングゲー
トＦＧがグランド電位の時に論理値「０」の入力変数と
制御変数とが与えられる。この入力状態を保ったまま
で、第１の状態制御端子ctl1と第２の状態制御端子ctl2
との入力を論理値「１」から論理値「０」に切り替え
る。第１の状態制御端子ctl1と第２の状態制御端子ctl2
とが論理値「０」の時を関数実行時と呼ぶ。

【００１２】関数実行時に、パストランジスタｓｗｎが
遮断され、フローティングゲートＦＧは高インピーダン
ス状態になり、過渡的にはほぼフローティング（電気的
に浮遊状態）になる。同時に、トランスミッションゲー
トtginは遮断され、パストランジスタｓｗｐが導通し、
制御変数用入力端子input2ａには論理値「１」である電
源電位が印加される。このため、フローティングゲート
ＦＧ上で電荷の再分配が生じ、フローティングゲートＦ
Ｇは第１のフローティングゲート電位になる。

【００１３】同様に、初期化時に制御変数用端子input2
に論理値「１」である電源電位を与えた場合、関数実行
時には、初期化時と同じ電源電位が制御変数用入力端子
input2ａに与えられるために、入力変数が論理値「０」
であれば、第２のフローティングゲート電位となる。

【００１４】このように、初期化時に制御変数として与
える論理値に依存して、関数実行時のフローティングゲ
ート電位が決まる。つまり、初期化時に決定された構成
データが関数実行時に保持されることを意味している。
この構成データの保持動作とそれに必要な要素を次に述
べる。

【００１５】初期化時にフローティングゲート電位がグ
ランド電位に固定されているために、制御変数である所
定の電位が制御変数用入力端子input2ａに与えられた
時、フローティングゲートＦＧにグランド側から電荷の
注入が起こる。

【００１６】次に、関数実行時には注入された電荷がフ
ローティングゲートＦＧ中に保持され、入力変数の論理
値によって電荷再分配が生じ、フローティングゲート電
位が決まる。構成データの保持に必要な要素は２つあ
り、１つは、フローティングゲートＦＧに接続されたあ
る端子からの電荷の注入であり、他の１つは、フローテ
ィングゲートＦＧが高インピーダンスの時に、注入され
た電荷が保持されることである。

【００１７】〔関数機能再構成可能集積回路〕文献４
（特開２００１−２２３５７６号：関数機能再構成可能
な集積回路）を参考にして、２入力変数に対する関数機
能を再構成することができる回路について述べる。図２
５は、図２４に示したνＭＯＳインバータ回路２４００
を用いた関数機能再構成可能集積回路（２入力変数可変
関数回路）を示す図である。この２入力変数可変関数回
路は、２段論理フィードフォワード型回路であり、１段
目は３つのνＭＯＳインバータ回路ＦＴＥ〔１〕，ＦＴ
Ｅ〔２〕，ＦＴＥ〔３〕によって構成され、２段目は１
つのνＭＯＳインバータ回路ＳＴＥによって構成されて
いる。

【００１８】この２入力変数可変関数回路２５００にお
いて、２つの入力変数は、入力変数用端子input1
〔１〕，input1〔２〕から１段目のνＭＯＳインバータ
回路ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕のフロ
ーティングゲートＦＧ〔１〕，ＦＧ〔２〕，ＦＧ
〔３〕、および２段目のνＭＯＳインバータ回路ＳＴＥ
のフローティングゲートＦＧ〔Ｓ〕に与えられ、１段目
のνＭＯＳインバータ回路ＦＴＥ〔１〕，ＦＴＥ
〔２〕，ＦＴＥ〔３〕の出力値はバッファＢＦ〔１〕，
ＢＦ〔２〕，ＢＦ〔３〕により増幅および波形整形さ
れ、２段目のνＭＯＳインバータ回路ＳＴＥのフローテ
ィングゲートＦＧ〔Ｓ〕に与えられる。

【００１９】なお、１段目のνＭＯＳインバータ回路Ｆ
ＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕と２段目のν
ＭＯＳインバータ回路ＳＴＥとの間には、ＳＴＥのフロ
ーティングゲートＦＧ〔Ｓ〕を初期化する際に全ての入
力信号をグランド電位にするために、トランスミッショ
ンゲートtgs1，tgs2，tgs3とパストランジスタswi1，sw
i2，swi3が挿入されている。

【００２０】また、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴ
Ｅ〔３〕，ＳＴＥにおいて、各入力変数用端子とフロー
ティングゲートとの間の容量値は等しく設定されてい
る。また、ＳＴＥにおいては、ＦＴＥ〔１〕，ＦＴＥ
〔２〕，ＦＴＥ〔３〕の出力値が与えられる端子とフロ
ーティングゲートとの間の容量値は、入力変数が与えら
れる端子とフローティングゲートとの間の容量値と等し
く設定されている。この設定によって、ＳＴＥの入力状
態、即ち、入力変数と重みとの積和は、「０」，
「１」，「２」の３つになる。この入力状態に対応する
数を入力変数の状態数（入力状態数）と呼ぶ。また、こ
の入力変数の状態数の上位の言葉として、入力変数の状
態量（入力状態量）を用いる。

【００２１】ＦＴＥ〔１〕を例に取ると、ＦＴＥ〔１〕
とＳＴＥとの間には、ＳＴＥのフローティングゲートＦ
Ｇ〔Ｓ〕を初期化する際に全ての入力端子の入力信号を
グランド電位にするために、トランスミッションゲート
tgs1とパストランジスタswi1が挿入されている。ＦＴＥ
〔２〕，ＦＴＥ〔３〕についても同様である。ＳＴＥに
も、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕と同様
に初期化時と関数実行時の２つの期間を用いる。

【００２２】初期化時には、第１の状態制御用端子ctl1
と第２の状態制御用端子ctl2とに論理値「１」を与え、
フローティングゲートＦＧ〔Ｓ〕に接続されたパストラ
ンジスタｓｗｓを導通させる。同時に、トランスミッシ
ョンゲートtgs1が遮断され、パストランジスタswi1が導
通し、バッファＢＦ〔１〕を介して、論理値「０」であ
るグランド電位が容量結合されたフローティングゲート
ＦＧ〔Ｓ〕に与えられる。また、入力変数として論理値
「０」を与える場合、全ての入力が論理値「０」であ
る。この状態を保ったままで、第１の状態制御用端子ct
l1と第２の状態制御用端子ctl2とに論理値「１」を与え
ることで、関数実行時の状態を形成できる。

【００２３】次に、可変しきい値によって任意の関数が
実現可能であることをＸＯＲ（Exclusive-OR ）を実現
する場合を例に取り、説明する。ＦＴＥ〔１〕，ＦＴＥ
〔２〕，ＦＴＥ〔３〕のしきい値は、各々入力状態数０
の前後、１の前後、２の前後の２つのしきい値のいずれ
か一方を選択できるように設定できる。ＦＴＥ〔１〕，
ＦＴＥ〔２〕，ＦＴＥ〔３〕において、初期化時に制御
変数として論理値「０」を与えた場合に小さい方のしき
い値を選択でき、逆に論理値「１」を与えた場合に大き
い方のしきい値が選択される。

【００２４】ＦＴＥ〔１〕のしきい値として、入力状態
数０より大きく１より小さい値を選択し、ＦＴＥ〔２〕
のしきい値として、入力状態数１より小さく０より大き
い値を選択し、ＦＴＥ〔３〕のしきい値として、入力状
態数２より大きい値を選択する。この時、ＦＴＥ〔１〕
の出力の論理値は、入力状態数０，１，２に対して
「１」，「０」，「０」であり、ＦＴＥ〔２〕の出力の
論理値は、入力状態数０，１，２に対して「１」，
「０」，「０」であり、ＦＴＥ〔３〕の出力の論理値
は、入力状態数０，１，２に対して「１」，「１」，
「１」である。

【００２５】入力状態数が０，１，２の各々の場合、Ｓ
ＴＥの５つの入力端子中、論理値「１」である端子の数
は、各々３，２，３となる。ＳＴＥの出力値は入力の多
数決の結果の論理反転であるから、入力状態数０，１，
２に対して出力値は「０」，「１」，「０」となり、Ｘ
ＯＲを実現している。これは、各入力状態数の前後にし
きい値を持つＦＴＥ、入力状態数が０であればＦＴＥ
〔１〕、入力状態数が１であればＦＴＥ〔２〕、入力状
態数が２であればＦＴＥ〔３〕について、初期化時に制
御変数として与えた論理値の論理反転が出力されること
を意味している。

【００２６】上述したＸＯＲの実現例で分かるように、
図２５に示した２入力変数可変関数回路２５００によれ
ば、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕，ＳＴ
ＥのフローティングゲートＦＧ〔１〕，ＦＧ〔２〕，Ｆ
Ｇ〔３〕，ＦＧ〔Ｓ〕を初期化する期間に制御変数用端
子input2〔１〕〜input2〔３〕に入力されている構成デ
ータによって決定される回路の状態を保持することによ
って、任意の対称関数を実現できる。

【００２７】但し、対称関数とは、ＡＮＤ，ＯＲ，ＮＡ
ＮＤ，ＮＯＲ，ＸＯＲ，ＸＮＯＲ，０，１関数に代表さ
れるように、関数値が入力状態数によって規定される論
理関数であり、変数を相互に入れ換えても関数値が不変
であるという特徴を持つ。

【００２８】

【発明が解決しようとする課題】〔回路状態保持可能な
機能を備えた可変しきい値しきい素子回路の問題点〕図
２４に示されたνＭＯＳインバータ回路２４００におい
て、回路状態を保持するために必要な２つの要素は、す
なわちフローティングゲートＦＧへの電荷の注入と注入
された電荷の保持は、フローティングゲートＦＧに接続
されるスイッチであるパストランジスタｓｗｎを操作す
ることによって達成される。

【００２９】しかしながら、パストランジスタｓｗｎは
状態制御端子ctl2が論理値「０」のグランド電位であっ
ても、サブスレッショレド電流と、ドレイン端子と基板
（またはウェル）との間にあるＰＮ接合逆飽和電流とい
う２つのリーク電流を持つ。このため、フローティング
ゲートＦＧに保持されている電荷量は経時変化する。そ
して、この変化はしきい値を他の値に変える。即ち、保
持される状態は揮発性であり、しきい値も揮発性であ
る。しきい値の揮発性はνＭＯＳインバータＩＮＶの経
時的誤動作という問題を引き起こす。

【００３０】〔関数機能再構成可能集積回路の問題点〕
図２５に示された２入力変数可変関数回路２５００にお
いて、実現される関数機能は、初期化時にＦＴＥ
〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕に入力される制御
変数の論理値によって定まるしきい値によって決められ
ている。このしきい値の保持状態は上述したように経時
変化を起こす。このために、２入力変数可変関数回路２
５００においては、時間経過に伴い実現される関数が変
化し、当初実現していた機能の実現ができなくなるとい
う問題、つまり、経時的誤動作の問題が起きる。

【００３１】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、しきい値を
不揮発的に保持し、経時的誤動作の問題を解消すること
の可能な可変しきい値しきい素子回路、この可変しきい
値しきい素子回路における回路状態保持方法、この可変
しきい値しきい素子回路を用いた関数機能再構成可能集
積回路を提供することにある。

【００３２】

【課題を解決するための手段】このような目的を達成す
るために、本発明の可変しきい値しきい素子回路は、強
誘電体容量と常誘電体容量との直列接続回路を介して、
しきい値を制御する制御変数を伝搬する１以上の制御変
数用端子をしきい素子のゲート電極に結合したものであ
る（第１発明）。この場合、回路状態保持方法（第１０
発明）として、制御変数用端子から制御変数を入力し
（第１ステップ）、入力変数用端子から入力変数を入力
し（第２ステップ）、制御変数用端子に入力されている
制御変数を取り去る（第３ステップ）。なお、第１のス
テップと第２のステップとの間で、制御変数用端子に入
力されている制御変数を取り去るようにしてもよい。

【００３３】強誘電体容量は、制御変数が取り去られた
後も、すなわち入力電位が消失した後も、自発分極のた
めに電荷量を保持する。これにより、しきい素子のゲー
ト電極に容量結合された各端子の電位に依存して、ゲー
ト電極上の電荷再配分が行われ、ゲート電極の電位が決
まり、しきい素子のしきい値が保持される。例えば、し
きい素子を電界効果トランジスタとした場合、入力変数
の状態量に対する電界効果トランジスタトランジスタの
オン／オフ動作の切替点（トランジスタしきい値）が保
持される。また、しきい素子をνＭＯＳインバータとし
た場合、入力変数の状態量に対するνＭＯＳインバータ
の論理反転動作の切替点（論理しきい値）が保持され
る。

【００３４】また、本発明の可変しきい値しきい素子回
路は、上記直列接続回路における常誘電体容量の一端を
ゲート電極に接続し、常誘電体容量の他端を強誘電体容
量の一端に接続し、強誘電体容量の一端と他端との間に
第１のスイッチを接続し、強誘電体容量の他端と制御変
数用端子との間に第２のスイッチを接続したものである
（第２発明）。この場合、回路状態保持方法（第１１発
明）として、第１のスイッチを遮断状態にし、第２のス
イッチを導通状態とし（第１ステップ）、この第１ステ
ップの実行後、制御変数用端子から制御変数を入力しす
るとともに、入力変数用端子から入力変数を入力し（第
３ステップ：しきい値設定期間）、この第２ステップの
実行後、第２のスイッチを遮断状態にし、第１のスイッ
チを導通状態とする（第３ステップ：しきい値保持期
間）。

【００３５】強誘電体容量は、第２のスイッチが遮断さ
れた後も、すなわち制御変数用入力端子からの強誘電体
容量への制御変数が取り去られた後も、自発分極のため
に電荷量を保持する。しきい値保持期間においては、第
１のスイッチが導通状態であり、残留分極による電荷量
を不揮発的に保持しする。また、強誘電体容量は常誘電
体容量と直列接続されているために、強誘電体容量に保
持される電荷量と同等の電荷量が常誘電体容量にも誘起
される。これにより、しきい素子のゲート電極に容量結
合された各端子の電位に依存して、ゲート電極上の電荷
再配分が行われ、ゲート電極の電位が決まり、しきい素
子のしきい値が保持される。

【００３６】また、本発明の関数機能再構成可能集積回
路（第８発明）は、多段接続された可変しきい値しきい
素子回路の少なくとも１つを本発明の可変しきい値しき
い素子回路としたものである。例えば、可変しきい値し
きい素子回路を２段接続して構成し、１段目の可変しき
い値しきい素子回路を、その第１〜第ｋの入力変数用端
子が共通に接続された複数の可変しきい値しきい素子回
路により構成し、２段目の可変しきい値しきい素子回路
を、１つの可変しきい値しきい素子回路により構成し、
この可変しきい値しきい素子回路の第１〜第ｋの入力変
数用端子を１段目の各可変しきい値しきい素子回路の第
１〜第ｋの入力変数用端子と共通に接続し、１段目の各
可変しきい値しきい素子回路からの出力信号を２段目の
可変しきい値しきい素子回路のゲート電極に容量結合さ
れた各入力端子に与える構造とする。このような構造に
おいて、例えば初段の可変しきい値しきい素子回路に、
上述した本発明の可変しきい値しきい素子回路を用いる
（第９発明）。

【００３７】本発明の可変しきい値しきい素子回路にお
いて、しきい素子は、種々のタイプのものが考えられ
る。例えば、しきい素子として電界効果トランジスタを
使用し、この電界効果トランジスタのソース端子および
ドレイン端子の何れか一方を電気的に負荷となる素子を
構成要素とする回路に接続する（第４発明）。この場
合、電気的に負荷となる素子は、抵抗としてもよく（第
５発明）、前記電界効果トランジスタとは電気的に逆の
極性の電荷を輸送する電界効果トランジスタとしてもよ
い（第６発明）。また、しきい素子を第１の電界効果ト
ランジスタとこの第１の電界効果トランジスタとは電気
的に逆の極性の電荷を輸送する第２の電界効果トランジ
スタとを構成要素とするインバータ回路としてもよい
（第７発明）。第８発明や第９発明の関数機能再構成可
能集積回路では、これらの可変しきい値しきい素子回路
のうち少なくとも１つが使用されていればよく、またこ
れらの可変しきい値しきい素子回路を組み合わせて構成
されたものでもよい。

【００３８】

【発明の実施の形態】〔強誘電体メモリ〕先ず、本発明
の実施の形態の説明に入る前に、強誘電体メモリおよび
ＭＦＩＳ型電界効果トランジスタについて説明する。現
在、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、強誘電体
メモリ（ＦｅＲＡＭ）などが研究開発されている。ＤＲ
ＡＭは大容量と中程度の速度でのデータの書き換えに特
徴があり、ＳＲＡＭは中程度のメモリ容量と高速でのデ
ータの書き換えに特徴があるが、双方共に揮発性であ
る。フラッシュメモリは、書き込みとデータ消去におい
て低速動作であるが、不揮発性である。

【００３９】一方、強誘電体メモリは、ＰＺＴ（Ｐｂ
（Ｚｒ_xＴｉ_1-x）Ｏ₃ ）やＳＢＴ（ＳｂＢｉ₂Ｔａ₂Ｏ
₉ ）に代表される強誘電体材料の持つ分極特性を応用し
ているため、不揮発性であり、かつ、データの書き換え
もＤＲＡＭ相当の速度で可能である。更に、強誘電体メ
モリは、ＣＭＯＳプロセス技術に強誘電体容量を形成す
るための層を追加するだけで製造でき、標準ＣＭＯＳプ
ロセスとの整合性も良い。図１は、強誘電体メモリに用
いられている強誘電体容量１００を表す回路図である。
強誘電体容量１００の一方の端子１０１と他方の端子１
０２との間には所定の電圧Ｖが印加され、端子１０２が
高電位である時を正の印加電圧とする。

【００４０】図２は、端子１０１，１０２間に電圧Ｖが
印加された時の電圧Ｖと電荷量Ｑの関係を表す図であ
る。図２中のＶｃは抗電圧を表し、Ｑｒは残留分極によ
る電荷量を表している。端子１０１と端子１０２との間
の電圧が０であっても、両端子にはＱｒが残る。２値を
保持するメモリ機能はこの２つの状態を用いている。こ
の自発分極の双安定性を利用し、データの不揮発性と高
速書き換えが可能という特徴を持つ強誘電体メモリの研
究開発が近年精力的に進められている。

【００４１】〔ＭＦＭＩＳ型電界効果トランジスタ〕強
誘電体メモリに使用される強誘電体容量としては、Ｐｔ
に代表される金属電極または、ＩｒＯ₂ やＳｒＲｕＯ₃
（ＳＲＯ） に代表される酸化物電極に、強誘電体材料
を挟むプレーナ型やスタック型がある。また、別な構造
としては、金属／強誘電体／シリコン（ＭＦＳ）型、金
属／強誘電体／絶縁体／シリコン（ＭＦＩＳ）型、金属
／強誘電体／金属／絶縁体／シリコン（ＭＦＭＩＳ）型
も提案されている。

【００４２】図３は、文献５（特開平１１−１７７０３
８号：ＭＦＭＩＳ型強誘電体記憶素子とその製造方法）
に開示されているＭＦＭＩＳ型の強誘電体容量を持つ電
界効果トランジスタを表す回路図である。この回路はＭ
ＯＳトランジスタ３００の常誘電体材料で形成されるゲ
ート酸化膜３０１の上方の金属（またはPoly-Si）電極
端子３０２にＭＦＭＩＳ型の強誘電体容量３０３を直列
接続した構造である。

【００４３】図４は、文献6（特開２０００−３４９２
５１号：半導体装置）に開示されているＭＦＭＩＳ型の
強誘電体容量を持つ電界効果トランジスタを表す回路図
である。この回路は、標準的な電界効果トランジスタ４
００の入力ゲート４０１に、ＭＦＭＩＳ型の強誘電体容
量４０２の一方の端子と常誘電体容量４０３の一方の端
子とを接続した構造を有する。すなわち、この回路で
は、入力ゲート４０１に強誘電体容量４０２と常誘電体
容量４０３とが並列に接続されている。

【００４４】図５は、文献７（特開２０００−１３８３
５１号：強誘電体不揮発性メモリとその読み出し方法）
に開示されているＭＦＭＩＳ型の強誘電体容量を持つ電
界効果トランジスタを表す回路図である。この回路は、
標準的な電界効果トランジスタ５０１の入力ゲート５０
２に、残留分極のほぼ等しいＭＦＭＩＳ型の強誘電体容
量５０３と５０４とを並列に接続した構造を有する。

【００４５】以上、強誘電体容量を有する３つのＭＦＭ
ＩＳ型電界効果トランジスタの回路構造を示したが、後
述する本発明の実施の形態では、これらの何れのタイプ
でもない強誘電体容量を有するＭＦＭＩＳ型電界効果ト
ランジスタを用いる。図６に本発明の実施の形態におい
て用いる強誘電体容量を有するＭＦＭＩＳ型電界効果ト
ランジスタの回路図を示す。この回路は、標準的な電界
効果トランジスタ６０１の入力ゲートに、常誘電体容量
６０１とＭＦＭＩＳ型の強誘電体容量６０３とを直列に
接続した構造を有する。すなわち、常誘電体容量６０１
の一方の端子を電界効果トランジスタ６００の入力ゲー
ト６０２に接続し、常誘電体容量６０１の他方の端子と
強誘電体容量６０３の一方の端子とを接続した構造とし
ている。

【００４６】〔実施の形態１：容量結合入力型電界効果
トランジスタ〕図７は本発明に係る可変しきい値しきい
素子回路の一実施の形態を示す容量結合入力型電界効果
トランジスタの回路図である。この容量結合入力型電界
効果トランジスタ７００においては、電界効果トランジ
スタ７０１のゲート電極７０２に、入力変数用端子inpu
t1〔１〕〜input1〔ｋ〕を常誘電体容量７０３₁ 〜７０
３ｋを介して接続し、制御変数用端子input2〔１〕〜in
put2〔ｍ〕をしきい値データ保持回路７０４₁ 〜７０４
ｍを介して接続している。

【００４７】しきい値データ保持回路７０４₁ は、常誘
電体容量７０５₁ とＭＦＭＩＳ型の強誘電体容量７０６
₁ との直列接続回路とされ、常誘電体容量７０５₁ の一
方の端子が電界効果トランジスタ７０１のゲート電極７
０２に接続されており、常誘電体容量７０５₁ の他方の
端子が強誘電体容量７０６₁ の一方の端子に接続され、
強誘電体容量７０６₁ の他方の端子が制御変数用端子in
put2〔１〕に接続されている。他のしきい値データ保持
回路も同様の構成とされている。

【００４８】この容量結合入力型電界効果トランジスタ
７００では、第１ステップとして、制御変数用端子inpu
t2〔１〕〜input2〔ｍ〕から制御変数を入力し、第２ス
テップとして、入力変数用端子input1〔１〕〜input1
〔ｋ〕から入力変数を入力する。第３ステップとして、
制御変数用端子input2〔１〕〜input2〔ｍ〕に入力され
ている制御変数を取り去る。なお、第１ステップと第２
ステップとの間で、制御変数用端子input2〔１〕〜inpu
t2〔ｍ〕に入力されている制御変数を取り去るようにし
てもよい。

【００４９】しきい値データ保持回路７０４₁ 〜７０４
ｍにおいて、強誘電体容量７０６₁〜７０６ｍは、制御
変数が取り去られた後も、すなわち入力電位が消失した
後も、自発分極のために電荷量を保持する。これによ
り、電界効果トランジスタ７０１のゲート電極７０２に
容量結合された各端子の電位に依存して、ゲート電極７
０２上の電荷再配分が行われ、ゲート電極７０２の電位
が決まり、入力変数の状態数（入力変数の状態量）に対
する電界効果トランジスタ７０１のオン／オフ動作の切
替点（トランジスタしきい値）が保持される。この電界
効果トランジスタ７０１のトランジスタしきい値は、制
御変数用端子input2〔１〕〜input2〔ｍ〕への制御変数
の組合せによって、任意の値に設定することが可能であ
る。

【００５０】〔実施の形態２：容量結合入力型電界効果
トランジスタを用いたνＭＯＳインバータ回路の基本構
成〕図８は図７に示した容量結合入力型電界効果トラン
ジスタ７００を用いたνＭＯＳインバータ回路の基本構
成を示す回路構成図である。このνＭＯＳインバータ回
路８００においては、νＭＯＳインバータＩＮＶのフロ
ーティングゲートＦＧに、入力変数用端子input1〔１〕
〜input1〔ｋ〕を常誘電体容量Ｃ₁ 〜Ｃｋを介して結合
し、制御変数用端子input2〔１〕〜input2〔ｍ〕をしき
い値データ保持回路ＨＬＤ₁ 〜ＨＬＤｍを介して結合し
ている。しきい値データ保持回路ＨＬＤ₁ は強誘電体容
量Ｃ_p1と常誘電体容量Ｃ_v1との直列接続回路によって構
成されている。他のしきい値データ保持回路も同様に構
成されている。

【００５１】このνＭＯＳインバータ回路８００では、
第１ステップとして、制御変数用端子input2〔１〕〜in
put2〔ｍ〕から制御変数を入力し、第２ステップとし
て、入力変数用端子input1〔１〕〜input1〔ｋ〕から入
力変数を入力する。そして、第３ステップとして、制御
変数用端子input2〔１〕〜input2〔ｍ〕に入力されてい
る制御変数を取り去る。なお、第１ステップと第２ステ
ップとの間で、、制御変数用端子input2〔１〕〜input2
〔ｍ〕に入力されている制御変数を取り去るようにして
もよい。

【００５２】しきい値データ保持回路ＨＬＤ₁ 〜ＨＬＤ
ｍにおいて、強誘電体容量Ｃ_p1〜Ｃ _pmは、制御変数が取
り去られた後も、すなわち入力電位が消失した後も、自
発分極のために電荷量を保持する。これにより、フロー
ティングゲートＦＧに容量結合された各端子の電位に依
存して、フローティングゲートＦＧ上の電荷再配分が行
われ、フローティングゲートＦＧの電位が決まり、入力
変数の状態数（入力変数の状態量）に対するνＭＯＳイ
ンバータＩＮＶの論理反転動作の切替点（理しきい値）
が保持される。このνＭＯＳインバータＩＮＶの論理し
きい値は、制御変数用端子input2〔１〕〜input2〔ｍ〕
への制御変数の組合せによって、任意の値に設定するこ
とが可能である。

【００５３】〔実施の形態３：スイッチを有する容量結
合入力型電界効果トランジスタ〕図９はスイッチを有す
る容量結合入力型電界効果トランジスタの回路図であ
る。図７に示された回路７００とはしきい値データ保持
回路９０４₁ 〜９０４ｍの構成が異なっている。しきい
値データ保持回路９０４₁ を代表して説明すると、常誘
電体容量９０５₁ と強誘電体容量９０６₁ とが直列接続
されている点は同じであるが、強誘電体容量９０６₁ の
両端子Ｐａ，Ｐｂ間にこの端子Ｐａ，Ｐｂ間を導通また
は遮断する第１のスイッチ９０８₁ が接続されており、
制御変数用入力端子input2〔１〕と強誘電体容量９０６
₁ の端子Ｐｂとの間に第２のスイッチ９０７₁ が接続さ
れている点が異なっている。他のしきい値データ保持回
路も同様の構成とされている。

【００５４】この容量結合入力型電界効果トランジスタ
９００では、第１ステップとして、第１のスイッチ９０
８₁ 〜９０８ｍを遮断状態にし、第２のスイッチ９０７
₁ 〜９０７ｍを導通状態にする。第２ステップとして、
制御変数用端子input2〔１〕〜input2〔ｍ〕から制御変
数を入力し、入力変数用端子input1〔１〕〜input1
〔ｋ〕から入力変数を入力する。第３ステップとして、
第２のスイッチ９０７₁ 〜９０７ｍを遮断し、第１のス
イッチ９０８₁ 〜９０８ｍを導通状態にする。

【００５５】しきい値データ保持回路９０４₁ 〜９０４
ｍにおいて、強誘電体容量９０６₁〜９０６ｍは、第２
のスイッチ９０７₁ 〜９０７ｍが遮断された後も、すな
わち制御変数用入力端子input2〔１〕〜input2〔ｍ〕か
らの強誘電体容量９０６₁ 〜９０６ｍへの制御変数が取
り去られた後も、自発分極のために電荷量を保持する。
これにより、電界効果トランジスタ９０１のゲート電極
９０２に容量結合された各端子の電位に依存して、ゲー
ト電極９０２上の電荷再配分が行われ、ゲート電極９０
２の電位が決まり、入力変数の状態数（入力変数の状態
量）に対する電界効果トランジスタ９０１のオン／オフ
動作の切替点（トランジスタしきい値）が保持される。
この電界効果トランジスタ９０１のトランジスタしきい
値は、制御変数用端子input2〔１〕〜input2〔ｍ〕への
制御変数の組合せによって、任意の値に設定することが
可能である。

【００５６】〔実施の形態４：スイッチを有する容量結
合入力型電界効果トランジスタを用いたνＭＯＳインバ
ータ回路の基本構成〕図１０は図９に示したスイッチを
有する容量結合入力型電界効果トランジスタ９００を用
いたνＭＯＳインバータ回路の基本構成を示す回路構成
図である。このνＭＯＳインバータ回路１０００におい
ては、νＭＯＳインバータＩＮＶのフローティングゲー
トＦＧに、入力変数用端子input1〔１〕〜input1〔ｋ〕
を常誘電体容量Ｃ₁ 〜Ｃｋを介して結合し、制御変数用
端子input2をしきい値データ保持回路ＨＬＤを介して結
合している。しきい値データ保持回路ＨＬＤは強誘電体
容量Ｃｐと常誘電体容量Ｃｖとの直列接続回路によって
構成されている。また、しきい値データ保持回路ＨＬＤ
において、強誘電体容量Ｃｐの端子Ｐ１，Ｐ２間にこの
端子Ｐ１，Ｐ２間を導通または遮断する第１のスイッチ
ＳＷ１を接続しており、制御変数用入力端子input2
〔１〕と強誘電体容量Ｃｐの端子Ｐ１との間に第２のス
イッチＳＷ２を接続している。

【００５７】なお、図１０において、νＭＯＳインバー
タＩＮＶは、可変しきい値しきい素子回路におけるしき
い処理を行う非線形回路であり、フローティングゲート
ＦＧの電位がある論理しきい値より大きくなると論理反
転を起こす。この例では、非線形回路としてｐチャネル
電界効果トランジスタ（ＰＭＯＳＦＥＴ）Ｑ１とｎチャ
ネル電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ２とか
らなるνＭＯＳインバータを用いたが、例えば図１１
（ａ），（ｂ）や図１２（ａ），（ｂ）に示すような回
路構成としてもよい。

【００５８】図１１（ａ）は、ｎチャネル電界効果トラ
ンジスタＱ２に負荷インピーダンス素子Ｚｉを接続した
構成であり、図１１（ｂ）は、ｐチャネル電界効果トラ
ンジスタＱ１に負荷インピーダンス素子Ｚｉを接続した
構成である。図１２（ａ）は、ｎチャネル電界効果トラ
ンジスタＱ２に負荷インピーダンスＺｉに代えて抵抗Ｒ
を接続した構成であり、１２（ｂ）は、ｎチャネル電界
効果トランジスタＱ２に負荷インピーダンスＺｉに代え
てｐチャネル電界効果トランジスタＱ１を接続した構成
である。図１２（ｂ）において、ｐチャネル電界効果ト
ランジスタＱ１とｎチャネル電界効果トランジスタＱ２
とを入れ換えてもよい。このような回路構成としても、
図１０に示したνＭＯＳインバータ回路ＩＮＶと同様
に、しきい処理回路動作をし、しきい素子回路として用
いることが可能である。

【００５９】〔初期設定〕図１９に示したνＭＯＳイン
バータ回路１０００において、スイッチＳＷ２が接続状
態であり、スイッチＳＷ１が遮断状態である場合、強誘
電体容量Ｃｐの電極である一方側の端子Ｐ１に現れる電
荷量Ｑfeと、一方の端子Ｐ１の電位Ｖfe1と他方の端子
Ｐ２の電位Ｖfe2 との関係は次のように導かれる。

【００６０】まず、入力変数用端子input1〔１〕〜inpu
t1〔ｋ〕の電位を順にＶ₁ ，Ｖ₂ ，・・・・，Ｖｋと
し、制御変数用端子input2の電位をＶfe1 、端子Ｐ２の
電位をＶfe2 とし、フローティングゲートＦＧの電位を
Ｖfgとする。そして、入力変数用端子input1〔１〕〜in
put1〔ｋ〕とフローティングゲートＦＧとの間の容量の
値を順にＣ₁ ，Ｃ₂ ，・・・・，Ｃｋとする。また、端
子Ｐ２とフローティングゲートＦＧとの間の容量値をＣ
ｖとし、フローティングゲートＦＧと電界効果トランジ
スタＱ１およびＱ２の各端子との間の容量値を総じてＣ
mos とする。また、Ｃmos はΣＣｉ＝Ｃ₁ ＋Ｃ₂ ＋・・
・・＋Ｃｋに比べて非常に小さく無視でき、また、この
仮の容量Ｃmos はフローティングゲートＦＧとグランド
との間に存在すると仮定する。

【００６１】図１３は、強誘電体容量Ｃｐの一方の端子
Ｐ１に現れる電荷量Ｑfeと強誘電体容量Ｃｐを挟む両端
の電圧（Ｖfe1 −Ｖfe2 ）との関係を表す図である。ま
た、端子Ｐ２において初期電荷量を０とすると、電荷保
存則より、常誘電体容量容量Ｃｖの端子Ｐ２側にもＱfe
の電荷量が誘起される。従って、常誘電体容量Ｃｖに関
して次式が成り立つ。

【００６２】

【数１】

【００６３】次に、フローティングゲートＦＧの電荷量
保存に着目する。前述同様、フローティングゲートＦＧ
の初期電荷量は０であるとする。

【００６４】

【数２】

【００６５】式（２）に、ΣＣｉ＞＞Ｃmos の関係を適
用し、Ｖfgについて解くと次式を得る。

【００６６】

【数３】

【００６７】式（１）と式（３）とから、Ｑfeと（Ｖfe
1 −Ｖfe2 ）との関係は次式になる。

【００６８】

【数４】

【００６９】今、電源電位をＶdd、グランド電位を０と
する。全ての入力変数用端子input1についてＶｉ＝０、
Ｖfe1 ＝０である場合を（Ｉ）とし、全ての入力変数用
端子input1についてＶｉ＝０、Ｖfe1 ＝Ｖddである場合
を（II）とし、全ての入力変数用端子input1についてＶ
ｉ＝Ｖdd、Ｖfe1 ＝０である場合を（III ）とし、全て
の入力変数用端子input1についてＶｉ＝Ｖdd、Ｖfe1 ＝
Ｖddである場合を（IV）とする。

【００７０】図１３において、前述の（Ｉ）と（III ）
との場合は、原点を通り、傾きが−ＣｖΣＣｉ／（Ｃｖ
＋ΣＣｉ）である直線である。また、（II）の場合は、
ヒステリシスループと各容量値との関係で図１３のＡ０
点を交点とすることが可能である。また、（IV）の場合
は、（II）と同様にＢ０点を交点とすることができる。
前記（II）と（IV）との場合を２つの初期設定とする。

【００７１】〔しきい値の保持方法〕上述した初期設定
の後に、図１０のスイッチＳＷ２を遮断状態にし、スイ
ッチＳＷ１を導通状態にする。これにより、端子Ｐ１と
端子Ｐ２とは同電位になり、（Ｖfe1 −Ｖfe2 ）＝０と
なる。これによって、初期設定でＡ０点であった場合は
Ａ１点に移行し、Ｂ０点であった場合はＢ１点に移行す
る。この操作によって、Ａ１点、Ｂ１点で各々残留分極
による電荷量Ｑ_A1、Ｑ_B1が不揮発的に保持される。

【００７２】強誘電体容量Ｃｐの端子Ｐ１にＱ_A1また
は、Ｑ_B1の電荷量が現れる時、常誘電体容量Ｃｖの端子
Ｐ２には逆極性の同電荷量が現れる。図１４は、図１０
中のフローティングゲートＦＧの電位Ｖfgと、入力変数
用端子input1〔１〕〜input1〔ｋ〕に入力される電位Ｖ
ｉと容量値Ｃｉとの積和との関係を表す図である。ま
た、図１４中のＣsum はΣＣｉを意味し、Ｖdd／２は電
源電位の（１／２）の電位を意味する。

【００７３】フローティングゲートＦＧからみた場合、
後に続くνＭＯＳインバータＩＮＶが論理的に反転する
か否かはνＭＯＳインバータＩＮＶを構成するｐチャネ
ル電界効果トランジスタＱ１とｎチャネル電界効果トラ
ンジスタＱ２との電気的特性に依存し、図１４ではフロ
ーティングゲート電位ＶfgがＶdd／２の時にνＭＯＳイ
ンバータＩＮＶの出力電位がＶdd／２になると仮定して
いる。図１０のスイッチＳＷ１が接続状態であり、強誘
電体容量Ｃｐの端子Ｐ１にＱ_A1またはＱ_B1の電荷が保持
されている場合、容量Ｃｖにも同電荷量が保持されるた
め、各々の保持電荷量について次式が成り立つ。

【００７４】

【数５】

【００７５】式（５）と式（６）と、Ｖdd／２との交点
のΣＣｉ・Ｖｉ座標は各々α_A とα _B となる。式（５）
が成立している場合、入力変数の物理的表現であるＶｉ
の或組合せの時にその積和値が初めてα_A を越えた時、
図１０のνＭＯＳインバータＩＮＶは論理反転を起こ
す。また、式（６）が成立している場合は、入力変数の
物理的表現であるＶｉの或組合せの時にその積和値が初
めてα_B を越えた時、図１０のνＭＯＳインバータＩＮ
Ｖは論理反転を起こす。このように、入力変数からみた
しきい値を可変にし、かつ、そのしきい値を不揮発的に
保持することが可能である。

【００７６】次に、論理回路としての動作を明確にする
ために、図１４の変数を変更する。まず、簡単化のため
に図１０のνＭＯＳインバータ回路１０００において、
入力変数用端子input1〔１〕〜input1〔ｋ〕とフローテ
ィングゲートＦＧとの間の容量値を全て等しくＣにす
る。しきい素子において入力変数の重みを等しくするこ
とは、入力変数によって形成される状態の数、即ち、入
力状態数が（ｋ＋１）個であり、対称関数を表すことを
意味する。

【００７７】対称関数でない論理関数を表現するために
は、各入力変数の重みを、文献８（青山一生、澤田宏、
名古屋彰、ニューロンＭＯＳによる論理関数回路の一設
計手法、第１３回回路とシステム（軽井沢ワークショッ
プ）２０００年）に示される入力ベクトルの識別方法を
適用することにより実現可能である。例として、（１≦
ｉ≦ｋ）の整数ｉについて、ｉ番目の入力変数用端子と
フローティングゲートＦＧとの間の容量値をＣ・２^i-1
に設定する方法がある。

【００７８】本実施の形態では簡単化のために、対称関
数の場合について説明をする。図１５は、νＭＯＳイン
バータ回路１０００における入力状態数と規格化フロー
ティングゲート電位との関係を表す図である。今、（Ｖ
ｉ／Ｖdd）＝Ｘｉとし、ΣＸｉ＝Ｘ₁ ＋Ｘ₂ ＋・・・・
＋Ｘｋ＝Ｚ、Ｖfg＝Ｖdd＝Ｕfgとする。Ｘｉは入力変数
の論理値に相当する。前述のＵfgを規格化フローティン
グゲート電位と呼ぶ。また、Ｑ_A1＝（ｋ・Ｃ・Ｖdd）＝
Ｕ_A1、Ｑ_B1＝（ｋ・Ｃ・Ｖdd）＝Ｕ_B1とする。この時、
式（５）と式（６）とは次式に変更される。

【００７９】

【数６】

【００８０】各々の式と（１／２）との交点のＺ座標
は、Ｚ_A ，Ｚ_B によって表される。仮に、１＜Ｚ_A ＜２
であり、３＜Ｚ_B ＜４であるとすると、νＭＯＳインバ
ータ回路１０００は入力状態数が１と２との間、また
は、３と４との間のどちらか一方にしきい値を持つよう
に設定される。

【００８１】〔実施の形態５：しきい値の調整方法とし
きい値調整が可能なνＭＯＳインバータ回路の回路構
成〕図１６は、固定電位を供給する端子を付加したνＭ
ＯＳインバータ回路を表す図である。このνＭＯＳイン
バータ回路１６００は図１０に示したνＭＯＳインバー
タ回路１０００と同様に、入力変数用端子input1〔１〕
〜input1〔ｋ〕を持ち、制御変数用端子input2を持ち、
しきい値を不揮発的に保持する強誘電体容量Ｃｐを含む
しきい値データ保持回路ＨＬＤを持つ。回路１６００が
回路１０００と異なる点は、固定電位に接続された端子
を有するところにある。具体的には、電源電位Ｖddに接
続された端子Ｐvdd 及び、グランド電位に接続された端
子Ｐgnd を有する。固定電位として電源電位とグランド
電位を挙げたが、他の電位であってもしきい値の調整に
対して同様の効果を得ることができる。

【００８２】次に、付加した端子Ｐvdd ，Ｐgnd の効果
を説明する。図１７は、図１６の回路１６００における
入力状態数Ｚと規格化フローティングゲート電位Ｖfg／
Ｖdd＝Ｕfgとの関係を表す図である。図１６の端子Ｐvd
d とフローティングゲートＦＧとの間の容量値をＣvdd
とし、端子Ｐgnd とフローティングゲートとの間ＦＧの
容量値をＣgnd とする。この時、Ｃ’sum ＝ｋ・Ｃ＋Ｃ
vdd ＋Ｃgnd とすると、前記の式（５）と式（６）と同
じ式は、各々式（９）と式（１０）とになる。

【００８３】

【数７】

【００８４】式（９）、式（６）を電源電位によって規
格化すると次式となる。

【００８５】

【数８】

【００８６】ここで、入力状態数Ｚの定義は前記と同じ
であり、Ｕvdd ＝（Ｃvdd ／Ｃ’sum ）であり、Ｕ’_A1
＝Ｑ_A1＝（Ｖdd・Ｃ’sum ）、Ｕ’_B1＝Ｑ_B1＝（Ｖdd・
Ｃ’sum ）である。Ｃvdd は、式（１１）と式（１２）
とのＣ’sum と（Ｕdd＋Ｕ’ _A1）または（Ｕdd＋
Ｕ’_B1）に寄与し、一方、Ｃgnd はＣ’sum とＵ’_A1ま
たはＵ’_B1に寄与する。前記２つの容量値は、図１７中
の直線lineＡまたはlineＢの傾きとＵfg軸との切片を変
えることができる。このように、固定電位に接続された
端子を用いることによって、Ｕfg＝１／２との交点のＺ
座標であるしきい値Ｚ’_A またはＺ’_B を任意のＺの値
に設定することが可能となる。

【００８７】〔しきい値データ保持回路の回路構成〕図
１８は、図１６中のしきい値データ保持回路ＨＬＤの具
体的な回路を表す図である。図１６中のスイッチＳＷ２
とスイッチＳＷ１とを各々トランスミッションゲートＴ
Ｇ１とＴＧ２とで置き換えた回路構成である。端子ctl3
はトランスミッションゲートＴＧ１とＴＧ２との接続ま
たは遮断を制御するスイッチ制御信号入力端子である。
端子ctl3から入力された信号はインバータ回路inv2によ
って論理反転される。端子ctl3から入力される信号が論
理値「１」である時、トランスミッションゲートＴＧ２
は接続状態であり、トランスミッションゲートＴＧ１は
遮断状態となる。逆に、信号が論理値「０」の場合はト
ランスミッションゲートＴＧ２が遮断され、トランスミ
ッションゲートＴＧ１が接続され、残留分極による電荷
量が強誘電体容量Ｃｐに保持される。

【００８８】〔実施の形態６〕実施の形態６では、設定
可能な複数のしきい値の中から１つのしきい値を選択
し、不揮発的に保持を行うことが可能な回路構成につい
て説明する。実施の形態５では設定可能な２つのしきい
値の中から１つのしきい値を選択していた。これに対
し、実施の形態６では、設定可能なしきい値の数を２よ
りも大きくしている。

【００８９】図１９は、複数の設定可能なしきい値の中
から選択された１つのしきい値を不揮発的に保持可能な
ｋ入力変数のνＭＯＳインバータ回路の構成図である。
このνＭＯＳインバータ回路１９００は、図１６のνＭ
ＯＳインバータ回路１６００に、同回路中のしきい値デ
ータ保持回路ＨＬＤを複数付加した回路構成である。
今、図１９の回路１９００中にしきい値データ保持回路
ＨＬＤがｍ個あるとする。しきい値データ保持回路ＨＬ
Ｄ₁ 〜ＨＬＤｍに保持される２つの電荷量Ｑ’_A1及び
Ｑ’_B1が全てのしきい値データ保持回路ＨＬＤ₁ 〜ＨＬ
Ｄｍにおいて各々等しいとする。即ち、保持される電荷
量の総電荷量として、（ｍ・Ｑ’_B1）から（ｍ・
Ｑ’_A1）までの（ｍ＋１）通りの総電荷量を保持するこ
とができる。

【００９０】図２０は、図１９のνＭＯＳインバータ回
路１９００における入力状態数Ｚと規格化フローティン
グゲート電位Ｕfgとの関係を表す図である。図２０中の
line〔ｍ〕は総電荷量が（ｍ・Ｑ’_A1）の場合のＵfgと
Ｚの関係を表しており、line〔ｍ−１〕は、（（ｍ−
１）・Ｑ’_A1＋Ｑ’_B1）を表し、line〔ｍ−２〕も同様
であり、line〔２〕は（２・Ｑ’_A1＋（ｍ−２）・Ｑ’
_B1）を表しており、line〔１〕、line

〔０〕も同様であ
る。

【００９１】この時、line〔ｍ〕、line〔ｍ−１〕、li
ne〔ｍ−２〕、・・・、line〔２〕、line〔１〕、line

〔０〕の各々は、Ｕfg＝（１／２）と交わり、その交点
のＺ座標は各々、Ｚ_m 、Ｚ_m-1 、Ｚ_m-2 、・・・、Ｚ
₂ 、Ｚ₁ 、Ｚ₀ となる。これらの値の全てが互いに重な
ることなく、ある整数ＺとＺ＋１との間の値になる時、
νＭＯＳインバータ回路１９００は設定可能なしきい値
を（ｍ＋１）通り有する。

【００９２】また、図１９のスイッチＳＷ２₁ 〜ＳＷ２
ｍが接続状態であり、スイッチＳＷ１₁ 〜ＳＷ１ｍが遮
断状態である初期化時に制御変数用端子input2〔１〕〜
input2〔ｍ〕までのｍ個の端子から入力される電位に応
じて、（ｍ＋１）個の設定可能なしきい値の中から１つ
のしきい値が選択され、スイッチＳＷ２₁ 〜ＳＷ２ｍが
遮断状態であり、スイッチＳＷ１₁ 〜ＳＷ１ｍが接続状
態である時に前記選択された１つのしきい値が不揮発的
に保持される。

【００９３】（実施の形態７：関数機能再構成可能集積
回路）図２１は、しきい値を不揮発的に保持可能な２入
力変数の可変しきい値しきい素子回路を多段構成で用い
た任意の２入力変数対称関数を実現可能な関数機能再構
成可能集積回路（２入力変数可変関数回路）の構成を表
す図である。この２入力変数可変関数回路２１００は、
入力変数用端子input1〔１〕とinput1〔２〕を持ち、図
１６に示したνＭＯＳインバータ回路１６００と同じ回
路構成を有するＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ
〔３〕を持ち、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ
〔３〕に初期化時に入力される制御変数用の端子として
input2〔１〕，input2〔２〕，input2〔３〕を持ち、Ｆ
ＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕におけるしき
い値データ保持回路ＨＬＤ₁ ，ＨＬＤ₂ ，ＨＬＤ₃ の初
期化時（しきい値設定期間）と関数実行時（しきい値保
持期間）とを切替える制御端子ctl1を持つ。

【００９４】なお、νＭＯＳインバータ回路２１００は
ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の後段にバ
ッファ回路ＢＦ〔１〕，ＢＦ〔２〕，ＢＦ〔３〕を持
つ。バッファ回路ＢＦ〔１〕，ＢＦ〔２〕，ＢＦ〔３〕
によって、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕
の出力電位は増幅と波形整形とが行われる。入力変数用
端子input1〔１〕，input1〔２〕については、フローテ
ィングゲートＦＧ〔Ｓ〕と容量結合する端子の前に遅延
時間制御回路ＤＥＬ〔１〕，ＤＥＬ〔２〕を持つ。

【００９５】遅延時間制御回路ＤＥＬ〔１〕，ＤＥＬ
〔２〕を有することによって、入力変数用端子input1
〔１〕，input1〔２〕からフローティングゲートＦＧ
〔Ｓ〕と容量結合する端子に入力される信号と、ＦＴＥ
〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕とバッファー回路
ＢＦ〔１〕，ＢＦ〔２〕，ＢＦ〔３〕とを経てフローテ
ィングゲートＦＧ〔Ｓ〕と容量結合する端子に入力され
る信号との信号遅延時間の差を小さくすることが可能と
なる。信号遅延時間差を小さくすることによって、多入
力組合せ回路において同時に複数の信号が変化する際に
発生するハザードを回避することができる。

【００９６】input1〔１〕，input1〔２〕からの入力変
数とＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕からの
出力信号とが、フローティングゲートＦＧ〔Ｓ〕に常誘
電体容量によって容量結合する端子に入力される。フロ
ーティングゲートＦＧ〔Ｓ〕の後段には、フローティン
グゲートＦＧ〔Ｓ〕を入力ゲートとするνＭＯＳインバ
ータＩＮＶ〔Ｓ〕があり、このνＭＯＳインバータ回路
ＩＮＶ〔Ｓ〕の出力は、後段のバッファー回路ＢＦ
〔Ｓ〕を経て出力される。

【００９７】〔動作〕ＦＴＥ〔１〕，ＦＴＥ〔２〕，Ｆ
ＴＥ〔３〕において、しきい値データ保持回路はＨＬＤ
₁ 〜ＨＬＤｍは先に説明した初期設定方法によって、
Ｑ’_A1とＱ’_B1とのいずれか一方の電荷量またはそれに
類する電荷量を保持している。また、先に説明したしき
い値調整のための回路構成と方法によって、ＦＴＥ
〔１〕のしきい値は、入力状態数ＺがＺ＜０の領域、ま
たは０＜Ｚ＜１の領域のいずれか一方に設定され、ＦＴ
Ｅ〔２〕のしきい値は、０＜Ｚ＜１、または、１＜Ｚ＜
２のいずれか一方の領域に設定され、ＦＴＥ〔３〕のし
きい値は、１＜Ｚ＜２、または、Ｚ＞２のいずれか一方
の領域に設定されている。

【００９８】また、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴ
Ｅ〔３〕において、入力変数用端子input1〔１〕，inpu
t1〔２〕とフローティングゲートＦＧ〔１〕，ＦＧ
〔２〕，ＦＧ〔３〕との間の常誘電体容量の容量値は互
いに全て等しく、また、フローティングゲートＦＧ
〔Ｓ〕に容量結合されている常誘電体容量の容量値も互
いに全て等しいとする。

【００９９】図２２は、図２１に示した２入力変数可変
関数回路２１００を論理記述した典型的な可変しきい値
しきい素子回路網を表す図である。図２２の可変しきい
値しきい素子回路ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ
〔３〕は全て否定出力型の回路であるとする。即ち、入
力変数と重み係数との積和がしきい値よりも大きい場合
は論理値「０」を、小さい場合は論理値「１」を出力す
る。また、入力変数に対する重み係数は簡単化のために
１とした。

【０１００】図２２のＦＴＥ〔１〕は制御変数用端子in
put2〔１〕から入力される信号によって、−０．５また
は＋０．５のいずれか一方のしきい値を選択保持でき、
ＦＴＥ〔２〕は制御変数用端子input2〔２〕から入力さ
れる信号によって、０．５または＋１．５のいずれか一
方のしきい値を選択保持でき、ＦＴＥ〔３〕は制御変数
用端子input2〔３〕から入力される信号によって、１．
５または２．５のいずれか一方のしきい値を選択保持で
き、ＳＴＥのしきい値は２．５に設定されている。

【０１０１】また、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴ
Ｅ〔３〕のしきい値として、初期設定時に制御変数用端
子input2〔１〕，input2〔２〕，input2〔３〕から論理
値「１」が入力された場合に大きい値が、論理値「０」
が入力された場合に小さい値が選択される。

【０１０２】今、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ
〔３〕のしきい値として、各々０．５，０．５，２．５
が選択保持されたとする。入力状態数０に対して、ＦＴ
Ｅ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕の出力は論理値
「１」，「１」，「１」であり、ＳＴＥの入力の積和値
は３であり、出力は論理値「０」となる。入力状態数１
に対して、ＦＴＥ〔１〕，ＦＴＥ〔２〕，ＦＴＥ〔３〕
の出力は論理値「０」，「０」，「１」であり、ＳＴＥ
の入力の積和値は２であり、出力は論理値「１」とな
る。入力状態数２に対して、ＦＴＥ〔１〕，ＦＴＥ
〔２〕，ＦＴＥ〔３〕の出力は論理値「０」，「０」，
「１」であり、ＳＴＥの入力の積和値は３であり、出力
は論理値「０」となる。

【０１０３】このように、制御変数用端子input2
〔１〕，input2〔２〕，input2〔３〕から入力する信号
を論理値「１」，「０」，「１」とすることによって、
ＸＯＲ（Exclusive-OR）を実現することができる。前記
と同様に、制御変数用端子input2〔１〕，input2
〔２〕，input2〔３〕から入力する信号の論理値が、
（０，０，０）の場合は関数１を、（１，０，０）の場
合はＯＲを、（０，１，０）の場合はＸＮＯＲを、
（１，１，０）の場合はＡＮＤを、（０，０，１）の場
合はＮＡＮＤを、（０，１，１）の場合はＮＯＲを、
（１，１，１）の場合は関数０を実現することができ
る。

【０１０４】以上説明したように、この２入力変数可変
関数回路２１００では、ＦＴＥ〔１〕，〔２〕，〔３〕
に保持される制御変数値に対応する電荷量によって、任
意の対称関数を実現することが可能になる。この関数
は、しきい値データ保持回路ＨＬＤ₁ 〜ＨＬＤｍに強誘
電体容量Ｃｐを使用しているので、不揮発的に保持され
る。これにより、経時的誤動作の問題が解消され、長期
間安定して２入力変数可変関数回路２１００を使用する
ことができる。

【０１０５】なお、この実施の形態７では、入力変数を
２つとしたが、任意の自然数ｋに対しても同様に構成す
ることができる。また、任意の論理関数については、重
み係数の値を変更し、２段論理回路の１段目のＦＴＥの
数を適宜増加させることによって、実現することができ
る。

【０１０６】

【発明の効果】以上説明したことから明らかなように、
本発明の可変しきい値しきい素子回路によれば、強誘電
体容量と常誘電体容量との直列接続回路を介して、しき
い値を制御する制御変数を伝搬する１以上の制御変数用
端子をしきい素子のゲート電極に結合したので、強誘電
体容量に不揮発的に保持される電荷量によってしきい値
を不揮発的に保持させ、経時的誤動作の問題を解消する
ことが可能となる。

【０１０７】また、本発明の可変しきい値しきい素子回
路を用いて関数機能再構成可能集積回路を構成すること
により、関数の再構成を高速に行え、また、その関数を
不揮発的に保持することができ、安定して長期、間関数
機能再構成可能集積回路を使用することができるように
なる。

【０１０８】関数機能再構成可能集積回路の適用領域
は、特定用途ＬＳＩのプロトタイプとしてだけでなく、
製造後であっても関数機能を入出力信号に応じて適応的
に変化させる進化型ハードウェアや、システムが動作中
であっても関数機能を切替え、ハードウェア資源を高効
率に使用することが可能なリコンフィギュアラブルコン
ピューティングシステムへの応用など幅広い応用分野が
ある。このように、システムが動作中に動的に関数機能
を変えたり、入出力信号に適応して関数を変化させたり
する場合には、できるだけ高速に関数機能の書き換えが
行われることが望ましい。また、一度記憶した関数機能
は消去または、書き込み命令を受けるまでは保持するこ
とが可能であり、電源を切った後であっても状態保持が
可能であることが望ましい。本発明の関数機能再構成可
能集積回路では、このような要望に応えることができ
る。

【図面の簡単な説明】

【図１】 強誘電体メモリに用いられている強誘電体容
量を表す回路図である。

【図２】 強誘電体容量の端子間に電圧Ｖが印加された
時の電圧Ｖと電荷量Ｑの関係を表す図である。

【図３】 文献５に開示されているＭＦＭＩＳ型の強誘
電体容量を持つ電界効果トランジスタを表す回路図であ
る。

【図４】 文献６に開示されているＭＦＭＩＳ型の強誘
電体容量を持つ電界効果トランジスタを表す回路図であ
る。

【図５】 文献７に開示されているＭＦＭＩＳ型の強誘
電体容量を持つ電界効果トランジスタを表す回路図であ
る。

【図６】 本発明の実施の形態で用いるＭＦＭＩＳ型電
界効果トランジスタを表す回路図である。

【図７】 本発明の可変しきい値しきい素子回路の一実
施の形態を示す容量結合入力型電界効果トランジスタの
回路図である。

【図８】 この容量結合入力型電界効果トランジスタを
用いたνＭＯＳインバータ回路の基本構成を示す回路構
成図である。

【図９】 スイッチを有する容量結合入力型電界効果ト
ランジスタの回路図である。

【図１０】 このスイッチを有する容量結合入力型電界
効果トランジスタを用いたνＭＯＳインバータ回路の基
本構成を示す回路構成図である。

【図１１】 図１０に示したνＭＯＳインバータ回路に
おいてしきい処理を行う非線形回路の他の構成例を示す
回路図である。

【図１２】 図１０に示したνＭＯＳインバータ回路に
おいてしきい処理を行う非線形回路の他の構成例を示す
回路図である。

【図１３】 強誘電体容量の一方側の端子に現れる電荷
量Ｑfeと強誘電体容量を挟む両端の電圧（Ｖfe1 −Ｖfe
2 ）との関係を表す図である。

【図１４】 図１０に示したνＭＯＳインバータ回路に
おけるフローティングゲートの電位Ｖfgと入力変数用端
子に入力される電位Ｖｉと容量値Ｃｉとの積和との関係
を表す図である。

【図１５】 図１０に示したνＭＯＳインバータ回路に
おける入力状態数Ｚと規格化フローティングゲート電位
との関係を表す図である。

【図１６】 固定電位を供給する端子を付加したνＭＯ
Ｓインバータ回路を表す図である。

【図１７】 図１６に示したνＭＯＳインバータ回路に
おける入力状態数Ｚと規格化フローティングゲート電位
Ｕfgとの関係を表す図である。

【図１８】 しきい値データ保持回路の具体的な回路を
表す図である。

【図１９】 複数の設定可能なしきい値の中から選択さ
れた１つのしきい値を不揮発的に保持可能なｋ入力変数
のνＭＯＳインバータ回路の構成図である。

【図２０】 図１９に示したνＭＯＳインバータ回路に
おける入力状態数Ｚと規格化フローティングゲート電位
Ｕfgとの関係を表す図である。

【図２１】 しきい値を不揮発的に保持可能な２入力変
数の可変しきい値しきい素子回路を多段構成で用いた任
意の２入力変数対称関数を実現可能な関数機能再構成可
能集積回路（２入力変数可変関数回路）の構成を表す図
である。

【図２２】 この２入力変数可変関数回路を論理記述し
た典型的なしきい素子回路網を表す図である。

【図２３】 従来のしきい値可変機能を備えたｋ入力変
数のνＭＯＳインバータ回路を示す回路図である。

【図２４】 従来の回路状態保持機能を備えたｋ入力変
数のνＭＯＳインバータ回路の代表的な回路構成を示す
図である。

【図２５】 図２４に示したνＭＯＳインバータ回路を
用いた関数機能再構成可能集積回路の一例（２入力変数
可変関数回路）を示す図である。

【符号の説明】

７００…容量結合入力型電界効果トランジスタ、７０１
…電界効果トランジスタ、input1〔１〕〜input1〔ｋ〕
…入力変数用端子、input2〔１〕〜input2〔ｍ〕…制御
変数用端子、７０２…ゲート電極、７０３₁ 〜７０３ｋ
…常誘電体容量、７０４₁ 〜７０４ｍ…しきい値データ
保持回路、７０５₁ 〜７０５ｍ…常誘電体容量、７０６
₁ 〜７０６ｍ…強誘電体容量、８００…νＭＯＳインバ
ータ回路、ＨＬＤ₁ 〜ＨＬＤｍ…しきい値データ保持回
路、Ｃ₁ 〜Ｃｋ，Ｃ_v1〜Ｃ_vm…常誘電体容量、Ｃ_p1〜Ｃ
_pm…強誘電体容量、ＦＧ…フローティングゲート、ＩＮ
Ｖ…νＭＯＳインバータ、Ｑ１…ｐチャネル電界効果ト
ランジスタ、Ｑ２…ｎチャネル電界効果トランジスタ、
９００…νＭＯＳインバータ回路、９０１…電界効果ト
ランジスタ、９０２…ゲート電極、９０３₁ 〜９０３ｋ
…常誘電体容量、９０４₁ 〜９０４ｍ…しきい値データ
保持回路、９０５₁ 〜９０５ｍ…常誘電体容量、９０６
₁ 〜９０６ｍ…強誘電体容量、９０７₁ 〜９０７ｍ…第
２のスイッチ、９０８₁ 〜９０８ｍ…第１のスイッチ、
２１００…２入力変数可変関数回路、ctl1，ctl2 …状
態制御端子、ＦＴＥ〔１〕〜ＦＴＥ〔３〕…１段目のν
ＭＯＳインバータ回路、ＳＴＥ…２段目のνＭＯＳイン
バータ回路、ＦＧ〔１〕〜ＦＧ〔３〕，ＦＧ〔Ｓ〕…フ
ローティングゲート、ＢＦ〔１〕〜ＢＦ〔３〕，ＢＦ
〔Ｓ〕…バッファ回路、ＤＥＬ〔１〕〜ＤＥＬ〔２〕…
遅延制御回路、ＩＮＶ〔１〕〜ＩＮＶ〔３〕，ＩＮＶ
〔Ｓ〕…νＭＯＳインバータ。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 電気的にフローティング状態とされたゲ
   ート電極を有し、このゲート電極に与えられる入力変数
   の状態量が、設定されているしきい値を越えた時に動作
   するしきい素子と、 このしきい素子のゲート電極に常誘電体容量を介して結
   合され、前記入力変数を伝搬する第１〜第ｋ（ｋ＞１）
   の入力変数用端子と、 前記しきい素子のゲート電極に強誘電体容量と常誘電体
   容量との直列接続回路を介して結合され、前記しきい値
   を制御する制御変数を伝搬する１以上の制御変数用端子
   とを備えたことを特徴とする可変しきい値しきい素子回
   路。
2. 【請求項２】 請求項１に記載された可変しきい値しき
   い素子回路において、 前記直列接続回路における常誘電体容量の一端が前記ゲ
   ート電極に接続され、この常誘電体容量の他端が前記強
   誘電体容量の一端に接続され、 前記強誘電体容量の一端と他端との間に第１のスイッチ
   が接続され、 前記強誘電体容量の他端と前記制御変数用端子との間に
   第２のスイッチが接続されていることを特徴とする可変
   しきい値しきい素子回路。
3. 【請求項３】 請求項２に記載された可変しきい値しき
   い素子回路において、 前記第１のスイッチおよび第２のスイッチが電界効果ト
   ランジスタによって構成されていることを特徴とする可
   変しきい値しきい素子回路。
4. 【請求項４】 請求項１〜３の何れか１項に記載された
   可変しきい値しきい素子回路において、 前記しきい素子が電界効果トランジスタとされ、 この電界効果トランジスタのソース端子およびドレイン
   端子の何れか一方が電気的に負荷となる素子を構成要素
   とする回路に接続されていることを特徴とする可変しき
   い値しきい素子回路。
5. 【請求項５】 請求項４に記載された可変しきい値しき
   い素子回路において、 前記電気的に負荷となる素子が抵抗であることを特徴と
   する可変しきい値しきい素子回路。
6. 【請求項６】 請求項４に記載された可変しきい値しき
   い素子回路において、 前記電気的に負荷となる素子が前記電界効果トランジス
   タとは電気的に逆の極性の電荷を輸送する電界効果トラ
   ンジスタであることを特徴とする可変しきい値しきい素
   子回路。
7. 【請求項７】 請求項１〜３の何れか１項に記載された
   可変しきい値しきい素子回路において、 前記しきい素子が第１の電界効果トランジスタとこの第
   １の電界効果トランジスタとは電気的に逆の極性の電荷
   を輸送する第２の電界効果トランジスタとを構成要素と
   するインバータ回路であることを特徴とする可変しきい
   値しきい素子回路。
8. 【請求項８】 可変しきい値しきい素子回路を多段接続
   して構成された関数機能再構成可能集積回路において、 多段接続された可変しきい値しきい素子回路の少なくと
   も１つが請求項１〜７の何れか１項に記載された可変し
   きい値しきい素子回路とされていることを特徴とする関
   数機能再構成可能集積回路。
9. 【請求項９】 可変しきい値しきい素子回路を多段接続
   して構成された関数機能再構成可能集積回路において、 複数の可変しきい値しきい素子回路によって初段の可変
   しきい値しきい素子回路が構成され、 この初段の可変しきい値しきい素子回路の少なくとも１
   つが請求項１〜７の何れか１項に記載された可変しきい
   値しきい素子回路とされていることを特徴とする関数機
   能再構成可能集積回路。
10. 【請求項１０】 請求項１に記載された可変しきいしき
    い素子回路に適用される回路状態保持方法であって、 前記制御変数用端子から制御変数を入力する第１ステッ
    プと、 前記入力変数用端子から入力変数を入力する第２ステッ
    プと、 この第２ステップの後あるいは前記第１ステップと第２
    のステップとの間で前記制御変数用端子に入力されてい
    る制御変数を取り去る第３ステップとを備えたことを特
    徴とする回路状態保持方法。
11. 【請求項１１】 請求項２に記載された可変しきい値し
    きい素子回路に適用される回路状態保持方法であって、 前記第１のスイッチを遮断状態にし、前記第２のスイッ
    チを導通状態とする第１ステップと、 この第１ステップの後、前記制御変数用端子から制御変
    数を入力するとともに、前記入力変数用端子から入力変
    数を入力する第２ステップと、 この第２ステップの後、前記第２のスイッチを遮断状態
    にし、前記第１のスイッチを導通状態とする第３ステッ
    プとを備えたことを特徴とする回路状態保持方法。