JPH10303378A - 漏れ電流を用いたマトリックス型多進法強誘電体ランダムアクセスメモリ及びその製造方法 - Google Patents

漏れ電流を用いたマトリックス型多進法強誘電体ランダムアクセスメモリ及びその製造方法

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JPH10303378A
JPH10303378A JP9301144A JP30114497A JPH10303378A JP H10303378 A JPH10303378 A JP H10303378A JP 9301144 A JP9301144 A JP 9301144A JP 30114497 A JP30114497 A JP 30114497A JP H10303378 A JPH10303378 A JP H10303378A
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leakage current
dielectric
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In-Kyeong Yoo
寅敬 柳
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Abstract

(57)【要約】 【課題】 漏れ電流を用いたマトリックス型多進法強誘
電体ランダムアクセスメモリ及びその製造方法を提供す
る。 【解決手段】 漏れ電流を用いたマトリックス型強誘電
体メモリは、誘電体及び強誘電体キャパシターから形成
されたその単位セルをマトリックス型で結線し、その下
部電極をビットラインで結線し、その上部電極をワード
ラインで結線して、各々のワードライン及びビットライ
ンにセル選択用のトランジスタを具備することにより、
各メモリセルが誘電体及び強誘電体キャパシターだけで
形成されて集積度を高めることができ、製作工程が簡単
になり生産性を向上させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は誘電体あるいは強誘
電体の漏れ電流を用いて不揮発性を有しながら多進法を
具現できる漏れ電流を用いたマトリックス型多進法強誘
電体ランダムアクセスメモリ及びその製造方法に関す
る。
【０００２】
【従来の技術】一般に、ランダムアクセスメモリセルは
電界効果トランジスタ（ＦＥＴ) と線形キャパシターか
ら構成されている。線形キャパシターは二つの電極の間
に誘電体が介在されており、この誘電体の分極による電
荷蓄積現像（充電) を用いてデータを覚えるようにな
る。しかしながら、線形キャパシターに介在された誘電
体の物理的特性により充電された電荷は自ずから放電さ
れるために、周期的にセルを再充電して再記録(refres
h) しなければメモリとしての機能を果たせなくなる。
従って、周期的に再記録する機能が追加されるべきであ
る。かつ、一応電源が遮断されれば再記録する機能も止
まるためにキャパシターの電荷は全て放電されて記録が
失われる。即ち、揮発性を帯びるようになる。
【０００３】このように記録が揮発することを防止する
ために、強誘電体を誘電物質として用いた強誘電体キャ
パシターを用いたメモリが提案されている。一般に、強
誘電体キャパシターは、強誘電体の物理的特性に起因し
て分極(polarization)により充電された電荷が放電され
ないので、再記録せず情報を容易に格納できる媒体であ
る。このような強誘電体の分極を用いたメモリにおいて
記憶状態を読み出す方法には、一定の信号を強誘電体キ
ャパシターに印加して分極状態を反転（スイッチング)
させながら発生する信号を感知して記憶状態を読む破壊
的方法、即ちＤＲＯ(Destruct rive Read Out)方法と、
記録時のみに分極反転が発生し再生（読出) 時には分極
反転が発生しない非破壊的方法、即ちＮＤＲＯ(Non Des
tructrive Read Out) 方法がある。強誘電体キャパシタ
ーに情報を記録／再生するために繰り返してスイッチン
グすれば、分極状態の反転による疲労現像が累積されて
強誘電体の分極状態が段々弱まるので、非破壊的方法が
メモリの寿命延長に有利である。ラムトロン(Ramtron)
の１Ｔ−１ＣＦＲＡＭの設計方式は破壊的方法の代表的
な例であり、ラジアントテクノロジー(Radiant Technol
ogies)社のＳＦＲＡＭやローム(Rohm)社のＭＦＭＩＳ(m
etal-ferroelectric-metal-insulator-Si)の設計方式は
非破壊的方法の代表的な例である。しかしながら、前述
した方法もメモリ素子に記録する場合には書込スイッチ
ングを必ず行わなければならないので、強誘電体の疲労
現像の問題を完壁に解決できるわけではない。
【０００４】また、多進法を具現できるメモリ、即ち多
重状態の情報を記録できるメモリとして公知されたもの
としては、シバタ(Shibata) の４端子トランジスタ(4 t
erminal transistor) と神経網トランジスタ(neuron MO
SFET) 及びイシワラ(Ishiwara)の部分スイッチング(par
tial switching) によるＭＦＳ ＦＥＴがある。ここ
で、シバタの４端子トランジスタと神経網トランジスタ
の動作原理を図１乃至図５を参照して説明する。
【０００５】例えば、ダイオード（図示せず) は２端子
素子である反面、図１に示したＦＥＴは３端子素子であ
り、図２に示したような二つのゲートを有するＦＥＴは
４端子素子である。ここで、３端子素子及び４端子素子
はソース（Ｓ) 及びドレイン（Ｄ) を有し、３端子素子
が一つのゲート（Ｇ) を有するに比べて、４端子素子は
二つのゲート（Ｇ1 , Ｇ2 ) を有するところに特徴があ
る。これらの動作特性は次の通りである。
【０００６】ソース−ドレイン間の電圧（ＶDS：以下、
“ドレイン電圧" という) が一定の場合において、ゲー
ト電圧（ＶＧあるいはＶG1とＶG2の合成電圧) に応じる
３端子素子及び４端子素子に各々流れるソース−ドレイ
ン電流（ＩＤ：以下、“ドレイン電流" という) の特性
曲線は図１及び図２に示したように、３端子素子が単一
な特性曲線を有する反面、４端子素子はＶG2電圧の増加
に応じて複数個の特性曲線を有する。
【０００７】このようなドレイン電流（ＩＤ) の特性を
図３及び図４を参照して更に明確に比較してみれば次の
通りである。３端子素子は、図３に示したように、ＶDS
の飽和領域でゲート電圧（ＶＧ) の増加に応じてドレイ
ン電流が増加するようになる。４端子素子は、図４に示
したように、ドレイン電流特性曲線が３次元的に表示さ
れる。ＶDSの飽和領域（例えば、点線表示部) で第１ゲ
ート電圧（ＶG1）の増加に応じてドレイン電流が増加す
るようになるが、第２ゲート電圧（ＶG2）の増加に応じ
てその増加幅が更に大きくなる。
【０００８】このような、４端子素子のドレイン電流特
性を応用して多端子素子として開発されたのが図５に示
したような神経網ＭＯＳトランジスタ(neuron MOSFET：
以下、νＭＯＳと略する) である。このような神経網Ｍ
ＯＳトランジスタは浮遊ゲートを形成してｎ個の多重ゲ
ートを形成している。このｎ個の多重ゲートに各々別の
信号電圧が印加される時、ＶTHの臨界電圧を有するνＭ
ＯＳは、 ΦＦ＝ (Ｃ1 Ｖ1 ＋Ｃ2 Ｖ2 ＋…＋Ｃn Ｖn)／ＣTOT ＞
ＶTH である条件でターンオンされる。
【０００９】しかしながら、このようなシバタの４端子
トランジスタあるいは神経網トランジスタは前記のよう
な特性を用いて多重状態の情報を記録することができる
が揮発性である短所があり、イシワラのＭＦＳ ＦＥＴ
は強誘電体を用いるので不揮発性であるが強誘電体の疲
労現像が著しく現れ、メモリに用いられる強誘電体の形
成物質がＳｉ上に直接蒸着できる物質に制限される。
【００１０】
【発明が解決しようとする課題】本発明は前記の問題点
を改善するために案出されたものであり、疲労現像を誘
発せず多重情報を記録できる誘電体または強誘電体の漏
れ電流を用いたマトリックス型多進法強誘電体ランダム
アクセスメモリ及びその製造方法を提供するのにその目
的がある。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに本発明による漏れ電流を用いたマトリックス型多進
法強誘電体ランダムアクセスメモリは、相互に積み重な
って形成された誘電体キャパシター及び強誘電体キャパ
シターの積層をその単位セルとして、前記積層の下部電
極を連結してビットラインを形成し、前記積層の上部電
極を連結してワードラインを形成し、前記積層をマトリ
ックス型に配列したことを特徴とする。
【００１２】本発明において、前記積層は、基板と、前
記基板上にストライプ状で形成された下部電極と、前記
下部電極上に積層された誘電体層と、前記誘電体層上に
積層された導電性物質層と、前記導電性物質層上に積層
された強誘電体層と、前記強誘電体層上に積層された上
部電極とを具備し、前記誘電体層または強誘電体層はト
ンネリング放出、ショットキー放出、あるいはプール−
フレンケル放出原理により漏れ電流が発生する誘電物質
から形成され、前記ストライプ状の下部電極をそのまま
前記ビットラインとして用いることが望ましい。
【００１３】また、前記の目的を達成するために本発明
による漏れ電流を用いたマトリックス型多進法強誘電体
ランダムアクセスメモリの製造方法は、（ａ) 基板上に
下部電極、誘電体層、導電性内部層、強誘電体層及び上
部電極層を順次に積層した後に選択的に蝕刻して前記積
層をストライプ状で形成する段階と、（ｂ) 前記下部電
極を除いた残りの積層を選択的蝕刻法にて一定な間隔で
分離して各々のメモリセルを形成する段階と、（ｃ) 前
記分離されたメモリセルが完全に覆われるようにメモリ
セル間の分離された空間に絶縁物質を埋め立てた後、前
記上部電極が露出されるようにウインドを形成する段階
と、（ｄ) 前記ウインド部分が埋め立てられるように導
電性物質を蒸着して前記上部電極と接触させ、前記蒸着
された導電性物質を前記下部電極と交差する方向のスト
ライプ状でパターニングしてワードラインを形成する段
階とを含むことを特徴とする。
【００１４】ここで、前記の目的を達成するために本発
明による更に他の漏れ電流を用いたマトリックス型多進
法強誘電体ランダムアクセスメモリは、不純物拡散によ
り形成された下部電極としての拡散層を具備した基板上
に相互に積み重なって形成された誘電体キャパシター及
び強誘電体キャパシターの積層を複数個の単位セルとし
て、前記下部電極をビットラインとして、前記積層の上
部電極を連結しワードラインを形成して前記積層をマト
リックス型に配列したことを特徴とする。
【００１５】さらに、本発明において、前記積層は、前
記基板上に積層された誘電体層と、前記誘電体層上に積
層された導電性物質層と、前記導電性物質層上に積層さ
れた強誘電体層と、前記強誘電体層上に積層された上部
電極とを具備し、前記誘電体層または強誘電体層はトン
ネリング放出、ショットキー放出、あるいはプール-フ
レンケル放出原理により漏れ電流が発生する誘電物質か
ら形成されることが望ましい。
【００１６】また、前記の目的を達成するために本発明
による更に他の漏れ電流を用いたマトリックス型多進法
強誘電体ランダムアクセスメモリの製造方法は、（ａ)
半導体基板の上層部に下部電極用としてストライプ状の
拡散層を形成する段階と、（ｂ) 前記拡散層が形成され
た半導体基板上の全面にかけて誘電体を塗布して誘電体
層を形成する段階と、（ｃ) 前記誘電体層上の全面に導
電性物質と強誘電体物質を順次に塗布して導電性界面層
及び強誘電体層を形成した後、前記導電性界面層及び強
誘電体層を選択的に蝕刻してメモリセルを形成する段階
と、（ｄ) 前記メモリセルが分割された空間に強誘電体
層が覆われるように絶縁物質を塗布した後、前記強誘電
体層上の絶縁物質を選択的に取り除いて前記強誘電体層
が露出されるようにウインドを形成する段階と、（ｅ)
前記ウインドが埋め立てられるように導電性物質を蒸着
かつパターニングして上部電極を形成する段階と、
（ｆ)前記上部電極が分割された空間に前記上部電極が
覆われるように絶縁物質を塗布し、前記上部電極が露出
されるようにウインドを形成する段階と、（ｇ) 前記ウ
インドが埋め立てられるように導電性物質を蒸着し、前
記拡散層と交差する方向のストライプ状でパターニング
してワードラインを形成する段階とを含むことを特徴と
する。
【００１７】さらに、本発明において、前記（ｃ) 段階
で前記誘電体層まで選択的に蝕刻してメモリセルを形成
することができる。
【００１８】
【発明の実施の形態】以下、図面に基づき本発明による
漏れ電流を用いたマトリックス型多進法強誘電体ランダ
ムアクセスメモリを更に詳細に説明する。本発明による
漏れ電流を用いた多進法強誘電体ランダムアクセスメモ
リは本発明者の先出願に開示された漏れ電流を用いた強
誘電体メモリを応用したものである。これを図６乃至図
１４を参照して、その基本構造及び動作について説明す
る。
【００１９】まず、メモリの単位セルは、図６に示した
ように、主にＦＥＴとその上部に形成された二つのキャ
パシターから形成される。即ち、基板１上にソース２及
びドレイン３が具備され、ゲートとして二つのキャパシ
ターが形成されてＦＥＴを形成するようになるが、前記
二つのキャパシターは前記ソース２及びドレイン３間の
通電チャンネルを覆うように誘電体層４、下部電極５、
強誘電体層６及び上部電極７が順次に積層されて形成さ
れる。
【００２０】ここで、誘電体はトランジスタのゲート絶
縁物の代りに用いられ、その上に強誘電体キャパシター
が搭載されて、実質的に上部電極７がゲートとしての役
割を果たすようになる。そして、誘電体層４の形成物質
として強誘電体を直接用いることもできるが、これは本
発明のメモリでは分極反転が要らないからである。ま
た、誘電体層及び強誘電体層は各々図７に示したような
漏れ電流特性を有する物質から形成されたことを特徴と
する。即ち、強誘電体は“書込" 電圧（Ｖｏ) または
“削除" 電圧（Ｖｄ) における漏れ電流（ＩＬ) が小さ
く、誘電体は“書込" 電圧（Ｖｏ) における漏れ電流
（ＩＬ) が小さく“削除" 電圧（Ｖｄ) における漏れ電
流が大きく設定される。このことにより、“削除" 時に
は誘電体を通じて電流が流れながら強誘電体キャパシタ
ーの下部電極５に拘束電荷が形成されるようになる。こ
こで、誘電体層として高誘電体及び強誘電体を用いるこ
ともできる。ただし、その漏れ電流の特性が、図７に示
したように、トンネリング放出（tunneling emissio
n）、ショットキー放出(Schottky emission) かプール
−フレンケル放出(Pool-Frenkel emission) の原理を用
いてチャンネルの拘束電荷量を減少させるものである必
要がある。その他にも空間電荷制限電流などの高電場電
流を用いてチャンネルの拘束電荷量を減少させ、誘電体
層として高誘電体あるいは強誘電体を用いることもでき
る。強誘電体の漏れ電流は“削除" 電圧（Vd）の時誘電
体の漏れ電流より大きくなる場合もある。
【００２１】前述のような漏れ電流の特性によりメモリ
セルは、“書込" 時にはチャンネルの間に拘束電荷が形
成されるために小さいゲート電圧（Ｖｇ) でもトランジ
スタが“オン" 状態になり、“削除" 時にはチャンネル
の拘束電荷が一部消滅される代わりに強誘電体キャパシ
ターの下部電極に拘束電荷が形成されるため、トランジ
スタを“オン" するためには更に大きいＶｇ電圧が要求
される。結局、“削除" された状態でゲートに電圧Ｖｇ
を加えてもメモリセルのトランジスタは“オフ" 状態と
なる。
【００２２】図８及び図９を用いて、前述のようにメモ
リセルが各々“オン" 及び“オフ"される過程を説明す
る。トランジスタの基板を接地させる場合、ワードライ
ン（ゲート) とビットラインとの電圧差が、“書込" 時
には図８に示したようにＶｏ（＝Ｖｗ＋Ｖｂ) になり、
“削除" 時には図９に示したようにＶｄ（＝Ｖｅ＋Ｖ
ｂ) になるように、ビットラインに負電圧（−Ｖｂ) を
印加する。即ち、“書込" 時にはワードラインとビット
ラインに各々図１１に示したような波形のＶｗ及び−Ｖ
ｂの電圧を印加すれば、図８に示したようにＦＥＴの通
電チャンネルに拘束電荷が充電され（漏れ電流ＩＯは無
視される) 、“削除" 時にはワードラインとビットライ
ンに各々図１３に示したような波形のＶｅ及び−Ｖｂの
電圧を印加すれば、図９に示したように誘電体の漏れ電
流（ＩＤ) により通電チャンネルの拘束電荷が上部に移
動して強誘電体キャパシターの下部電極５に拘束電荷が
形成される。従って、通電チャンネルの機能が弱まって
ＦＥＴは“オフ" になる。Vdの印加時、漏れ電流のレベ
ルが誘電体に対するものより強誘電体に対するものが大
きくなる場合、漏れ電流は強誘電体を通して流れる。
【００２３】一方、図１０は漏れ電流を用いた強誘電体
メモリセルの読出時に現れる電流（Ｉ) の特性曲線であ
る。このような、誘電体及び強誘電体の印加電圧に応じ
る漏れ電流の特性を用いてワードライン及びビットライ
ンに図１２及び図１４に示したような読出電圧Ｖｇ及び
Ｖｒを“書込" 状態と“削除" 状態のメモリセルに各々
印加すれば、“書込" 状態では図１１に示したような小
さなワードライン電圧（Ｖｗ) の印加に応じてＦＥＴの
通電チャンネルに拘束電荷が充電された状態なので、ゲ
ート電圧Ｖｇの印加に応じてＦＥＴは“オン" 状態にな
り大きい電流（検出できる電流) が流れる。また、“削
除" 状態では図１３に示したような大きいワードライン
電圧（Ｖｅ) の印加に応じて拘束電荷が漏れて強誘電体
キャパシターの下部電極に移動した状態なので、ゲート
電圧Ｖｇが印加されてもＦＥＴの通電チャンネルには拘
束電荷が十分に充電されていないために、ＦＥＴは“オ
フ" 状態になりほとんど電流が流れなくなる（検出でき
ない電流) 。
【００２４】次に、ＦＥＴの基板１を浮遊させる場合、
ビットラインが接地された状態でゲート電圧（Ｖｇ) だ
けを調整すればよい。本発明による漏れ電流を用いた多
進法強誘電体ランダムアクセスメモリは前述のような構
造の漏れ電流を用いた強誘電体メモリに削除時に各状態
を調節する各々異なるレベルの削除電圧を提供する電源
を具備して形成される。即ち、図１５に示したような負
(negative)パルス電圧をビットラインに印加して、図１
６に示したように、誘導電荷量を変化させて形成された
多重状態を用いて多進法を具現する。
【００２５】図１５の(A) は図１１に示したような書込
“０" の状態を具現するためにワードライン及びビット
ラインに印加する電圧の波形を削除信号と比較できるよ
うに示したものであり、図１５の(B) は図１３に示した
ような“削除" 電圧の波形を多様化したものであり、各
誘導電荷量の状態別のビットラインに印加する電圧及び
ワードラインの電圧を各々表す。図１６に示したような
誘導電荷量の状態を調節する方法には、各誘導電荷の状
態を調節するためにビットラインに負パルス電圧の幅が
同じでレベルが異なる負パルス電圧を印加する方式と、
図１５に示したように、各状態を調節するためにビット
ラインに同レベルの負パルス電圧の印加時間を別々にす
る方式、即ち各々異なるパルス幅の負パルス電圧を印加
して削除時間（誘導電荷を減少させるための) を調節す
る方式がある。このような誘導電荷を減少させるために
は前記二つの方式を混合して用いることも望ましい。
【００２６】図１７はビットラインに各々異なるレベル
の電圧を印加する方式を用いる場合、単位セルのトラン
ジスタにおけるゲート電圧に応じるドレイン電流の特性
曲線を示したものである。また、図１８は削除時間に応
じる単位メモリセルの読出時のトランジスタの出力特性
曲線である。読出時にゲート電圧は同一であるが、トラ
ンジスタチャンネルの誘導電荷状態、即ち削除時間の長
さに応じて出力が変化する。
【００２７】前述のような本発明の漏れ電流を用いた多
進法強誘電体ランダムアクセスメモリにおける電流漏洩
のための単位メモリセルの基本構造は、本出願人により
提案されたＦＤＲＡＭやＮＤＦＲＡＭとは拘束電荷を放
電させる方式において異なる。即ち、ＦＤＲＡＭやＮＤ
ＦＲＡＭではチャンネル内の拘束電荷を放電するために
強誘電体キャパシターの下部電極に別途の選択トランジ
スタを接続しているが、本発明のメモリでは誘電体また
は強誘電体を貫通する漏れ電流に頼って放電するので、
別の選択トランジスタを設ける必要がなく、構造が簡単
で高集積化される。フラッシュメモリあるいはＥＥＰＲ
ＯＭにおいては作動方法が本発明と類似であるが、フラ
ッシュメモリはトンネルリング電流でのみ“削除" する
のが特徴である。前記トンネルリングのためにはＶｄよ
りも高い電圧が要求され、また高電圧による誘電体のブ
レークダウン(breakdown) が誘発されて、その寿命が百
万回以下になるのが通例である。本発明ではトンネルリ
ングよりは電圧が低いので寿命も延びる。また、多進法
を具現するために複数個のゲートを必要とせず、たった
一つのゲートに印加される削除時の電圧レベルあるいは
削除時間だけを調節できる電源装置のみを具備すればい
いので、高集積度のメモリを得ることができる。
【００２８】一方、前述のような漏れ電流を用いた強誘
電体メモリは各セル当りのゲート、ソース、ドレインが
占める空間を必要とする。これは集積度が高まるほど広
い空間を占めるということを意味する。従って、メモリ
セルの集積度が高まるほどゲート面積を縮めなければな
らない。ところが、ゲートの厚さは限られているため、
ゲート面積だけを縮めるとゲート上に形成されるキャパ
シターは平板ではなく柱状になる。柱状のキャパシター
をパターニングすることは工程上非常に難しい問題を招
く。また、ゲート毎にソース及びドレインが必須的に伴
うので、ソース及びドレインが占める面積も集積度の向
上を妨げる大きな要素になる。
【００２９】このような強誘電体キャパシターがゲート
の上部に形成されることにより、メモリの集積度を低下
させる問題点を改善したものが、図１９に示したよう
に、メモリ機能を有するキャパシターを別に分離してマ
トリックス状に作ったマトリックス型多進法強誘電体メ
モリである。強誘電体は誘電体上にあるいは誘電体下に
形成される。ここで示すように、本発明による漏れ電流
を用いたマトリックス型多進法強誘電体メモリは、強誘
電体キャパシターと誘電体キャパシターの対が各々一つ
のメモリセルをなし、この対はビットラインとワードラ
インで連結されてマトリックスを構成する。ワードライ
ンは上部電極から構成されビットラインは下部電極から
構成されるが、各々のワードラインとビットラインはト
ランジスタにより選択される。例えば、ワードライン選
択トランジスタＳＷ１にてワードラインＷ１を選択しビ
ットライン選択トランジスタＳＢ２によりビットライン
Ｂ２を選択すれば、第１列第２行にあるキャパシターセ
ル２, １が選択されて動作する。このような各メモリセ
ル内の動作原理は、図２０Ａ乃至図２０Ｆに示した通り
である。これは従来の技術の作動方法と原理的には同一
であるが、メモリの状態を決定する方式が異なる。即
ち、従来の技術のメモリではキャパシターとトランジス
タが対をなしてウェルに形成されたチャンネルに沿って
測定される電流量に応じてメモリ状態を決定したが、本
発明によるマトリックス型多進法強誘電体メモリでは各
キャパシターメモリセル自体から測定される充電電流差
を用いてメモリ状態を決定する。もちろん、この充電電
流差は電荷量や電流で変換され得る。図２０Ａ乃至図２
０Ｆは各キャパシターメモリセル自体で書込かつ読出を
行う原理を示したものであり、書込の次数（進数) に応
じて測定される電荷量の変化を例示したものである。
【００３０】これは従来の技術で詳細に説明してある。
このようなマトリックス型多進法強誘電体メモリの実施
例を図面に基づき更に詳細に説明する。
【００３１】図２１及び図２２は漏れ電流を用いたマト
リックス型多進法強誘電体メモリの第１実施例を示した
ものである。ここに示すように、第１実施例は基板１０
０上にビットラインになるストライプ状の下部電極１１
を設け、その上に誘電体層１２、導電性界面層１３、強
誘電体層１４及び上部電極１５が順次に積層されたキャ
パシター構造を一定な間隔で形成する。強誘電体層１４
を誘電体層より先に形成することもできる。その空いた
空間に絶縁物質１７を埋め立てた後、前記下部電極１１
と交差する方向のストライプ状のワードライン１６を形
成した構造からなっている。図２２は図２１のＡ−Ａ´
線に沿った断面図である。
【００３２】前述のような第１実施例のメモリを製造す
る方法は図２３乃至図２６に示した通りである。まず、
図２３に示したように、基板１００の上に下部電極（ビ
ットライン) 、誘電体層、導電性界面層、強誘電体層及
び上部電極層の順に積層されたストライプ状の順次積層
構造を形成する。次に、図２４に示したように、ビット
ラインになる下部電極を除いた残りの順次積層構造を一
定な間隔で分離して各々のメモリセル構造を形成する。
次に、図２５に示したように、前記分離されたメモリセ
ルが完全に覆われるようにメモリセル間の分離された空
間に絶縁物質を埋め立てた後、上部電極にワードライン
を接続するためのウインド２０を形成する。次に、図２
６に示したように、ビットライン（下部電極) １１と交
差する方向のストライプ状のワードラインを前記ウイン
ド部分が埋め立てられるように形成して上部電極と接触
させることによりマトリックス型メモリを完成する。
【００３３】図２７は図１９のマトリックス型多進法強
誘電体メモリの第２実施例を示した断面図である。ここ
に示すように、第２実施例のマトリックス型多進法強誘
電体メモリは、下部電極の代りに拡散層(diffusion lay
er) を用いたことを最大の特徴とする。即ち、第２実施
例は基板２００に一定な間隔のストライプ状で下部電極
用の拡散層２１を形成し、誘電体を全面的に塗布して誘
電体層２２を形成した後、前記拡散層２１が形成された
領域上の誘電体層２２の上に浮遊ゲート（導電性界面
層) ２３、強誘電体層２４及び上部電極２５を順次に積
層し、前記ストライプ状の拡散層上で一定な間隔で分割
させて各メモリセルを形成し、その上部に前記拡散層２
１と交差する方向にストライプ状のワードライン２６を
形成する。ここで、強誘電体層２４はその上部まで覆わ
れた絶縁物質２７により隔離され、強誘電体２４を露出
させるウインド３０を通して上部電極と接触される。前
記上部電極２５も同じく絶縁物質２７で覆われて隔離さ
れ、ウインド４０を通してワードライン２６と接触する
ようになっている。
【００３４】かかる構造の第２実施例のメモリを製造す
る方法は図２８乃至図３１に示した通りである。まず、
図２８に示したように、基板２００の上層部に下部電極
（ビットライン) 用の拡散層２１をストライプ状で形成
する。次に、図２９に示したように、拡散層２１が形成
された基板２００上の全面にかけて誘電体を塗布して誘
電体層２２を形成する。次に、導電性物質と強誘電体物
質を全面に塗布して導電性界面層２３及び強誘電体層２
４を形成しパターニングして分割されたセルを形成した
後、分割空間に強誘電体層２４が覆われるように絶縁物
質を塗布する。強誘電体層２４上の絶縁物質を選択的に
取り除いて強誘電体層２４が露出されるようにウインド
３０を作る。このウインド３０を通して電気的接触が行
われるように、図３０に示したように、セル別に分割さ
れた上部電極２５を形成する。次に、図３１に示したよ
うに、上部電極２５が覆われるように絶縁物質を塗布
し、上部電極２５が露出されるようウインド４０を作っ
た後、このウインド４０を通して上部電極２５が接触さ
れるようにワードライン２６を形成する。このワードラ
イン２６はビットラインを形成する前記ストライプ状の
拡散層２１と交差するストライプ状の電極から形成され
る。
【００３５】図３２は図１９のマトリックス型多進法強
誘電体メモリの第３実施例を示した図面である。この第
３実施例は、図示したように、第２実施例のメモリで誘
電体及び強誘電体を含むキャパシターの形状を変調した
ことを特徴とする。ここで、第２実施例と同一な参照部
材は同一な物質から形成されたことを示す。図３３は図
１９のマトリックス型多進法強誘電体メモリの第４実施
例を示した図面である。この第４実施例も同じく、図示
したように、第２実施例のメモリで誘電体及び強誘電体
を含むキャパシターの形状を変調したことを特徴とす
る。ここで、第２実施例と同一な参照部材は同一な物質
から形成されたことを示す。
【００３６】そして、図３４は図１９のマトリックス型
多進法強誘電体メモリの第５実施例を示した図面であ
る。この第５実施例も同じく、図示したように、第２実
施例のメモリで誘電体及び強誘電体を含むキャパシター
の形状を変調したものであるが、特に誘電体層２２を各
セル別に分離した点を特徴とする。ここで、第２実施例
と同一な参照部材は同一な物質から形成されたことを示
す。
【００３７】
【発明の効果】以上、述べたように、本発明による漏れ
電流を用いたマトリックス型強誘電体メモリは、誘電体
及び強誘電体キャパシターから形成されたその単位セル
をマトリックス型で結線し、その下部電極をビットライ
ンで結線し、その上部電極をワードラインで結線して、
各々のワードライン及びビットラインにセル選択用のト
ランジスタを具備させたものである。従って、各メモリ
セルが誘電体及び強誘電体キャパシターだけで形成され
るので集積度を高めることができ、製作工程が簡単なの
で生産性を向上させることができる。
【００３８】具体的に、ゲートの厚さ対ゲート面積の比
に起因する工程上の問題点が解決され、場合によって電
極、強誘電体層などを順次にエッチングすることができ
るので、柱状キャパシターのパターニング工程を避ける
ことができる。特に、下部電極として拡散層を用いれば
キャパシターの高さを縮められる長所がある。また、キ
ャパシターはマトリックス型で形成されるのでトランジ
スタの数を縮めることができる。かつ、このようなマト
リックス型キャパシターにおいては、クロストークある
いは干渉現像により一方のキャパシターが作動する時に
隣接したキャパシターの分極に影響を与えられるが、本
発明では強誘電体キャパシターと誘電体キャパシターが
積み重なって用いられているので、分極反転のためには
それほど大きい信号が必要になるため、干渉によりキャ
パシターが分極反転される確率が減少する。
【図面の簡単な説明】
【図１】従来の３端子トランジスタの記号及びゲート電
圧に応じるドレイン電流の特性曲線である。
【図２】従来の４端子トランジスタの記号及びゲート電
圧に応じるドレイン電流の特性曲線である。
【図３】従来の３端子及び４端子トランジスタの記号及
びゲート電圧に応じる立体的なドレイン電流の特性曲線
である。
【図４】従来の３端子及び４端子トランジスタの記号及
びゲート電圧に応じる立体的なドレイン電流の特性曲線
である。
【図５】従来の神経網ＭＯＳトランジスタの概念的説明
図である
【図６】従来の技術による強誘電体メモリセルの断面図
である。
【図７】図６に示した強誘電体メモリセルを形成する誘
電体及び強誘電体の漏れ電流の特性曲線である。
【図８】図６に示した強誘電体メモリセルの印加電圧に
対応する漏れ電流の特性に応じる動作を示した概略的説
明図である。
【図９】図６に示した強誘電体メモリセルの印加電圧に
対応する漏れ電流の特性に応じる動作を示した概略的説
明図である。
【図１０】図６に示した強誘電体メモリセルの読出時に
現れる特性曲線である。
【図１１】図６に示した強誘電体メモリセルの記録時及
び読出時の入力信号の波形図である。
【図１２】図６に示した強誘電体メモリセルの記録時及
び読出時の入力信号の波形図である。
【図１３】図６に示した強誘電体メモリセルの削除時及
び読出時の入力信号の波形図である。
【図１４】図６に示した強誘電体メモリセルの削除時及
び読出時の入力信号の波形図である。
【図１５】本発明による漏れ電流を用いた多進法強誘電
体ランダムアクセスメモリを具現するために削除時にメ
モリに印加する削除信号の波形図である。
【図１６】図１５の削除信号により単位メモリセルのチ
ャンネルに誘導された誘導電荷の変化量を状態別に示し
た図面である。
【図１７】ゲート電圧に応じる各誘導電荷の変化状態を
示したトランジスタの特性曲線である。
【図１８】図１５の削除信号に応じるトランジスタの電
流特性曲線である。
【図１９】本発明による漏れ電流を用いたマトリックス
型多進法強誘電体ランダムアクセスメモリの等価回路図
である。
【図２０】Ａ乃至Ｆは図１９のマトリックス型多進法強
誘電体メモリの各セルにおいて書込時の電荷分布及び読
出時の印加電圧に対する充電量を説明するための説明図
である。
【図２１】図１９のマトリックス型多進法メモリの第１
実施例を示す斜視図である。
【図２２】そのＡ−Ａ' 線に沿った断面図である。
【図２３】第１実施例を製作するための製造工程の段階
別斜視図である。
【図２４】第１実施例を製作するための製造工程の段階
別斜視図である。
【図２５】第１実施例を製作するための製造工程の段階
別斜視図である。
【図２６】第１実施例を製作するための製造工程の段階
別斜視図である。
【図２７】図１９のマトリックス型多進法強誘電体メモ
リの第２実施例を示した断面図である。
【図２８】第２実施例を製作するための製造工程の段階
別断面図である。
【図２９】第２実施例を製作するための製造工程の段階
別断面図である。
【図３０】第２実施例を製作するための製造工程の段階
別断面図である。
【図３１】第２実施例を製作するための製造工程の段階
別断面図である。
【図３２】図１９のマトリックス型多進法強誘電体メモ
リの第３実施例を示した図面である。
【図３３】図１９のマトリックス型多進法強誘電体メモ
リの第４実施例を示した図面である。
【図３４】図１９のマトリックス型多進法強誘電体メモ
リの第５実施例を示した図面である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 相互に積み重なって形成された誘電体キ
    ャパシター及び強誘電体キャパシターの積層をその単位
    セルとして、前記積層の下部電極を連結してビットライ
    ンを形成し、前記積層の上部電極を連結してワードライ
    ンを形成し、前記積層をマトリックス型に配列したこと
    を特徴とする漏れ電流を用いたマトリックス型多進法強
    誘電体ランダムアクセスメモリ。
  2. 【請求項２】 前記積層は、 基板と、 前記基板上にストライプ状で形成された下部電極と、 前記下部電極上に積層された誘電体層と、 前記誘電体層上に積層された導電性物質層と、 前記導電性物質層上に積層された強誘電体層と、 前記強誘電体層上に積層された上部電極と、を具備して
    なることを特徴とする、請求項１に記載の漏れ電流を用
    いたマトリックス型多進法強誘電体ランダムアクセスメ
    モリ。
  3. 【請求項３】 前記誘電体層または強誘電体層はトンネ
    リング放出、ショットキー放出あるいはプールフレンケ
    ル放出原理により漏れ電流が発生する誘電物質から形成
    されたことを特徴とする、請求項２に記載の漏れ電流を
    用いたマトリックス型多進法強誘電体ランダムアクセス
    メモリ。
  4. 【請求項４】 前記ストライプ状の下部電極をそのまま
    前記ビットラインとして用いることを特徴とする、請求
    項２又は請求項３に記載の漏れ電流を用いたマトリック
    ス型多進法強誘電体ランダムアクセスメモリ。
  5. 【請求項５】 前記上部電極を前記下部電極と交差する
    方向のストライプ状に形成してそのまま前記ワードライ
    ンとして用いることを特徴とする、請求項２に記載の漏
    れ電流を用いたマトリックス型多進法強誘電体ランダム
    アクセスメモリ。
  6. 【請求項６】 （ａ) 基板上に下部電極、誘電体層、導
    電性界面層、強誘電体層及び上部電極層を順次に積層し
    た後に選択的に蝕刻して前記積層をストライプ状で形成
    する段階と、 （ｂ) 前記下部電極を除いた残りの積層を選択的蝕刻法
    にて一定な間隔で分離して各々のメモリセルを形成する
    段階と、 （ｃ) 前記分離されたメモリセルが完全に覆われるよう
    にメモリセル間の分離された空間に絶縁物質を埋め立て
    た後、前記上部電極が露出されるようにウインドを形成
    する段階と、 （ｄ) 前記ウインド部分が埋め立てられるように導電性
    物質を蒸着して前記上部電極と接触させ、前記蒸着され
    た導電性物質を前記下部電極と交差する方向のストライ
    プ状でパターニングしてワードラインを形成する段階と
    を含むことを特徴とする、漏れ電流を用いたマトリック
    ス型多進法強誘電体ランダムアクセスメモリの製造方
    法。
  7. 【請求項７】 不純物拡散により形成された下部電極と
    しての拡散層を具備した基板上に相互に積み重なって形
    成された誘電体キャパシター及び強誘電体キャパシター
    の積層を複数個の単位セルとし、前記下部電極をビット
    ラインとして、前記積層の上部電極を連結しワードライ
    ンを形成して前記積層をマトリックス型で配列したこと
    を特徴とする、漏れ電流を用いたマトリックス型多進法
    強誘電体ランダムアクセスメモリ。
  8. 【請求項８】 前記積層は、 前記基板上に積層された誘電体層と、 前記誘電体層上に積層された導電性物質層と、 前記導電性物質層上に積層された強誘電体層と、 前記強誘電体層上に積層された上部電極とを具備してな
    ることを特徴とする、請求項７に記載の漏れ電流を用い
    たマトリックス型多進法強誘電体ランダムアクセスメモ
    リ。
  9. 【請求項９】 前記誘電体層はトンネリング放出、ショ
    ットキー放出、あるいはプール−フレンケル放出原理に
    より漏れ電流が発生する誘電物質から形成されたことを
    特徴とする、請求項８に記載の漏れ電流を用いたマトリ
    ックス型多進法強誘電体ランダムアクセスメモリ。
  10. 【請求項１０】 前記上部電極を前記下部電極と交差す
    る方向のストライプ状に形成してそのまま前記ワードラ
    インとして用いることを特徴とする、請求項８又は請求
    項９に記載の漏れ電流を用いたマトリックス型多進法強
    誘電体ランダムアクセスメモリ。
  11. 【請求項１１】 前記上部電極は前記強誘電体層を覆っ
    た絶縁物質層にウインドを形成して接触するように形成
    されたことを特徴とする、請求項８に記載の漏れ電流を
    用いたマトリックス型多進法強誘電体ランダムアクセス
    メモリ。
  12. 【請求項１２】 （ａ) 半導体基板の上層部に下部電極
    用としてストライプ状の拡散層を形成する段階と、 （ｂ) 前記拡散層が形成された半導体基板上の全面にか
    けて誘電体を塗布して誘電体層を形成する段階と、 （ｃ) 前記誘電体層上の全面に導電性物質と強誘電体物
    質を順次に塗布して導電性界面層及び強誘電体層を形成
    した後、前記導電性界面層及び強誘電体層を選択的に蝕
    刻してメモリセルを形成する段階と、 （ｄ) 前記メモリセルが分割された空間に強誘電体層が
    覆われるように絶縁物質を塗布した後、前記強誘電体層
    上の絶縁物質を選択的に取り除いて前記強誘電体層が露
    出されるようにウインドを形成する段階と、 （ｅ) 前記ウインドが埋め立てられるように導電性物質
    を蒸着かつパターニングして上部電極を形成する段階
    と、 （ｆ) 前記上部電極が分割された空間に前記上部電極が
    覆われるように絶縁物質を塗布し、前記上部電極が露出
    されるようにウインドを形成する段階と、 ( ｇ) 前記ウインドが埋め立てられるように導電性物質
    を蒸着し、前記拡散層と交差する方向のストライプ状で
    パターニングしてワードラインを形成する段階とを含む
    ことを特徴とする、漏れ電流を用いたマトリックス型多
    進法強誘電体ランダムアクセスメモリの製造方法。
  13. 【請求項１３】 前記（ｃ) 段階で、前記誘電体層まで
    選択的に蝕刻してメモリセルを形成することを特徴とす
    る、請求項１２に記載の漏れ電流を用いたマトリックス
    型多進法強誘電体ランダムアクセスメモリの製造方法。
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