JP2001230384A - 多層強誘電体記憶装置 - Google Patents
多層強誘電体記憶装置Info
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Abstract
(57)【要約】
【課題】強誘電体メモリにおいて、記憶容量を増大させ
る場合、多層にして単純に重ねると製造プロセスのコス
ト、および納期がそれに応じて増大する。また、多層に
応じて配線や回路が増大し、レイアウトが困難になる。 【解決手段】マトリクス状メモリを同一平面上に２層以
上、複数層形成し、下層のマトリクス状メモリの上部電
極群１３と上層のマトリクス状メモリの下部電極群１３
を共用する。マトリクス状メモリを多層にしたことで記
憶容量が倍増する。下層のマトリクス状メモリの上部電
極群と上層のマトリクス状メモリの下部電極群を共用し
たことで、製造プロセスのコストが低減し、期間が短縮
する。また、配線や駆動回路が少なくなりレイアウト設
計上の負担が軽くなる。
る場合、多層にして単純に重ねると製造プロセスのコス
ト、および納期がそれに応じて増大する。また、多層に
応じて配線や回路が増大し、レイアウトが困難になる。 【解決手段】マトリクス状メモリを同一平面上に２層以
上、複数層形成し、下層のマトリクス状メモリの上部電
極群１３と上層のマトリクス状メモリの下部電極群１３
を共用する。マトリクス状メモリを多層にしたことで記
憶容量が倍増する。下層のマトリクス状メモリの上部電
極群と上層のマトリクス状メモリの下部電極群を共用し
たことで、製造プロセスのコストが低減し、期間が短縮
する。また、配線や駆動回路が少なくなりレイアウト設
計上の負担が軽くなる。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体を用いた不
揮発性記憶半導体装置で、記憶容量を増やす為に記憶素
子を多層構造にする場合の構成に関する。
揮発性記憶半導体装置で、記憶容量を増やす為に記憶素
子を多層構造にする場合の構成に関する。
【０００２】
【従来の技術】従来の強誘電体を用いた不揮発性記憶半
導体装置のなかで、記憶容量を大きくとりやすい構造の
強誘電体記憶装置の例としてまず、特開平２−１５８１
７３を図１０，図１１に示す。図１０は記憶素子をマト
リクス状に並べた構造を示す平面図である。図１１はそ
の断面図である。図１１において１１０１は強誘電体層
であり、１１０２は下部の電極群であり、１１０３は上
部の電極群である。下部電極群１１０２と上部電極群１
１０３は図１０のそれぞれ同番号に対応し、平面上では
マトリクス状に構成され、それらの交点に不揮発性のメ
モリが形成されている。また、上部電極群１１０３は図
１０のカラムデコーダ回路１００４、およびセンスアン
プ回路１００５に接続され、下部電極群１１０２は図１
０のロウデコーダ回路１００６に接続されていて、前述
の交点に位置する不揮発性のメモリを読み書きすること
ができる。
導体装置のなかで、記憶容量を大きくとりやすい構造の
強誘電体記憶装置の例としてまず、特開平２−１５８１
７３を図１０，図１１に示す。図１０は記憶素子をマト
リクス状に並べた構造を示す平面図である。図１１はそ
の断面図である。図１１において１１０１は強誘電体層
であり、１１０２は下部の電極群であり、１１０３は上
部の電極群である。下部電極群１１０２と上部電極群１
１０３は図１０のそれぞれ同番号に対応し、平面上では
マトリクス状に構成され、それらの交点に不揮発性のメ
モリが形成されている。また、上部電極群１１０３は図
１０のカラムデコーダ回路１００４、およびセンスアン
プ回路１００５に接続され、下部電極群１１０２は図１
０のロウデコーダ回路１００６に接続されていて、前述
の交点に位置する不揮発性のメモリを読み書きすること
ができる。
【０００３】また、図１２は図１１の不揮発性記憶素子
の構成を２層構造にして記憶容量の倍増を図った別な従
来例である。図１２では強誘電体層１２０１を下部電極
群１２０２と上部電極群１２０３で挟んで第１のマトリ
クス状不揮発性記憶素子が構成され、強誘電体層１２０
４を下部電極群１２０５と上部電極群１２０６で挟んで
第２のマトリクス状不揮発性記憶素子が構成されてい
る。
の構成を２層構造にして記憶容量の倍増を図った別な従
来例である。図１２では強誘電体層１２０１を下部電極
群１２０２と上部電極群１２０３で挟んで第１のマトリ
クス状不揮発性記憶素子が構成され、強誘電体層１２０
４を下部電極群１２０５と上部電極群１２０６で挟んで
第２のマトリクス状不揮発性記憶素子が構成されてい
る。
【０００４】
【発明が解決しようとする課題】さて、図１０、図１１
で示した第１の従来例のマトリクス状不揮発性記憶素子
を１層のみで行う場合は、記憶容量が不足する場合があ
る。もしくは集積回路装置のチップ面積やコストに対す
る不揮発性記憶素子の容量効率が低かったりする場合が
あるという課題がある。
で示した第１の従来例のマトリクス状不揮発性記憶素子
を１層のみで行う場合は、記憶容量が不足する場合があ
る。もしくは集積回路装置のチップ面積やコストに対す
る不揮発性記憶素子の容量効率が低かったりする場合が
あるという課題がある。
【０００５】また、図１２で示した構造でマトリクス状
不揮発性記憶素子を２層構造にする場合は層数に比例し
て製造プロセスのコストが増加する。また、電極の本数
の増加に応じてデコーダやセンスアンプ等の制御回路や
配線本数が増加して、集積回路のチップ上にレイアウト
することが非常に難しくなるという課題があった。
不揮発性記憶素子を２層構造にする場合は層数に比例し
て製造プロセスのコストが増加する。また、電極の本数
の増加に応じてデコーダやセンスアンプ等の制御回路や
配線本数が増加して、集積回路のチップ上にレイアウト
することが非常に難しくなるという課題があった。
【０００６】そこで本発明はこのような問題点を解決す
るもので、その課題とするところは、記憶容量の増大を
図る為にマトリクス状不揮発性記憶素子を多層構造にし
ながら、その層数の増大の割に製造プロセスのコストの
増大を抑え、かつ、また周辺回路のレイアウト設計上の
負荷を軽減するマトリクス状不揮発性記憶素子の多層構
造を提供することである。
るもので、その課題とするところは、記憶容量の増大を
図る為にマトリクス状不揮発性記憶素子を多層構造にし
ながら、その層数の増大の割に製造プロセスのコストの
増大を抑え、かつ、また周辺回路のレイアウト設計上の
負荷を軽減するマトリクス状不揮発性記憶素子の多層構
造を提供することである。
【０００７】また、その結果として、記憶容量の割に、
安価な不揮発性メモリの強誘電体記憶装置を提供するこ
とである。
安価な不揮発性メモリの強誘電体記憶装置を提供するこ
とである。
【０００８】
【課題を解決するための手段】本発明の強誘電体記憶装
置は強誘電体層を下部電極群と上部電極群とで挟み、か
つ前記下部電極群と上部電極群を交差してマトリクス上
に配置したマトリクス状不揮発性記憶素子を同一平面上
に２層以上、複数層形成し、かつ下層のマトリクス状不
揮発性記憶素子の上部電極群と、上層のマトリクス状不
揮発性記憶素子の下部電極群を共用して、同一電極群で
構成したことを特徴とする。即ち、本発明の強誘電体記
憶装置は、ａ）第１の強誘電体層と、該強誘電体層の下
層に位置する第１の電極群と、前記強誘電体層の上層に
形成され、かつ前記第１の電極群と交差する第２の電極
群を有する第１のマトリクス状不揮発性記憶素子と、
ｂ）第２の強誘電体層と、該強誘電体層の下層に位置す
る第２の電極群と、前記強誘電体層の上層に形成され、
かつ前記第２の電極群と交差する第３の電極群を有する
第２のマトリクス状不揮発性記憶素子とを有し、ｃ）か
つ、前記第１のマトリクス状不揮発性記憶素子の強誘電
体層の上層に位置する第２の電極群と、前記第２のマト
リクス状不揮発性記憶素子の強誘電体層の下層に位置す
る第２の電極群とが、共有かつ同一であることを特徴と
する多層強誘電体記憶装置である。
置は強誘電体層を下部電極群と上部電極群とで挟み、か
つ前記下部電極群と上部電極群を交差してマトリクス上
に配置したマトリクス状不揮発性記憶素子を同一平面上
に２層以上、複数層形成し、かつ下層のマトリクス状不
揮発性記憶素子の上部電極群と、上層のマトリクス状不
揮発性記憶素子の下部電極群を共用して、同一電極群で
構成したことを特徴とする。即ち、本発明の強誘電体記
憶装置は、ａ）第１の強誘電体層と、該強誘電体層の下
層に位置する第１の電極群と、前記強誘電体層の上層に
形成され、かつ前記第１の電極群と交差する第２の電極
群を有する第１のマトリクス状不揮発性記憶素子と、
ｂ）第２の強誘電体層と、該強誘電体層の下層に位置す
る第２の電極群と、前記強誘電体層の上層に形成され、
かつ前記第２の電極群と交差する第３の電極群を有する
第２のマトリクス状不揮発性記憶素子とを有し、ｃ）か
つ、前記第１のマトリクス状不揮発性記憶素子の強誘電
体層の上層に位置する第２の電極群と、前記第２のマト
リクス状不揮発性記憶素子の強誘電体層の下層に位置す
る第２の電極群とが、共有かつ同一であることを特徴と
する多層強誘電体記憶装置である。
【作用】本発明の上記の構成によれば、マトリクス状不
揮発性記憶素子を多層に構成したことで記憶容量が倍増
する。
揮発性記憶素子を多層に構成したことで記憶容量が倍増
する。
【０００９】また、下層のマトリクス状不揮発性記憶素
子の上部電極群と、上層のマトリクス状不揮発性記憶素
子の下部電極群を共用して、同一電極群で構成したこと
で、単純に２層に重ねた場合より、電極群が１層分、少
なくてすむ。その分、プロセスの製造コストが低減し、
かつ納期が短縮する。
子の上部電極群と、上層のマトリクス状不揮発性記憶素
子の下部電極群を共用して、同一電極群で構成したこと
で、単純に２層に重ねた場合より、電極群が１層分、少
なくてすむ。その分、プロセスの製造コストが低減し、
かつ納期が短縮する。
【００１０】また、前述したように電極群が１層分、少
ないので、該電極群を制御する駆動回路や配線が少なく
なり、レイアウト設計上の負担が少なくなる。
ないので、該電極群を制御する駆動回路や配線が少なく
なり、レイアウト設計上の負担が少なくなる。
【００１１】
【発明の実施の形態】以下、本発明をその実施の形態に
沿って詳細に説明する。
沿って詳細に説明する。
【００１２】図１は本発明の第１の実施の形態を示す２
層のマトリクス状不揮発性記憶素子の断面図である。図
１において、１１は、例えば強誘電体材料であるＳＢＴ
（ＳｒＢｉ2Ｔａ2Ｏ9）からなる強誘電体層、１２は横
方向に位置している下部電極群であり、１３は前後方向
に位置している上部電極群である。下部電極群１２と上
部電極群１３は強誘電体層１１を挟んで相対しているの
で、交差する部分に電荷の有無による不揮発性メモリが
形成される。実際には下部電極１２群と上部電極１３群
は共にそれぞれ複数本で互いに交差してマトリクス状に
配置され、大きな容量を持つ第１の不揮発性記憶素子と
なっている。また、１４は強誘電体層、１５は横方向に
位置している上部電極群である。また、１３は下部電極
群となつていて、上部電極群１５と強誘電体層１４を挟
んで相対しているので、交差する部分に電荷の有無によ
る不揮発性メモリが形成される。実際には下部電極群１
３と上部電極群１５は共にそれぞれ複数本で互いに交差
してマトリクス状に配置され、大きな容量を持つ第２の
不揮発性記憶素子となっている。ここで、電極群１３は
第１の不揮発性記憶素子の上部電極群と、第２の不揮発
性記憶素子の下部電極群を兼用している。
層のマトリクス状不揮発性記憶素子の断面図である。図
１において、１１は、例えば強誘電体材料であるＳＢＴ
（ＳｒＢｉ2Ｔａ2Ｏ9）からなる強誘電体層、１２は横
方向に位置している下部電極群であり、１３は前後方向
に位置している上部電極群である。下部電極群１２と上
部電極群１３は強誘電体層１１を挟んで相対しているの
で、交差する部分に電荷の有無による不揮発性メモリが
形成される。実際には下部電極１２群と上部電極１３群
は共にそれぞれ複数本で互いに交差してマトリクス状に
配置され、大きな容量を持つ第１の不揮発性記憶素子と
なっている。また、１４は強誘電体層、１５は横方向に
位置している上部電極群である。また、１３は下部電極
群となつていて、上部電極群１５と強誘電体層１４を挟
んで相対しているので、交差する部分に電荷の有無によ
る不揮発性メモリが形成される。実際には下部電極群１
３と上部電極群１５は共にそれぞれ複数本で互いに交差
してマトリクス状に配置され、大きな容量を持つ第２の
不揮発性記憶素子となっている。ここで、電極群１３は
第１の不揮発性記憶素子の上部電極群と、第２の不揮発
性記憶素子の下部電極群を兼用している。
【００１３】図２は前記本発明の第１の実施の形態を示
す２層のマトリクス状不揮発性記憶素子の構造を示す斜
視図である。図２では各電極の位置関係を見やすくする
為に、強誘電体層は省略して表現している。図２におい
て、１２は図１の１２と同一で、第１の不揮発性記憶素
子の下部電極群である。図１では１本しか見えないが、
実際には図２の１２に示すように複数本で構成されてい
て、電極群となっている。図２において、１３は図１の
電極群１３と同一で、やはり、複数本で電極群を構成し
ている。また、図２において、１５は図１の１５と同一
で、第２の不揮発性記憶素子の上部電極である。図１で
は１本しか見えないが、実際には図２の１５に示すよう
に複数本で構成されていて、電極群となっている。
す２層のマトリクス状不揮発性記憶素子の構造を示す斜
視図である。図２では各電極の位置関係を見やすくする
為に、強誘電体層は省略して表現している。図２におい
て、１２は図１の１２と同一で、第１の不揮発性記憶素
子の下部電極群である。図１では１本しか見えないが、
実際には図２の１２に示すように複数本で構成されてい
て、電極群となっている。図２において、１３は図１の
電極群１３と同一で、やはり、複数本で電極群を構成し
ている。また、図２において、１５は図１の１５と同一
で、第２の不揮発性記憶素子の上部電極である。図１で
は１本しか見えないが、実際には図２の１５に示すよう
に複数本で構成されていて、電極群となっている。
【００１４】図３は図１、図２に示すマトリクス状不揮
発性記憶素子と周辺回路の関係を示す回路ブロック図で
ある。図３において、１２は図１、図２の１２と同一
で、第１の不揮発性記憶素子の下部電極群である。図３
において、１３は図１、図２の電極群１３と同じ電極群
である。また、図３において、１５は図１、図２の１５
と同一で、第２の不揮発性記憶素子の上部電極である。
第１の不揮発性記憶素子の下部電極群１２と第２の不揮
発性記憶素子の上部電極１５は図３では見やすさの為に
少しずらして表現しているが、実際には図１、図２で示
すように同一平面上に位置する。また、電極群１３はロ
ウデコーダ３１に接続されている。電極群１２と電極群
１５はカラムデコーダ３２とセンスアンプ３３に接続さ
れている。
発性記憶素子と周辺回路の関係を示す回路ブロック図で
ある。図３において、１２は図１、図２の１２と同一
で、第１の不揮発性記憶素子の下部電極群である。図３
において、１３は図１、図２の電極群１３と同じ電極群
である。また、図３において、１５は図１、図２の１５
と同一で、第２の不揮発性記憶素子の上部電極である。
第１の不揮発性記憶素子の下部電極群１２と第２の不揮
発性記憶素子の上部電極１５は図３では見やすさの為に
少しずらして表現しているが、実際には図１、図２で示
すように同一平面上に位置する。また、電極群１３はロ
ウデコーダ３１に接続されている。電極群１２と電極群
１５はカラムデコーダ３２とセンスアンプ３３に接続さ
れている。
【００１５】さて、第１の不揮発性記憶素子の上部電極
１３と下部電極群１２をロウデコーダ３１とカラムデコ
ーダ３２によつて選択された該当番地の記憶素子は、書
き込みの場合はデータを書き込まれる。また読み出しの
場合はセンスアンプ３３によってデータを読み出され
る。更に、第２の不揮発性記憶素子の下部電極１３と上
部電極群１５をロウデコーダ３１とカラムデコーダ３２
によつて選択された該当番地の記憶素子は、書き込みの
場合はデータを書き込まれる。また読み出しの場合はセ
ンスアンプ３３によってデータを読み出される。以上の
第１の不揮発性記憶素子は図１の強誘電体層１１を介在
して下部電極群１２と上部電極群１３の間でデータを蓄
積し、第２の不揮発性記憶素子は図１の強誘電体層１４
を介在して下部電極群１３と上部電極群１５の間でデー
タを蓄積しているので、第１と第２の不揮発性記憶素子
を同時に動作させない限り、独立した２群の不揮発性記
憶素子として用いることができる。したがって同一平面
上に２倍の容量の不揮発性記憶メモリを構成できる。た
だし、第１の不揮発性記憶素子を動作させたときは、第
２の不揮発性記憶素子に誤動作の影響を与えないよう
に、また、第２の不揮発性記憶素子を動作させたとき
は、第１の不揮発性記憶素子に誤動作の影響を与えない
ようにロウデコーダ３１、カラムデコーダ３２、センス
アンプ３３および、これらに付随する制御回路によって
制御する。また、同一の不揮発性記憶素子内の他の番地
のデータに影響を与えないような信号波形、タイミング
信号をロウデコーダ３１、カラムデコーダ３２センスア
ンプ３３および、これらに付随する制御回路によって制
御することを場合によって行うことができる。
１３と下部電極群１２をロウデコーダ３１とカラムデコ
ーダ３２によつて選択された該当番地の記憶素子は、書
き込みの場合はデータを書き込まれる。また読み出しの
場合はセンスアンプ３３によってデータを読み出され
る。更に、第２の不揮発性記憶素子の下部電極１３と上
部電極群１５をロウデコーダ３１とカラムデコーダ３２
によつて選択された該当番地の記憶素子は、書き込みの
場合はデータを書き込まれる。また読み出しの場合はセ
ンスアンプ３３によってデータを読み出される。以上の
第１の不揮発性記憶素子は図１の強誘電体層１１を介在
して下部電極群１２と上部電極群１３の間でデータを蓄
積し、第２の不揮発性記憶素子は図１の強誘電体層１４
を介在して下部電極群１３と上部電極群１５の間でデー
タを蓄積しているので、第１と第２の不揮発性記憶素子
を同時に動作させない限り、独立した２群の不揮発性記
憶素子として用いることができる。したがって同一平面
上に２倍の容量の不揮発性記憶メモリを構成できる。た
だし、第１の不揮発性記憶素子を動作させたときは、第
２の不揮発性記憶素子に誤動作の影響を与えないよう
に、また、第２の不揮発性記憶素子を動作させたとき
は、第１の不揮発性記憶素子に誤動作の影響を与えない
ようにロウデコーダ３１、カラムデコーダ３２、センス
アンプ３３および、これらに付随する制御回路によって
制御する。また、同一の不揮発性記憶素子内の他の番地
のデータに影響を与えないような信号波形、タイミング
信号をロウデコーダ３１、カラムデコーダ３２センスア
ンプ３３および、これらに付随する制御回路によって制
御することを場合によって行うことができる。
【００１６】本発明の第１の実施の形態である図１の２
層構造と、従来例の図１２の２層構造を比較すると本発
明の実施の形態である図１の方が電極群が１層分、少な
くすんでいることが解る。この１層少ない分だけ、製造
プロセスにおいて、コストが安くなり、かつ製造期間が
短縮される。また、図３においても本発明が電極群が１
層分少ないことによって、配線が少なくなり、周辺回路
のロウデコーダ回路３１やカラムデコーダ回路３２やセ
ンスアンプ回路３３を共有する構成にできるので、総合
的には周辺回路の占有面積が軽減され、レイアウトが楽
になり、かつ、チップ面積に起因するコストを安くする
ことができる。
層構造と、従来例の図１２の２層構造を比較すると本発
明の実施の形態である図１の方が電極群が１層分、少な
くすんでいることが解る。この１層少ない分だけ、製造
プロセスにおいて、コストが安くなり、かつ製造期間が
短縮される。また、図３においても本発明が電極群が１
層分少ないことによって、配線が少なくなり、周辺回路
のロウデコーダ回路３１やカラムデコーダ回路３２やセ
ンスアンプ回路３３を共有する構成にできるので、総合
的には周辺回路の占有面積が軽減され、レイアウトが楽
になり、かつ、チップ面積に起因するコストを安くする
ことができる。
【００１７】図４は本発明の第２の実施の形態の２層の
マトリクス状不揮発性記憶素子の断面図である。図４に
おいて、４１は強誘電体層、４２は横方向に位置してい
る下部電極、４３は前後方向に位置している上部電極で
ある。また、４４は強誘電体層、４５は横方向に位置し
ている上部電極である。第１の実施の形態である図１の
構造との違いは強誘電体層４１、４４が全面ではなく、
メモリを形成する下部電極と上部電極の交差する部分の
みにあることである。この場合、製造プロセスは若干複
雑になり、ややコストアップになるが、メモリ部以外の
寄生静電容量は低減するので、メモリとしての電気特性
は改善されるという特徴がある。
マトリクス状不揮発性記憶素子の断面図である。図４に
おいて、４１は強誘電体層、４２は横方向に位置してい
る下部電極、４３は前後方向に位置している上部電極で
ある。また、４４は強誘電体層、４５は横方向に位置し
ている上部電極である。第１の実施の形態である図１の
構造との違いは強誘電体層４１、４４が全面ではなく、
メモリを形成する下部電極と上部電極の交差する部分の
みにあることである。この場合、製造プロセスは若干複
雑になり、ややコストアップになるが、メモリ部以外の
寄生静電容量は低減するので、メモリとしての電気特性
は改善されるという特徴がある。
【００１８】図５は本発明の第３の実施の形態の２層の
マトリクス状不揮発性記憶素子の断面図である。図５に
おいて、５１は強誘電体層、５２は前後方向に位置して
いる下部電極群、５３は横方向に位置している上部電極
群である。また、５４は強誘電体層、５５は前後方向に
位置している上部電極である。なお、図６に平面図を示
すように断面図の方向を９０度変えている。第１の実施
の形態である図１の構造との違いは下部電極５２と上部
電極５５が全くの同一上にはなく、下部電極５２の間の
上に上部電極５５があるようにずらして配置している点
である。図５の構造の方が集積回路装置として段差がな
く、より平らなチップができ、信頼性と歩留まりが高く
なることが期待される。
マトリクス状不揮発性記憶素子の断面図である。図５に
おいて、５１は強誘電体層、５２は前後方向に位置して
いる下部電極群、５３は横方向に位置している上部電極
群である。また、５４は強誘電体層、５５は前後方向に
位置している上部電極である。なお、図６に平面図を示
すように断面図の方向を９０度変えている。第１の実施
の形態である図１の構造との違いは下部電極５２と上部
電極５５が全くの同一上にはなく、下部電極５２の間の
上に上部電極５５があるようにずらして配置している点
である。図５の構造の方が集積回路装置として段差がな
く、より平らなチップができ、信頼性と歩留まりが高く
なることが期待される。
【００１９】図７は本発明の第４の実施の形態の３層の
マトリクス状不揮発性記憶素子の断面図である。図７に
おいて、７１、７４、７６はそれぞれ別の層に設けられ
た強誘電体層である。７２は横方向に位置している下部
電極群、７３は前後方向に位置している電極群、７５は
横方向に位置している電極群、７７は前後方向に位置し
ている電極群である。強誘電体層７１を挟んで下部電極
群７２と上部電極群７３で第１の不揮発性記憶素子を形
成している。また、強誘電体層７４を挟んで下部電極７
３群と上部電極群７５で第２の不揮発性記憶素子を形成
している。また、強誘電体層７６を挟んで下部電極群７
５と上部電極群７７で第３の不揮発性記憶素子を形成し
ている。ここで、第１の不揮発性記憶素子と第２の不揮
発性記憶素子において、電極群７３を共用している。ま
た、第２の不揮発性記憶素子と第３の不揮発性記憶素子
において、電極群７５を共用している。以上より、３層
の強誘電体層と４層の電極群で３層の不揮発性記憶素子
を同一平面で効率よく形成している。
マトリクス状不揮発性記憶素子の断面図である。図７に
おいて、７１、７４、７６はそれぞれ別の層に設けられ
た強誘電体層である。７２は横方向に位置している下部
電極群、７３は前後方向に位置している電極群、７５は
横方向に位置している電極群、７７は前後方向に位置し
ている電極群である。強誘電体層７１を挟んで下部電極
群７２と上部電極群７３で第１の不揮発性記憶素子を形
成している。また、強誘電体層７４を挟んで下部電極７
３群と上部電極群７５で第２の不揮発性記憶素子を形成
している。また、強誘電体層７６を挟んで下部電極群７
５と上部電極群７７で第３の不揮発性記憶素子を形成し
ている。ここで、第１の不揮発性記憶素子と第２の不揮
発性記憶素子において、電極群７３を共用している。ま
た、第２の不揮発性記憶素子と第３の不揮発性記憶素子
において、電極群７５を共用している。以上より、３層
の強誘電体層と４層の電極群で３層の不揮発性記憶素子
を同一平面で効率よく形成している。
【００２０】図８は本発明の第５の実施の形態の３層の
マトリクス状不揮発性記憶素子の断面図である。図８に
おいて、８１、８４、８６はそれぞれ別の層に設けられ
た強誘電体層である。８２は横方向に位置している下部
電極群、８３は前後方向に位置している電極群、８５は
横方向に位置している電極群、８７は前後方向に位置し
ている電極群である。以上の構成は基本的に図７で示し
た第４の実施の形態の３層のマトリクス状不揮発性記憶
素子の断面図とほぼ同様であるが、電極８７と電極８３
の位置関係がずれていることのみが異なっている。図８
の構造の方が集積回路装置として段差がなく、より平ら
なチップができ、信頼性と歩留まりが高くなることが期
待される。なお、図９は図８で示した本発明の第５の実
施の形態の３層のマトリクス状不揮発性記憶素子を上部
から見た回路ブロック図である。図９において、電極群
８２，電極群８３、電極群８５，電極群８７は図８で示
した同一番号の各電極群にそれぞれ対応している。ま
た、図９では９１はローデコーダ回路、９２はカラムデ
コーダ回路、９３は第１のセンスアンプ回路、９４は第
２のセンスアンプ回路である。図７や図８で示した３層
以上のマトリクス状不揮発性記憶素子を有する場合には
センスアンプ回路を図９のようにカラムデコーダ側とロ
ウデコーダ側の両方に設けた方がレイアウト効率がよい
ことがある。
マトリクス状不揮発性記憶素子の断面図である。図８に
おいて、８１、８４、８６はそれぞれ別の層に設けられ
た強誘電体層である。８２は横方向に位置している下部
電極群、８３は前後方向に位置している電極群、８５は
横方向に位置している電極群、８７は前後方向に位置し
ている電極群である。以上の構成は基本的に図７で示し
た第４の実施の形態の３層のマトリクス状不揮発性記憶
素子の断面図とほぼ同様であるが、電極８７と電極８３
の位置関係がずれていることのみが異なっている。図８
の構造の方が集積回路装置として段差がなく、より平ら
なチップができ、信頼性と歩留まりが高くなることが期
待される。なお、図９は図８で示した本発明の第５の実
施の形態の３層のマトリクス状不揮発性記憶素子を上部
から見た回路ブロック図である。図９において、電極群
８２，電極群８３、電極群８５，電極群８７は図８で示
した同一番号の各電極群にそれぞれ対応している。ま
た、図９では９１はローデコーダ回路、９２はカラムデ
コーダ回路、９３は第１のセンスアンプ回路、９４は第
２のセンスアンプ回路である。図７や図８で示した３層
以上のマトリクス状不揮発性記憶素子を有する場合には
センスアンプ回路を図９のようにカラムデコーダ側とロ
ウデコーダ側の両方に設けた方がレイアウト効率がよい
ことがある。
【００２１】なお、強誘電体材料としてはＳＢＴ（Ｓｒ
Ｂｉ2Ｔａ2Ｏ9）の例をあげたが、強誘電の特性を示す
材質のものならば他の材料でもよい。例えばＰＺＴ（Ｐ
ｂＺｒＴｉＯ3）でもよい。
Ｂｉ2Ｔａ2Ｏ9）の例をあげたが、強誘電の特性を示す
材質のものならば他の材料でもよい。例えばＰＺＴ（Ｐ
ｂＺｒＴｉＯ3）でもよい。
【００２２】
【発明の効果】以上、述べたように本発明の多層強誘電
体装置ではマトリクス状不揮発性記憶素子を同一平面上
で２層以上の多層に用いるので記憶容量が倍増するとい
う効果がある。
体装置ではマトリクス状不揮発性記憶素子を同一平面上
で２層以上の多層に用いるので記憶容量が倍増するとい
う効果がある。
【００２３】また、下層のマトリクス状不揮発性記憶素
子の上部電極群と、上層のマトリクス状不揮発性記憶素
子の下部電極群を共用して、同一電極群で構成したこと
で、単純に２層に重ねた場合より、電極群が１層分、少
なくてすむので、プロセスの製造コストが低減し、かつ
納期が短縮するという効果がある。
子の上部電極群と、上層のマトリクス状不揮発性記憶素
子の下部電極群を共用して、同一電極群で構成したこと
で、単純に２層に重ねた場合より、電極群が１層分、少
なくてすむので、プロセスの製造コストが低減し、かつ
納期が短縮するという効果がある。
【００２４】また、前述したように電極群が１層分、少
ないので、該電極群を制御する駆動回路や配線が少なく
なり、レイアウト設計上の負担が少なくなり、かつ、チ
ップ面積に起因するコストを安くすることができるとい
う効果がある。
ないので、該電極群を制御する駆動回路や配線が少なく
なり、レイアウト設計上の負担が少なくなり、かつ、チ
ップ面積に起因するコストを安くすることができるとい
う効果がある。
【図１】本発明の第１の実施の形態を示す２層のマトリ
クス状不揮発性記憶素子の断面図である。
クス状不揮発性記憶素子の断面図である。
【図２】本発明の第１の実施の形態を示す２層のマトリ
クス状不揮発性記憶素子の斜視図である。
クス状不揮発性記憶素子の斜視図である。
【図３】本発明の第１の実施の形態を示す２層のマトリ
クス状不揮発性記憶素子の回路ブロック図である。
クス状不揮発性記憶素子の回路ブロック図である。
【図４】本発明の第２の実施の形態を示す２層のマトリ
クス状不揮発性記憶素子の断面図である。
クス状不揮発性記憶素子の断面図である。
【図５】本発明の第３の実施の形態を示す２層のマトリ
クス状不揮発性記憶素子の断面図である。
クス状不揮発性記憶素子の断面図である。
【図６】本発明の第３の実施の形態を示す２層のマトリ
クス状不揮発性記憶素子の回路ブロック図である。
クス状不揮発性記憶素子の回路ブロック図である。
【図７】本発明の第４の実施の形態を示す３層のマトリ
クス状不揮発性記憶素子の断面図である。
クス状不揮発性記憶素子の断面図である。
【図８】本発明の第５の実施の形態を示す３層のマトリ
クス状不揮発性記憶素子の断面図である。
クス状不揮発性記憶素子の断面図である。
【図９】本発明の第５の実施の形態を示す３層のマトリ
クス状不揮発性記憶素子の回路ブロック図である。
クス状不揮発性記憶素子の回路ブロック図である。
【図１０】従来のマトリクス状不揮発性記憶素子の回路
ブロック図である。
ブロック図である。
【図１１】従来のマトリクス状不揮発性記憶素子の断面
図である。
図である。
【図１２】従来の２層のマトリクス状不揮発性記憶素子
の断面図である。
の断面図である。
１１、１４、４１、４４、５１、５４、７１、７４、７
６、８１、８４、８６、１１０１、１２０１、１２０４
・・・ 強誘電体層 １２、１３、１５、４２、４３、４５、５２、５３、５
５、７２、７３、７５、７７、８２、８３、８５、８
７、１１０２、１１０３、１２０２、１２０３、１２０
５、１２０６、 ・・・ 電極群 ３１、６１、９１、１００６ ・・・ ロウデコーダ回
路 ３２、６２、９２、１００４ ・・・ カラムデコーダ
回路 ３３、６３、９３、９４、１００５ ・・・ センスア
ンプ回路
６、８１、８４、８６、１１０１、１２０１、１２０４
・・・ 強誘電体層 １２、１３、１５、４２、４３、４５、５２、５３、５
５、７２、７３、７５、７７、８２、８３、８５、８
７、１１０２、１１０３、１２０２、１２０３、１２０
５、１２０６、 ・・・ 電極群 ３１、６１、９１、１００６ ・・・ ロウデコーダ回
路 ３２、６２、９２、１００４ ・・・ カラムデコーダ
回路 ３３、６３、９３、９４、１００５ ・・・ センスア
ンプ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】ａ）第１の強誘電体層と、該強誘電体層の
下層に位置する第１の電極群と、前記強誘電体層の上層
に形成され、かつ前記第１の電極群と交差する第２の電
極群を有する第１のマトリクス状不揮発性記憶素子と、 ｂ）第２の強誘電体層と、該強誘電体層の下層に位置す
る第２の電極群と、前記強誘電体層の上層に形成され、
かつ前記第２の電極群と交差する第３の電極群を有する
第２のマトリクス状不揮発性記憶素子とを有し、 ｃ）かつ、前記第１のマトリクス状不揮発性記憶素子の
強誘電体層の上層に位置する第２の電極群と、前記第２
のマトリクス状不揮発性記憶素子の強誘電体層の下層に
位置する第２の電極群とが、共有かつ同一であることを
特徴とする多層強誘電体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000040177A JP2001230384A (ja) | 2000-02-17 | 2000-02-17 | 多層強誘電体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000040177A JP2001230384A (ja) | 2000-02-17 | 2000-02-17 | 多層強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001230384A true JP2001230384A (ja) | 2001-08-24 |
Family
ID=18563611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000040177A Pending JP2001230384A (ja) | 2000-02-17 | 2000-02-17 | 多層強誘電体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001230384A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1643555A2 (en) | 2004-10-04 | 2006-04-05 | Seiko Epson Corporation | Ferroelectric capacitor and its manufacturing method, and ferroelectric memory device |
| CN100456476C (zh) * | 2003-02-06 | 2009-01-28 | 精工爱普生株式会社 | 强介电存储器及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438866A (ja) * | 1990-06-04 | 1992-02-10 | Olympus Optical Co Ltd | メモリ装置およびその記録・再生方法 |
| JPH06204424A (ja) * | 1992-09-30 | 1994-07-22 | Texas Instr Inc <Ti> | 強誘電体集積回路 |
| JPH10303378A (ja) * | 1996-10-31 | 1998-11-13 | Samsung Electron Co Ltd | 漏れ電流を用いたマトリックス型多進法強誘電体ランダムアクセスメモリ及びその製造方法 |
| WO1999012170A2 (en) * | 1997-08-15 | 1999-03-11 | Thin Film Electronics Asa | A ferroelectric data processing device |
| JP2000323668A (ja) * | 1999-05-14 | 2000-11-24 | Nec Corp | 強誘電体容量及びこれを備えた回路装置 |
| JP2001127263A (ja) * | 1999-10-27 | 2001-05-11 | Sony Corp | 不揮発性メモリおよびその駆動方法 |
-
2000
- 2000-02-17 JP JP2000040177A patent/JP2001230384A/ja active Pending
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| EP1643555A2 (en) | 2004-10-04 | 2006-04-05 | Seiko Epson Corporation | Ferroelectric capacitor and its manufacturing method, and ferroelectric memory device |
| US7179705B2 (en) | 2004-10-04 | 2007-02-20 | Seiko Epson Corporation | Ferroelectric capacitor and its manufacturing method, and ferroelectric memory device |
| CN100449685C (zh) * | 2004-10-04 | 2009-01-07 | 精工爱普生株式会社 | 强电介质电容器及其制造方法和强电介质存储装置 |
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