JP3577057B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に強誘電体メモリに関するものである。
【０００２】
【従来の技術】
近年、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、不揮発性のＭＲＯＭ（ＭａｓｋＲＯＭ）、ＦｌａｓｈＥＥＰＲＯＭ、及び強誘電体メモリ等が市場に出まわっている。
【０００３】
強誘電体メモリは、強誘電体の持つ特性の一つであるヒステリシス特性を利用し、強誘電体キャパシタの異なる二つの残留分極の大きさによって二値データを不揮発に記憶する。従来の強誘電体メモリを構成するメモリセルは、一般に、ＤＲＡＭと同様に強誘電体キャパシタとトランジスタを直列接続して形成される。
【０００４】
しかし、強誘電体メモリではＤＲＡＭと異なり、残留分極量でデータを保持するため、信号電荷をビット線に読み出すには、プレート線を駆動することが必要である。このため、強誘電体メモリでは、プレート線を駆動するためのプレート線駆動回路が必要となる。プレート線駆動回路を配置する場合、従来の強誘電体メモリでは、ＤＲＡＭと同じ構造を有しているため、各プレート線に対して各々プレート線駆動回路を配置しなければならない。この結果、メモリ回路形成領域においてプレート線駆動回路が大きな面積を占めることになる。
【０００５】
これに対して、プレート線駆動回路の面積を小さくできる強誘電体メモリのセルアレイ方式が提案されている（Ｄ．Ｔａｋａｓｈｉｍａ ｅｔ ａｌ． ， “Ｈｉｇｈ−ｄｅｎｓｉｔｙ ｃｈａｉｎ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ｍｅｍｏｒｙ （ＣＦｅＲＡＭ）” ｉｎ ｐｒｏｃ．ＶＬＳＩ Ｓｙｍｐ． Ｊｕｎｅ １９９７，ｐｐ．８３−８４）。この提案は以下のようなものである。セルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットセルを構成し、このユニットセルを複数直列接続してメモリセルブロックを構成するものである。このように構成された強誘電体メモリを、以下、ＴＣ並列ユニット直列接続型強誘電体メモリという。
【０００６】
前記ＴＣ並列ユニット直列接続型強誘電体メモリでは、例えば８個のユニットセルでプレート線駆動回路を共有できるため、複数のメモリセルブロックから構成されるメモリセルアレイを高集積化することができる。
【０００７】
図８（ａ）は、従来の前記ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイの回路図を示し、図８（ｂ）はこのメモリセルアレイのレイアウトを示すパターン図である。
【０００８】
前記ユニットセルＭＣは、セルトランジスタＴと強誘電体キャパシタＣの並列接続により構成されている。このようなユニットセルＭＣが図８（ａ）に示す例では８個直列接続されて、メモリセルブロックＭＣＢ０が構成される。ここでは、一対のビット線ＢＬ、／ＢＬに接続される２つのメモリセルブロックＭＣＢ０、ＭＣＢ１を示している
前記メモリセルブロックＭＣＢ０の一端には、ブロック選択トランジスタＢＳＴ０を介してビット線ＢＬに接続され、このメモリセルブロックＭＣＢ０の他端には、プレート線ＰＬが接続される。メモリセルブロックＭＣＢ１の一端には、ブロック選択トランジスタＢＳＴ１を介してビット線／ＢＬに接続され、このメモリセルブロックＭＣＢ１の他端には、プレート線／ＰＬが接続されている。
【０００９】
各メモリセルブロックＭＣＢ０、ＭＣＢ１のセルトランジスタのゲートには、ワード線ＷＬ０〜ＷＬ７がそれぞれ接続される。なお、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１のゲートには、ブロック選択信号線ＢＳ０、ＢＳ１がそれぞれ接続されている。
【００１０】
図８（ｂ）に示すように、プレート線ＰＬ，／ＰＬ、ワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０，ＢＳ１を縦方向に配線している。これにより、前述したそれぞれの配線を、各メモリセルブロックＭＣＢ０、ＭＣＢ１で共有することが可能となる。
【００１１】
図８（ａ）に示したＴＣ並列ユニット直列接続型強誘電体メモリは、複数のメモリセルブロックでプレート線ＰＬ，／ＰＬ、ワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０，ＢＳ１、及びそれぞれの信号の制御回路を共有化している。このように、プレート線ＰＬ，／ＰＬ、ワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０，ＢＳ１に接続されるメモリセルブロック数を多くすることにより、この強誘電体メモリのチップサイズは小さくなる。しかしその一方で、前述したそれぞれの配線の遅延が大きくなるという問題が生じる。
【００１２】
そこで現在、この問題を解決するために、遅延の大きい配線や、流れる電流値が大きい配線（以下、本配線）に対して、他層に形成された配線（以下、分路配線）を平行に配置し、ある一定距離ごとに本配線と分路配線との間を接続する方法が用いられている。
【００１３】
以下に、このような本配線と分路配線を有するＴＣ並列ユニット直列接続型強誘電体メモリについて説明する。
【００１４】
図９（ａ）は、従来の前記ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルブロックの回路図であり、図９（ｂ）は従来の方法で分路配線を形成した場合の前記メモリセルブロックの断面図を示す。
【００１５】
この断面図は、ソース及びドレイン拡散層１０１、ゲート配線１０２、プレート線１０３、コンタクトプラグ１０４、及びゲート配線１０２の分路配線１０５を模式的に示したものである。プレート線１０３とゲート配線１０２の分路配線１０５には、同一層の配線を用いている。前記ゲート配線１０２は、図９（ａ）に示した回路図のワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０，ＢＳ１にそれぞれ対応している。なお、強誘電体キャパシタの断面構造は省略した。
【００１６】
【発明が解決しようとする課題】
従来では、図９（ｂ）に示したように、ゲート配線１０２の一つ上の層の配線を用いてゲート配線１０２の分路配線１０５をつくる方式が取られている。この方式では、ゲート配線１０２と分路配線１０５とをコンタクトプラグで接続する都合上、分路配線１０５の配線ピッチ（配線幅＋配線間隔）がゲート配線１０２の配線ピッチと同じになる。このため、ゲート配線１０２に流れる電流値に応じて、分路配線１０５の配線幅を自由に変えることができない。
【００１７】
また、分路配線１０５と同一の層に形成されたプレート線１０３に関して、ＲＣによる配線遅延やエレクトロマイグレーションの問題を防ぐために、プレート線１０３の配線幅を太くすることは、直ちにメモリブロックサイズの増大を招くことになる。
【００１８】
そこでこの発明は、前記課題に鑑みてなされたものであり、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、分路配線の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の信号遅延に応じて分路配線の配線幅を調節でき、さらに分路配線以外の配線を配線層の増加無しに、分路配線と同一の配線層内に配置できる半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体記憶装置は、セルトランジスタのソース、ドレインに強誘電体キャパシタの両端をそれぞれ接続してユニットセルを形成し、このユニットセルを複数個直列接続したメモリセル群と、前記メモリセル群のセルトランジスタのゲートに接続された複数のゲート配線と、前記ゲート配線と異なる層に前記ゲート配線と平行に配置され、それぞれ対応する前記ゲート配線に接続された複数の分路配線とを具備し、前記ゲート配線の配線幅と配線間隔との和が、前記分路配線の配線幅と配線間隔との和と異なることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体記憶装置の一種である強誘電体メモリについて説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２１】
［第１の実施の形態］
まず、この発明の第１の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリについて説明する。このＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタ（Ｔ）のソースとドレインとの間に強誘電体キャパシタ（Ｃ）の両端を接続し、これをユニットセルとし、このユニットセルを複数直列に接続したものである。
【００２２】
図１は、第１の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリのメモリブロックのレイアウトを示すパターン図である。ここでは、８個のユニットセルが直列に接続されており、各ユニットセルのセルトランジスタはワード線（ゲート配線）ＷＬ０〜ＷＬ７を有している。
【００２３】
前記メモリセルブロックには、図１に示すように、ゲート絶縁膜上に形成されたワード線ＷＬ０（ＧＣ）〜ＷＬ７（ＧＣ）が右から順に配置されている。ワード線ＷＬ０（ＧＣ）の右側には、ブロック選択トランジスタのゲート配線であるブロック選択信号線ＢＳ０（ＧＣ）、ＢＳ１（ＧＣ）が配置されている。
【００２４】
前記ワード線ＷＬ０（ＧＣ）〜ＷＬ７（ＧＣ）、及びＢＳ０（ＧＣ）、ＢＳ１（ＧＣ）の上方には、第３層目の配線Ｍ３からなる分路配線ＷＬ０（Ｍ３）〜ＷＬ７（Ｍ３）、及びＢＳ０（Ｍ３）、ＢＳ１（Ｍ３）が配置されている。ワード線ＷＬ７（Ｍ３）の左側には、プレート線ＰＬ（Ｍ３）が配置されている。さらに、ワード線ＷＬ０（ＧＣ）〜ＷＬ７（ＧＣ）と直交する方向には、ビット線ＢＬ、／ＢＬが配置されている。そして、ワード線ＷＬ０（ＧＣ）〜ＷＬ７（ＧＣ）と分路配線ＷＬ０（Ｍ３）〜ＷＬ７（Ｍ３）との間には、強誘電体キャパシタＣが配置されている。
【００２５】
次に、前記メモリセルブロックの断面構造を説明する。
【００２６】
図２（ａ）は、図１に示した強誘電体メモリが有するメモリセルブロックの２Ａ−２Ａ線に沿った断面図である。
【００２７】
図２（ａ）に示すように、半導体基板１１には、ソース及びドレイン領域１２が複数個形成されている。これらソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線（ゲート配線）ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロック選択信号線（ゲート配線）ＢＳ０、ＢＳ１、がそれぞれ形成されている。
【００２８】
前記ワード線ＷＬ０〜ＷＬ７の上方、及びブロック選択信号線ＢＳ０、ＢＳ１の上方には、層間絶縁膜１３を介してメタル材などからなる第１層目の配線Ｍ１が形成されている。セルトランジスタのソース及びドレイン領域１２と配線Ｍ１との間には、強誘電体キャパシタＣが形成されている。ワード線ＷＬ７の左側には、第１層目の配線Ｍ１からなるプレート線ＰＬが形成されている。
【００２９】
また、ブロック選択トランジスタのソース及びドレイン領域１２と配線Ｍ１との間には、コンタクトプラグＰ１が形成されている。セルトランジスタのソース及びドレイン領域１２と配線Ｍ１との間には、コンタクトプラグＰ２が形成されている。さらに、メモリセルブロックの左端のセルトランジスタのソース及びドレイン領域１２とプレート線ＰＬ（配線Ｍ１）との間には、コンタクトプラグＰ３が形成されている。
【００３０】
また、前記配線Ｍ１上には、メタル材などからなる第２層目の配線Ｍ２が形成されている。ここでの配線Ｍ２はビット線ＢＬであり、このビット線ＢＬはブロック選択トランジスタのソース及びドレイン領域１２に接続された配線Ｍ１に、コンタクトプラグＰ４により接続されている。さらに、前記配線Ｍ２上には、メタル材などからなる第３層目の配線Ｍ３が形成されている。これら配線Ｍ３は、右から順にブロック選択信号線ＢＳ１、信号線ＭＢＳ、ブロック選択信号線ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬにそれぞれ接続されており、分路配線を形成している。前記信号線ＭＢＳは、ブロック選択トランジスタを制御する制御回路（図示せず）に接続される信号線であり、ブロック選択信号線ＢＳ０とＢＳ１との間に配置されている。
【００３１】
また、図２（ｂ）は、図１に示した強誘電体メモリが有するメモリセルブロックの２Ｂ−２Ｂ線に沿った断面図である。図２（ｂ）では、ゲート配線（ワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０、ＢＳ１）と、異なる層に形成された３つの配線Ｍ１、Ｍ２、Ｍ３、及びコンタクトプラグを示している。
【００３２】
図２（ｂ）に示すように、半導体基板１１には、前述と同様にソース及びドレイン領域１２が複数個形成されている。これらソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロック選択信号線ＢＳ０、ＢＳ１がそれぞれ形成されている。ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同一の第１の配線ピッチで配列されている。
【００３３】
前記ワード線ＷＬ０〜ＷＬ７上、及びブロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介して形成されている。
【００３４】
前記ワード線ＷＬ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１と、配線Ｍ１との間には、これらをそれぞれ接続するコンタクトプラグＰ５が形成されている。これらコンタクトプラグＰ５は、ワード線ＷＬ０〜ＷＬ７及びブロック選択線ＢＳ０、ＢＳ１の直上にそれぞれ形成されており、これらコンタクトプラグＰ５のそれぞれがほぼ同一の前記第１の配線ピッチで配列されている。
【００３５】
前記配線Ｍ１と配線Ｍ２との間には、これらをそれぞれ接続するコンタクトプラグＰ６が形成されている。これらコンタクトプラグＰ６のうち、メモリセルブロックの中央部に位置するワード線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ６は、ワード線ＷＬ３、ＷＬ４の上方でそれぞれほぼ直上に形成されている。
【００３６】
前記ワード線ＷＬ３の右側に形成されるコンタクトプラグＰ６は、ワード線ＷＬ３に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。同様に、ワード線ＷＬ４の左側に形成されるコンタクトプラグＰ６は、ワード線ＷＬ４に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。
【００３７】
前記配線Ｍ２と配線Ｍ３との間には、これらをそれぞれ接続するコンタクトプラグＰ７が形成されている。これらコンタクトプラグＰ７のうち、メモリセルブロックの中央部に位置するワード線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ７は、ワード線ＷＬ３、ＷＬ４の上方でそれぞれほぼ直上に形成されている。そして、ワード線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ７以外のコンタクトプラグＰ７は、ワード線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ７を中心に集まるように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで配列されている。このようにして、配線Ｍ３は、ワード線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッチよりも短い第２の配線ピッチで配列されている。これら配線Ｍ３は、右から順にブロック選択信号線ＢＳ１、信号線ＭＢＳ、ブロック選択信号線ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬにそれぞれ接続されている。
【００３８】
以上のような構成により、ワード線（ゲート配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッチで配列された分路配線を、配線Ｍ３を用いて形成することができる。
【００３９】
この第１の実施の形態では、最上層に形成される配線Ｍ３をゲート配線と平行にレイアウトする。さらに、図２（ａ）に示すように、配線Ｍ３がセルトランジスタ上を通過し、複数のメモリセルブロックを通過するごとに、図２（ｂ）で示すように、配線Ｍ３とゲート配線と接続させる。ゲート配線と最上層の配線Ｍ３との間にある配線Ｍ１、Ｍ２は、図２（ｂ）に示すように、配線Ｍ３とゲート配線とを接続するための通過配線として用いている。このような構成により、配線Ｍ３の配線ピッチ（配線幅＋配線間隔）を、ゲート配線の配線ピッチと異なるものに変えることができる。ここでは、配線Ｍ３の配線ピッチを、ゲート配線の配線ピッチよりも短いピッチに変更した例を示した。これにより、分路配線Ｍ３の配線幅の設定の自由度が高くなる。また、別の用途の配線を形成するためのスペースを確保できる。
【００４０】
また、図２（ｂ）に示すように、配線Ｍ３の配線ピッチをゲート配線の配線ピッチよりも短いピッチに変えることによって、ブロック選択トランジスタを制御する制御回路（図示せず）に接続される信号線ＭＢＳを、ブロック選択信号線ＢＳ０とＢＳ１との間に配置できるようになる。
【００４１】
図３（ａ）は、図１に示したメモリセルブロックのレイアウトを示すパターン図である。図３（ｂ）は、前記メモリセルブロックの第３の配線Ｍ３のパターン図であり、図３（ｃ）は前記メモリセルブロックのゲート配線（ワード線、ブロック選択信号線）のパターン図である。
【００４２】
これらの図より、ゲート配線ＧＣの配線ピッチＸよりも、配線Ｍ３の配線ピッチＹの方が小さいことがわかる。また、図３（ｂ）に示すように、ゲート配線ＧＣの分路配線である配線Ｍ３の配線ピッチＹをゲート配線ＧＣの配線ピッチＸよりも小さくすることによって、配線Ｍ３にて形成されるプレート線ＰＬの配線幅を太くすることができる。
【００４３】
次に、前記強誘電体メモリにおける隣接配置されたメモリセルブロック間の断面構造を説明する。
【００４４】
また、図４（ａ）は、図１に示した強誘電体メモリの４Ａ−４Ａ線に沿った断面図であり、隣接するメモリセルブロック間の断面を示すものである。
【００４５】
図４（ａ）に示すように、半導体基板１１には、ソースまたはドレイン領域１２がそれぞれ形成されている。ソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線ＷＬ７、ワード線ＷＬ１５がそれぞれ形成されている。ワード線ＷＬ７は一方のメモリセルブロックのワード線であり、ワード線ＷＬ１５は前記一方のメモリセルブロックに隣接する他方のメモリセルブロックのワード線である。
【００４６】
前記ゲート配線ＷＬ７、ＷＬ１５上には、層間絶縁膜１３を介して強誘電体キャパシタＣ１、Ｃ２がそれぞれ形成されている。これら強誘電体キャパシタＣ１、Ｃ２上には、下から順に配線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介して形成されている。そして、第３層目の配線Ｍ３にてプレート線ＰＬ、／ＰＬが形成されている。
【００４７】
ここで図４（ｂ）に、プレート線ＰＬ、／ＰＬを第１層目の配線Ｍ１にて形成した場合の断面図を示す。この図に示すように、プレート線ＰＬ、／ＰＬを配線Ｍ１にて形成した場合、２つの強誘電体キャパシタＣ１、Ｃ２の各々の電極に接続された２つの配線Ｍ１間にプレート線ＰＬが配置されるため、隣接するメモリセルブロック間の距離が図４（ａ）に示した構成に比べて長くなってしまう。
【００４８】
これら図４（ａ）及び図４（ｂ）からわかるように、配線Ｍ３にてプレート線ＰＬを形成し、このプレート線ＰＬがセルトランジスタ上を通過するように配置することにより、プレート線ＰＬの配線幅を細くすることなく、隣接するメモリセルブロック間の距離を縮小することができる。この結果、複数のメモリセルブロックが配列されるメモリセルアレイのサイズを小さくすることができる。
【００４９】
以上説明したようにこの第２の実施の形態では、分路配線の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の信号遅延に応じて分路配線の配線幅を調節できる。さらに、分路配線以外の配線を、配線層を増加することなく、分路配線と同一の配線層内に配置できる。
【００５０】
［第２の実施の形態］
次に、この発明の第２の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリについて説明する。前記第１の実施の形態では配線Ｍ３にて分路配線を形成する際、ワード線ＷＬ０〜ＷＬ７の中央部であるＷＬ３またはＷＬ４を基準にして分路配線を配列したが、この第２の実施の形態では、右端のワード線ＷＬ０を基準にして配線Ｍ３からなる分路配線を形成する例を示す。
【００５１】
図５は、第２の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリが有するメモリセルブロックの断面図である。この図は、図１中の２Ａ−２Ａ線に沿った断面を示している。
【００５２】
図５に示すように、半導体基板１１には、前述と同様にソース及びドレイン領域１２が複数個形成されている。これらソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線（ゲート線）ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロック選択信号線（ゲート線）ＢＳ０、ＢＳ１がそれぞれ形成されている。ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同一の第１の配線ピッチで配列されている。
【００５３】
前記ワード配線ＷＬ０〜ＷＬ７上、及びブロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介して形成されている。
【００５４】
前記ワード線ＷＬ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１と、配線Ｍ１との間には、これらをそれぞれ接続するコンタクトプラグＰ５が形成されている。これらコンタクトプラグＰ５は、ワード線ＷＬ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１の直上にそれぞれ形成されており、これらコンタクトプラグＰ５のそれぞれがほぼ同一の前記第１の配線ピッチで配列されている。
【００５５】
前記配線Ｍ１と配線Ｍ２との間には、これらをそれぞれ接続するコンタクトプラグＰ６が形成されている。これらコンタクトプラグＰ６のうち、メモリセルブロックの右端に位置するワード線ＷＬ０に接続されるコンタクトプラグＰ６は、ワード線ＷＬ０の上方でほぼ直上に形成されている。その他のコンタクトプラグＰ６は、ワード線ＷＬ０に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。
【００５６】
前記配線Ｍ２と配線Ｍ３との間には、これらをそれぞれ接続するコンタクトプラグＰ７が形成されている。これらコンタクトプラグＰ７のうち、メモリセルブロックの右端に位置するワード線ＷＬ０に接続されるコンタクトプラグＰ７は、ワード線ＷＬ０の上方でほぼ直上に形成されている。その他のコンタクトプラグＰ７は、ワード線ＷＬ０に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで配列されている。このようにして、配線Ｍ３は、ワード線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッチよりも短い第２の配線ピッチで配列されている。これら配線Ｍ３は、右から順にブロック選択信号線ＢＳ１、ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬにそれぞれ接続されている。
【００５７】
以上のような構成により、ワード線（ゲート配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッチで配列された分路配線を、配線Ｍ３を用いて形成することができる。この例では、図５に示すように、配線Ｍ３の配線ピッチを変えることによって、プレート線ＰＬの配線幅を太くすることができる。
【００５８】
この第２の実施の形態では、最上層に形成される配線Ｍ３をゲート配線と平行にレイアウトする。さらに、図５に示すように、配線Ｍ１、Ｍ２及びコンタクトプラグを介して、複数のゲート配線と複数の配線Ｍ３とをそれぞれ接続させる。このような構成により、配線Ｍ３の配線ピッチ（配線幅＋配線間隔）を、ゲート配線の配線ピッチと異なるものに変えることが可能となる。ここでは、配線Ｍ３の配線ピッチを、ゲート配線の配線ピッチよりも短いピッチに変更した例を示した。これにより、分路配線Ｍ３の配線幅の設定の自由度が高くなる。また、別の用途の配線を形成するためのスペースを確保できる。
【００５９】
図６は、前記第２の実施の形態のメモリセルブロックのレイアウトを示すパターン図である。
【００６０】
図６に示すように、右から順にゲート配線であるブロック選択信号線ＢＳ１、ＢＳ０、及びワード線ＷＬ０〜ＷＬ７が配置されている。さらに、右から順に配線Ｍ３であるブロック選択信号線ＢＳ１、ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬが配置されている。
【００６１】
この図６より、ゲート配線の配線ピッチよりも、配線Ｍ３の配線ピッチの方が小さいことがわかる。また、ゲート配線の分路配線である配線Ｍ３の配線ピッチを、ゲート配線の配線ピッチよりも小さくすることによって、配線Ｍ３にて形成されるプレート線ＰＬの配線幅を太くすることができる。
【００６２】
以上説明したようにこの第２の実施の形態では、分路配線の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の遅延に応じて分路配線の配線幅を調節できる。さらに、分路配線以外の配線を、配線層を増加することなく、分路配線と同一の配線層内に配置できる。
【００６３】
［第３の実施の形態］
次に、この発明の第３の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリについて説明する。前記第１の実施の形態では第３層目の配線Ｍ３にて分路配線を形成したが、この第３の実施の形態では、第２層目の配線Ｍ２にて分路配線を形成する例を示す。
【００６４】
図７は、第３の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリが有するメモリセルブロックの断面図である。この図は、図１中の２Ａ−２Ａ線に沿った断面を示している。
【００６５】
前記第１の実施の形態では、３つの配線層のうちの最上層の配線Ｍ３をゲート配線と接続させて分路配線に用いたが、この第３の実施の形態は、最上層の配線層Ｍ３よりも１つ下の配線Ｍ２をゲート配線と接続させて分路配線に用いる例である。
【００６６】
図７に示すように、半導体基板１１には、前述と同様にソース及びドレイン領域１２が複数個形成されている。これらソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロック選択線ＢＳ０、ＢＳ１がそれぞれ形成されている。ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同一の第１の配線ピッチで配列されている。
【００６７】
前記ワード配線ＷＬ０〜ＷＬ７上、及びブロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介して順に形成されている。
【００６８】
前記ブロック選択信号線ＢＳ０、ＢＳ１及びワード線ＷＬ０〜ＷＬ７と配線Ｍ１との間には、これらをそれぞれ接続するコンタクトプラグＰ５が形成されている。これらコンタクトプラグＰ５は、ワード線ＷＬ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１の直上にそれぞれ形成されており、これらコンタクトプラグＰ５のそれぞれがほぼ同一の前記第１の配線ピッチで配列されている。
【００６９】
前記配線Ｍ１と配線Ｍ２との間には、これらをそれぞれ接続するコンタクトプラグＰ６が形成されている。これらコンタクトプラグＰ６のうち、メモリセルブロックの中央部に位置するワード線ＷＬ４に接続されるコンタクトプラグＰ６は、ワード線ＷＬ４の上方でほぼ直上に形成されている。
【００７０】
前記ワード線ＷＬ４の右側に形成されるコンタクトプラグＰ６は、ワード線ＷＬ４に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。同様に、ワード線ＷＬ４の左側に形成されるコンタクトプラグＰ６は、ワード線ＷＬ４に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。そして、図７に示すように、これらコンタクトプラグＰ６に接続された配線Ｍ２は、ワード線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッチよりも短い第２の配線ピッチで配列されている。
【００７１】
以上のような構成により、ワード線（ゲート配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッチで配列された分路配線を、配線Ｍ２を用いて形成することができる。
【００７２】
この第３の実施の形態では、第２層目に形成される配線Ｍ２をゲート配線と平行にレイアウトする。さらに、配線Ｍ２がセルトランジスタ上を通過し、複数のメモリセルブロックを通過するごとに、図７に示すように、配線Ｍ２とゲート配線と接続させる。ゲート配線と配線Ｍ２との間にある配線Ｍ１は、ゲート配線と配線Ｍ２とを接続するための通過配線として用いている。このような構成により、配線Ｍ２の配線ピッチ（配線幅＋配線間隔）を、ゲート配線の配線ピッチと異なるものに変えることができる。ここでは、配線Ｍ２の配線ピッチを、ゲート配線の配線ピッチよりも短いピッチに変更した例を示した。これにより、分路配線Ｍ２の配線幅の設定の自由度が高くなる。また、別の用途の配線を形成するためのスペースを確保できる。
【００７３】
また、配線Ｍ２の配線ピッチを変えることによって、ブロック選択トランジスタを制御する制御回路（図示せず）に接続される信号線ＭＢＳを、ブロック選択信号線ＢＳ０とＢＳ１との間に配置することができる。
【００７４】
以上説明したようにこの第３の実施の形態では、分路配線Ｍ２の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の信号遅延に応じて分路配線の配線幅を調節できる。さらに、分路配線以外の配線を、配線層を増加することなく、分路配線と同一の配線層内に配置できる。
【００７５】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【００７６】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００７７】
【発明の効果】
以上述べたようにこの発明によれば、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、分路配線の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の信号遅延に応じて分路配線の配線幅を調節でき、さらに分路配線以外の配線を配線層の増加無しに、分路配線と同一の配線層内に配置できる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリのメモリブロックのレイアウトを示すパターン図である。
【図２】（ａ）は図１に示した強誘電体メモリが有するメモリセルブロックの２Ａ−２Ａ線に沿った断面図であり、（ｂ）は前記メモリセルブロックの２Ｂ−２Ｂ線に沿った断面図である。
【図３】（ａ）は図１に示した強誘電体メモリが有するメモリセルブロックのレイアウトの一部を示すパターン図であり、（ｂ）は前記メモリセルブロックの第３の配線Ｍ３のパターン図であり、（ｃ）は前記メモリセルブロックのゲート配線（ワード線、ブロック選択信号線）のパターン図である。
【図４】（ａ）は図１に示した強誘電体メモリの４Ａ−４Ａ線に沿ったメモリセルブロック間の断面図であり、（ｂ）はプレート線を第１層目の配線Ｍ１にて形成した場合のメモリセルブロック間の断面図である。
【図５】この発明の第２の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリが有するメモリセルブロックの断面図である。
【図６】前記第２の実施の形態の強誘電体メモリが有するメモリセルブロックのレイアウトを示すパターン図である。
【図７】この発明の第３の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリが有するメモリセルブロックの断面図である。
【図８】（ａ）は従来のＴＣ並列ユニット直列接続型強誘電体メモリセルブロックのメモリセルブロックの回路図であり、（ｂ）は前記メモリセルブロックのレイアウトを示すパターン図である。
【図９】（ａ）は従来の他のＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルブロックの回路図であり、（ｂ）は従来の方法で分路配線を形成した場合の前記メモリセルブロックの断面図である。
【符号の説明】
１１…半導体基板
１２…ソース及びドレイン領域
１３…層間絶縁膜
ＢＬ、／ＢＬ…ビット線
ＢＳ０、ＢＳ１…ブロック選択信号線（ゲート配線）
Ｃ、Ｃ１、Ｃ２…強誘電体キャパシタ
Ｍ１…第１層目の配線
Ｍ２…第２層目の配線
Ｍ３…第３層目の配線
ＭＢＳ…信号線
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７…コンタクトプラグ
ＰＬ、／ＰＬ…プレート線
ＷＬ０〜ＷＬ７…ワード線（ゲート配線）
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に強誘電体メモリに関するものである。
【０００２】
【従来の技術】
近年、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、不揮発性のＭＲＯＭ（ＭａｓｋＲＯＭ）、ＦｌａｓｈＥＥＰＲＯＭ、及び強誘電体メモリ等が市場に出まわっている。
【０００３】
強誘電体メモリは、強誘電体の持つ特性の一つであるヒステリシス特性を利用し、強誘電体キャパシタの異なる二つの残留分極の大きさによって二値データを不揮発に記憶する。従来の強誘電体メモリを構成するメモリセルは、一般に、ＤＲＡＭと同様に強誘電体キャパシタとトランジスタを直列接続して形成される。
【０００４】
しかし、強誘電体メモリではＤＲＡＭと異なり、残留分極量でデータを保持するため、信号電荷をビット線に読み出すには、プレート線を駆動することが必要である。このため、強誘電体メモリでは、プレート線を駆動するためのプレート線駆動回路が必要となる。プレート線駆動回路を配置する場合、従来の強誘電体メモリでは、ＤＲＡＭと同じ構造を有しているため、各プレート線に対して各々プレート線駆動回路を配置しなければならない。この結果、メモリ回路形成領域においてプレート線駆動回路が大きな面積を占めることになる。
【０００５】
これに対して、プレート線駆動回路の面積を小さくできる強誘電体メモリのセルアレイ方式が提案されている（Ｄ．Ｔａｋａｓｈｉｍａ ｅｔ ａｌ． ， “Ｈｉｇｈ−ｄｅｎｓｉｔｙ ｃｈａｉｎ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ｍｅｍｏｒｙ （ＣＦｅＲＡＭ）” ｉｎ ｐｒｏｃ．ＶＬＳＩ Ｓｙｍｐ． Ｊｕｎｅ １９９７，ｐｐ．８３−８４）。この提案は以下のようなものである。セルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットセルを構成し、このユニットセルを複数直列接続してメモリセルブロックを構成するものである。このように構成された強誘電体メモリを、以下、ＴＣ並列ユニット直列接続型強誘電体メモリという。
【０００６】
前記ＴＣ並列ユニット直列接続型強誘電体メモリでは、例えば８個のユニットセルでプレート線駆動回路を共有できるため、複数のメモリセルブロックから構成されるメモリセルアレイを高集積化することができる。
【０００７】
図８（ａ）は、従来の前記ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルアレイの回路図を示し、図８（ｂ）はこのメモリセルアレイのレイアウトを示すパターン図である。
【０００８】
前記ユニットセルＭＣは、セルトランジスタＴと強誘電体キャパシタＣの並列接続により構成されている。このようなユニットセルＭＣが図８（ａ）に示す例では８個直列接続されて、メモリセルブロックＭＣＢ０が構成される。ここでは、一対のビット線ＢＬ、／ＢＬに接続される２つのメモリセルブロックＭＣＢ０、ＭＣＢ１を示している
前記メモリセルブロックＭＣＢ０の一端には、ブロック選択トランジスタＢＳＴ０を介してビット線ＢＬに接続され、このメモリセルブロックＭＣＢ０の他端には、プレート線ＰＬが接続される。メモリセルブロックＭＣＢ１の一端には、ブロック選択トランジスタＢＳＴ１を介してビット線／ＢＬに接続され、このメモリセルブロックＭＣＢ１の他端には、プレート線／ＰＬが接続されている。
【０００９】
各メモリセルブロックＭＣＢ０、ＭＣＢ１のセルトランジスタのゲートには、ワード線ＷＬ０〜ＷＬ７がそれぞれ接続される。なお、ブロック選択トランジスタＢＳＴ０，ＢＳＴ１のゲートには、ブロック選択信号線ＢＳ０、ＢＳ１がそれぞれ接続されている。
【００１０】
図８（ｂ）に示すように、プレート線ＰＬ，／ＰＬ、ワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０，ＢＳ１を縦方向に配線している。これにより、前述したそれぞれの配線を、各メモリセルブロックＭＣＢ０、ＭＣＢ１で共有することが可能となる。
【００１１】
図８（ａ）に示したＴＣ並列ユニット直列接続型強誘電体メモリは、複数のメモリセルブロックでプレート線ＰＬ，／ＰＬ、ワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０，ＢＳ１、及びそれぞれの信号の制御回路を共有化している。このように、プレート線ＰＬ，／ＰＬ、ワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０，ＢＳ１に接続されるメモリセルブロック数を多くすることにより、この強誘電体メモリのチップサイズは小さくなる。しかしその一方で、前述したそれぞれの配線の遅延が大きくなるという問題が生じる。
【００１２】
そこで現在、この問題を解決するために、遅延の大きい配線や、流れる電流値が大きい配線（以下、本配線）に対して、他層に形成された配線（以下、分路配線）を平行に配置し、ある一定距離ごとに本配線と分路配線との間を接続する方法が用いられている。
【００１３】
以下に、このような本配線と分路配線を有するＴＣ並列ユニット直列接続型強誘電体メモリについて説明する。
【００１４】
図９（ａ）は、従来の前記ＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルブロックの回路図であり、図９（ｂ）は従来の方法で分路配線を形成した場合の前記メモリセルブロックの断面図を示す。
【００１５】
この断面図は、ソース及びドレイン拡散層１０１、ゲート配線１０２、プレート線１０３、コンタクトプラグ１０４、及びゲート配線１０２の分路配線１０５を模式的に示したものである。プレート線１０３とゲート配線１０２の分路配線１０５には、同一層の配線を用いている。前記ゲート配線１０２は、図９（ａ）に示した回路図のワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０，ＢＳ１にそれぞれ対応している。なお、強誘電体キャパシタの断面構造は省略した。
【００１６】
【発明が解決しようとする課題】
従来では、図９（ｂ）に示したように、ゲート配線１０２の一つ上の層の配線を用いてゲート配線１０２の分路配線１０５をつくる方式が取られている。この方式では、ゲート配線１０２と分路配線１０５とをコンタクトプラグで接続する都合上、分路配線１０５の配線ピッチ（配線幅＋配線間隔）がゲート配線１０２の配線ピッチと同じになる。このため、ゲート配線１０２に流れる電流値に応じて、分路配線１０５の配線幅を自由に変えることができない。
【００１７】
また、分路配線１０５と同一の層に形成されたプレート線１０３に関して、ＲＣによる配線遅延やエレクトロマイグレーションの問題を防ぐために、プレート線１０３の配線幅を太くすることは、直ちにメモリブロックサイズの増大を招くことになる。
【００１８】
そこでこの発明は、前記課題に鑑みてなされたものであり、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、分路配線の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の信号遅延に応じて分路配線の配線幅を調節でき、さらに分路配線以外の配線を配線層の増加無しに、分路配線と同一の配線層内に配置できる半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体記憶装置は、セルトランジスタのソース、ドレインに強誘電体キャパシタの両端をそれぞれ接続してユニットセルを形成し、このユニットセルを複数個直列接続したメモリセル群と、前記メモリセル群のセルトランジスタのゲートに接続された複数のゲート配線と、前記ゲート配線と異なる層に前記ゲート配線と平行に配置され、それぞれ対応する前記ゲート配線に接続された複数の分路配線とを具備し、前記ゲート配線の配線幅と配線間隔との和が、前記分路配線の配線幅と配線間隔との和と異なることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体記憶装置の一種である強誘電体メモリについて説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２１】
［第１の実施の形態］
まず、この発明の第１の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリについて説明する。このＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタ（Ｔ）のソースとドレインとの間に強誘電体キャパシタ（Ｃ）の両端を接続し、これをユニットセルとし、このユニットセルを複数直列に接続したものである。
【００２２】
図１は、第１の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリのメモリブロックのレイアウトを示すパターン図である。ここでは、８個のユニットセルが直列に接続されており、各ユニットセルのセルトランジスタはワード線（ゲート配線）ＷＬ０〜ＷＬ７を有している。
【００２３】
前記メモリセルブロックには、図１に示すように、ゲート絶縁膜上に形成されたワード線ＷＬ０（ＧＣ）〜ＷＬ７（ＧＣ）が右から順に配置されている。ワード線ＷＬ０（ＧＣ）の右側には、ブロック選択トランジスタのゲート配線であるブロック選択信号線ＢＳ０（ＧＣ）、ＢＳ１（ＧＣ）が配置されている。
【００２４】
前記ワード線ＷＬ０（ＧＣ）〜ＷＬ７（ＧＣ）、及びＢＳ０（ＧＣ）、ＢＳ１（ＧＣ）の上方には、第３層目の配線Ｍ３からなる分路配線ＷＬ０（Ｍ３）〜ＷＬ７（Ｍ３）、及びＢＳ０（Ｍ３）、ＢＳ１（Ｍ３）が配置されている。ワード線ＷＬ７（Ｍ３）の左側には、プレート線ＰＬ（Ｍ３）が配置されている。さらに、ワード線ＷＬ０（ＧＣ）〜ＷＬ７（ＧＣ）と直交する方向には、ビット線ＢＬ、／ＢＬが配置されている。そして、ワード線ＷＬ０（ＧＣ）〜ＷＬ７（ＧＣ）と分路配線ＷＬ０（Ｍ３）〜ＷＬ７（Ｍ３）との間には、強誘電体キャパシタＣが配置されている。
【００２５】
次に、前記メモリセルブロックの断面構造を説明する。
【００２６】
図２（ａ）は、図１に示した強誘電体メモリが有するメモリセルブロックの２Ａ−２Ａ線に沿った断面図である。
【００２７】
図２（ａ）に示すように、半導体基板１１には、ソース及びドレイン領域１２が複数個形成されている。これらソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線（ゲート配線）ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロック選択信号線（ゲート配線）ＢＳ０、ＢＳ１、がそれぞれ形成されている。
【００２８】
前記ワード線ＷＬ０〜ＷＬ７の上方、及びブロック選択信号線ＢＳ０、ＢＳ１の上方には、層間絶縁膜１３を介してメタル材などからなる第１層目の配線Ｍ１が形成されている。セルトランジスタのソース及びドレイン領域１２と配線Ｍ１との間には、強誘電体キャパシタＣが形成されている。ワード線ＷＬ７の左側には、第１層目の配線Ｍ１からなるプレート線ＰＬが形成されている。
【００２９】
また、ブロック選択トランジスタのソース及びドレイン領域１２と配線Ｍ１との間には、コンタクトプラグＰ１が形成されている。セルトランジスタのソース及びドレイン領域１２と配線Ｍ１との間には、コンタクトプラグＰ２が形成されている。さらに、メモリセルブロックの左端のセルトランジスタのソース及びドレイン領域１２とプレート線ＰＬ（配線Ｍ１）との間には、コンタクトプラグＰ３が形成されている。
【００３０】
また、前記配線Ｍ１上には、メタル材などからなる第２層目の配線Ｍ２が形成されている。ここでの配線Ｍ２はビット線ＢＬであり、このビット線ＢＬはブロック選択トランジスタのソース及びドレイン領域１２に接続された配線Ｍ１に、コンタクトプラグＰ４により接続されている。さらに、前記配線Ｍ２上には、メタル材などからなる第３層目の配線Ｍ３が形成されている。これら配線Ｍ３は、右から順にブロック選択信号線ＢＳ１、信号線ＭＢＳ、ブロック選択信号線ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬにそれぞれ接続されており、分路配線を形成している。前記信号線ＭＢＳは、ブロック選択トランジスタを制御する制御回路（図示せず）に接続される信号線であり、ブロック選択信号線ＢＳ０とＢＳ１との間に配置されている。
【００３１】
また、図２（ｂ）は、図１に示した強誘電体メモリが有するメモリセルブロックの２Ｂ−２Ｂ線に沿った断面図である。図２（ｂ）では、ゲート配線（ワード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０、ＢＳ１）と、異なる層に形成された３つの配線Ｍ１、Ｍ２、Ｍ３、及びコンタクトプラグを示している。
【００３２】
図２（ｂ）に示すように、半導体基板１１には、前述と同様にソース及びドレイン領域１２が複数個形成されている。これらソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロック選択信号線ＢＳ０、ＢＳ１がそれぞれ形成されている。ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同一の第１の配線ピッチで配列されている。
【００３３】
前記ワード線ＷＬ０〜ＷＬ７上、及びブロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介して形成されている。
【００３４】
前記ワード線ＷＬ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１と、配線Ｍ１との間には、これらをそれぞれ接続するコンタクトプラグＰ５が形成されている。これらコンタクトプラグＰ５は、ワード線ＷＬ０〜ＷＬ７及びブロック選択線ＢＳ０、ＢＳ１の直上にそれぞれ形成されており、これらコンタクトプラグＰ５のそれぞれがほぼ同一の前記第１の配線ピッチで配列されている。
【００３５】
前記配線Ｍ１と配線Ｍ２との間には、これらをそれぞれ接続するコンタクトプラグＰ６が形成されている。これらコンタクトプラグＰ６のうち、メモリセルブロックの中央部に位置するワード線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ６は、ワード線ＷＬ３、ＷＬ４の上方でそれぞれほぼ直上に形成されている。
【００３６】
前記ワード線ＷＬ３の右側に形成されるコンタクトプラグＰ６は、ワード線ＷＬ３に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。同様に、ワード線ＷＬ４の左側に形成されるコンタクトプラグＰ６は、ワード線ＷＬ４に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。
【００３７】
前記配線Ｍ２と配線Ｍ３との間には、これらをそれぞれ接続するコンタクトプラグＰ７が形成されている。これらコンタクトプラグＰ７のうち、メモリセルブロックの中央部に位置するワード線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ７は、ワード線ＷＬ３、ＷＬ４の上方でそれぞれほぼ直上に形成されている。そして、ワード線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ７以外のコンタクトプラグＰ７は、ワード線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ７を中心に集まるように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで配列されている。このようにして、配線Ｍ３は、ワード線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッチよりも短い第２の配線ピッチで配列されている。これら配線Ｍ３は、右から順にブロック選択信号線ＢＳ１、信号線ＭＢＳ、ブロック選択信号線ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬにそれぞれ接続されている。
【００３８】
以上のような構成により、ワード線（ゲート配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッチで配列された分路配線を、配線Ｍ３を用いて形成することができる。
【００３９】
この第１の実施の形態では、最上層に形成される配線Ｍ３をゲート配線と平行にレイアウトする。さらに、図２（ａ）に示すように、配線Ｍ３がセルトランジスタ上を通過し、複数のメモリセルブロックを通過するごとに、図２（ｂ）で示すように、配線Ｍ３とゲート配線と接続させる。ゲート配線と最上層の配線Ｍ３との間にある配線Ｍ１、Ｍ２は、図２（ｂ）に示すように、配線Ｍ３とゲート配線とを接続するための通過配線として用いている。このような構成により、配線Ｍ３の配線ピッチ（配線幅＋配線間隔）を、ゲート配線の配線ピッチと異なるものに変えることができる。ここでは、配線Ｍ３の配線ピッチを、ゲート配線の配線ピッチよりも短いピッチに変更した例を示した。これにより、分路配線Ｍ３の配線幅の設定の自由度が高くなる。また、別の用途の配線を形成するためのスペースを確保できる。
【００４０】
また、図２（ｂ）に示すように、配線Ｍ３の配線ピッチをゲート配線の配線ピッチよりも短いピッチに変えることによって、ブロック選択トランジスタを制御する制御回路（図示せず）に接続される信号線ＭＢＳを、ブロック選択信号線ＢＳ０とＢＳ１との間に配置できるようになる。
【００４１】
図３（ａ）は、図１に示したメモリセルブロックのレイアウトを示すパターン図である。図３（ｂ）は、前記メモリセルブロックの第３の配線Ｍ３のパターン図であり、図３（ｃ）は前記メモリセルブロックのゲート配線（ワード線、ブロック選択信号線）のパターン図である。
【００４２】
これらの図より、ゲート配線ＧＣの配線ピッチＸよりも、配線Ｍ３の配線ピッチＹの方が小さいことがわかる。また、図３（ｂ）に示すように、ゲート配線ＧＣの分路配線である配線Ｍ３の配線ピッチＹをゲート配線ＧＣの配線ピッチＸよりも小さくすることによって、配線Ｍ３にて形成されるプレート線ＰＬの配線幅を太くすることができる。
【００４３】
次に、前記強誘電体メモリにおける隣接配置されたメモリセルブロック間の断面構造を説明する。
【００４４】
また、図４（ａ）は、図１に示した強誘電体メモリの４Ａ−４Ａ線に沿った断面図であり、隣接するメモリセルブロック間の断面を示すものである。
【００４５】
図４（ａ）に示すように、半導体基板１１には、ソースまたはドレイン領域１２がそれぞれ形成されている。ソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線ＷＬ７、ワード線ＷＬ１５がそれぞれ形成されている。ワード線ＷＬ７は一方のメモリセルブロックのワード線であり、ワード線ＷＬ１５は前記一方のメモリセルブロックに隣接する他方のメモリセルブロックのワード線である。
【００４６】
前記ゲート配線ＷＬ７、ＷＬ１５上には、層間絶縁膜１３を介して強誘電体キャパシタＣ１、Ｃ２がそれぞれ形成されている。これら強誘電体キャパシタＣ１、Ｃ２上には、下から順に配線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介して形成されている。そして、第３層目の配線Ｍ３にてプレート線ＰＬ、／ＰＬが形成されている。
【００４７】
ここで図４（ｂ）に、プレート線ＰＬ、／ＰＬを第１層目の配線Ｍ１にて形成した場合の断面図を示す。この図に示すように、プレート線ＰＬ、／ＰＬを配線Ｍ１にて形成した場合、２つの強誘電体キャパシタＣ１、Ｃ２の各々の電極に接続された２つの配線Ｍ１間にプレート線ＰＬが配置されるため、隣接するメモリセルブロック間の距離が図４（ａ）に示した構成に比べて長くなってしまう。
【００４８】
これら図４（ａ）及び図４（ｂ）からわかるように、配線Ｍ３にてプレート線ＰＬを形成し、このプレート線ＰＬがセルトランジスタ上を通過するように配置することにより、プレート線ＰＬの配線幅を細くすることなく、隣接するメモリセルブロック間の距離を縮小することができる。この結果、複数のメモリセルブロックが配列されるメモリセルアレイのサイズを小さくすることができる。
【００４９】
以上説明したようにこの第２の実施の形態では、分路配線の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の信号遅延に応じて分路配線の配線幅を調節できる。さらに、分路配線以外の配線を、配線層を増加することなく、分路配線と同一の配線層内に配置できる。
【００５０】
［第２の実施の形態］
次に、この発明の第２の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリについて説明する。前記第１の実施の形態では配線Ｍ３にて分路配線を形成する際、ワード線ＷＬ０〜ＷＬ７の中央部であるＷＬ３またはＷＬ４を基準にして分路配線を配列したが、この第２の実施の形態では、右端のワード線ＷＬ０を基準にして配線Ｍ３からなる分路配線を形成する例を示す。
【００５１】
図５は、第２の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリが有するメモリセルブロックの断面図である。この図は、図１中の２Ａ−２Ａ線に沿った断面を示している。
【００５２】
図５に示すように、半導体基板１１には、前述と同様にソース及びドレイン領域１２が複数個形成されている。これらソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線（ゲート線）ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロック選択信号線（ゲート線）ＢＳ０、ＢＳ１がそれぞれ形成されている。ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同一の第１の配線ピッチで配列されている。
【００５３】
前記ワード配線ＷＬ０〜ＷＬ７上、及びブロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介して形成されている。
【００５４】
前記ワード線ＷＬ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１と、配線Ｍ１との間には、これらをそれぞれ接続するコンタクトプラグＰ５が形成されている。これらコンタクトプラグＰ５は、ワード線ＷＬ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１の直上にそれぞれ形成されており、これらコンタクトプラグＰ５のそれぞれがほぼ同一の前記第１の配線ピッチで配列されている。
【００５５】
前記配線Ｍ１と配線Ｍ２との間には、これらをそれぞれ接続するコンタクトプラグＰ６が形成されている。これらコンタクトプラグＰ６のうち、メモリセルブロックの右端に位置するワード線ＷＬ０に接続されるコンタクトプラグＰ６は、ワード線ＷＬ０の上方でほぼ直上に形成されている。その他のコンタクトプラグＰ６は、ワード線ＷＬ０に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。
【００５６】
前記配線Ｍ２と配線Ｍ３との間には、これらをそれぞれ接続するコンタクトプラグＰ７が形成されている。これらコンタクトプラグＰ７のうち、メモリセルブロックの右端に位置するワード線ＷＬ０に接続されるコンタクトプラグＰ７は、ワード線ＷＬ０の上方でほぼ直上に形成されている。その他のコンタクトプラグＰ７は、ワード線ＷＬ０に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで配列されている。このようにして、配線Ｍ３は、ワード線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッチよりも短い第２の配線ピッチで配列されている。これら配線Ｍ３は、右から順にブロック選択信号線ＢＳ１、ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬにそれぞれ接続されている。
【００５７】
以上のような構成により、ワード線（ゲート配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッチで配列された分路配線を、配線Ｍ３を用いて形成することができる。この例では、図５に示すように、配線Ｍ３の配線ピッチを変えることによって、プレート線ＰＬの配線幅を太くすることができる。
【００５８】
この第２の実施の形態では、最上層に形成される配線Ｍ３をゲート配線と平行にレイアウトする。さらに、図５に示すように、配線Ｍ１、Ｍ２及びコンタクトプラグを介して、複数のゲート配線と複数の配線Ｍ３とをそれぞれ接続させる。このような構成により、配線Ｍ３の配線ピッチ（配線幅＋配線間隔）を、ゲート配線の配線ピッチと異なるものに変えることが可能となる。ここでは、配線Ｍ３の配線ピッチを、ゲート配線の配線ピッチよりも短いピッチに変更した例を示した。これにより、分路配線Ｍ３の配線幅の設定の自由度が高くなる。また、別の用途の配線を形成するためのスペースを確保できる。
【００５９】
図６は、前記第２の実施の形態のメモリセルブロックのレイアウトを示すパターン図である。
【００６０】
図６に示すように、右から順にゲート配線であるブロック選択信号線ＢＳ１、ＢＳ０、及びワード線ＷＬ０〜ＷＬ７が配置されている。さらに、右から順に配線Ｍ３であるブロック選択信号線ＢＳ１、ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬが配置されている。
【００６１】
この図６より、ゲート配線の配線ピッチよりも、配線Ｍ３の配線ピッチの方が小さいことがわかる。また、ゲート配線の分路配線である配線Ｍ３の配線ピッチを、ゲート配線の配線ピッチよりも小さくすることによって、配線Ｍ３にて形成されるプレート線ＰＬの配線幅を太くすることができる。
【００６２】
以上説明したようにこの第２の実施の形態では、分路配線の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の遅延に応じて分路配線の配線幅を調節できる。さらに、分路配線以外の配線を、配線層を増加することなく、分路配線と同一の配線層内に配置できる。
【００６３】
［第３の実施の形態］
次に、この発明の第３の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリについて説明する。前記第１の実施の形態では第３層目の配線Ｍ３にて分路配線を形成したが、この第３の実施の形態では、第２層目の配線Ｍ２にて分路配線を形成する例を示す。
【００６４】
図７は、第３の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリが有するメモリセルブロックの断面図である。この図は、図１中の２Ａ−２Ａ線に沿った断面を示している。
【００６５】
前記第１の実施の形態では、３つの配線層のうちの最上層の配線Ｍ３をゲート配線と接続させて分路配線に用いたが、この第３の実施の形態は、最上層の配線層Ｍ３よりも１つ下の配線Ｍ２をゲート配線と接続させて分路配線に用いる例である。
【００６６】
図７に示すように、半導体基板１１には、前述と同様にソース及びドレイン領域１２が複数個形成されている。これらソース及びドレイン領域１２間には、ゲート絶縁膜を介してセルトランジスタのワード線ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロック選択線ＢＳ０、ＢＳ１がそれぞれ形成されている。ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同一の第１の配線ピッチで配列されている。
【００６７】
前記ワード配線ＷＬ０〜ＷＬ７上、及びブロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介して順に形成されている。
【００６８】
前記ブロック選択信号線ＢＳ０、ＢＳ１及びワード線ＷＬ０〜ＷＬ７と配線Ｍ１との間には、これらをそれぞれ接続するコンタクトプラグＰ５が形成されている。これらコンタクトプラグＰ５は、ワード線ＷＬ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１の直上にそれぞれ形成されており、これらコンタクトプラグＰ５のそれぞれがほぼ同一の前記第１の配線ピッチで配列されている。
【００６９】
前記配線Ｍ１と配線Ｍ２との間には、これらをそれぞれ接続するコンタクトプラグＰ６が形成されている。これらコンタクトプラグＰ６のうち、メモリセルブロックの中央部に位置するワード線ＷＬ４に接続されるコンタクトプラグＰ６は、ワード線ＷＬ４の上方でほぼ直上に形成されている。
【００７０】
前記ワード線ＷＬ４の右側に形成されるコンタクトプラグＰ６は、ワード線ＷＬ４に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。同様に、ワード線ＷＬ４の左側に形成されるコンタクトプラグＰ６は、ワード線ＷＬ４に近づくように、前記第１の配線ピッチと異なり、第１の配線ピッチよりも短い配線ピッチで形成されている。そして、図７に示すように、これらコンタクトプラグＰ６に接続された配線Ｍ２は、ワード線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッチよりも短い第２の配線ピッチで配列されている。
【００７１】
以上のような構成により、ワード線（ゲート配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッチで配列された分路配線を、配線Ｍ２を用いて形成することができる。
【００７２】
この第３の実施の形態では、第２層目に形成される配線Ｍ２をゲート配線と平行にレイアウトする。さらに、配線Ｍ２がセルトランジスタ上を通過し、複数のメモリセルブロックを通過するごとに、図７に示すように、配線Ｍ２とゲート配線と接続させる。ゲート配線と配線Ｍ２との間にある配線Ｍ１は、ゲート配線と配線Ｍ２とを接続するための通過配線として用いている。このような構成により、配線Ｍ２の配線ピッチ（配線幅＋配線間隔）を、ゲート配線の配線ピッチと異なるものに変えることができる。ここでは、配線Ｍ２の配線ピッチを、ゲート配線の配線ピッチよりも短いピッチに変更した例を示した。これにより、分路配線Ｍ２の配線幅の設定の自由度が高くなる。また、別の用途の配線を形成するためのスペースを確保できる。
【００７３】
また、配線Ｍ２の配線ピッチを変えることによって、ブロック選択トランジスタを制御する制御回路（図示せず）に接続される信号線ＭＢＳを、ブロック選択信号線ＢＳ０とＢＳ１との間に配置することができる。
【００７４】
以上説明したようにこの第３の実施の形態では、分路配線Ｍ２の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の信号遅延に応じて分路配線の配線幅を調節できる。さらに、分路配線以外の配線を、配線層を増加することなく、分路配線と同一の配線層内に配置できる。
【００７５】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【００７６】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００７７】
【発明の効果】
以上述べたようにこの発明によれば、ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、分路配線の配線ピッチをゲート配線の配線ピッチと変えることにより、ゲート配線に流れる電流値や、ゲート配線の信号遅延に応じて分路配線の配線幅を調節でき、さらに分路配線以外の配線を配線層の増加無しに、分路配線と同一の配線層内に配置できる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリのメモリブロックのレイアウトを示すパターン図である。
【図２】（ａ）は図１に示した強誘電体メモリが有するメモリセルブロックの２Ａ−２Ａ線に沿った断面図であり、（ｂ）は前記メモリセルブロックの２Ｂ−２Ｂ線に沿った断面図である。
【図３】（ａ）は図１に示した強誘電体メモリが有するメモリセルブロックのレイアウトの一部を示すパターン図であり、（ｂ）は前記メモリセルブロックの第３の配線Ｍ３のパターン図であり、（ｃ）は前記メモリセルブロックのゲート配線（ワード線、ブロック選択信号線）のパターン図である。
【図４】（ａ）は図１に示した強誘電体メモリの４Ａ−４Ａ線に沿ったメモリセルブロック間の断面図であり、（ｂ）はプレート線を第１層目の配線Ｍ１にて形成した場合のメモリセルブロック間の断面図である。
【図５】この発明の第２の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリが有するメモリセルブロックの断面図である。
【図６】前記第２の実施の形態の強誘電体メモリが有するメモリセルブロックのレイアウトを示すパターン図である。
【図７】この発明の第３の実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリが有するメモリセルブロックの断面図である。
【図８】（ａ）は従来のＴＣ並列ユニット直列接続型強誘電体メモリセルブロックのメモリセルブロックの回路図であり、（ｂ）は前記メモリセルブロックのレイアウトを示すパターン図である。
【図９】（ａ）は従来の他のＴＣ並列ユニット直列接続型強誘電体メモリのメモリセルブロックの回路図であり、（ｂ）は従来の方法で分路配線を形成した場合の前記メモリセルブロックの断面図である。
【符号の説明】
１１…半導体基板
１２…ソース及びドレイン領域
１３…層間絶縁膜
ＢＬ、／ＢＬ…ビット線
ＢＳ０、ＢＳ１…ブロック選択信号線（ゲート配線）
Ｃ、Ｃ１、Ｃ２…強誘電体キャパシタ
Ｍ１…第１層目の配線
Ｍ２…第２層目の配線
Ｍ３…第３層目の配線
ＭＢＳ…信号線
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７…コンタクトプラグ
ＰＬ、／ＰＬ…プレート線
ＷＬ０〜ＷＬ７…ワード線（ゲート配線）
Claims (16)
- セルトランジスタのソース、ドレインに強誘電体キャパシタの両端をそれぞれ接続してユニットセルを形成し、このユニットセルを複数個直列接続したメモリセル群と、
前記メモリセル群のセルトランジスタのゲートに接続された複数のゲート配線と、
前記ゲート配線と異なる層に前記ゲート配線と平行に配置され、それぞれ対応する前記ゲート配線に接続された複数の分路配線とを具備し、
前記ゲート配線の配線幅と配線間隔との和が、前記分路配線の配線幅と配線間隔との和と異なることを特徴とする半導体記憶装置。 - 前記ゲート配線と異なる層にゲート配線と平行に配置され、前記メモリセル群の一端に接続されたプレート配線をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
- セルトランジスタのソース、ドレインに強誘電体キャパシタの両端をそれぞれ接続してユニットセルを形成し、このユニットセルを複数個直列接続したメモリセル群と、
前記メモリセル群の一端に、電流通路の一端が接続された選択トランジスタと、
前記選択トランジスタの電流通路の他端に接続されたビット線と、
前記メモリセル群の他端に接続されたプレート配線と、
前記メモリセル群のセルトランジスタのゲートに接続された複数のゲート配線と、
前記ゲート配線と異なる層に前記ゲート配線と平行に配置され、それぞれ対応する前記ゲート配線に接続された複数の分路配線とを具備し、
前記ゲート配線の配線幅と配線間隔との和が、前記分路配線の配線幅と配線間隔との和と異なることを特徴とする半導体記憶装置。 - 前記プレート配線は、前記ゲート配線と異なる層に前記ゲート配線と平行に配置されていることを特徴とする請求項３に記載の半導体記憶装置。
- 前記分路配線は、前記ゲート配線上に絶縁膜を介して形成された多層配線のうちの所定層の配線からなることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。
- 前記分路配線は、前記ゲート配線上に絶縁膜を介して形成された多層配線のうち、前記ゲート配線上の１層目の配線より上の所定層目の配線がある一定距離ごとに前記ゲート配線に接続されてなることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。
- 前記分路配線は、前記ゲート配線上に絶縁膜を介して形成された多層配線のうち、最上層の配線がある一定距離ごとに前記ゲート配線に接続されてなることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。
- 前記分路配線の配線幅と配線間隔との和は、前記ゲート配線の配線幅と配線間隔との和より小さいことを特徴とする請求項１乃至７のいずれか１つに記載の半導体記憶装置。
- 前記プレート配線の幅方向のパターンは、前記ゲート配線上まで延伸していることを特徴とする請求項２または４に記載の半導体記憶装置。
- 前記複数の分路配線は、前記メモリセル群の中心に集まるように配置されていることを特徴とする請求項１乃至９のいずれか１つに記載の半導体記憶装置。
- 前記複数の分路配線は、前記メモリセル群の一端側に片寄って配置されていることを特徴とする請求項１乃至９のいずれか１つに記載の半導体記憶装置。
- 前記分路配線の配線幅は、前記ゲート配線の配線幅より大きいことを特徴とする請求項１乃至１１のいずれか１つに記載の半導体記憶装置。
- 前記プレート配線の配線幅は、前記分路配線の配線幅より大きいことを特徴とする請求項１２に記載の半導体記憶装置。
- 前記選択トランジスタのゲートに接続された選択ゲート配線上に、この選択ゲート配線とは異なる層に前記選択ゲート配線と平行に配置され、前記選択トランジスタを制御するための信号配線をさらに具備することを特徴とする請求項３に記載の半導体記憶装置。
- セルトランジスタのソース、ドレインに強誘電体キャパシタの両端をそれぞれ接続してユニットセルを形成し、このユニットセルを複数個直列接続したメモリセル群と、前記メモリセル群の一端が選択トランジスタを介してビット線に接続され、前記メモリセル群の他端がプレート配線に接続されてメモリセルブロックを構成し、これを複数個配置して構成されたメモリセルアレイと、
前記メモリセルブロックごとにセルトランジスタのゲートに接続された複数のゲート配線と、
前記ゲート配線と異なる層に前記ゲート配線と平行に配置され、前記メモリセルブロックごとにそれぞれ対応する前記ゲート配線に接続された複数の分路配線とを具備し、
前記ゲート配線の配線幅と配線間隔との和が、前記分路配線の配線幅と配線間隔との和と異なることを特徴とする半導体記憶装置。 - 前記分路配線の配線幅と配線間隔との和が、前記ゲート配線の配線幅と配線間隔との和よりも小さいことを特徴とする請求項１、３、１５のいずれか１つに記載の半導体記憶装置。
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