CN101416298A - 半导体存储器件 - Google Patents

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Abstract

本发明提供一种半导体存储器件。作为一个例子的半导体存储器件在每个形成在半导体衬底上的一处N型扩散层(OD)上，在其与字线(WL)或者位线选择线(KS)的交叉位置，形成有2个存储单元门(TG)或者位线连接门(SW)。N型扩散层(OD)的中间部附近被作为2个栅极共用的源极/漏极区域，而两端部附近被作为各门各自的源极/漏极区域。源极/漏极区域经由存储接点(CA)而连接到存储单元电容的存储电极(SN)上，或者经由子位线接点(CH)和金属布线的导通孔而连接到子位线、或者主位线上。存储单元门(TG)和位线连接门(SW)被配置成4个为单位重复相同的图形。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，尤其涉及对1条主位线设置了多条副位线的、具有所谓阶层位线结构的动态随机存取存储器(DRAM)、以及具有这样的半导体存储器件的所谓系统LSI等。
背景技术
在DRAM中，若位线的寄生电容较大，则由于蓄积在存储单元中的电荷而位线对中产生的电位差变小，正确地读出变得困难。为了将上述位线的寄生电容抑制得较小，需要减少连接到位线上的存储单元的个数。但是，因为每个位线对都设置有放大位线对的电位差的读出放大器，因此若减少连接到位线上的存储单元的个数，则在半导体芯片上，相对于存储单元所占用的区域，读出放大器的占用比例变大，会难以增大存储容量。
因此，已知如下技术：分别设置连接有预定数量的存储单元的多条副位线，使任意一条副位线选择性地与主位线进行导通，由此来将实际上的寄生电容抑制得较小(例如，参照专利文献1)。
具体而言，如该文献的图1所示，例如对于1对主位线BLm1、/BLm1，设置有16对副位线BLs1、/BLs1，各副位线BLs1、/BLs1经由通过选择线BS1～BS16进行控制的位线连接晶体管T1、/T1，选择性地与主位线BLm1、/BLm1进行连接。
上述位线连接晶体管T1、/T1等在半导体芯片上如下进行配置。即，虽然在该文献的图2中未明示地进行图示，但例如选择性地将副位线/BLs1连接到主位线/BLm1上的位线连接晶体管/T1被配置在选择线BS2、BS3和主位线/BLm1的交叉位置上。另外，在子模块Bs2、Bs3的未作图示的另一端一侧，例如将副位线BLs1选择性地连接到主位线BLm1上的位线连接晶体管T1被配置在与选择线BS1、BS2或者BS3、BS4和主位线/BLm1的交叉位置上。
此处，例如将各存储单元具有的存储单元电容连接到副位线BLs1上的存取晶体管，被配置在主位线BLm1和字线WL2、3、6、7...的交叉位置，另外，与副位线/BLs1进行连接的存取晶体管被配置在主位线/BLm1和字线WL1、4、5、8、9...的交叉位置上。即，在相邻的4条字线和主位线的4处的交叉位置中，配置在相邻的2处的单位图形在主位线方向上被重复进行配置。另外，关于字线方向上相邻的主位线，上述单位图形在2处交叉位置上错开而配置。
专利文献1：日本特开平6-349267号公报
发明内容
但是，如上所述的半导体存储器件，由于存取晶体管、位线连接晶体管T1...的配置并不是均一的，因此难以高精度并且高密度地形成各晶体管和布线。即，制造时的加工偏差增大(特别是在使制造工艺微细化后更加显著化)，存储单元、位线连接晶体管的电特性无法均一化。因此，难以缩小布局面积和增大存储容量，并且也难以提高(维持)成品率。
具体而言，例如关于主位线BLm1，在与子模块Bs2的字线WL62、63以及子模块Bs3的字线WL2、3等的交叉位置上配置有存取晶体管，在与其间的WL64、选择线BS2、BS3、字线WL1的4处交叉位置上未作配置。另一方面，关于主位线/BLm1，在与子模块Bs2的字线WL64、选择线BS2、BS3、以及子块Bs3的字线WL1、WL4的4处交叉位置上，连续配置有存取晶体管或者位线连接晶体管/T1。
本发明是鉴于相关的问题点而完成的，以缩小半导体芯片上的布局面积和提高制造成品率等作为课题。
为了解决上述的问题，本发明提供一种半导体存储器件，该半导体存储器件包括：多个子存储器阵列，分别具有包含单元晶体管的多个存储单元和子位线；主位线；以及位线连接晶体管，用于将上述子位线选择性地连接到上述主位线上，其特征在于：上述子存储器阵列被配置成子位线沿上述主位线而依次排列，并且，上述单元晶体管和位线连接晶体管被配置成以预定数量单位重复相同的图形。
由此，半导体芯片上的设计图形的均一性提高。
根据本发明，能够提高半导体芯片上的设计图形的均一性，并且可以抑制制造时的加工偏差，因此易于缩小布局面积、提高(维持)制造成品率。
附图说明
图1是表示实施方式1的DRAM结构的电路图。
图2是图5和图6的A-A剖视图。
图3是图5和图6的B-B剖视图。
图4是图5和图6的C-C剖视图。
图5是图2～图4的D-D剖视图。
图6是图2～图4的E-E剖视图。
图7是表示字线驱动电路和子存储器阵列选择线驱动电路的配置的示意图。
图8是对应实施方式1的图4的变形例的剖视图。
图9是对应实施方式1的图3的实施方式2的剖视图。
图10是对应实施方式1的图6的实施方式2的剖视图。
图11是表示实施方式3的DRAM结构的电路图。
图12是对应实施方式1的图3的实施方式3的剖视图。
图13是对应实施方式1的图3的实施方式3的其他部分的剖视图。
图14是表示实施方式4的DRAM结构的电路图。
图15是表示实施方式5的DRAM的一部分结构的布线图。
图16是具体表示图15所示的一部分的剖视图以及使制造工序中所使用的一部分光掩模相对应的图。
图17是具体表示图15所示的一部分的俯视图。
图18是现有的DRAM的一部分的剖视图以及使制造工序中所使用的一部分光掩模相对应的图。
符号说明
MC：存储单元
MM：主存储器阵列
SM：子存储器阵列
MBL：主位线
SBL：子位线
WL：字线
KS：位线选择线
SW：位线连接门
SA：读出放大器
TG：存储单元门
OD：N型扩散层
CA：存储接点
CH：子位线接点
SN：存储电极
PL：板电极
Cs：存储单元电容
Cox：氧化膜
WD：字线驱动电路
KD：子存储器阵列选择线驱动电路
ST：字线强化区域
DBL：虚设位线
DWL：虚设字线
SWL：备用字线
DUM：虚设存储单元区域
RW：冗余存储单元区域
V1：导通孔
MCL、MCR：存储单元阵列
SA：读出放大器
WL：字线
WD：字线驱动电路
RD：行译码器电路
BLL、/BLL、BLR、/BLR：位线
Q1、Q2、Q3、Q4：共享开关晶体管
Q5、Q6、Q7、Q8：预充电晶体管
PRL、PRR：预充电控制信号
PD：预充电控制信号驱动电路
SSL、SSR：共享开关控制信号
SD：共享开关控制信号驱动电路
SEN、SEP：读出放大器控制信号
SC：读出放大器控制电路模块
VBP：位线预充电电源
G1、G2、G3、G4：栅电极
N1、N2、N3、N4：源/漏电极
OX1、OX2、OX3、OX4：栅极绝缘膜
HV1：用于形成栅极绝缘膜的光掩模
VT1、VT2、VT3：用于设定阈值电压的光掩模
LD1、LD2：用于形成源/漏电极的光掩模
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。在以下的各实施方式中，对具有与其他实施方式相同的功能的结构要素，标记相同的符号，省略其说明。
《发明的实施方式1》
(DRAM电路)
首先，参照图1来说明实施方式1的DRAM电路。
该DRAM在主存储器阵列MM内具有4个子存储器阵列SM0～SM3，以存储4×n位×64字的数据。输入输出存储数据的位线是设置有上述4个子存储器阵列SM0～SM3共用的主位线MBL0～MBLn(以及/MBL0～/MBLn)、和与各子存储器阵列SM0～SM3对应的子位线SBL00～SBLn0、...、SBL03～SBLn3(以及/SBL00～/SBLn0、.../SBL03～/SBLn3)的阶层位线结构，并且，具有折回位线结构。
以下，主要代表性地说明子存储器阵列SM0的存储有第1、2位的数据的部分。存储有各1位的数据的存储单元MC与字线WL0～WL63的每4条中的2条和子位线SBL00或子位线/SBL00的交叉位置对应而设置。更为具体而言，对应于字线WL0、3、4、7、8、...、59、60、63和子位线SBL00的交叉位置、以及字线WL1、2、5、6、...、61、62和子位线/SBL00的交叉位置而进行设置。
各子位线SBL00、/SBL00分别通过由位线选择线KS0A、KS0B所控制的位线连接门SW00、/SW00(位线连接门组SW0、/SW0)而连接在主位线MBL0、/MBL0上。即，各子存储器阵列SM0～SM3通过在主位线MBL0、/MBL0上选择性地连接子位线SBL00、/SBL00...来被进行选择。
主位线MBL0、/MBL0与读出放大器SA0连接，放大根据存储单元MC的存储数据而在两者间所产生的电位差。
此处，图1示出了DRAM电路，但与后述各结构要素的配置关系也大致对应。即，例如位线连接门组SW0、/SW0、SW1、/SW1被线对称地配置在子存储器阵列SM0、SM1之间附近，位线连接门组SW2、/SW2、SW3、/SW3被线对称地配置在子存储器阵列SM2、SM3之间附近。在保持线对称性的范围内，位线连接门组SW0...的配置顺序可以不同。
(DRAM的半导体芯片上的布局)
接着，参照图2～图7说明上述各电路要素的半导体芯片上的布局。
图2是图5和图6的A-A剖视图，示出形成在半导体衬底上的晶体管的配置等。
图3是图5和图6的B-B剖视图，示出子位线SBL00...下方的构成存储单元电容器Cs的板电极PL和存储电极SN的配置等。
图4是图5和图6的C-C剖视图，示出子位线SBL00...、主位线MBLO...、字线强化布线WL60_M...以及位线选择线强化布线的配置等。
图5是图2～图4的D-D剖视图，即示出主位线MBL0的位置处的纵剖面。
图6是图2～图4的E-E剖视图，即示出主位线/MBL0的位置处的纵剖面。
图7是与上述图2对应来表示字线驱动电路WD60～WD67、以及位线选择线驱动电路KD0、KD1的配置的示意图。
此处，在以下的说明中，对于同种的结构要素，在不需要对它们进行特别区分的情况下，省略符号中含有的数字和“/”来进行记载。
如图2所示，在半导体衬底上形成有N型扩散层OD。在上述N型扩散层OD和字线WL或位线选择线KS的交叉位置，分别形成有存储单元门TG或位线连接门SW。
更为详细而言，在每个N型扩散层OD上形成有2个存储单元门TG或者位线连接门SW(N型MOSFET)，N型扩散层OD的中央部附近被作为2个门共用的源极/漏极(源极或者漏极)区域，而两端部附近被作为各门各自的源极/漏极区域。上述源极/漏极区域如图5、图6所示，经由存储接点(storage contact)CA连接到存储单元电容器Cs的存储电极SN上，或者经由子位线接点(contact)CH和金属布线的导通孔V1，连接到子位线SBL或者主位线MBL上(此处，正确地说，在图2的剖面位置出现的仅是存储接点CA，但为了方便起见，对于在其上方层叠有子位线接点CH的部分，使阴影线不同并标注符号CH来进行描述)。
上述N型扩散层OD与是否形成存储单元门TG、位线连接门SW无关而被交错状配置为形成等间距的重复图形。另外，字线WL和位线选择线KS也被等间距进行配置。因此，存储单元门TG和位线连接门SW也经过子存储器阵列SM0～SM3的内部和边界部，被配置成对称性较高的重复图形(交错状)。
存储单元电容器Cs如图5、图6所示，被设置在N型扩散层OD和字线WL等的上层一侧，具有在板电极PL和存储电极SN之间形成有氧化膜Cox的3维结构。上述板电极PL的上部如图3所示，在各子存储器阵列SM0～SM3的区域内连续而形成，而在各子存储器阵列SM0～SM3之间则相互分离而形成。在子存储器阵列SM0～SM3的区域内，上述子位线接点CH通过形成在板电极PL上的开口部来与子位线SBL等进行连接。
(在本实施方式中形成如下结构，即存储单元电容器Cs形成在子位线SBL的下层的所谓CUB型存储单元结构，但并不限定于此，本发明也可以适用于所谓的COB型存储单元结构等。)
如图5、图6所示，在板电极PL的上层设置有3层的金属布线层，上述子位线SBL、主位线MBL、以及字线强化布线WL_M和位线选择线强化布线KS_M分别由第1层～第3层的金属布线层形成。子位线SBL和主位线MBL如图4所示，被配置在沿与字线WL正交的方向上延伸、并且相互重叠的位置上。字线强化布线WL_M和位线选择线强化布线KS_M被配置成在与字线WL相同的方向上延伸。
半导体衬底具体而言例如如图5、图6所示，具有在P型硅衬底P-sub之上形成较深的N型阱(well)区域NT、进一步又在其上层形成P型阱区域PW而成的三阱(triple well)结构，存储单元MC的存储单元门TG、位线连接门SW的衬底与存储单元区域以外的电路区域的衬底分离。本发明并不限定于三阱结构，在双阱(twin well)等结构中也可以发挥同样的效果。
存储单元门TG和位线连接门SW具有相同的元件结构和元件尺寸，由相同的工序进行制造。它们通过在P型阱区域PW的表面附近形成上述N型扩散层OD，并隔着栅极氧化膜Gox设置作为栅电极的字线WL或者位线选择线KS而形成。
字线WL和位线选择线KS以实质性的低电阻化为目的，在未作图示的强化布线连接区域中，分别连接到对应的例如以铜作为主要成分的字线强化布线WL_M或者位线选择线强化布线KS_M上。这些强化布线并不限定于以铜为主要成分，用铝等金属布线也可得到一定的低电阻化效果。
另外，由存储单元门TG和位线连接门SW中的多晶硅构成的栅电极、源电极以及漏电极没有被限定，但例如为了降低寄生电阻，采用钴、镍等金属来对表面进行硅化。
另外，存储单元电容器Cs的存储电极SN和板电极PL通过采用钨等金属的MIM结构来谋求存储接点CA的低电阻化。
如上所述的低电阻化等不是必须的，但是通过上述低电阻化可以在对存储单元电容器Cs进行存取时，弥补由串联连接存储单元门TG和位线连接门SW而引起的存取速度的下降，从而可以容易实现高速的存取性能。
接着，根据图7来说明驱动上述字线WL的字线驱动电路WD和驱动位线选择线KS的位线选择线驱动电路KD。这些驱动电路例如由CMOS构成。
例如在子存储器阵列SM0的区域内，在与4条字线WL对应的区域中形成有驱动这些字线WL的4个字线驱动电路WD。这些字线驱动电路WD根据地址信号的译码结果来择一输出驱动信号。
另一方面，例如在子存储器阵列SM0、SM1的边界区域，在以与字线WL相同的间距而配置的4条位线选择线KS所对应的区域中，形成有驱动这些位线选择线KS的2个位线选择线驱动电路KD。这些位线选择线驱动电路KD根据模块选择输入信号的译码结果，对4条位线选择线KS中所选择的2条共同地输出驱动信号。
此处，位线选择线驱动电路KD的负载容量大约是各字线驱动电路WD的负载容量的2～4倍。另一方面，字线驱动电路WD如上所述，在与4条字线WL对应的区域内形成有4个，而位线选择线驱动电路KD在同样大小的区域内只形成有2个。
即，DRAM的速度性能主要受信号的转换时间所支配，上述转换时间由驱动电路的内部电阻、进行驱动的信号线的电阻负载、以及电容负载的关系所决定，但如上所述，使各驱动电路具有与负载容量的比相对应的(字线驱动电路WD的大约2倍的)电流驱动能力，无需增加布局面积就可以容易地使驱动信号的转换时间平衡(balance)。
如上所述，规则配置的存储单元MC以4条字线和位线选择线KS作为一组，进一步以其中的每2条的字线等作为一对，并且对称进行配置。并且，相邻配置的各个存储单元MC的存储单元门TG610和TG620以及TG611和TG621(图2)等共用连接到子位线上的源/漏电极的一端而配置。另外，TG630和SW00、TG631和SW01、/SW00和/SW10、/SW01和/SW11等也共用源/漏电极的一端。此处，存储单元MC的存储单元门TG和子位线与主位线之间的位线连接门SW为相同的元件构造和元件尺寸。
另外，在由如上所述那样构成的阶层位线结构构成的DRAM中，例如在由4个子存储器阵列SM构成的主存储器阵列MM中，配置有位线连接门组SW、/SW的为2处，可以在子位线分割数的一半的区域内构成。
因此，在由阶层位线结构构成的DRAM中，根据本实施方式1，在子存储器阵列SM0、SM1的区域内，能够以一定的配置间距连续地形成存储单元MC的存储单元门TG、和子位线与主位线之间的位线连接门SW，保持布局图形的连续性。因此，能够减小芯片面积的同时，可以提供制造容易、且成品率高的DRAM。
《发明的实施方式1的变形例》
位线选择线KS如上所述，可以每2条传送相同的驱动信号，因此并不限定为位线选择线强化布线KS_M形成为与各位线选择线KS对应的宽度，也可以2条位线选择线KS共用而如图8中用符号KS0_M、KS1_M示出的那样，宽度较宽而形成，由此进一步谋求低电阻化。具体而言，上述布线宽度由位线间距和设计规则所规定，例如可以形成为大约是字线强化布线WL_M的2倍到3倍的布线宽度。
《发明的实施方式2》
在实施方式2的DRAM中，如图9所示，与强化布线连接区域ST相邻而设有跨主存储器阵列MM全体的虚设位线DBL。上述虚设位线DBL以相同的布线间距形成在与子位线SBL相同的布线层上。此处，上述强化布线连接区域ST是连接字线WL、以及位线选择线KS和字线强化布线WL_M或者位线选择线强化布线KS_M的区域。
存储单元电容器Cs的板电极PL00、PL10、PL20以及板电极PL01、PL11、PL21分别在子存储器阵列SM0、SM1间在子位线SBL方向上被分离，同时在字线WL方向上由强化布线连接区域ST来分离，但通过以下方式相互进行连接。
在虚设位线DBL上，以相同的间距形成有多个与子位线SBL中的子位线接点CH相同的接点。其中，子位线接点CH如在实施方式1中说明的那样，通过形成在板电极PL上的开口部来连接存储单元门TG的源/漏电极和子位线SBL，而上述接点如图10所示，通过不在板电极PL上形成开口部来连接板电极PL和虚设位线DBL。因此，板电极PL10、PL11等经由上述接点和虚设位线DBL，在子位线SBL方向上相互连接。另外，在虚设位线的位置上，板电极PL未如上述那样形成开口部(切口)，因此可以呈直线状形成端部(在子位线和主位线的存储单元门形成区域中，没有形成板电极，因此在虚设位线上没有形成子位线接点CH)。
另外，上述虚设位线DBL例如通过未被图示的更上层的布线层来相互连接。因此，板电极PL00、PL10、PL20等在字线WL方向上也相互连接。
如上所述，通常能够容易地仅通过以作为光学性虚设的作用效果为目的的虚设位线DBL，来以低电阻相互连接主存储器阵列内被分割成多个部分的板电极PL，提高对动作时的板电极PL电位的变动所产生的噪声的抗性。因此，可以提供布局面积较小、速度性能和抗噪性能优异、并且制造容易、成品率高的DRAM。
《发明的实施方式3》
根据图11～图13对实施方式3的DRAM进行说明。
实施方式3与上述实施方式1相比，主要有以下几点不同，对于其他点，例如如下等是相同的：共用各子存储器阵列SM0...内相邻的存储单元门TG的源/漏电极中的连接到子位线SBL上的一侧等。
在子存储器阵列SM0、SM1的边界区域、以及SM2、SM3的边界区域中，在字线WL和位线选择线KS之间，分别两两设置有虚设字线DWL0和DWL1、DWL2和DWL3、DWL6和DWL7、DWL8和DWL9。
另外，在子存储器阵列SM1、SM2的边界区域，在字线WL127、WL129之间，设有2条虚设字线DWL4、DWL5和连接到备用存储单元上的2条备用字线SWL0、SWL1。
而且，设置有存储单元MC的字线WL和子位线SBL的对应关系不同。具体而言，例如在实施方式1中，存储单元MC与字线WL0、3、4、7、8、...和子位线SBL00的交叉位置对应而进行配置，而在本实施方式2中，与字线WL2、3、6、7、...和字线WL0的交叉位置对应而进行配置。其中，相对的图形是相同的，如上所述的对应关系的不同并不是本质上的差异。
对应于下述各交叉位置，设置仅具有存储单元门TG、而没有存储单元电容器Cs的虚设存储单元，其中，该各交叉位置为上述子存储器阵列SM0和SM1、SM2和SM3的边界区域的虚设字线DWL0～3、DWL6～9与分别对应的子位线SBL的各交叉位置(虚设字线DWL0...由上述存储单元门TG的栅电极构成)。另外，上述虚设字线DWL0...连接在接地电位上，使得存储单元门TG成截止状态。
如上所述，在设置有位线选择线KS的子存储器阵列SM0、SM1、SM2、SM3的边界区域内，还设置有虚设字线DWL，由此例如图12所示，可以使板电极PL0、PL1的端部为直线状。即，在虚设存储单元区域DUM0...的部分中，不需要在板电极PL0、PL1上形成用于使子位线接点CH通过的开口部，因此可以不形成如上述实施方式1(图3)所示那样的切口。因此，可以使制造时的工艺中的各种条件与开口部最恰当地进行配合，从而可以更加容易地提高精度等。
另外，与子存储器阵列SM1、SM2的边界区域的虚设字线DWL4、5和分别对应的子位线SBL的各交叉位置相对应，与其他的字线WL相同，形成具有存储单元门TG和存储单元电容器Cs的存储单元MC，但虚设字线DWL4、DWL5仍然与接地电位连接，使存储单元门TG为截止状态，从而不被用作有效的存储元件。另外，也公共形成将相邻配置的虚设字线DWL4、DWL5连接到栅极上的存储单元门TG的源/漏电极的一方，但该共用电极不与主位线MBL连接。
之所以设置如上所述的虚设字线DWL4...，是因为：例如，在使字线WL127、WL128直接相邻的情况下，当公共形成了将这些字线WL127...连接到栅极上的存储单元门TG的源/漏电极时，则难以独立各存储单元门TG而使其个别地连接到子位线SBL01、SBL02上。因此，通过如上所述那样配置虚设字线DWL4...，可以使对应于字线WL127、WL128的存储单元门个别地连接到子位线SBL01、SBL02上，同时如图13所示那样，虚设存储单元区域DUM2、DUM3(以及冗余存储单元区域RW0、RW1)中，存储电极SN、存储接点CA、子位线接点CH、晶体管等和其他区域一样规则进行配置，可以易于保持布局图形的均一性。
另外，设置如上所述的备用存储单元和备用字线SWL的基本目的与通常的DRAM的情况相同。即，一般的大容量DRAM以提高成品率为目的，具备用于替换不良存储单元来进行挽救的备用存储单元。备用存储单元被配置成行和列的状态，以行和列单位进行替换。在本实施方式3中，除了那样的一般性的提高成品率之外，通过如上所述的备用字线SWL0、SWL1的配置，可以容易地谋求芯片面积的缩小。更为详细而言，配置在上述子存储器阵列SM1和SM2的边界上的虚设字线，2条就完全可以实现该目的，但是为了保持布局图形的均一性，优选配置4条字线为单位的图形。因此，相邻字线WL127来配置备用字线SWL0，相邻字线WL128来配置备用字线SWL1，可以同时实现成品率提高和布局图形的均一化这样的目的，并且可以有效地配置备用字线，同时可以获得缩小阶层位线结构的DRAM的芯片面积的效果。
在本实施方式3中，每个主存储器阵列构成有2条备用字线，但在保持布局图形的均一性的单位内，还可以配置的更多。因此，保持布局图形的均一性的最小单位优选为4条。另外，优选根据制造时的缺陷密度和芯片面积的矛盾(trade-off)关系来优化备用字线数量。
另外，关于虚设字线，一般而言，虚设存储单元被配置在以阵列状进行配置的存储单元的外周。其目的主要是在制造时的掩模图形转印工序中，当掩模图形存在疏密时，则在光强度的影响下转印的图形形状走样，不能得到希望实现的图形形状，因此，通过在作为存储元件有效的图形外周，配置作为存储元件无效的图形来作为光学性虚设元件，由此来均匀地形成作为存储元件有效的图形。在本实施方式中，也可设置那样的外周的虚设存储单元。
《发明的实施方式4》
根据图14对实施方式4的DRAM进行说明。
本实施方式4与上述实施方式3相比，如下所述，主要是主位线对的结构不同。
即，在实施方式3中，在主存储器阵列MM中，主位线对MBL、/MBL平行延伸，连接到读出放大器SA上，与同一行上的各个子位线对相连接，但在实施方式4中，有如下不同点：相邻的2对主位线对，在配置于子存储器阵列SM1和SM2的边界区域的备用字线SWL0、SWL1以及虚设字线DWL4、DWL5的上层，为扭曲(twist)结构；在多个子存储器阵列SM中，在一端的子存储器阵列上没有形成主位线对的MBL、/MBL的布线图形；另外，在没有形成上述主位线对的布线图形的区域中，屏蔽(shield)图形SLD由与主位线相同的布线层形成。
在该实施方式4中，使主位线对为扭曲结构，减小相邻主位线之间的耦合噪声(coupling noise)。
在配置有备用字线SWL0、SWL1以及虚设字线DWL4、DWL5的区域内进行上述主位线对的扭曲，有效活用分割子位线的区域，使之不发生布局面积的增加。
此处，如实施方式4，优选在主存储器阵列的中央部的一点进行扭曲，但即使是其他的扭曲方式，也能同样得到耦合噪声的减小效果。
接着，对主位线的长度进行说明。主位线对MBL、/MBL的布线长度比子位线对SBL、/SBL长(在上述实施方式1和实施方式3中大约是4倍)。但是，当对应于各个主位线对的读出放大器被配置在主存储器阵列的任意一端时，其他端一侧的子存储器阵列上不需要形成主位线的布线图形，到主位线和其他端一侧的子位线的连接部为止即可，因此，可以缩短主位线的布线长度来减小寄生电容。
因此，可以减小子位线和主位线的总电容器Cb与存储单元电容器Cs之比，在存储单元的数据读出时，可以增大主位线对上呈现的读出电压，因此可以使动作容限(margin)提高。
如本实施方式4所示那样，在每个主位线对交替地分到主存储器阵列的两端而进行配置的情况下，两端的子存储器阵列上的主位线对的配置间距为其他的子存储器阵列上的主位线对的配置间距的2倍。
另外，在未形成主位线对的区域内，以与主位线对相同的布线层、且以相同的布线间距形成布线图形，并固定为与主位线的预充电电位相同的电位。由此，可以进一步降低相邻主位线之间的耦合噪声的影响，同时可以使成对的主位线的耦合电荷量的平衡大致均等。
通过由如上所述那样构成的实施方式4的阶层位线结构所构成的DRAM，不增加布局面积就可以实现动作容限较大的DRAM。
《发明的实施方式5》
图15是表示本发明实施方式5的DRAM的一部分结构的布线图。
在图15中，本发明的DRAM形成共享读出放大器结构，该共享读出放大器结构包括：存储单元阵列MC，呈阵列状配置有动态型存储单元，该动态型存储单元配置在多条字线WL和多条位线对BLL、/BLL(BLR、/BLR)的各交点附近；读出放大器电路SA，用于放大出现在位线对BL、/BL上的电位差；位线预充电电路，用于向位线对BL、/BL供给预充电电位；开关(共享开关晶体管)Q1、Q2、Q3、Q4，用于控制位线BL、/BL和读出放大器的连接；字线驱动电路WD；译码电路RD；预充电控制信号驱动电路(电压变换电路)PD；共享开关控制信号驱动电路(电压电换电路)SD；读出放大器控制电路SC。
多个地址信号AD中，与字线选择有关的信号被输入到译码电路RD，译码电路的输出被输入到字线驱动电路WD，从而从多条字线WL中选择一条。另外，多个地址信号AD中，与读出放大器模块的选择有关的信号和读出放大器控制信号CT被输入到读出放大器控制电路SC，并输出读出放大器驱动信号SEN、SEP。进一步，从预充电控制信号驱动电路PD输出预充电控制信号PRL、PRR，并被输入到预充电晶体管Q5、Q6、Q7、Q8的栅电极，来控制位线对和预充电电源VBP的连接。另外，从共享开关控制信号驱动电路SD输出共享开关控制信号SSL、SSR，并被输入到共享开关晶体管Q1、Q2、Q3、Q4的栅电极，来控制位线对和读出放大器的连接。预充电控制信号PRL、PRR以及共享开关控制信号SSL、SSR，分别根据多个地址信号AD中的与读出放大器模块的选择有关的信号，来选择性地进行控制。预充电电源VBP例如被设定为大约是位线的振幅电平的1/2。
为了将位线的高电平写入存储单元电容器，一般向存储单元的传送门的栅电极施加高于位线的振幅电平的电压。虽然未作图示，但存储单元的传送门由N型晶体管构成，并且使栅极绝缘膜的厚度大于构成读出放大器SA的晶体管的栅极绝缘膜的厚度而进行构成。
连接到预充电晶体管Q5、Q6、Q7、Q8的栅电极上的预充电控制信号PRL、PRR的高电平也被供给与字线的高电平相同的电位。另外，连接到共享开关晶体管Q1、Q2、Q3、Q4的栅电极上的共享开关控制信号SSL、SSR的高电平也被供给与字线的高电平相同的电位。因此，预充电晶体管Q5、Q6、Q7、Q8以及共享开关晶体管Q1、Q2、Q3、Q4的栅极绝缘膜，以与存储单元的传送门的栅极绝缘膜相同的膜厚而进行构成，并且使栅极绝缘膜的厚度大于构成读出放大器SA的晶体管的栅极绝缘膜的厚度。
而且，字线驱动电路WD、预充电控制信号驱动电路PD、共享开关控制信号驱动电路SD具备将以各个低电压进行输入的信号振幅变换成高电压的信号振幅来进行输出的电压变换电路，至少输出信号驱动晶体管的栅极绝缘膜以与存储单元的传送门的栅极绝缘膜相同的膜厚而进行构成。
即，被施加了高电压的电路模块所包含的晶体管组形成在栅极绝缘膜较厚的高耐压区域HV内，仅施加了低电压的电路模块所包含的晶体管组形成在栅极绝缘膜较薄的低耐压区域LV内。具体而言，形成在高耐压区域HV内的晶体管的栅极绝缘膜大约为7.5nm，施加的电压大约为3.3V。而形成在低耐压区域LV内的晶体管的栅极绝缘膜大约为2.2nm，施加的电压大约为1.2V。
图18是现有DRAM的一部分的剖视图和使制造工序中所使用的一部分光掩模相对应的示图，在T10区域示出存储单元区域MCL、MCR的一部分剖面，在T20区域示出共享开关晶体管Q1、Q2、Q3、Q4以及预充电晶体管Q5、Q6、Q7、Q8的一部分剖面，在T30区域示出字线驱动电路WD、预充电控制信号驱动电路PD以及共享开关控制信号驱动电路SD的一部分剖面，在T40区域示出译码电路RD、读出放大器控制电路SC以及读出放大器电路SA的一部分剖面。
一般在DRAM中使用电压不同的多个电源电压。例如，在具有2个电源，一个电源电压为3.3V、另一个电源电压为1.2V的情况下，在向栅电极施加3.3V的T10、T20、T30的各区域内，将栅电极绝缘膜OX10、OX20、OX30的膜厚设定得较厚，在向栅电极施加1.2V的T40区域内，将栅电极绝缘膜OX40的膜厚设定得较薄，因此通过光掩模HV10来控制栅极绝缘膜厚度。在T20、T30区域内，以抑制短沟道效应和确保热载流子耐性为目的，将MOSFET的沟道长度设定为大于T10、T40区域，将T20、T30区域内的最小沟道长度设定为相同。
在T40区域内，栅电极和源/漏电极以1.2V以下进行动作，因此将MOSFET的沟道长度设定得较短，从而提高每个单位沟道宽度的电流驱动能力。即，成为G30＝G20>G10>G40的关系。各个区域的阈值电压和LDD结构也在T10区域和T20区域以及T30区域和T40区域中各自独立地进行控制，因此采用光掩模VT10、VT20、VT30、LD10、LD20来控制离子注入。
图16是本发明实施方式5的DRAM的一部分的剖视图和使制造工序中所使用的一部分光掩模相对应的示图。衬底结构和金属布线结构与本发明无关，因此在剖视图中不作特别图示。
对比图15和图16，在T1区域中示出存储单元区域MCL、MCR的一部分剖面，在T2区域中示出共享开关晶体管Q1、Q2、Q3、Q4以及预充电晶体管Q5、Q6、Q7、Q8的一部分剖面，在T3区域中示出字线驱动电路WD、预充电控制信号驱动电路PD以及共享开关控制信号驱动电路SD的一部分剖面，在T4区域中示出译码电路RD、读出放大器控制电路SC以及读出放大器电路SA的一部分剖面。
图16所示的区域T1、T2、T3、T4均为N型晶体管区域，分别由MOSFET结构的晶体管构成。另外，区域T1、T2、T3、T4实际上不限定于形成在同一剖面上，但为了方便说明，设置在同一剖面上来进行图示。
形成在T1区域内的栅极绝缘膜OX1、形成在T2区域内的栅极绝缘膜OX2和形成在T3区域内的栅极绝缘膜OX3是在相同的制造工序中形成的栅极绝缘膜，其膜厚相等。另外，形成在T4区域内的栅极绝缘膜OX4在与上述栅极绝缘膜OX1、OX2、OX3不同的制造工序中形成，其膜厚不同。此处，各个栅极绝缘膜的关系是GOX1＝GOX2＝GOX3>GOX4，在制造工序中，可以通过光掩模HV1选择性地控制栅极绝缘膜的厚度。
另外，将T1、T2、T3、T4区域的各个MOSFET的沟道长度设定成G3>G2>G1>G4，与现有例子进行比较，特征是：与G3相比，G2的沟道长度设定得较短。形成在T2区域内的共享开关晶体管Q1、Q2、Q3、Q4以及预充电晶体管Q5、Q6、Q7、Q8在其栅电极输入3.3V的控制信号，而在源/漏电极上连接有位线或位线预充电电源，所施加的电压电平为1.2V以下。因此，与施加3.3V时相比，大幅度缓和短沟道效应和热载流子耐性，因此可以缩短沟道长度。
而且，在与T4区域的MOSFET的源/漏电极N4相同的制造工序中形成T2区域的各MOSFET的源/漏电极N2的结构，因此使用光掩模LD2。为了选择性地形成T2区域和T4区域的源/漏电极，光掩模LD2对T2区域和T4区域进行开口。T3区域的MOSFET的源/漏电极与其他的区域独立地形成，因此使用光掩模LD1。为了选择性地形成T3区域的源/漏电极N3，光掩模LD1仅对T3区域进行开口。
另外，为了对各个区域设定MOSFET的阈值电压而采用阈值电压设定用光掩模VT1、VT2、VT3。T1区域和T4区域与各个其他的区域独立来设定阈值电压，因此对各个区域使用仅T1区域开口的光掩模VT1和仅T4区域开口的光掩模VT3。T2区域和T3区域使用相同的光掩模VT2，在相同的制造工序中进行离子注入。此处，使设定T2区域的阈值值的离子注入与T4区域不同的原因如下：在T2区域和T4区域中，栅极绝缘膜厚度不同，T2区域的栅极绝缘膜OX2比T4区域的栅极绝缘膜的OX4厚，以相同的离子注入量和注入能量会使T2区域的阈值电压变的过低，不能获得足够的开关特性。
即，将T1、T2、T3、T4区域的各个MOSFET的栅极绝缘膜OX1、OX2、OX3、OX4的膜厚关系设定为GOX1＝GOX2＝GOX3>GOX4，使各个MOSFET的沟道长度G1、G2、G3、G4的关系设定为G3>G2>G1>G4。另外，在T1区域，各个MOSFET的阈值电压使用光掩模VT1在独立的制造工序中进行形成，在T4区域，各个MOSFET的阈值电压使用光掩模VT3在独立的制造工序中进行形成，在T2区域和T3区域，各个MOSFET的阈值电压使用公共的光掩模VT2在相同的制造工序中进行形成。另外，在T1区域，各个MOSFET的源/漏电极使用光掩模VT1在独立的制造工序中进行形成，在T3区域，各个MOSFET的源/漏电极使用光掩模LD1在独立的制造工序中进行形成，在T2区域和T4区域，各个MOSFET的源/漏电极使用公共的光掩模LD2在相同的制造工序中进行形成。
在如上所述那样构成的DRAM中，可以使预充电晶体管和共享开关晶体管的沟道长度形成得较短，可以缩小布局面积。对每个被分割成多个模块的存储单元阵列配置预充电晶体管和共享开关晶体管，因此在大容量下，分割数量越多，效果越好。另外，用于设定阈值电压的光掩模和用于形成源/漏电极的光掩模可以在多个区域内共用，无需增加制造工序和使用的光掩模的张数，就可以缩小布局面积。
图17是本发明实施方式5的DRAM的一部分的俯视图，在读出放大器SA的配置间距内配置有共享开关晶体管Q1、Q2和预充电晶体管Q5、Q6。共享开关晶体管Q1、Q2成对，并且源/漏电极的一方分别连接到读出放大器SA内的位线对BL、/BL上，另一方分别连接到存储单元阵列MCL内的位线对BLL、/BLL上。另外，预充电晶体管Q5、Q6成对，并且源/漏电极的一方分别连接到存储单元阵列MCL内的位线对BLL、/BLL上，另一方分别公共连接到预充电电源VBP上。虽然未作图示，但存储单元阵列MCL内的多条位线以读出放大器SA内的位线间距的1/2间距进行配置。
共享开关晶体管Q1、Q2和预充电晶体管Q5、Q6需要以读出放大器SA的配置间距进行配置，构成各个晶体管的MOSFET的沟道宽度的最大尺寸被存储单元和读出放大器的配置间距所制约。在本实施方式5中，能够使构成Q1、Q2、Q3、Q4的MOSFET的沟道长度比现有例子短，可以提高各个MOSFET的单位的电流驱动能力，因此可以谋求提高存储单元和读出放大器间的数据传送速度和提高位线的预充电速度。
而且，共享开关晶体管Q1、Q2和预充电晶体管Q5、Q6相对各个相同的控制信号，其多个被公共连接，因此，对于预充电控制信号驱动电路和共享开关控制信号驱动电路的驱动负载容量变大。为了使其高速动作，需要增大预充电控制信号驱动电路和共享开关控制信号驱动电路的晶体管尺寸，因此成为与布局面积的矛盾关系。在本实施方式5中，能使构成Q1、Q2、Q3、Q4的MOSFET的沟道长度比现有例子短，可以削减对于预充电控制信号驱动电路和共享开关控制信号驱动电路的驱动负载容量。即，无需增大预充电控制信号驱动电路和共享开关控制信号驱动电路的布局面积，就可以进行高速动作，并且可以减小驱动负载容量，因此可以减少功耗。
根据如上所述构成的本实施方式5的DRAM，无需增加制造工序，就可以同时实现布局面积的缩小、速度性能的提高以功耗的降低。
在本实施方式5中，对共享读出放大器方式的DRAM进行了说明，但即使是非共享读出放大方式的DRAM，关于预充电晶体管也可以得到相同的效果。另外，在本实施方式5中，对没有位线对的均衡(equalization)电路的DRAM进行了说明，但即使是具有均衡电路的DRAM，也可以得到同样的效果。另外，在本实施方式5中，对利用共享开关电路将预充电电路附加在存储单元一侧的DRAM进行了说明，但即使是利用共享开关电路将预充电电路附加在读出放大器一侧的DRAM，也可以得到同样的效果。
另外，如上所述的结构可以不必限定于实施方式1～4中所说明的阶层位线结构、折回位线结构的存储器来进行使用。
产业上利用的可能性
本发明的半导体存储器件可以提高半导体芯片上的布局图形的均一性、并抑制制造时的加工偏差，因此具有易于缩小布局面积和提高(维持)制造成品率的效果，能够有效用于对一条主位线设置有多条副位线的具有所谓阶层位线结构的动态随机存取存储器(DRAM)。
权利要求书(按照条约第19条的修改)
1.(修改后)一种半导体存储器件，包括：
多个子存储器阵列，分别具有包含单元晶体管的多个存储单元和子位线；
主位线；以及
位线连接晶体管，将上述子位线选择性地连接到上述主位线上，
且具有折回位线结构，
其特征在于：
上述子存储器阵列被配置成子位线沿着上述主位线而依次排列，并且，
上述单元晶体管和位线连接晶体管被配置成以预定数量单位重复相同的图形。
2.根据权利要求1所述的半导体存储器件，其特征在于：
上述存储单元还具有经由上述单元晶体管而连接到子位线上的电容器，并且，
上述单元晶体管和位线连接晶体管由MOS晶体管构成。
3.根据权利要求2所述的半导体存储器件，其特征在于：
上述MOS晶体管的栅电极、源电极以及漏电极具有硅化物结构。
4.根据权利要求2所述的半导体存储器件，其特征在于：
上述单元晶体管和位线连接晶体管相邻而配置，并且，
共用形成一方的源电极或漏电极和另一方的源电极或者漏电极。
5.根据权利要求2所述的半导体存储器件，其特征在于：
还包括多组上述主位线和多个子存储器阵列的组，
并且还包括：
与上述主位线交叉的方向的单元晶体管控制信号线，该控制信号线分别连接有各组子存储器阵列中的相互对应的各单元晶体管的栅电极；以及
与上述主位线交叉的方向的位线连接晶体管控制信号线，该控制信号线分别连接有各组子存储器阵列中的相互对应的各位线连接晶体管的栅电极，其中，
上述单元晶体管和位线连接晶体管与上述主位线和单元晶体管控制信号线或位线连接晶体管控制信号线的交叉位置对应，并且被配置在交错状的位置上。
6.根据权利要求5所述的半导体存储器件，其特征在于：
上述各组内的多个子存储器阵列中相互相邻的第一子存储器阵列和第二子存储器阵列中的位线连接晶体管分别被配置在第一子存储器阵列和第二子存储器阵列的边界部的、与另一方的子存储器阵列的位线连接晶体管相互相邻的位置上，并且在相互线对称的位置上。
7.根据权利要求6所述的半导体存储器件，其特征在于：
上述与另一方的子存储器阵列的位线连接晶体管相互相邻的位线连接晶体管的一部分以预定的第一距离进行配置，其他部分以比上述第一距离长的第二距离进行配置，并且，
共用形成以上述第一距离相邻而配置的位线连接晶体管的源电极或者漏电极。
8.(修改后)根据权利要求7所述的半导体存储器件，其特征在于：
连接有上述单元晶体管的栅电极的单元晶体管控制信号线在多个位置与单元晶体管的强化布线相连接，
连接有上述位线连接晶体管的栅电极的位线连接晶体管控制信号线在多个位置与位线连接晶体管强化布线相连接。
9.(修改后)根据权利要求8所述的半导体存储器件，其特征在于：
上述单元晶体管强化布线和上述位线连接晶体管强化布线形成在相同的布线层上，并且，
对于分别连接在以上述第一距离或第二距离配置的位线连接晶体管的栅电极上的第一位线连接晶体管控制信号线和第二位线连接晶体管控制信号线，共用设有一条上述位线连接晶体管强化布线，
上述位线连接晶体管强化布线的布线宽度比上述单元晶体管强化布线的布线宽度宽。
10.根据权利要求8所述的半导体存储器件，其特征在于：
上述单元晶体管控制信号线、单元晶体管强化布线、以及位线连接晶体管强化布线形成在与上述主位线和子位线成直角的方向上，
并且，上述子位线由第一层金属布线形成，
上述主位线由比第一层上层的第二层金属布线形成，
上述单元晶体管强化布线和位线连接晶体管强化布线由比第二层上层的第三层金属布线形成。
11.根据权利要求8所述的半导体存储器件，其特征在于，
还包括：
单元晶体管驱动电路，该电路具有由CMOS电路构成的输出电路，并且驱动上述单元晶体管控制信号线；以及
位线连接晶体管驱动电路，该电路具有由CMOS电路构成的输出电路，并且驱动上述位线连接晶体管，其中，
上述位线连接晶体管驱动电路的驱动能力为单元晶体管驱动电路的驱动能力的2倍以上4倍以下。
12.根据权利要求1所述的半导体存储器件，其特征在于：
上述位线连接晶体管与其他的子存储器阵列的位线连接晶体管相邻而配置，并且，
在上述位线连接晶体管和单元晶体管之间具备包含虚设单元晶体管且没有存储功能的虚设存储单元，
上述单元晶体管、位线连接晶体管、以及虚设单元晶体管被配置成以预定数量单位重复相同的图形。
13.(修改后)根据权利要求12所述的半导体存储器件，其特征在于：
还包括连接有上述虚设单元晶体管的栅电极的、与上述主位线交叉的方向的虚设单元晶体管控制信号线，
上述虚设存储单元具有相当于上述存储单元所具有的电容器中的板电极的板电极，并且，
在上述位线连接晶体管和单元晶体管之间配置有2条上述虚设单元晶体管控制信号线。
14.根据权利要求12所述的半导体存储器件，其特征在于：
对上述虚设单元晶体管进行控制，以使其通常为截止状态。
15.根据权利要求1所述的半导体存储器件，其特征在于：
上述存储单元还具有经由上述单元晶体管而连接到子位线上的电容器，
上述电容器中的板电极在上述子存储器阵列内相互连接，并且，在其他的子存储器阵列之间分离。
16.根据权利要求15所述的半导体存储器件，其特征在于：
还包括未被用于存储数据的输入输出的虚设位线，
多个子存储器阵列中的上述板电极经由上述虚设位线而相互连接。
17.根据权利要求16所述的半导体存储器件，其特征在于：
上述多个子存储器阵列中的上述板电极分别通过接点而与上述虚设位线连接，并且，
上述接点以与将上述单元晶体管连接到上述子位线上的接点相同的间距进行配置。
18.根据权利要求16所述的半导体存储器件，其特征在于：
上述虚设位线被配置在比上述子位线更靠子存储器阵列的外侧，
在上述板电极中的在上述子位线的方向上延伸的端部形成为直线状，并且，
上述板电极中的、贯通将上述单元晶体管连接到上述子位线上的接点的开口部被配置成重复相同的图形。
19.根据权利要求1所述的半导体存储器件，其特征在于：
上述位线连接晶体管被配置在上述子存储器阵列的一方的端部一侧，并且，
上述子存储器阵列在另一方的端部与其他的子存储器阵列相邻而配置，
在上述子存储器阵列的上述另一方的端部一侧具备没有存储功能的虚设存储单元。
20.(修改后)根据权利要求19所述的半导体存储器件，其特征在于：
还包括连接有上述单元晶体管的栅电极的、与上述主位线交叉的方向的单元晶体管控制信号线，并且，
上述虚设存储单元具有虚设单元晶体管和虚设电容器，并被配置在上述单元晶体管控制信号线的间距的4倍距离的范围内，
上述单元晶体管、位线连接晶体管以及虚设单元晶体管被配置成以预定数量单位重复相同的图形。
21.根据权利要求20所述的半导体存储器件，其特征在于：
共用形成上述单元晶体管的源电极或漏电极和与上述单元晶体管相邻的虚设单元晶体管的源电极或漏电极，并且，
共用形成上述其他的子存储器阵列所具备的虚设存储单元中的虚设单元晶体管的源电极或者漏电极和该子存储器阵列的虚设存储单元中的虚设单元晶体管的源电极或者漏电极。
22.根据权利要求21所述的半导体存储器件，其特征在于：
上述虚设存储单元的至少一部分被构成为可作为备用存储单元使用。
23.根据权利要求1所述的半导体存储器件，其特征在于：
还包括多组上述主位线和子存储器阵列，
相邻的上述主位线具有相互交叉的扭曲结构。
24.根据权利要求23所述的半导体存储器件，其特征在于：
上述位线连接晶体管被配置在上述子存储器阵列中的一方的端部一侧，并且，
上述子存储器阵列在另一方的端部一侧与其他子存储器阵列相邻而配置，
在上述子存储器阵列中的上述另一方的端部一侧具备没有存储功能的虚设存储单元，
上述扭曲结构形成在设有上述虚设存储单元的区域附近。
25.根据权利要求1所述的半导体存储器件，其特征在于：
上述主位线的布线长度比沿着上述主位线而依次排列的上述子位线的布线总长度短。
26.根据权利要求25所述的半导体存储器件，其特征在于：
在上述主位线的延长线上的区域内形成有与上述主位线同一布线层的布线图形。
27.根据权利要求26所述的半导体存储器件，其特征在于：
上述布线图形被固定为上述主位线的预充电电位而构成。

Claims (27)

1.一种半导体存储器件，包括：
多个子存储器阵列，分别具有包含单元晶体管的多个存储单元和子位线；
主位线；以及
位线连接晶体管，将上述子位线选择性地连接到上述主位线上，
其特征在于：
上述子存储器阵列被配置成子位线沿着上述主位线而依次排列，并且，
上述单元晶体管和位线连接晶体管被配置成以预定数量单位重复相同的图形。
2.根据权利要求1所述的半导体存储器件，其特征在于：
上述存储单元还具有经由上述单元晶体管而连接到子位线上的电容器，并且，
上述单元晶体管和位线连接晶体管由MOS晶体管构成。
3.根据权利要求2所述的半导体存储器件，其特征在于：
上述MOS晶体管的栅电极、源电极以及漏电极具有硅化物结构。
4.根据权利要求2所述的半导体存储器件，其特征在于：
上述单元晶体管和位线连接晶体管相邻而配置，并且，
共用形成一方的源电极或漏电极和另一方的源电极或者漏电极。
5.根据权利要求2所述的半导体存储器件，其特征在于：
还包括多组上述主位线和多个子存储器阵列的组，
并且还包括：
与上述主位线交叉的方向的单元晶体管控制信号线，该控制信号线分别连接有各组子存储器阵列中的相互对应的各单元晶体管的栅电极；以及
与上述主位线交叉的方向的位线连接晶体管控制信号线，该控制信号线分别连接有各组子存储器阵列中的相互对应的各位线连接晶体管的栅电极，其中，
上述单元晶体管和位线连接晶体管与上述主位线和单元晶体管控制信号线或位线连接晶体管控制信号线的交叉位置对应，并且被配置在交错状的位置上。
6.根据权利要求5所述的半导体存储器件，其特征在于：
上述各组内的多个子存储器阵列中相互相邻的第一子存储器阵列和第二子存储器阵列中的位线连接晶体管分别被配置在第一子存储器阵列和第二子存储器阵列的边界部的、与另一方的子存储器阵列的位线连接晶体管相互相邻的位置上，并且在相互线对称的位置上。
7.根据权利要求6所述的半导体存储器件，其特征在于：
上述与另一方的子存储器阵列的位线连接晶体管相互相邻的位线连接晶体管的一部分以预定的第一距离进行配置，其他部分以比上述第一距离长的第二距离进行配置，并且，
共用形成以上述第一距离相邻而配置的位线连接晶体管的源电极或者漏电极。
8.根据权利要求7所述的半导体存储器件，其特征在于：
上述连接有单元晶体管的栅电极的单元晶体管控制信号线在多个位置与单元晶体管的强化布线连接，
上述第一位线连接晶体管的第一位线连接晶体管控制信号线和上述第二位线连接晶体管的第二位线连接晶体管控制信号线，在多个位置与公共的位线连接晶体管强化布线相连接。
9.根据权利要求8所述的半导体存储器件，其特征在于：
上述单元晶体管强化布线和上述位线连接晶体管强化布线形成在相同的布线层上，并且，
上述位线连接晶体管强化布线的布线宽度比上述单元晶体管强化布线的布线宽度宽。
10.根据权利要求8所述的半导体存储器件，其特征在于：
上述单元晶体管控制信号线、单元晶体管强化布线、以及位线连接晶体管强化布线形成在与上述主位线和子位线成直角的方向上，并且，上述子位线由第一层金属布线形成，
上述主位线由比第一层上层的第二层金属布线形成，
上述单元晶体管强化布线和位线连接晶体管强化布线由比第二层上层的第三层金属布线形成。
11.根据权利要求8所述的半导体存储器件，其特征在于，
还包括：
单元晶体管驱动电路，该电路具有由CMOS电路构成的输出电路，并且驱动上述单元晶体管控制信号线；以及
位线连接晶体管驱动电路，该电路具有由CMOS电路构成的输出电路，并且驱动上述位线连接晶体管，其中，
上述位线连接晶体管驱动电路的驱动能力为单元晶体管驱动电路的驱动能力的2倍以上4倍以下。
12.根据权利要求1所述的半导体存储器件，其特征在于：
上述位线连接晶体管与其他的子存储器阵列的位线连接晶体管相邻而配置，并且，
在上述位线连接晶体管和单元晶体管之间具备包含虚设单元晶体管且没有存储功能的虚设存储单元，
上述单元晶体管、位线连接晶体管、以及虚设单元晶体管被配置成以预定数量单位重复相同的图形。
13.根据权利要求12所述的半导体存储器件，其特征在于：
还包括连接有上述虚设单元晶体管的栅电极的、与上述主位线交叉的方向的虚设单元晶体管控制信号线，
上述虚设存储单元具有相当于上述存储单元所具有的电容器中的板电极的板电极，并且，
上述虚设存储单元被配置在与2条上述虚设单元晶体管控制信号线对应的区域内。
14.根据权利要求12所述的半导体存储器件，其特征在于：
对上述虚设单元晶体管进行控制，以使其通常为截止状态。
15.根据权利要求1所述的半导体存储器件，其特征在于：上述存储单元还具有经由上述单元晶体管而连接到子位线上的电容器，
上述电容器中的板电极在上述子存储器阵列内相互连接，并且，在其他的子存储器阵列之间分离。
16.根据权利要求15所述的半导体存储器件，其特征在于：
还包括未被用于存储数据的输入输出的虚设位线，
多个子存储器阵列中的上述板电极经由上述虚设位线而相互连接。
17.根据权利要求16所述的半导体存储器件，其特征在于：
上述多个子存储器阵列中的上述板电极分别通过接点而与上述虚设位线连接，并且，
上述接点以与将上述单元晶体管连接到上述子位线上的接点相同的间距进行配置。
18.根据权利要求16所述的半导体存储器件，其特征在于：
上述虚设位线被配置在比上述子位线更靠子存储器阵列的外侧，
在上述板电极中的在上述子位线的方向上延伸的端部形成为直线状，并且，
上述板电极中的、贯通将上述单元晶体管连接到上述子位线上的接点的开口部被配置成重复相同的图形。
19.根据权利要求1所述的半导体存储器件，其特征在于：
上述位线连接晶体管被配置在上述子存储器阵列的一方的端部一侧，并且，
上述子存储器阵列在另一方的端部与其他的子存储器阵列相邻而配置，
在上述子存储器阵列的上述另一方的端部一侧具备没有存储功能的虚设存储单元。
20.根据权利要求19所述的半导体存储器件，其特征在于：
还包括连接有上述单元晶体管的栅电极的、与上述主位线交叉的方向的单元晶体管控制信号线，并且，
上述虚设存储单元具有虚设单元晶体管和虚设电容器，并被配置在上述单元晶体管控制信号线的间距的4倍的整数倍距离的范围内，
上述单元晶体管、位线连接晶体管以及虚设单元晶体管被配置成以预定数量单位重复相同的图形。
21.根据权利要求20所述的半导体存储器件，其特征在于：
共用形成上述单元晶体管的源电极或漏电极和与上述单元晶体管相邻的虚设单元晶体管的源电极或漏电极，并且，
共用形成上述其他的子存储器阵列所具备的虚设存储单元中的虚设单元晶体管的源电极或者漏电极和该子存储器阵列的虚设存储单元中的虚设单元晶体管的源电极或者漏电极。
22.根据权利要求21所述的半导体存储器件，其特征在于：
上述虚设存储单元的至少一部分被构成为可作为备用存储单元使用。
23.根据权利要求1所述的半导体存储器件，其特征在于：
还包括多组上述主位线和子存储器阵列，
相邻的上述主位线具有相互交叉的扭曲结构。
24.根据权利要求23所述的半导体存储器件，其特征在于：
上述位线连接晶体管被配置在上述子存储器阵列中的一方的端部一侧，并且，
上述子存储器阵列在另一方的端部一侧与其他子存储器阵列相邻而配置，
在上述子存储器阵列中的上述另一方的端部一侧具备没有存储功能的虚设存储单元，
上述扭曲结构形成在设有上述虚设存储单元的区域附近。
25.根据权利要求1所述的半导体存储器件，其特征在于：
上述主位线的布线长度比沿着上述主位线而依次排列的上述子位线的布线总长度短。
26.根据权利要求25所述的半导体存储器件，其特征在于：
在上述主位线的延长线上的区域内形成有与上述主位线同一布线层的布线图形。
27.根据权利要求26所述的半导体存储器件，其特征在于：
上述布线图形被固定为上述主位线的预充电电位而构成。
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