JP5149109B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体の設計技術に関し、特に半導体メモリ装置のサブホール領域のトランジスタのレイアウトに関する。
ＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒｎａｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)をはじめとする半導体メモリ装置は、インターフェース領域およびコア領域を備え、インターフェース領域とコア領域との間のデータ交換のために階層的なデータバス構造を備えている。すなわち、コア領域には、セグメント(ｓｅｇｍｅｎｔ)入力／出力ラインおよびローカル(ｌｏｃａｌ)入力／出力ラインが配され、インターフェース領域からコア領域までグローバル(ｇｌｏｂａｌ)入力／出力ラインが配される。
一方、コア領域内のセルアレイおよびデータ経路の構成は、半導体メモリ装置のサイズおよび性能により互いに異なって構成される。
従来のセルアレイ構造において、多数のセルに保存されたデータが、それぞれのビットライン検知増幅器(Ｂｉｔ Ｌｉｎｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ、ＢＬＳＡ)を介して、１つのセグメント入力／出力ラインを共有するように構成されている。一方、ビットライン検知増幅器アレイが、上位セルアレイおよび下位セルアレイが共有する共有ビットライン検知増幅器(ｓｈａｒｅｄ ＢＬＳＡ)構造である場合に、ビットライン検知増幅器および上位／下位ビットラインを選択的に接続するためのビットライン接続部が存在するため、ビットライン検知増幅器を共有している２つの上位／下位セルアレイブロックのデータもセグメント入力／出力ラインを共有することができる。
かかるセグメント入力／出力ラインは、入力／出力スイッチによりローカル入力／出力ラインに接続する。これは多数のセグメント入力／出力ラインが、ローカル入力／出力ラインの非常に大きいキャパシタンスの影響を受けないようにするためである。したがって、全てのセグメント入力／出力ラインは必ず入力／出力スイッチを介して、ローカル入力／出力ラインに接続されている。
一方、入力／出力スイッチは、半導体メモリ装置においてサブホール(ｓｕｂ ｈｏｌｅ)領域に位置する。サブホール領域は、上位／下位セルアレイ間に横方向に配されるビットライン検知増幅器アレイと、左／右セルアレイ間に縦方向に配されるサブワードラインドライバアレイとが交差している領域である。サブホール領域には、前述した入力／出力スイッチ以外にも、ビットライン検知増幅器駆動回路、ビットライン制御回路、サブワードライン制御回路などが配される。
図１Ａないし図１Ｃは、半導体メモリ装置の一般的なバンクアーキテクチャを示す図である。図１Ａないし図１Ｃは、１つの図面を分けて示したものである。すなわち、図１Ｂを中心に図１Ａを上方に、図１Ｃを下方に配したものと考えれば良い。
図１Ａないし図１Ｃを参照すると、多数のセルアレイＭＡＴとサブワードラインドライバアレイとがマトリックス状に配されており、便宜上ビットライン検知増幅器アレイは図示しなかった。
セグメント入力／出力ラインＳＩＯ<０>／ＳＩＯＢ<０>、ＳＩＯ<２>／ＳＩＯＢ<２>および、ＳＩＯ<１>／ＳＩＯＢ<１>、ＳＩＯ<３>／ＳＩＯＢ<３>が、セルアレイＭＡＴの上下にロー(ｒｏｗ)方向に分かれて配され、ローカル入力／出力ラインＬＩＯＵ<０>／ＬＩＯＢＵ<０>、ＬＩＯＵ<１>／ＬＩＯＢＵ<１>、ＬＩＯＤ<０>／ＬＩＯＢＤ<０>、ＬＩＯＤ<１>／ＬＩＯＢＤ<１>および、ＬＩＯＵ<２>／ＬＩＯＢＵ<２>、ＬＩＯＵ<３>／ＬＩＯＢＵ<３>、ＬＩＯＤ<２>／ＬＩＯＢＤ<２>、ＬＩＯＤ<３>／ＬＩＯＢＤ<３>が、セルアレイＭＡＴ間にカラム(ｃｏｌｕｍｎ)方向に分かれて配されている。
セグメント入力／出力ラインＳＩＯ<０>／ＳＩＯＢ<０>、ＳＩＯ<２>／ＳＩＯＢ<２>および、ＳＩＯ<１>／ＳＩＯＢ<１>、ＳＩＯ<３>／ＳＩＯＢ<３>並びにローカル入力／出力ラインＬＩＯＵ<０>／ＬＩＯＢＵ<０>、ＬＩＯＵ<１>／ＬＩＯＢＵ<１>、ＬＩＯＤ<０>／ＬＩＯＢＤ<０>、ＬＩＯＤ<１>／ＬＩＯＢＤ<１>のマッチアップのみを考慮しても、セグメント入力／出力ラインおよびローカル入力／出力ラインを接続する入力／出力スイッチ(サブホール領域に位置する)の形態は、バンク領域に応じて異なって示される。
まず、バンクの中間部(Ｍｉｄｄｌｅ)領域の場合、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢおよび上位ローカル入力／出力ラインＬＩＯＵ、ＬＩＯＢＵを接続するための第１入力／出力スイッチ５１Ａと、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢおよび下位ローカル入力／出力ラインＬＩＯＤ、ＬＩＯＢＤを接続するための第２入力／出力スイッチ５１Ｂとを備えている。
また、バンクの上部(Ｕｐ)領域の場合、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢと上位ローカル入力／出力ラインＬＩＯＵ、ＬＩＯＢＵとを接続するための第１入力／出力スイッチ５１Ａのみを備えている。
また、バンクの下部(Ｄｏｗｎ)領域の場合、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢと下位ローカル入力／出力ラインＬＩＯＤ、ＬＩＯＢＤとを接続するための第２入力／出力スイッチ５１Ｂのみを備えている。
参考に、バンクの上部(Ｕｐ)領域の各ローカル入力／出力ラインの終端部には、プリチャージ部ＬＩＯ ＰＲＥＣＨＡＲＧＥが配される。
図２Ａないし図２Ｃは、従来のバンク領域にかかるサブホール領域の形態を示す図である。
サブホール領域には、ビットライン分離信号ＢＩＳＨ，ＢＩＳＬ発生回路１０、サブワードライン駆動信号ＦＸ０、ＦＸ２、ＦＸ４、ＦＸ６発生回路１１、ビットラインイコライズ信号ＢＬＥＱ発生回路１２、ビットライン検知増幅器駆動回路１３、入力／出力スイッチ回路１４Ａ、１４Ｂ、１４Ｃが存在する。この中、ビットライン分離信号ＢＩＳＨ，ＢＩＳＬ発生回路１０、サブワードライン駆動信号ＦＸ０、ＦＸ２、ＦＸ４、ＦＸ６発生回路１１、ビットラインイコライズ信号ＢＬＥＱ発生回路１２、ビットライン検知増幅器駆動回路１３などは、バンク領域に関わらず、その形態が同じである。
まず、図２Ａを参照すると、バンクの上部領域のサブホール領域に配された入力／出力スイッチ回路１４Ａの場合、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢをイコライズ／プリチャージするためのトランジスタ(ビットラインイコライズ信号ＢＬＥＱをゲート入力とする３つのＮＭＯＳトランジスタ)とともに、上位スイッチ制御信号ＩＯＳＷＵに応答し、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢおよび上位ローカル入力／出力ラインＬＩＯＵ、ＬＩＯＢＵを接続するための第１入力／出力スイッチ５１Ａのみを備えている。これはバンクの上部領域の場合、下位ローカル入力／出力ラインＬＩＯＤ、ＬＩＯＢＤおよびセグメント入力／出力ラインＳＩＯ、ＳＩＯＢの接続を必要としないためである。一方、第１入力／出力スイッチ５１Ａは、上位スイッチ制御信号ＩＯＳＷＵをゲート入力とし、ソース／ドレーン（ドレイン）がセグメント入力／出力ラインＳＩＯ、ＳＩＯＢおよび上位ローカル入力／出力ラインＬＩＯＵ、ＬＩＯＢＵに接続された２つのＮＭＯＳトランジスタによって具現される。
次に、図２Ｂを参照すると、バンクの中間部領域のサブホール領域に配された入力／出力スイッチ回路１４Ｂの場合、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢをイコライズ／プリチャージするためのトランジスタとともに、第１入力／出力スイッチ５１Ａおよび第２入力／出力スイッチ５１Ｂを備えている。バンクの中間部領域の場合、上位ローカル入力／出力ラインＬＩＯＵ、ＬＩＯＢＵと下位ローカル入力／出力ラインＬＩＯＤ、ＬＩＯＢＤとの接続を必要とするためである。一方、第２入力／出力スイッチ５１Ｂは、下位スイッチ制御信号ＩＯＳＷＤをゲート入力とし、ソース／ドレーンがセグメント入力／出力ラインＳＩＯ、ＳＩＯＢと下位ローカル入力／出力ラインＬＩＯＤ、ＬＩＯＢＤとに接続された２つのＮＭＯＳトランジスタによって具現される。
次に、図２Ｃを参照すると、バンクの下部領域のサブホール領域に配された入力／出力スイッチ回路１４Ｃの場合、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢを、イコライズ／プリチャージするためのトランジスタとともに、下位スイッチ制御信号ＩＯＳＷＤに応答し、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢと下位ローカル入力／出力ラインＬＩＯＤ、ＬＩＯＢＤとを接続するための第２入力／出力スイッチ５１Ｂのみを備えている。これはバンクの下部領域の場合、上位ローカル入力／出力ラインＬＩＯＵ、ＬＩＯＢＵとセグメント入力／出力ラインＳＩＯ、ＳＩＯＢとの接続を必要としないためである。
以上で説明したように、バンク領域に応じてサブホール領域に配される入力／出力スイッチ回路１４Ａ、１４Ｂ、１４Ｃの形態が異なる。
図３Ａないし図３Ｃは、各々図２Ａないし図２Ｃに対応するサブホール領域のパターンのレイアウト(ｌａｙｏｕｔ)を示す図面である。ここで、複数の四角形の領域は、トランジスタを示す。
同図を参照すると、サブホール領域のレイアウトは、バンクの上部、中間部、下部によってその差があることが分かる。
すなわち、バンクの上部領域のサブホール領域には、第１入力／出力スイッチ５１Ａのみが存在し、第２入力／出力スイッチ５１Ｂは存在しないために、第２入力／出力スイッチ５１Ｂが存在しなければならない領域Ａには空間または他のパターンが配置される（図３Ａ参照）。
その一方、バンクの下部領域のサブホール領域には、第２入力／出力スイッチ５１Ｂのみが存在し、第１入力／出力スイッチ５１Ａは存在しないために、第１入力／出力スイッチ５１Ａが存在しなければならない領域Ｂには空間または他のパターンが配置される（図３Ｂ参照）。
結果的に、１つのバンク内で入力／出力スイッチ回路１４Ａ、１４Ｂ、１４Ｃを備えているサブホール領域のレイアウトが複数存在していることが分かる。
この場合、多様なレイアウトパターンの製作に伴うレイアウトの効率の減少および作業時間の増加といった問題があり、マスク工程時に多様なパターンによる工程エラーを誘発して生産性および素子の信頼度を低下させる問題がある。
本発明は、前述のような従来技術の問題点を解決するために提案されたものであって、サブホール領域のレイアウトパターンを単純化することのできる半導体メモリ装置を提供することにその目的がある。
前記の技術的課題を達成するための本発明の一側面によると、セグメント入力／出力ラインと、前記セグメント入力／出力ラインに対応する第１ローカル入力／出力ラインおよび第２ローカル入力／出力ラインと、第１スイッチ制御信号に応答し、前記セグメント入力／出力ラインおよび前記第１ローカル入力／出力ラインを選択的に接続するための入力／出力スイッチング部と、前記セグメント入力／出力ラインに接続されずに前記第２ローカル入力／出力ラインに接続されたダミー入力／出力スイッチング部とを備える半導体メモリ装置が提供される。
ここで、前記セグメント入力／出力ラインと前記第１ローカル入力／出力ラインおよび第２ローカル入力／出力ラインとは、各々メインラインおよびサブラインを有する差動ラインである。
また、本発明の他の側面によると、サブワードラインドライバブロックとビットライン検知増幅器ブロックとが交差する多数のサブホール領域を備える半導体メモリ装置であって、第１スイッチ制御信号に応答し、第１セグメント入力／出力ラインと第１ローカル入力／出力ラインとを選択的に接続するための第１入力／出力スイッチング部と、第２スイッチ制御信号に応答し、前記第１セグメント入力／出力ラインと第２ローカル入力／出力ラインとを選択的に接続するための第２入力／出力スイッチング部とを備える第１サブホール領域と、前記第１スイッチ制御信号に応答し、第２セグメント入力／出力ラインと前記第１ローカル入力／出力ラインとを選択的に接続するための第３入力／出力スイッチング部と、前記第２セグメント入力／出力ラインに接続されず前記第２ローカル入力／出力ラインに接続された第１ダミー入力／出力スイッチング部とを備える第２サブホール領域とを備える半導体メモリ装置が提供される。
さらに、本発明は、前記第２スイッチ制御信号に応答し、第３セグメント入力／出力ラインと前記第２ローカル入力／出力ラインとを選択的に接続するための第４入力／出力スイッチング部と、前記第３セグメント入力／出力ラインと接続されず、前記第１ローカル入力／出力ラインに接続された第２ダミー入力／出力スイッチング部とを有する第３サブホール領域を更に備える。
ここで、前記第１ないし第３セグメント入力／出力ラインと前記第１ローカル入力／出力ラインおよび第２ローカル入力／出力ラインとが、各々メインラインおよびサブラインを有する差動ラインである。
本発明では、バンク領域に関わらず、全てのサブホール領域の入力／出力スイッチ回路を同じパターンで設計する。すなわち、バンクの中間部領域の入力／出力スイッチ回路のパターンをバンク上／下部領域にも同様に適用する。このためにバンク上／下部領域のサブホール領域には、セグメント入力／出力ラインに接続されないダミー入力／出力スイッチを配置する。ダミー入力／出力スイッチは、誤動作を防止するためにフローティングさせずに所定の電源電圧を印加することが好ましい。
以下、本発明の属する技術分野で通常の知識を有する者が本発明をより容易に実施することができるようにするため、本発明の好ましい実施形態について説明する。
図４Ａないし図４Ｃは、本発明の一実施形態にかかるバンク領域によるサブホール領域の形態を示す図面である。
サブホール領域には、ビットライン分離信号ＢＩＳＨ，ＢＩＳＬ発生回路１００、サブワードライン駆動信号ＦＸ０、ＦＸ２、ＦＸ４、ＦＸ６発生回路１０１、ビットラインイコライズ信号ＢＬＥＱ発生回路１０２、ビットライン検知増幅器駆動回路１０３、入力／出力スイッチ回路１０４Ａ、１０４Ｂ、１０４Ｃが存在する。この中、ビットライン分離信号ＢＩＳＨ，ＢＩＳＬ発生回路１００、サブワードライン駆動信号ＦＸ０、ＦＸ２、ＦＸ４、ＦＸ６発生回路１０１、ビットラインイコライズ信号ＢＬＥＱ発生回路１０２、ビットライン検知増幅器駆動回路１０３などは、バンク領域に関わらず、その形態が同じである。
まず、図４Ｂを参照すると、バンクの中間部領域のサブホール領域に配された入力／出力スイッチ回路１０４Ｂの場合、前述した従来技術の図２Ｂと同様に、セグメント入力／出力ラインイコライズ／プリチャージ部５０２とともに、第１入力／出力スイッチ５０１Ａおよび第２入力／出力スイッチ５０１Ｂを備えてなる。
ここで、セグメント入力／出力ラインイコライズ／プリチャージ部５０２は、ビットラインイコライズ信号ＢＬＥＱをゲート入力として、ソース／ドレーンがセグメント入力／出力ラインＳＩＯおよびセグメント入力／出力ラインＳＩＯＢに接続されたＮＭＯＳトランジスタＭＮ１０と、ビットラインイコライズ信号ＢＬＥＱをゲート入力として、ソースがセグメント入力／出力ラインＳＩＯＢに接続されてドレーンがプリチャージ電圧端Ｖｐｃｇに接続されたＮＭＯＳトランジスタＭＮ１１と、ビットラインイコライズ信号ＢＬＥＱをゲート入力として、ソースがセグメント入力／出力ラインＳＩＯに接続されてドレーンがプリチャージ電圧端Ｖｐｃｇに接続されたＮＭＯＳトランジスタＭＮ１２とを備える。
また、第１入力／出力スイッチ５０１Ａは、上位スイッチ制御信号ＩＯＳＷＵをゲート入力とし、ソース／ドレーンがセグメント入力／出力ラインＳＩＯおよび上位ローカル入力／出力ラインＬＩＯＵに接続されたＮＭＯＳトランジスタＭＮ１４と、上位スイッチ制御信号ＩＯＳＷＵをゲート入力として、ソース／ドレーンがセグメント入力／出力ラインＳＩＯＢおよび上位ローカル入力／出力ラインＬＩＯＢＵに接続されたＮＭＯＳトランジスタＭＮ１３とから具現される。
また、第２入力／出力スイッチ５０１Ｂは、下位スイッチ制御信号ＩＯＳＷＤをゲート入力とし、ソース／ドレーンがセグメント入力／出力ラインＳＩＯおよび下位ローカル入力／出力ラインＬＩＯＤに接続されたＮＭＯＳトランジスタＭＮ１６と、下位スイッチ制御信号ＩＯＳＷＤをゲート入力とし、ソース／ドレーンがセグメント入力／出力ラインＳＩＯＢおよび下位ローカル入力／出力ラインＬＩＯＢＤに接続されたＮＭＯＳトランジスタＭＮ１５とから具現される。
次に、図４Ａを参照すると、バンクの上部領域のサブホール領域に配された入力／出力スイッチ回路１０４Ａの場合、セグメント入力／出力ラインイコライズ／プリチャージ部５０２とともに、上位スイッチ制御信号ＩＯＳＷＵに応答し、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢと上位ローカル入力／出力ラインＬＩＯＵ、ＬＩＯＢＵとを接続するための第１入力／出力スイッチ５０１Ａと、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢに接続されないダミー第２入力／出力スイッチ５０１Ｃとを備える。
基本的に、バンクの上部領域の場合、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢおよび下位ローカル入力／出力ラインＬＩＯＤ、ＬＩＯＢＤの接続を必要としないが、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢに接続されないダミー第２入力／出力スイッチ５０１Ｃを更に配置することによって、前述したバンクの中間部領域と同じレイアウトのパターンをバンクの上部領域にも適用することができる。
一方、ダミー第２入力／出力スイッチ５０１Ｃは、下位スイッチ制御信号ＩＯＳＷＤをゲート入力とし、ソースが下位ローカル入力／出力ラインＬＩＯＤに接続され、ドレーンが電源電圧端ＶＤＤＡに接続されたＮＭＯＳトランジスタＭＮ１８と、下位スイッチ制御信号ＩＯＳＷＤをゲート入力とし、ソースが下位ローカル入力／出力ラインＬＩＯＢＤに接続され、ドレーンが電源電圧端ＶＤＤＡに接続されたＮＭＯＳトランジスタＭＮ１７とを備える。
次に、図４Ｃを参照すると、バンクの下部領域のサブホール領域に配された入力／出力スイッチ回路１０４Ｃの場合、セグメント入力／出力ラインイコライズ／プリチャージ部５０２とともに、下位スイッチ制御信号ＩＯＳＷＤに応答し、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢと下位ローカル入力／出力ラインＬＩＯＤ、ＬＩＯＢＤとを接続するための第２入力／出力スイッチ５０１Ｂと、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢに接続されないダミー第１入力／出力スイッチ５０１Ｄとを備える。
基本的に、バンクの下部領域の場合、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢと上位ローカル入力／出力ラインＬＩＯＵ、ＬＩＯＢＵとの接続を必要としないが、セグメント入力／出力ラインＳＩＯ、ＳＩＯＢに接続されないダミー第１入力／出力スイッチ５０１Ｄを更に配置することによって、前述したバンクの中間部領域と同じレイアウトパターンをバンクの下部領域にも適用することができる。
ここで、ダミー第１入力／出力スイッチ５０１Ｄは、上位スイッチ制御信号ＩＯＳＷＵをゲート入力とし、ソースが上位ローカル入力／出力ラインＬＩＯＵに接続され、ドレーンが電源電圧端ＶＤＤＡに接続されたＮＭＯＳトランジスタＭＮ２０と、上位スイッチ制御信号ＩＯＳＷＵをゲート入力とし、ソースが上位ローカル入力／出力ラインＬＩＯＢＵに接続され、ドレーンが電源電圧端ＶＤＤＡに接続されたＮＭＯＳトランジスタＭＮ１９とを備える。
一方、ダミー第１入力／出力スイッチ５０１Ｄおよびダミー第２入力／出力スイッチ５０１Ｃの場合、それに対応するセグメント入力／出力ラインＳＩＯ、ＳＩＯＢおよびローカル入力／出力ラインが、実際はデータの伝送に関与しないため、フローティングされても大きな問題は発生しないものの、誘発され得るトランジスタの誤動作を根本的に防止するために、電源電圧ＶＤＤＡでターミネーションすることが好ましい。
図５Ａないし５Ｃは、各々図４Ａないし図４Ｃに対応するサブホール領域のパターンのレイアウト(ｌａｙｏｕｔ)を示す図面である。ここで、複数の四角形の領域は、トランジスタを示す。
図５Ａないし図５Ｃを参照すると、コンタクトパターンを除き、３つの図面のパターンのレイアウトが同じであることが分かる。
すなわち、ダミー第１入力／出力スイッチ５０１Ｄおよびダミー第２入力／出力スイッチ５０１Ｃを導入することによって、サブホール領域のレイアウトパターンがバンク領域に関わらず、一部のコンタクト(ｃｏｎｔａｃｔ)パターンの差を除いて同じである。
言い換えれば、バンク領域に関わらず、サブホール領域のトランジスタの配置は同じであり、使用しないダミー第１入力／出力スイッチ５０１Ｄおよびダミー第２入力／出力スイッチ５０１Ｃに電源電圧ＶＤＤＡを印加するため、コンタクトパターンは多少の差がある。
以上で説明した本発明は、前述した実施形態および添付された図面によって限定されるのではなく、本発明の技術的な思想を逸脱しない範囲内で色々な置換、変形および変更が可能であることが本発明の属する技術分野における通常の知識を有する者であれば明白である。
例えば、前述した実施形態において用いられたロジックの種類および配置は、入力信号および出力信号の両方がハイアクティブ信号である場合について、一例を挙げて具現したものであることから、信号のアクティブ極性が変化すれば、ロジックの具現例も変化せざるを得ず、このような具現例はパターンの数があまりにも膨大で、また、その具現例の変化が本発明の属する技術分野における通常の知識を有する者であれば、技術的に簡単に類推できる事項であるため、各場合に対して直接に言及しないことにする。
また、前述した実施形態において用いられていないダミー入力／出力スイッチを電源電圧ＶＤＤＡでターミネーションする場合を一例に挙げて説明したが、本発明は、電源電圧ＶＤＤＡ以外の電源電圧でターミネーションおよびフローティングさせる場合にも適用され得る。
前述した本発明は、半導体メモリ装置における全てのサブホール領域の設計パターンを単純化し、レイアウトの作業時間を短縮する効果があり、同じパターンが繰り返されることから工程エラーを減らし、生産性および素子の信頼度が改善される効果がある。
半導体メモリ装置の一般的なバンクアーキテクチャを示す図である。 半導体メモリ装置の一般的なバンクアーキテクチャを示す図である。 半導体メモリ装置の一般的なバンクアーキテクチャを示す図である。 従来のバンク領域にかかるサブホール領域の形態を示す図である。 従来のバンク領域にかかるサブホール領域の形態を示す図である。 従来のバンク領域にかかるサブホール領域の形態を示す図である。 図２Ａに対応するサブホール領域のパターンのレイアウトを示す図である。 図２Ｂに対応するサブホール領域のパターンのレイアウトを示す図である。 図２Ｃに対応するサブホール領域のパターンのレイアウトを示す図である。 本発明の一実施形態にかかるバンク領域にかかるサブホール領域の形態を示す図である。 本発明の一実施形態にかかるバンク領域にかかるサブホール領域の形態を示す図である。 本発明の一実施形態にかかるバンク領域にかかるサブホール領域の形態を示す図である。 図４Ａに対応するサブホール領域のパターンのレイアウトを示す図である。 図４Ｂに対応するサブホール領域のパターンのレイアウトを示す図である。 図４Ｃに対応するサブホール領域のパターンのレイアウトを示す図である。

Claims (18)

  1. セグメント入力／出力ラインと、
    該セグメント入力／出力ラインに対応する第１ローカル入力／出力ラインおよび第２ローカル入力／出力ラインと、
    第１スイッチ制御信号に応答し、前記セグメント入力／出力ラインおよび前記第１ローカル入力／出力ラインを選択的に接続するための入力／出力スイッチング部と、
    前記セグメント入力／出力ラインに接続されず、前記第２ローカル入力／出力ラインに接続されたダミー入力／出力スイッチング部と
    を備えることを特徴とする半導体メモリ装置。
  2. 前記セグメント入力／出力ラインと前記第１ローカル入力／出力ラインおよび第２ローカル入力／出力ラインとが、各々メインラインおよびサブラインを有する差動ラインであることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記入力／出力スイッチング部が、
    ソース／ドレーンが、前記セグメント入力／出力ラインのメインラインおよび前記第１ローカル入力／出力ラインのメインラインに接続され、前記第１スイッチ制御信号をゲート入力とする第１ＭＯＳトランジスタと、
    ソース／ドレーンが、前記セグメント入力／出力ラインのサブラインおよび前記第１ローカル入力／出力ラインのサブラインに接続され、前記第１スイッチ制御信号をゲート入力とする第２ＭＯＳトランジスタと
    を備えることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記ダミー入力／出力スイッチング部が、
    第２スイッチ制御信号をゲート入力とし、ソースが前記第２ローカル入力／出力ラインのメインラインに接続された第３ＭＯＳトランジスタと、
    前記第２スイッチ制御信号をゲート入力とし、ソースが前記第２ローカル入力／出力ラインのサブラインに接続された第４ＭＯＳトランジスタと
    を備えることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記第３ＭＯＳトランジスタおよび第４ＭＯＳトランジスタのドレーンが、電源電圧端に接続されたことを特徴とする請求項４に記載の半導体メモリ装置。
  6. サブワードラインドライバブロックとビットライン検知増幅器ブロックとが交差する多数のサブホール領域を有する半導体メモリ装置であって、
    第１スイッチ制御信号に応答し、第１セグメント入力／出力ラインと第１ローカル入力／出力ラインとを選択的に接続するための第１入力／出力スイッチング部と、第２スイッチ制御信号に応答し、前記第１セグメント入力／出力ラインと第２ローカル入力／出力ラインとを選択的に接続するための第２入力／出力スイッチング部とを有する第１サブホール領域と、
    前記第１スイッチ制御信号に応答し、第２セグメント入力／出力ラインと前記第１ローカル入力／出力ラインとを選択的に接続するための第３入力／出力スイッチング部と、前記第２セグメント入力／出力ラインと接続されず、前記第２ローカル入力／出力ラインに接続された第１ダミー入力／出力スイッチング部とを有する第２サブホール領域と
    を備える半導体メモリ装置。
  7. 前記第２スイッチ制御信号に応答し、第３セグメント入力／出力ラインと前記第２ローカル入力／出力ラインとを選択的に接続するための第４入力／出力スイッチング部と、前記第３セグメント入力／出力ラインと接続されず、前記第１ローカル入力／出力ラインに接続された第２ダミー入力／出力スイッチング部とを有する第３領域をさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記第１ないし第３セグメント入力／出力ラインと前記第１ローカル入力／出力ラインおよび第２ローカル入力／出力ラインとが、各々メインラインおよびサブラインを有する差動ラインであることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記第１入力／出力スイッチング部が、
    ソース／ドレーンが、前記第１セグメント入力／出力ラインのメインラインおよび前記第１ローカル入力／出力ラインのメインラインに接続され、前記第１スイッチ制御信号をゲート入力とする第１ＭＯＳトランジスタと、
    ソース／ドレーンが、前記第１セグメント入力／出力ラインのサブラインおよび前記第１ローカル入力／出力ラインのサブラインに接続され、前記第１スイッチ制御信号をゲート入力とする第２ＭＯＳトランジスタと
    を備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第２入力／出力スイッチング部が、
    ソース／ドレーンが、前記第１セグメント入力／出力ラインのメインラインおよび前記第２ローカル入力／出力ラインのメインラインに接続され、前記第２スイッチ制御信号をゲート入力とする第３ＭＯＳトランジスタと、
    ソース／ドレーンが、前記第１セグメント入力／出力ラインのサブラインおよび前記第２ローカル入力／出力ラインのサブラインに接続され、前記第２スイッチ制御信号をゲート入力とする第４ＭＯＳトランジスタと
    を備えることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記第３入力／出力スイッチング部が、
    ソース／ドレーンが、前記第２セグメント入力／出力ラインのメインラインおよび前記第１ローカル入力／出力ラインのメインラインに接続され、前記第１スイッチ制御信号をゲート入力とする第１ＭＯＳトランジスタと、
    ソース／ドレーンが、前記第２セグメント入力／出力ラインのサブラインおよび前記第１ローカル入力／出力ラインのサブラインに接続され、前記第１スイッチ制御信号をゲート入力とする第２ＭＯＳトランジスタと
    を備えることを特徴とする請求項８に記載の半導体メモリ装置。
  12. 前記第１ダミー入力／出力スイッチング部が、
    前記第２スイッチ制御信号をゲート入力とし、ソースが前記第２ローカル入力／出力ラインのメインラインに接続された第３ＭＯＳトランジスタと、
    前記第２スイッチ制御信号をゲート入力とし、ソースが前記第２ローカル入力／出力ラインのサブラインに接続された第４ＭＯＳトランジスタと
    を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記第３ＭＯＳトランジスタおよび第４ＭＯＳトランジスタのドレーンが、電源電圧端に接続されたことを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記第４入力／出力スイッチング部が、
    ソース／ドレーンが、前記第３セグメント入力／出力ラインのメインラインおよび前記第２ローカル入力／出力ラインのメインラインに接続され、前記第２スイッチ制御信号をゲート入力とする第１ＭＯＳトランジスタと、
    ソース／ドレーンが、前記第３セグメント入力／出力ラインのサブラインおよび前記第２ローカル入力／出力ラインのサブラインに接続され、前記第２スイッチ制御信号をゲート入力とする第２ＭＯＳトランジスタと
    を備えることを特徴とする請求項８に記載の半導体メモリ装置。
  15. 前記第２ダミー入力／出力スイッチング部が、
    ソースが前記第１ローカル入力／出力ラインのメインラインに接続され、前記第１スイッチ制御信号をゲート入力とする第３ＭＯＳトランジスタと、
    ソースが前記第１ローカル入力／出力ラインのサブラインに接続され、前記第１スイッチ制御信号をゲート入力とする第４ＭＯＳトランジスタと
    を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記第３ＭＯＳトランジスタおよび第４ＭＯＳトランジスタのドレーンが、電源電圧端に接続されたことを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記第１サブホール領域のあらゆるトランジスタのレイアウトのパターンと第２サブホール領域のあらゆるトランジスタのレイアウトのパターンとが同じであることを特徴とする請求項６に記載の半導体メモリ装置。
  18. 前記第１サブホール領域のあらゆるトランジスタのレイアウトのパターンが、第２サブホール領域のあらゆるトランジスタのレイアウトのパターンと 第３サブホール領域のあらゆるトランジスタのレイアウトのパターンと同じであることを特徴とする請求項７に記載の半導体メモリ装置。

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